drivers/net/ethernet/calxeda/xgmac.c

   1 /*
   2  * Copyright 2010-2011 Calxeda, Inc.
   3  *
   4  * This program is free software; you can redistribute it and/or modify it
   5  * under the terms and conditions of the GNU General Public License,
   6  * version 2, as published by the Free Software Foundation.
   7  *
   8  * This program is distributed in the hope it will be useful, but WITHOUT
   9  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
  10  * FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
  11  * more details.
  12  *
  13  * You should have received a copy of the GNU General Public License along with
  14  * this program.  If not, see <http://www.gnu.org/licenses/>.
  15  */
  16 #include <linux/module.h>
  17 #include <linux/init.h>
  18 #include <linux/kernel.h>
  19 #include <linux/circ_buf.h>
  20 #include <linux/interrupt.h>
  21 #include <linux/etherdevice.h>
  22 #include <linux/platform_device.h>
  23 #include <linux/skbuff.h>
  24 #include <linux/ethtool.h>
  25 #include <linux/if.h>
  26 #include <linux/crc32.h>
  27 #include <linux/dma-mapping.h>
  28 #include <linux/slab.h>
  29
  30 /* XGMAC Register definitions */
  31 #define XGMAC_CONTROL           0x00000000      /* MAC Configuration */
  32 #define XGMAC_FRAME_FILTER      0x00000004      /* MAC Frame Filter */
  33 #define XGMAC_FLOW_CTRL         0x00000018      /* MAC Flow Control */
  34 #define XGMAC_VLAN_TAG          0x0000001C      /* VLAN Tags */
  35 #define XGMAC_VERSION           0x00000020      /* Version */
  36 #define XGMAC_VLAN_INCL         0x00000024      /* VLAN tag for tx frames */
  37 #define XGMAC_LPI_CTRL          0x00000028      /* LPI Control and Status */
  38 #define XGMAC_LPI_TIMER         0x0000002C      /* LPI Timers Control */
  39 #define XGMAC_TX_PACE           0x00000030      /* Transmit Pace and Stretch */
  40 #define XGMAC_VLAN_HASH         0x00000034      /* VLAN Hash Table */
  41 #define XGMAC_DEBUG             0x00000038      /* Debug */
  42 #define XGMAC_INT_STAT          0x0000003C      /* Interrupt and Control */
  43 #define XGMAC_ADDR_HIGH(reg)    (0x00000040 + ((reg) * 8))
  44 #define XGMAC_ADDR_LOW(reg)     (0x00000044 + ((reg) * 8))
  45 #define XGMAC_HASH(n)           (0x00000300 + (n) * 4) /* HASH table regs */
  46 #define XGMAC_NUM_HASH          16
  47 #define XGMAC_OMR               0x00000400
  48 #define XGMAC_REMOTE_WAKE       0x00000700      /* Remote Wake-Up Frm Filter */
  49 #define XGMAC_PMT               0x00000704      /* PMT Control and Status */
  50 #define XGMAC_MMC_CTRL          0x00000800      /* XGMAC MMC Control */
  51 #define XGMAC_MMC_INTR_RX       0x00000804      /* Recieve Interrupt */
  52 #define XGMAC_MMC_INTR_TX       0x00000808      /* Transmit Interrupt */
  53 #define XGMAC_MMC_INTR_MASK_RX  0x0000080c      /* Recieve Interrupt Mask */
  54 #define XGMAC_MMC_INTR_MASK_TX  0x00000810      /* Transmit Interrupt Mask */
  55
  56 /* Hardware TX Statistics Counters */
  57 #define XGMAC_MMC_TXOCTET_GB_LO 0x00000814
  58 #define XGMAC_MMC_TXOCTET_GB_HI 0x00000818
  59 #define XGMAC_MMC_TXFRAME_GB_LO 0x0000081C
  60 #define XGMAC_MMC_TXFRAME_GB_HI 0x00000820
  61 #define XGMAC_MMC_TXBCFRAME_G   0x00000824
  62 #define XGMAC_MMC_TXMCFRAME_G   0x0000082C
  63 #define XGMAC_MMC_TXUCFRAME_GB  0x00000864
  64 #define XGMAC_MMC_TXMCFRAME_GB  0x0000086C
  65 #define XGMAC_MMC_TXBCFRAME_GB  0x00000874
  66 #define XGMAC_MMC_TXUNDERFLOW   0x0000087C
  67 #define XGMAC_MMC_TXOCTET_G_LO  0x00000884
  68 #define XGMAC_MMC_TXOCTET_G_HI  0x00000888
  69 #define XGMAC_MMC_TXFRAME_G_LO  0x0000088C
  70 #define XGMAC_MMC_TXFRAME_G_HI  0x00000890
  71 #define XGMAC_MMC_TXPAUSEFRAME  0x00000894
  72 #define XGMAC_MMC_TXVLANFRAME   0x0000089C
  73
  74 /* Hardware RX Statistics Counters */
  75 #define XGMAC_MMC_RXFRAME_GB_LO 0x00000900
  76 #define XGMAC_MMC_RXFRAME_GB_HI 0x00000904
  77 #define XGMAC_MMC_RXOCTET_GB_LO 0x00000908
  78 #define XGMAC_MMC_RXOCTET_GB_HI 0x0000090C
  79 #define XGMAC_MMC_RXOCTET_G_LO  0x00000910
  80 #define XGMAC_MMC_RXOCTET_G_HI  0x00000914
  81 #define XGMAC_MMC_RXBCFRAME_G   0x00000918
  82 #define XGMAC_MMC_RXMCFRAME_G   0x00000920
  83 #define XGMAC_MMC_RXCRCERR      0x00000928
  84 #define XGMAC_MMC_RXRUNT        0x00000930
  85 #define XGMAC_MMC_RXJABBER      0x00000934
  86 #define XGMAC_MMC_RXUCFRAME_G   0x00000970
  87 #define XGMAC_MMC_RXLENGTHERR   0x00000978
  88 #define XGMAC_MMC_RXPAUSEFRAME  0x00000988
  89 #define XGMAC_MMC_RXOVERFLOW    0x00000990
  90 #define XGMAC_MMC_RXVLANFRAME   0x00000998
  91 #define XGMAC_MMC_RXWATCHDOG    0x000009a0
  92
  93 /* DMA Control and Status Registers */
  94 #define XGMAC_DMA_BUS_MODE      0x00000f00      /* Bus Mode */
  95 #define XGMAC_DMA_TX_POLL       0x00000f04      /* Transmit Poll Demand */
  96 #define XGMAC_DMA_RX_POLL       0x00000f08      /* Received Poll Demand */
  97 #define XGMAC_DMA_RX_BASE_ADDR  0x00000f0c      /* Receive List Base */
  98 #define XGMAC_DMA_TX_BASE_ADDR  0x00000f10      /* Transmit List Base */
  99 #define XGMAC_DMA_STATUS        0x00000f14      /* Status Register */
 100 #define XGMAC_DMA_CONTROL       0x00000f18      /* Ctrl (Operational Mode) */
 101 #define XGMAC_DMA_INTR_ENA      0x00000f1c      /* Interrupt Enable */
 102 #define XGMAC_DMA_MISS_FRAME_CTR 0x00000f20     /* Missed Frame Counter */
 103 #define XGMAC_DMA_RI_WDOG_TIMER 0x00000f24      /* RX Intr Watchdog Timer */
 104 #define XGMAC_DMA_AXI_BUS       0x00000f28      /* AXI Bus Mode */
 105 #define XGMAC_DMA_AXI_STATUS    0x00000f2C      /* AXI Status */
 106 #define XGMAC_DMA_HW_FEATURE    0x00000f58      /* Enabled Hardware Features */
 107
 108 #define XGMAC_ADDR_AE           0x80000000
 109 #define XGMAC_MAX_FILTER_ADDR   31
 110
 111 /* PMT Control and Status */
 112 #define XGMAC_PMT_POINTER_RESET 0x80000000
 113 #define XGMAC_PMT_GLBL_UNICAST  0x00000200
 114 #define XGMAC_PMT_WAKEUP_RX_FRM 0x00000040
 115 #define XGMAC_PMT_MAGIC_PKT     0x00000020
 116 #define XGMAC_PMT_WAKEUP_FRM_EN 0x00000004
 117 #define XGMAC_PMT_MAGIC_PKT_EN  0x00000002
 118 #define XGMAC_PMT_POWERDOWN     0x00000001
 119
 120 #define XGMAC_CONTROL_SPD       0x40000000      /* Speed control */
 121 #define XGMAC_CONTROL_SPD_MASK  0x60000000
 122 #define XGMAC_CONTROL_SPD_1G    0x60000000
 123 #define XGMAC_CONTROL_SPD_2_5G  0x40000000
 124 #define XGMAC_CONTROL_SPD_10G   0x00000000
 125 #define XGMAC_CONTROL_SARC      0x10000000      /* Source Addr Insert/Replace */
 126 #define XGMAC_CONTROL_SARK_MASK 0x18000000
 127 #define XGMAC_CONTROL_CAR       0x04000000      /* CRC Addition/Replacement */
 128 #define XGMAC_CONTROL_CAR_MASK  0x06000000
 129 #define XGMAC_CONTROL_DP        0x01000000      /* Disable Padding */
 130 #define XGMAC_CONTROL_WD        0x00800000      /* Disable Watchdog on rx */
 131 #define XGMAC_CONTROL_JD        0x00400000      /* Jabber disable */
 132 #define XGMAC_CONTROL_JE        0x00100000      /* Jumbo frame */
 133 #define XGMAC_CONTROL_LM        0x00001000      /* Loop-back mode */
 134 #define XGMAC_CONTROL_IPC       0x00000400      /* Checksum Offload */
 135 #define XGMAC_CONTROL_ACS       0x00000080      /* Automatic Pad/FCS Strip */
 136 #define XGMAC_CONTROL_DDIC      0x00000010      /* Disable Deficit Idle Count */
 137 #define XGMAC_CONTROL_TE        0x00000008      /* Transmitter Enable */
 138 #define XGMAC_CONTROL_RE        0x00000004      /* Receiver Enable */
 139
 140 /* XGMAC Frame Filter defines */
 141 #define XGMAC_FRAME_FILTER_PR   0x00000001      /* Promiscuous Mode */
 142 #define XGMAC_FRAME_FILTER_HUC  0x00000002      /* Hash Unicast */
 143 #define XGMAC_FRAME_FILTER_HMC  0x00000004      /* Hash Multicast */
 144 #define XGMAC_FRAME_FILTER_DAIF 0x00000008      /* DA Inverse Filtering */
 145 #define XGMAC_FRAME_FILTER_PM   0x00000010      /* Pass all multicast */
 146 #define XGMAC_FRAME_FILTER_DBF  0x00000020      /* Disable Broadcast frames */
 147 #define XGMAC_FRAME_FILTER_SAIF 0x00000100      /* Inverse Filtering */
 148 #define XGMAC_FRAME_FILTER_SAF  0x00000200      /* Source Address Filter */
 149 #define XGMAC_FRAME_FILTER_HPF  0x00000400      /* Hash or perfect Filter */
 150 #define XGMAC_FRAME_FILTER_VHF  0x00000800      /* VLAN Hash Filter */
 151 #define XGMAC_FRAME_FILTER_VPF  0x00001000      /* VLAN Perfect Filter */
 152 #define XGMAC_FRAME_FILTER_RA   0x80000000      /* Receive all mode */
 153
 154 /* XGMAC FLOW CTRL defines */
 155 #define XGMAC_FLOW_CTRL_PT_MASK 0xffff0000      /* Pause Time Mask */
 156 #define XGMAC_FLOW_CTRL_PT_SHIFT        16
 157 #define XGMAC_FLOW_CTRL_DZQP    0x00000080      /* Disable Zero-Quanta Phase */
 158 #define XGMAC_FLOW_CTRL_PLT     0x00000020      /* Pause Low Threshhold */
 159 #define XGMAC_FLOW_CTRL_PLT_MASK 0x00000030     /* PLT MASK */
 160 #define XGMAC_FLOW_CTRL_UP      0x00000008      /* Unicast Pause Frame Detect */
 161 #define XGMAC_FLOW_CTRL_RFE     0x00000004      /* Rx Flow Control Enable */
 162 #define XGMAC_FLOW_CTRL_TFE     0x00000002      /* Tx Flow Control Enable */
 163 #define XGMAC_FLOW_CTRL_FCB_BPA 0x00000001      /* Flow Control Busy ... */
 164
 165 /* XGMAC_INT_STAT reg */
 166 #define XGMAC_INT_STAT_PMT      0x0080          /* PMT Interrupt Status */
 167 #define XGMAC_INT_STAT_LPI      0x0040          /* LPI Interrupt Status */
 168
 169 /* DMA Bus Mode register defines */
 170 #define DMA_BUS_MODE_SFT_RESET  0x00000001      /* Software Reset */
 171 #define DMA_BUS_MODE_DSL_MASK   0x0000007c      /* Descriptor Skip Length */
 172 #define DMA_BUS_MODE_DSL_SHIFT  2               /* (in DWORDS) */
 173 #define DMA_BUS_MODE_ATDS       0x00000080      /* Alternate Descriptor Size */
 174
 175 /* Programmable burst length */
 176 #define DMA_BUS_MODE_PBL_MASK   0x00003f00      /* Programmable Burst Len */
 177 #define DMA_BUS_MODE_PBL_SHIFT  8
 178 #define DMA_BUS_MODE_FB         0x00010000      /* Fixed burst */
 179 #define DMA_BUS_MODE_RPBL_MASK  0x003e0000      /* Rx-Programmable Burst Len */
 180 #define DMA_BUS_MODE_RPBL_SHIFT 17
 181 #define DMA_BUS_MODE_USP        0x00800000
 182 #define DMA_BUS_MODE_8PBL       0x01000000
 183 #define DMA_BUS_MODE_AAL        0x02000000
 184
 185 /* DMA Bus Mode register defines */
 186 #define DMA_BUS_PR_RATIO_MASK   0x0000c000      /* Rx/Tx priority ratio */
 187 #define DMA_BUS_PR_RATIO_SHIFT  14
 188 #define DMA_BUS_FB              0x00010000      /* Fixed Burst */
 189
 190 /* DMA Control register defines */
 191 #define DMA_CONTROL_ST          0x00002000      /* Start/Stop Transmission */
 192 #define DMA_CONTROL_SR          0x00000002      /* Start/Stop Receive */
 193 #define DMA_CONTROL_DFF         0x01000000      /* Disable flush of rx frames */
 194 #define DMA_CONTROL_OSF         0x00000004      /* Operate on 2nd tx frame */
 195
 196 /* DMA Normal interrupt */
 197 #define DMA_INTR_ENA_NIE        0x00010000      /* Normal Summary */
 198 #define DMA_INTR_ENA_AIE        0x00008000      /* Abnormal Summary */
 199 #define DMA_INTR_ENA_ERE        0x00004000      /* Early Receive */
 200 #define DMA_INTR_ENA_FBE        0x00002000      /* Fatal Bus Error */
 201 #define DMA_INTR_ENA_ETE        0x00000400      /* Early Transmit */
 202 #define DMA_INTR_ENA_RWE        0x00000200      /* Receive Watchdog */
 203 #define DMA_INTR_ENA_RSE        0x00000100      /* Receive Stopped */
 204 #define DMA_INTR_ENA_RUE        0x00000080      /* Receive Buffer Unavailable */
 205 #define DMA_INTR_ENA_RIE        0x00000040      /* Receive Interrupt */
 206 #define DMA_INTR_ENA_UNE        0x00000020      /* Tx Underflow */
 207 #define DMA_INTR_ENA_OVE        0x00000010      /* Receive Overflow */
 208 #define DMA_INTR_ENA_TJE        0x00000008      /* Transmit Jabber */
 209 #define DMA_INTR_ENA_TUE        0x00000004      /* Transmit Buffer Unavail */
 210 #define DMA_INTR_ENA_TSE        0x00000002      /* Transmit Stopped */
 211 #define DMA_INTR_ENA_TIE        0x00000001      /* Transmit Interrupt */
 212
 213 #define DMA_INTR_NORMAL         (DMA_INTR_ENA_NIE | DMA_INTR_ENA_RIE | \
 214                                  DMA_INTR_ENA_TUE)
 215
 216 #define DMA_INTR_ABNORMAL       (DMA_INTR_ENA_AIE | DMA_INTR_ENA_FBE | \
 217                                  DMA_INTR_ENA_RWE | DMA_INTR_ENA_RSE | \
 218                                  DMA_INTR_ENA_RUE | DMA_INTR_ENA_UNE | \
 219                                  DMA_INTR_ENA_OVE | DMA_INTR_ENA_TJE | \
 220                                  DMA_INTR_ENA_TSE)
 221
 222 /* DMA default interrupt mask */
 223 #define DMA_INTR_DEFAULT_MASK   (DMA_INTR_NORMAL | DMA_INTR_ABNORMAL)
 224
 225 /* DMA Status register defines */
 226 #define DMA_STATUS_GMI          0x08000000      /* MMC interrupt */
 227 #define DMA_STATUS_GLI          0x04000000      /* GMAC Line interface int */
 228 #define DMA_STATUS_EB_MASK      0x00380000      /* Error Bits Mask */
 229 #define DMA_STATUS_EB_TX_ABORT  0x00080000      /* Error Bits - TX Abort */
 230 #define DMA_STATUS_EB_RX_ABORT  0x00100000      /* Error Bits - RX Abort */
 231 #define DMA_STATUS_TS_MASK      0x00700000      /* Transmit Process State */
 232 #define DMA_STATUS_TS_SHIFT     20
 233 #define DMA_STATUS_RS_MASK      0x000e0000      /* Receive Process State */
 234 #define DMA_STATUS_RS_SHIFT     17
 235 #define DMA_STATUS_NIS          0x00010000      /* Normal Interrupt Summary */
 236 #define DMA_STATUS_AIS          0x00008000      /* Abnormal Interrupt Summary */
 237 #define DMA_STATUS_ERI          0x00004000      /* Early Receive Interrupt */
 238 #define DMA_STATUS_FBI          0x00002000      /* Fatal Bus Error Interrupt */
 239 #define DMA_STATUS_ETI          0x00000400      /* Early Transmit Interrupt */
 240 #define DMA_STATUS_RWT          0x00000200      /* Receive Watchdog Timeout */
 241 #define DMA_STATUS_RPS          0x00000100      /* Receive Process Stopped */
 242 #define DMA_STATUS_RU           0x00000080      /* Receive Buffer Unavailable */
 243 #define DMA_STATUS_RI           0x00000040      /* Receive Interrupt */
 244 #define DMA_STATUS_UNF          0x00000020      /* Transmit Underflow */
 245 #define DMA_STATUS_OVF          0x00000010      /* Receive Overflow */
 246 #define DMA_STATUS_TJT          0x00000008      /* Transmit Jabber Timeout */
 247 #define DMA_STATUS_TU           0x00000004      /* Transmit Buffer Unavail */
 248 #define DMA_STATUS_TPS          0x00000002      /* Transmit Process Stopped */
 249 #define DMA_STATUS_TI           0x00000001      /* Transmit Interrupt */
 250
 251 /* Common MAC defines */
 252 #define MAC_ENABLE_TX           0x00000008      /* Transmitter Enable */
 253 #define MAC_ENABLE_RX           0x00000004      /* Receiver Enable */
 254
 255 /* XGMAC Operation Mode Register */
 256 #define XGMAC_OMR_TSF           0x00200000      /* TX FIFO Store and Forward */
 257 #define XGMAC_OMR_FTF           0x00100000      /* Flush Transmit FIFO */
 258 #define XGMAC_OMR_TTC           0x00020000      /* Transmit Threshhold Ctrl */
 259 #define XGMAC_OMR_TTC_MASK      0x00030000
 260 #define XGMAC_OMR_RFD           0x00006000      /* FC Deactivation Threshhold */
 261 #define XGMAC_OMR_RFD_MASK      0x00007000      /* FC Deact Threshhold MASK */
 262 #define XGMAC_OMR_RFA           0x00000600      /* FC Activation Threshhold */
 263 #define XGMAC_OMR_RFA_MASK      0x00000E00      /* FC Act Threshhold MASK */
 264 #define XGMAC_OMR_EFC           0x00000100      /* Enable Hardware FC */
 265 #define XGMAC_OMR_FEF           0x00000080      /* Forward Error Frames */
 266 #define XGMAC_OMR_DT            0x00000040      /* Drop TCP/IP csum Errors */
 267 #define XGMAC_OMR_RSF           0x00000020      /* RX FIFO Store and Forward */
 268 #define XGMAC_OMR_RTC_256       0x00000018      /* RX Threshhold Ctrl */
 269 #define XGMAC_OMR_RTC_MASK      0x00000018      /* RX Threshhold Ctrl MASK */
 270
 271 /* XGMAC HW Features Register */
 272 #define DMA_HW_FEAT_TXCOESEL    0x00010000      /* TX Checksum offload */
 273
 274 #define XGMAC_MMC_CTRL_CNT_FRZ  0x00000008
 275
 276 /* XGMAC Descriptor Defines */
 277 #define MAX_DESC_BUF_SZ         (0x2000 - 8)
 278
 279 #define RXDESC_EXT_STATUS       0x00000001
 280 #define RXDESC_CRC_ERR          0x00000002
 281 #define RXDESC_RX_ERR           0x00000008
 282 #define RXDESC_RX_WDOG          0x00000010
 283 #define RXDESC_FRAME_TYPE       0x00000020
 284 #define RXDESC_GIANT_FRAME      0x00000080
 285 #define RXDESC_LAST_SEG         0x00000100
 286 #define RXDESC_FIRST_SEG        0x00000200
 287 #define RXDESC_VLAN_FRAME       0x00000400
 288 #define RXDESC_OVERFLOW_ERR     0x00000800
 289 #define RXDESC_LENGTH_ERR       0x00001000
 290 #define RXDESC_SA_FILTER_FAIL   0x00002000
 291 #define RXDESC_DESCRIPTOR_ERR   0x00004000
 292 #define RXDESC_ERROR_SUMMARY    0x00008000
 293 #define RXDESC_FRAME_LEN_OFFSET 16
 294 #define RXDESC_FRAME_LEN_MASK   0x3fff0000
 295 #define RXDESC_DA_FILTER_FAIL   0x40000000
 296
 297 #define RXDESC1_END_RING        0x00008000
 298
 299 #define RXDESC_IP_PAYLOAD_MASK  0x00000003
 300 #define RXDESC_IP_PAYLOAD_UDP   0x00000001
 301 #define RXDESC_IP_PAYLOAD_TCP   0x00000002
 302 #define RXDESC_IP_PAYLOAD_ICMP  0x00000003
 303 #define RXDESC_IP_HEADER_ERR    0x00000008
 304 #define RXDESC_IP_PAYLOAD_ERR   0x00000010
 305 #define RXDESC_IPV4_PACKET      0x00000040
 306 #define RXDESC_IPV6_PACKET      0x00000080
 307 #define TXDESC_UNDERFLOW_ERR    0x00000001
 308 #define TXDESC_JABBER_TIMEOUT   0x00000002
 309 #define TXDESC_LOCAL_FAULT      0x00000004
 310 #define TXDESC_REMOTE_FAULT     0x00000008
 311 #define TXDESC_VLAN_FRAME       0x00000010
 312 #define TXDESC_FRAME_FLUSHED    0x00000020
 313 #define TXDESC_IP_HEADER_ERR    0x00000040
 314 #define TXDESC_PAYLOAD_CSUM_ERR 0x00000080
 315 #define TXDESC_ERROR_SUMMARY    0x00008000
 316 #define TXDESC_SA_CTRL_INSERT   0x00040000
 317 #define TXDESC_SA_CTRL_REPLACE  0x00080000
 318 #define TXDESC_2ND_ADDR_CHAINED 0x00100000
 319 #define TXDESC_END_RING         0x00200000
 320 #define TXDESC_CSUM_IP          0x00400000
 321 #define TXDESC_CSUM_IP_PAYLD    0x00800000
 322 #define TXDESC_CSUM_ALL         0x00C00000
 323 #define TXDESC_CRC_EN_REPLACE   0x01000000
 324 #define TXDESC_CRC_EN_APPEND    0x02000000
 325 #define TXDESC_DISABLE_PAD      0x04000000
 326 #define TXDESC_FIRST_SEG        0x10000000
 327 #define TXDESC_LAST_SEG         0x20000000
 328 #define TXDESC_INTERRUPT        0x40000000
 329
 330 #define DESC_OWN                0x80000000
 331 #define DESC_BUFFER1_SZ_MASK    0x00001fff
 332 #define DESC_BUFFER2_SZ_MASK    0x1fff0000
 333 #define DESC_BUFFER2_SZ_OFFSET  16
 334
 335 struct xgmac_dma_desc {
 336         __le32 flags;
 337         __le32 buf_size;
 338         __le32 buf1_addr;               /* Buffer 1 Address Pointer */
 339         __le32 buf2_addr;               /* Buffer 2 Address Pointer */
 340         __le32 ext_status;
 341         __le32 res[3];
 342 };
 343
 344 struct xgmac_extra_stats {
 345         /* Transmit errors */
 346         unsigned long tx_jabber;
 347         unsigned long tx_frame_flushed;
 348         unsigned long tx_payload_error;
 349         unsigned long tx_ip_header_error;
 350         unsigned long tx_local_fault;
 351         unsigned long tx_remote_fault;
 352         /* Receive errors */
 353         unsigned long rx_watchdog;
 354         unsigned long rx_da_filter_fail;
 355         unsigned long rx_sa_filter_fail;
 356         unsigned long rx_payload_error;
 357         unsigned long rx_ip_header_error;
 358         /* Tx/Rx IRQ errors */
 359         unsigned long tx_undeflow;
 360         unsigned long tx_process_stopped;
 361         unsigned long rx_buf_unav;
 362         unsigned long rx_process_stopped;
 363         unsigned long tx_early;
 364         unsigned long fatal_bus_error;
 365 };
 366
 367 struct xgmac_priv {
 368         struct xgmac_dma_desc *dma_rx;
 369         struct sk_buff **rx_skbuff;
 370         unsigned int rx_tail;
 371         unsigned int rx_head;
 372
 373         struct xgmac_dma_desc *dma_tx;
 374         struct sk_buff **tx_skbuff;
 375         unsigned int tx_head;
 376         unsigned int tx_tail;
 377
 378         void __iomem *base;
 379         unsigned int dma_buf_sz;
 380         dma_addr_t dma_rx_phy;
 381         dma_addr_t dma_tx_phy;
 382
 383         struct net_device *dev;
 384         struct device *device;
 385         struct napi_struct napi;
 386
 387         struct xgmac_extra_stats xstats;
 388
 389         spinlock_t stats_lock;
 390         int pmt_irq;
 391         char rx_pause;
 392         char tx_pause;
 393         int wolopts;
 394 };
 395
 396 /* XGMAC Configuration Settings */
 397 #define MAX_MTU                 9000
 398 #define PAUSE_TIME              0x400
 399
 400 #define DMA_RX_RING_SZ          256
 401 #define DMA_TX_RING_SZ          128
 402 /* minimum number of free TX descriptors required to wake up TX process */
 403 #define TX_THRESH               (DMA_TX_RING_SZ/4)
 404
 405 /* DMA descriptor ring helpers */
 406 #define dma_ring_incr(n, s)     (((n) + 1) & ((s) - 1))
 407 #define dma_ring_space(h, t, s) CIRC_SPACE(h, t, s)
 408 #define dma_ring_cnt(h, t, s)   CIRC_CNT(h, t, s)
 409
 410 /* XGMAC Descriptor Access Helpers */
 411 static inline void desc_set_buf_len(struct xgmac_dma_desc *p, u32 buf_sz)
 412 {
 413         if (buf_sz > MAX_DESC_BUF_SZ)
 414                 p->buf_size = cpu_to_le32(MAX_DESC_BUF_SZ |
 415                         (buf_sz - MAX_DESC_BUF_SZ) << DESC_BUFFER2_SZ_OFFSET);
 416         else
 417                 p->buf_size = cpu_to_le32(buf_sz);
 418 }
 419
 420 static inline int desc_get_buf_len(struct xgmac_dma_desc *p)
 421 {
 422         u32 len = cpu_to_le32(p->flags);
 423         return (len & DESC_BUFFER1_SZ_MASK) +
 424                 ((len & DESC_BUFFER2_SZ_MASK) >> DESC_BUFFER2_SZ_OFFSET);
 425 }
 426
 427 static inline void desc_init_rx_desc(struct xgmac_dma_desc *p, int ring_size,
 428                                      int buf_sz)
 429 {
 430         struct xgmac_dma_desc *end = p + ring_size - 1;
 431
 432         memset(p, 0, sizeof(*p) * ring_size);
 433
 434         for (; p <= end; p++)
 435                 desc_set_buf_len(p, buf_sz);
 436
 437         end->buf_size |= cpu_to_le32(RXDESC1_END_RING);
 438 }
 439
 440 static inline void desc_init_tx_desc(struct xgmac_dma_desc *p, u32 ring_size)
 441 {
 442         memset(p, 0, sizeof(*p) * ring_size);
 443         p[ring_size - 1].flags = cpu_to_le32(TXDESC_END_RING);
 444 }
 445
 446 static inline int desc_get_owner(struct xgmac_dma_desc *p)
 447 {
 448         return le32_to_cpu(p->flags) & DESC_OWN;
 449 }
 450
 451 static inline void desc_set_rx_owner(struct xgmac_dma_desc *p)
 452 {
 453         /* Clear all fields and set the owner */
 454         p->flags = cpu_to_le32(DESC_OWN);
 455 }
 456
 457 static inline void desc_set_tx_owner(struct xgmac_dma_desc *p, u32 flags)
 458 {
 459         u32 tmpflags = le32_to_cpu(p->flags);
 460         tmpflags &= TXDESC_END_RING;
 461         tmpflags |= flags | DESC_OWN;
 462         p->flags = cpu_to_le32(tmpflags);
 463 }
 464
 465 static inline int desc_get_tx_ls(struct xgmac_dma_desc *p)
 466 {
 467         return le32_to_cpu(p->flags) & TXDESC_LAST_SEG;
 468 }
 469
 470 static inline u32 desc_get_buf_addr(struct xgmac_dma_desc *p)
 471 {
 472         return le32_to_cpu(p->buf1_addr);
 473 }
 474
 475 static inline void desc_set_buf_addr(struct xgmac_dma_desc *p,
 476                                      u32 paddr, int len)
 477 {
 478         p->buf1_addr = cpu_to_le32(paddr);
 479         if (len > MAX_DESC_BUF_SZ)
 480                 p->buf2_addr = cpu_to_le32(paddr + MAX_DESC_BUF_SZ);
 481 }
 482
 483 static inline void desc_set_buf_addr_and_size(struct xgmac_dma_desc *p,
 484                                               u32 paddr, int len)
 485 {
 486         desc_set_buf_len(p, len);
 487         desc_set_buf_addr(p, paddr, len);
 488 }
 489
 490 static inline int desc_get_rx_frame_len(struct xgmac_dma_desc *p)
 491 {
 492         u32 data = le32_to_cpu(p->flags);
 493         u32 len = (data & RXDESC_FRAME_LEN_MASK) >> RXDESC_FRAME_LEN_OFFSET;
 494         if (data & RXDESC_FRAME_TYPE)
 495                 len -= ETH_FCS_LEN;
 496
 497         return len;
 498 }
 499
 500 static void xgmac_dma_flush_tx_fifo(void __iomem *ioaddr)
 501 {
 502         int timeout = 1000;
 503         u32 reg = readl(ioaddr + XGMAC_OMR);
 504         writel(reg | XGMAC_OMR_FTF, ioaddr + XGMAC_OMR);
 505
 506         while ((timeout-- > 0) && readl(ioaddr + XGMAC_OMR) & XGMAC_OMR_FTF)
 507                 udelay(1);
 508 }
 509
 510 static int desc_get_tx_status(struct xgmac_priv *priv, struct xgmac_dma_desc *p)
 511 {
 512         struct xgmac_extra_stats *x = &priv->xstats;
 513         u32 status = le32_to_cpu(p->flags);
 514
 515         if (!(status & TXDESC_ERROR_SUMMARY))
 516                 return 0;
 517
 518         netdev_dbg(priv->dev, "tx desc error = 0x%08x\n", status);
 519         if (status & TXDESC_JABBER_TIMEOUT)
 520                 x->tx_jabber++;
 521         if (status & TXDESC_FRAME_FLUSHED)
 522                 x->tx_frame_flushed++;
 523         if (status & TXDESC_UNDERFLOW_ERR)
 524                 xgmac_dma_flush_tx_fifo(priv->base);
 525         if (status & TXDESC_IP_HEADER_ERR)
 526                 x->tx_ip_header_error++;
 527         if (status & TXDESC_LOCAL_FAULT)
 528                 x->tx_local_fault++;
 529         if (status & TXDESC_REMOTE_FAULT)
 530                 x->tx_remote_fault++;
 531         if (status & TXDESC_PAYLOAD_CSUM_ERR)
 532                 x->tx_payload_error++;
 533
 534         return -1;
 535 }
 536
 537 static int desc_get_rx_status(struct xgmac_priv *priv, struct xgmac_dma_desc *p)
 538 {
 539         struct xgmac_extra_stats *x = &priv->xstats;
 540         int ret = CHECKSUM_UNNECESSARY;
 541         u32 status = le32_to_cpu(p->flags);
 542         u32 ext_status = le32_to_cpu(p->ext_status);
 543
 544         if (status & RXDESC_DA_FILTER_FAIL) {
 545                 netdev_dbg(priv->dev, "XGMAC RX : Dest Address filter fail\n");
 546                 x->rx_da_filter_fail++;
 547                 return -1;
 548         }
 549
 550         /* Check if packet has checksum already */
 551         if ((status & RXDESC_FRAME_TYPE) && (status & RXDESC_EXT_STATUS) &&
 552                 !(ext_status & RXDESC_IP_PAYLOAD_MASK))
 553                 ret = CHECKSUM_NONE;
 554
 555         netdev_dbg(priv->dev, "rx status - frame type=%d, csum = %d, ext stat %08x\n",
 556                    (status & RXDESC_FRAME_TYPE) ? 1 : 0, ret, ext_status);
 557
 558         if (!(status & RXDESC_ERROR_SUMMARY))
 559                 return ret;
 560
 561         /* Handle any errors */
 562         if (status & (RXDESC_DESCRIPTOR_ERR | RXDESC_OVERFLOW_ERR |
 563                 RXDESC_GIANT_FRAME | RXDESC_LENGTH_ERR | RXDESC_CRC_ERR))
 564                 return -1;
 565
 566         if (status & RXDESC_EXT_STATUS) {
 567                 if (ext_status & RXDESC_IP_HEADER_ERR)
 568                         x->rx_ip_header_error++;
 569                 if (ext_status & RXDESC_IP_PAYLOAD_ERR)
 570                         x->rx_payload_error++;
 571                 netdev_dbg(priv->dev, "IP checksum error - stat %08x\n",
 572                            ext_status);
 573                 return CHECKSUM_NONE;
 574         }
 575
 576         return ret;
 577 }
 578
 579 static inline void xgmac_mac_enable(void __iomem *ioaddr)
 580 {
 581         u32 value = readl(ioaddr + XGMAC_CONTROL);
 582         value |= MAC_ENABLE_RX | MAC_ENABLE_TX;
 583         writel(value, ioaddr + XGMAC_CONTROL);
 584
 585         value = readl(ioaddr + XGMAC_DMA_CONTROL);
 586         value |= DMA_CONTROL_ST | DMA_CONTROL_SR;
 587         writel(value, ioaddr + XGMAC_DMA_CONTROL);
 588 }
 589
 590 static inline void xgmac_mac_disable(void __iomem *ioaddr)
 591 {
 592         u32 value = readl(ioaddr + XGMAC_DMA_CONTROL);
 593         value &= ~(DMA_CONTROL_ST | DMA_CONTROL_SR);
 594         writel(value, ioaddr + XGMAC_DMA_CONTROL);
 595
 596         value = readl(ioaddr + XGMAC_CONTROL);
 597         value &= ~(MAC_ENABLE_TX | MAC_ENABLE_RX);
 598         writel(value, ioaddr + XGMAC_CONTROL);
 599 }
 600
 601 static void xgmac_set_mac_addr(void __iomem *ioaddr, unsigned char *addr,
 602                                int num)
 603 {
 604         u32 data;
 605
 606         data = (addr[5] << 8) | addr[4] | (num ? XGMAC_ADDR_AE : 0);
 607         writel(data, ioaddr + XGMAC_ADDR_HIGH(num));
 608         data = (addr[3] << 24) | (addr[2] << 16) | (addr[1] << 8) | addr[0];
 609         writel(data, ioaddr + XGMAC_ADDR_LOW(num));
 610 }
 611
 612 static void xgmac_get_mac_addr(void __iomem *ioaddr, unsigned char *addr,
 613                                int num)
 614 {
 615         u32 hi_addr, lo_addr;
 616
 617         /* Read the MAC address from the hardware */
 618         hi_addr = readl(ioaddr + XGMAC_ADDR_HIGH(num));
 619         lo_addr = readl(ioaddr + XGMAC_ADDR_LOW(num));
 620
 621         /* Extract the MAC address from the high and low words */
 622         addr[0] = lo_addr & 0xff;
 623         addr[1] = (lo_addr >> 8) & 0xff;
 624         addr[2] = (lo_addr >> 16) & 0xff;
 625         addr[3] = (lo_addr >> 24) & 0xff;
 626         addr[4] = hi_addr & 0xff;
 627         addr[5] = (hi_addr >> 8) & 0xff;
 628 }
 629
 630 static int xgmac_set_flow_ctrl(struct xgmac_priv *priv, int rx, int tx)
 631 {
 632         u32 reg;
 633         unsigned int flow = 0;
 634
 635         priv->rx_pause = rx;
 636         priv->tx_pause = tx;
 637
 638         if (rx || tx) {
 639                 if (rx)
 640                         flow |= XGMAC_FLOW_CTRL_RFE;
 641                 if (tx)
 642                         flow |= XGMAC_FLOW_CTRL_TFE;
 643
 644                 flow |= XGMAC_FLOW_CTRL_PLT | XGMAC_FLOW_CTRL_UP;
 645                 flow |= (PAUSE_TIME << XGMAC_FLOW_CTRL_PT_SHIFT);
 646
 647                 writel(flow, priv->base + XGMAC_FLOW_CTRL);
 648
 649                 reg = readl(priv->base + XGMAC_OMR);
 650                 reg |= XGMAC_OMR_EFC;
 651                 writel(reg, priv->base + XGMAC_OMR);
 652         } else {
 653                 writel(0, priv->base + XGMAC_FLOW_CTRL);
 654
 655                 reg = readl(priv->base + XGMAC_OMR);
 656                 reg &= ~XGMAC_OMR_EFC;
 657                 writel(reg, priv->base + XGMAC_OMR);
 658         }
 659
 660         return 0;
 661 }
 662
 663 static void xgmac_rx_refill(struct xgmac_priv *priv)
 664 {
 665         struct xgmac_dma_desc *p;
 666         dma_addr_t paddr;
 667
 668         while (dma_ring_space(priv->rx_head, priv->rx_tail, DMA_RX_RING_SZ) > 1) {
 669                 int entry = priv->rx_head;
 670                 struct sk_buff *skb;
 671
 672                 p = priv->dma_rx + entry;
 673
 674                 if (priv->rx_skbuff[entry] == NULL) {
 675                         skb = netdev_alloc_skb(priv->dev, priv->dma_buf_sz);
 676                         if (unlikely(skb == NULL))
 677                                 break;
 678
 679                         priv->rx_skbuff[entry] = skb;
 680                         paddr = dma_map_single(priv->device, skb->data,
 681                                                priv->dma_buf_sz, DMA_FROM_DEVICE);
 682                         desc_set_buf_addr(p, paddr, priv->dma_buf_sz);
 683                 }
 684
 685                 netdev_dbg(priv->dev, "rx ring: head %d, tail %d\n",
 686                         priv->rx_head, priv->rx_tail);
 687
 688                 priv->rx_head = dma_ring_incr(priv->rx_head, DMA_RX_RING_SZ);
 689                 desc_set_rx_owner(p);
 690         }
 691 }
 692
 693 /**
 694  * init_xgmac_dma_desc_rings - init the RX/TX descriptor rings
 695  * @dev: net device structure
 696  * Description:  this function initializes the DMA RX/TX descriptors
 697  * and allocates the socket buffers.
 698  */
 699 static int xgmac_dma_desc_rings_init(struct net_device *dev)
 700 {
 701         struct xgmac_priv *priv = netdev_priv(dev);
 702         unsigned int bfsize;
 703
 704         /* Set the Buffer size according to the MTU;
 705          * indeed, in case of jumbo we need to bump-up the buffer sizes.
 706          */
 707         bfsize = ALIGN(dev->mtu + ETH_HLEN + ETH_FCS_LEN + NET_IP_ALIGN + 64,
 708                        64);
 709
 710         netdev_dbg(priv->dev, "mtu [%d] bfsize [%d]\n", dev->mtu, bfsize);
 711
 712         priv->rx_skbuff = kzalloc(sizeof(struct sk_buff *) * DMA_RX_RING_SZ,
 713                                   GFP_KERNEL);
 714         if (!priv->rx_skbuff)
 715                 return -ENOMEM;
 716
 717         priv->dma_rx = dma_alloc_coherent(priv->device,
 718                                           DMA_RX_RING_SZ *
 719                                           sizeof(struct xgmac_dma_desc),
 720                                           &priv->dma_rx_phy,
 721                                           GFP_KERNEL);
 722         if (!priv->dma_rx)
 723                 goto err_dma_rx;
 724
 725         priv->tx_skbuff = kzalloc(sizeof(struct sk_buff *) * DMA_TX_RING_SZ,
 726                                   GFP_KERNEL);
 727         if (!priv->tx_skbuff)
 728                 goto err_tx_skb;
 729
 730         priv->dma_tx = dma_alloc_coherent(priv->device,
 731                                           DMA_TX_RING_SZ *
 732                                           sizeof(struct xgmac_dma_desc),
 733                                           &priv->dma_tx_phy,
 734                                           GFP_KERNEL);
 735         if (!priv->dma_tx)
 736                 goto err_dma_tx;
 737
 738         netdev_dbg(priv->dev, "DMA desc rings: virt addr (Rx %p, "
 739             "Tx %p)\n\tDMA phy addr (Rx 0x%08x, Tx 0x%08x)\n",
 740             priv->dma_rx, priv->dma_tx,
 741             (unsigned int)priv->dma_rx_phy, (unsigned int)priv->dma_tx_phy);
 742
 743         priv->rx_tail = 0;
 744         priv->rx_head = 0;
 745         priv->dma_buf_sz = bfsize;
 746         desc_init_rx_desc(priv->dma_rx, DMA_RX_RING_SZ, priv->dma_buf_sz);
 747         xgmac_rx_refill(priv);
 748
 749         priv->tx_tail = 0;
 750         priv->tx_head = 0;
 751         desc_init_tx_desc(priv->dma_tx, DMA_TX_RING_SZ);
 752
 753         writel(priv->dma_tx_phy, priv->base + XGMAC_DMA_TX_BASE_ADDR);
 754         writel(priv->dma_rx_phy, priv->base + XGMAC_DMA_RX_BASE_ADDR);
 755
 756         return 0;
 757
 758 err_dma_tx:
 759         kfree(priv->tx_skbuff);
 760 err_tx_skb:
 761         dma_free_coherent(priv->device,
 762                           DMA_RX_RING_SZ * sizeof(struct xgmac_dma_desc),
 763                           priv->dma_rx, priv->dma_rx_phy);
 764 err_dma_rx:
 765         kfree(priv->rx_skbuff);
 766         return -ENOMEM;
 767 }
 768
 769 static void xgmac_free_rx_skbufs(struct xgmac_priv *priv)
 770 {
 771         int i;
 772         struct xgmac_dma_desc *p;
 773
 774         if (!priv->rx_skbuff)
 775                 return;
 776
 777         for (i = 0; i < DMA_RX_RING_SZ; i++) {
 778                 if (priv->rx_skbuff[i] == NULL)
 779                         continue;
 780
 781                 p = priv->dma_rx + i;
 782                 dma_unmap_single(priv->device, desc_get_buf_addr(p),
 783                                  priv->dma_buf_sz, DMA_FROM_DEVICE);
 784                 dev_kfree_skb_any(priv->rx_skbuff[i]);
 785                 priv->rx_skbuff[i] = NULL;
 786         }
 787 }
 788
 789 static void xgmac_free_tx_skbufs(struct xgmac_priv *priv)
 790 {
 791         int i, f;
 792         struct xgmac_dma_desc *p;
 793
 794         if (!priv->tx_skbuff)
 795                 return;
 796
 797         for (i = 0; i < DMA_TX_RING_SZ; i++) {
 798                 if (priv->tx_skbuff[i] == NULL)
 799                         continue;
 800
 801                 p = priv->dma_tx + i;
 802                 dma_unmap_single(priv->device, desc_get_buf_addr(p),
 803                                  desc_get_buf_len(p), DMA_TO_DEVICE);
 804
 805                 for (f = 0; f < skb_shinfo(priv->tx_skbuff[i])->nr_frags; f++) {
 806                         p = priv->dma_tx + i++;
 807                         dma_unmap_page(priv->device, desc_get_buf_addr(p),
 808                                        desc_get_buf_len(p), DMA_TO_DEVICE);
 809                 }
 810
 811                 dev_kfree_skb_any(priv->tx_skbuff[i]);
 812                 priv->tx_skbuff[i] = NULL;
 813         }
 814 }
 815
 816 static void xgmac_free_dma_desc_rings(struct xgmac_priv *priv)
 817 {
 818         /* Release the DMA TX/RX socket buffers */
 819         xgmac_free_rx_skbufs(priv);
 820         xgmac_free_tx_skbufs(priv);
 821
 822         /* Free the consistent memory allocated for descriptor rings */
 823         if (priv->dma_tx) {
 824                 dma_free_coherent(priv->device,
 825                                   DMA_TX_RING_SZ * sizeof(struct xgmac_dma_desc),
 826                                   priv->dma_tx, priv->dma_tx_phy);
 827                 priv->dma_tx = NULL;
 828         }
 829         if (priv->dma_rx) {
 830                 dma_free_coherent(priv->device,
 831                                   DMA_RX_RING_SZ * sizeof(struct xgmac_dma_desc),
 832                                   priv->dma_rx, priv->dma_rx_phy);
 833                 priv->dma_rx = NULL;
 834         }
 835         kfree(priv->rx_skbuff);
 836         priv->rx_skbuff = NULL;
 837         kfree(priv->tx_skbuff);
 838         priv->tx_skbuff = NULL;
 839 }
 840
 841 /**
 842  * xgmac_tx:
 843  * @priv: private driver structure
 844  * Description: it reclaims resources after transmission completes.
 845  */
 846 static void xgmac_tx_complete(struct xgmac_priv *priv)
 847 {
 848         int i;
 849         void __iomem *ioaddr = priv->base;
 850
 851         writel(DMA_STATUS_TU | DMA_STATUS_NIS, ioaddr + XGMAC_DMA_STATUS);
 852
 853         while (dma_ring_cnt(priv->tx_head, priv->tx_tail, DMA_TX_RING_SZ)) {
 854                 unsigned int entry = priv->tx_tail;
 855                 struct sk_buff *skb = priv->tx_skbuff[entry];
 856                 struct xgmac_dma_desc *p = priv->dma_tx + entry;
 857
 858                 /* Check if the descriptor is owned by the DMA. */
 859                 if (desc_get_owner(p))
 860                         break;
 861
 862                 /* Verify tx error by looking at the last segment */
 863                 if (desc_get_tx_ls(p))
 864                         desc_get_tx_status(priv, p);
 865
 866                 netdev_dbg(priv->dev, "tx ring: curr %d, dirty %d\n",
 867                         priv->tx_head, priv->tx_tail);
 868
 869                 dma_unmap_single(priv->device, desc_get_buf_addr(p),
 870                                  desc_get_buf_len(p), DMA_TO_DEVICE);
 871
 872                 priv->tx_skbuff[entry] = NULL;
 873                 priv->tx_tail = dma_ring_incr(entry, DMA_TX_RING_SZ);
 874
 875                 if (!skb) {
 876                         continue;
 877                 }
 878
 879                 for (i = 0; i < skb_shinfo(skb)->nr_frags; i++) {
 880                         entry = priv->tx_tail = dma_ring_incr(priv->tx_tail,
 881                                                               DMA_TX_RING_SZ);
 882                         p = priv->dma_tx + priv->tx_tail;
 883
 884                         dma_unmap_page(priv->device, desc_get_buf_addr(p),
 885                                        desc_get_buf_len(p), DMA_TO_DEVICE);
 886                 }
 887
 888                 dev_kfree_skb(skb);
 889         }
 890
 891         if (dma_ring_space(priv->tx_head, priv->tx_tail, DMA_TX_RING_SZ) >
 892             TX_THRESH)
 893                 netif_wake_queue(priv->dev);
 894 }
 895
 896 /**
 897  * xgmac_tx_err:
 898  * @priv: pointer to the private device structure
 899  * Description: it cleans the descriptors and restarts the transmission
 900  * in case of errors.
 901  */
 902 static void xgmac_tx_err(struct xgmac_priv *priv)
 903 {
 904         u32 reg, value, inten;
 905
 906         netif_stop_queue(priv->dev);
 907
 908         inten = readl(priv->base + XGMAC_DMA_INTR_ENA);
 909         writel(0, priv->base + XGMAC_DMA_INTR_ENA);
 910
 911         reg = readl(priv->base + XGMAC_DMA_CONTROL);
 912         writel(reg & ~DMA_CONTROL_ST, priv->base + XGMAC_DMA_CONTROL);
 913         do {
 914                 value = readl(priv->base + XGMAC_DMA_STATUS) & 0x700000;
 915         } while (value && (value != 0x600000));
 916
 917         xgmac_free_tx_skbufs(priv);
 918         desc_init_tx_desc(priv->dma_tx, DMA_TX_RING_SZ);
 919         priv->tx_tail = 0;
 920         priv->tx_head = 0;
 921         writel(priv->dma_tx_phy, priv->base + XGMAC_DMA_TX_BASE_ADDR);
 922         writel(reg | DMA_CONTROL_ST, priv->base + XGMAC_DMA_CONTROL);
 923
 924         writel(DMA_STATUS_TU | DMA_STATUS_TPS | DMA_STATUS_NIS | DMA_STATUS_AIS,
 925                 priv->base + XGMAC_DMA_STATUS);
 926         writel(inten, priv->base + XGMAC_DMA_INTR_ENA);
 927
 928         netif_wake_queue(priv->dev);
 929 }
 930
 931 static int xgmac_hw_init(struct net_device *dev)
 932 {
 933         u32 value, ctrl;
 934         int limit;
 935         struct xgmac_priv *priv = netdev_priv(dev);
 936         void __iomem *ioaddr = priv->base;
 937
 938         /* Save the ctrl register value */
 939         ctrl = readl(ioaddr + XGMAC_CONTROL) & XGMAC_CONTROL_SPD_MASK;
 940
 941         /* SW reset */
 942         value = DMA_BUS_MODE_SFT_RESET;
 943         writel(value, ioaddr + XGMAC_DMA_BUS_MODE);
 944         limit = 15000;
 945         while (limit-- &&
 946                 (readl(ioaddr + XGMAC_DMA_BUS_MODE) & DMA_BUS_MODE_SFT_RESET))
 947                 cpu_relax();
 948         if (limit < 0)
 949                 return -EBUSY;
 950
 951         value = (0x10 << DMA_BUS_MODE_PBL_SHIFT) |
 952                 (0x10 << DMA_BUS_MODE_RPBL_SHIFT) |
 953                 DMA_BUS_MODE_FB | DMA_BUS_MODE_ATDS | DMA_BUS_MODE_AAL;
 954         writel(value, ioaddr + XGMAC_DMA_BUS_MODE);
 955
 956         /* Enable interrupts */
 957         writel(DMA_INTR_DEFAULT_MASK, ioaddr + XGMAC_DMA_STATUS);
 958         writel(DMA_INTR_DEFAULT_MASK, ioaddr + XGMAC_DMA_INTR_ENA);
 959
 960         /* XGMAC requires AXI bus init. This is a 'magic number' for now */
 961         writel(0x0077000E, ioaddr + XGMAC_DMA_AXI_BUS);
 962
 963         ctrl |= XGMAC_CONTROL_DDIC | XGMAC_CONTROL_JE | XGMAC_CONTROL_ACS |
 964                 XGMAC_CONTROL_CAR;
 965         if (dev->features & NETIF_F_RXCSUM)
 966                 ctrl |= XGMAC_CONTROL_IPC;
 967         writel(ctrl, ioaddr + XGMAC_CONTROL);
 968
 969         writel(DMA_CONTROL_OSF, ioaddr + XGMAC_DMA_CONTROL);
 970
 971         /* Set the HW DMA mode and the COE */
 972         writel(XGMAC_OMR_TSF | XGMAC_OMR_RFD | XGMAC_OMR_RFA |
 973                 XGMAC_OMR_RTC_256,
 974                 ioaddr + XGMAC_OMR);
 975
 976         /* Reset the MMC counters */
 977         writel(1, ioaddr + XGMAC_MMC_CTRL);
 978         return 0;
 979 }
 980
 981 /**
 982  *  xgmac_open - open entry point of the driver
 983  *  @dev : pointer to the device structure.
 984  *  Description:
 985  *  This function is the open entry point of the driver.
 986  *  Return value:
 987  *  0 on success and an appropriate (-)ve integer as defined in errno.h
 988  *  file on failure.
 989  */
 990 static int xgmac_open(struct net_device *dev)
 991 {
 992         int ret;
 993         struct xgmac_priv *priv = netdev_priv(dev);
 994         void __iomem *ioaddr = priv->base;
 995
 996         /* Check that the MAC address is valid.  If its not, refuse
 997          * to bring the device up. The user must specify an
 998          * address using the following linux command:
 999          *      ifconfig eth0 hw ether xx:xx:xx:xx:xx:xx  */
1000         if (!is_valid_ether_addr(dev->dev_addr)) {
1001                 eth_hw_addr_random(dev);
1002                 netdev_dbg(priv->dev, "generated random MAC address %pM\n",
1003                         dev->dev_addr);
1004         }
1005
1006         memset(&priv->xstats, 0, sizeof(struct xgmac_extra_stats));
1007
1008         /* Initialize the XGMAC and descriptors */
1009         xgmac_hw_init(dev);
1010         xgmac_set_mac_addr(ioaddr, dev->dev_addr, 0);
1011         xgmac_set_flow_ctrl(priv, priv->rx_pause, priv->tx_pause);
1012
1013         ret = xgmac_dma_desc_rings_init(dev);
1014         if (ret < 0)
1015                 return ret;
1016
1017         /* Enable the MAC Rx/Tx */
1018         xgmac_mac_enable(ioaddr);
1019
1020         napi_enable(&priv->napi);
1021         netif_start_queue(dev);
1022
1023         return 0;
1024 }
1025
1026 /**
1027  *  xgmac_release - close entry point of the driver
1028  *  @dev : device pointer.
1029  *  Description:
1030  *  This is the stop entry point of the driver.
1031  */
1032 static int xgmac_stop(struct net_device *dev)
1033 {
1034         struct xgmac_priv *priv = netdev_priv(dev);
1035
1036         netif_stop_queue(dev);
1037
1038         if (readl(priv->base + XGMAC_DMA_INTR_ENA))
1039                 napi_disable(&priv->napi);
1040
1041         writel(0, priv->base + XGMAC_DMA_INTR_ENA);
1042
1043         /* Disable the MAC core */
1044         xgmac_mac_disable(priv->base);
1045
1046         /* Release and free the Rx/Tx resources */
1047         xgmac_free_dma_desc_rings(priv);
1048
1049         return 0;
1050 }
1051
1052 /**
1053  *  xgmac_xmit:
1054  *  @skb : the socket buffer
1055  *  @dev : device pointer
1056  *  Description : Tx entry point of the driver.
1057  */
1058 static netdev_tx_t xgmac_xmit(struct sk_buff *skb, struct net_device *dev)
1059 {
1060         struct xgmac_priv *priv = netdev_priv(dev);
1061         unsigned int entry;
1062         int i;
1063         int nfrags = skb_shinfo(skb)->nr_frags;
1064         struct xgmac_dma_desc *desc, *first;
1065         unsigned int desc_flags;
1066         unsigned int len;
1067         dma_addr_t paddr;
1068
1069         if (dma_ring_space(priv->tx_head, priv->tx_tail, DMA_TX_RING_SZ) <
1070             (nfrags + 1)) {
1071                 writel(DMA_INTR_DEFAULT_MASK | DMA_INTR_ENA_TIE,
1072                         priv->base + XGMAC_DMA_INTR_ENA);
1073                 netif_stop_queue(dev);
1074                 return NETDEV_TX_BUSY;
1075         }
1076
1077         desc_flags = (skb->ip_summed == CHECKSUM_PARTIAL) ?
1078                 TXDESC_CSUM_ALL : 0;
1079         entry = priv->tx_head;
1080         desc = priv->dma_tx + entry;
1081         first = desc;
1082
1083         len = skb_headlen(skb);
1084         paddr = dma_map_single(priv->device, skb->data, len, DMA_TO_DEVICE);
1085         if (dma_mapping_error(priv->device, paddr)) {
1086                 dev_kfree_skb(skb);
1087                 return -EIO;
1088         }
1089         priv->tx_skbuff[entry] = skb;
1090         desc_set_buf_addr_and_size(desc, paddr, len);
1091
1092         for (i = 0; i < nfrags; i++) {
1093                 skb_frag_t *frag = &skb_shinfo(skb)->frags[i];
1094
1095                 len = frag->size;
1096
1097                 paddr = skb_frag_dma_map(priv->device, frag, 0, len,
1098                                          DMA_TO_DEVICE);
1099                 if (dma_mapping_error(priv->device, paddr)) {
1100                         dev_kfree_skb(skb);
1101                         return -EIO;
1102                 }
1103
1104                 entry = dma_ring_incr(entry, DMA_TX_RING_SZ);
1105                 desc = priv->dma_tx + entry;
1106                 priv->tx_skbuff[entry] = NULL;
1107
1108                 desc_set_buf_addr_and_size(desc, paddr, len);
1109                 if (i < (nfrags - 1))
1110                         desc_set_tx_owner(desc, desc_flags);
1111         }
1112
1113         /* Interrupt on completition only for the latest segment */
1114         if (desc != first)
1115                 desc_set_tx_owner(desc, desc_flags |
1116                         TXDESC_LAST_SEG | TXDESC_INTERRUPT);
1117         else
1118                 desc_flags |= TXDESC_LAST_SEG | TXDESC_INTERRUPT;
1119
1120         /* Set owner on first desc last to avoid race condition */
1121         wmb();
1122         desc_set_tx_owner(first, desc_flags | TXDESC_FIRST_SEG);
1123
1124         priv->tx_head = dma_ring_incr(entry, DMA_TX_RING_SZ);
1125
1126         writel(1, priv->base + XGMAC_DMA_TX_POLL);
1127
1128         return NETDEV_TX_OK;
1129 }
1130
1131 static int xgmac_rx(struct xgmac_priv *priv, int limit)
1132 {
1133         unsigned int entry;
1134         unsigned int count = 0;
1135         struct xgmac_dma_desc *p;
1136
1137         while (count < limit) {
1138                 int ip_checksum;
1139                 struct sk_buff *skb;
1140                 int frame_len;
1141
1142                 writel(DMA_STATUS_RI | DMA_STATUS_NIS,
1143                        priv->base + XGMAC_DMA_STATUS);
1144
1145                 entry = priv->rx_tail;
1146                 p = priv->dma_rx + entry;
1147                 if (desc_get_owner(p))
1148                         break;
1149
1150                 count++;
1151                 priv->rx_tail = dma_ring_incr(priv->rx_tail, DMA_RX_RING_SZ);
1152
1153                 /* read the status of the incoming frame */
1154                 ip_checksum = desc_get_rx_status(priv, p);
1155                 if (ip_checksum < 0)
1156                         continue;
1157
1158                 skb = priv->rx_skbuff[entry];
1159                 if (unlikely(!skb)) {
1160                         netdev_err(priv->dev, "Inconsistent Rx descriptor chain\n");
1161                         break;
1162                 }
1163                 priv->rx_skbuff[entry] = NULL;
1164
1165                 frame_len = desc_get_rx_frame_len(p);
1166                 netdev_dbg(priv->dev, "RX frame size %d, COE status: %d\n",
1167                         frame_len, ip_checksum);
1168
1169                 skb_put(skb, frame_len);
1170                 dma_unmap_single(priv->device, desc_get_buf_addr(p),
1171                                  frame_len, DMA_FROM_DEVICE);
1172
1173                 skb->protocol = eth_type_trans(skb, priv->dev);
1174                 skb->ip_summed = ip_checksum;
1175                 if (ip_checksum == CHECKSUM_NONE)
1176                         netif_receive_skb(skb);
1177                 else
1178                         napi_gro_receive(&priv->napi, skb);
1179         }
1180
1181         xgmac_rx_refill(priv);
1182
1183         return count;
1184 }
1185
1186 /**
1187  *  xgmac_poll - xgmac poll method (NAPI)
1188  *  @napi : pointer to the napi structure.
1189  *  @budget : maximum number of packets that the current CPU can receive from
1190  *            all interfaces.
1191  *  Description :
1192  *   This function implements the the reception process.
1193  *   Also it runs the TX completion thread
1194  */
1195 static int xgmac_poll(struct napi_struct *napi, int budget)
1196 {
1197         struct xgmac_priv *priv = container_of(napi,
1198                                        struct xgmac_priv, napi);
1199         int work_done = 0;
1200
1201         xgmac_tx_complete(priv);
1202         work_done = xgmac_rx(priv, budget);
1203
1204         if (work_done < budget) {
1205                 napi_complete(napi);
1206                 writel(DMA_INTR_DEFAULT_MASK, priv->base + XGMAC_DMA_INTR_ENA);
1207         }
1208         return work_done;
1209 }
1210
1211 /**
1212  *  xgmac_tx_timeout
1213  *  @dev : Pointer to net device structure
1214  *  Description: this function is called when a packet transmission fails to
1215  *   complete within a reasonable tmrate. The driver will mark the error in the
1216  *   netdev structure and arrange for the device to be reset to a sane state
1217  *   in order to transmit a new packet.
1218  */
1219 static void xgmac_tx_timeout(struct net_device *dev)
1220 {
1221         struct xgmac_priv *priv = netdev_priv(dev);
1222
1223         /* Clear Tx resources and restart transmitting again */
1224         xgmac_tx_err(priv);
1225 }
1226
1227 /**
1228  *  xgmac_set_rx_mode - entry point for multicast addressing
1229  *  @dev : pointer to the device structure
1230  *  Description:
1231  *  This function is a driver entry point which gets called by the kernel
1232  *  whenever multicast addresses must be enabled/disabled.
1233  *  Return value:
1234  *  void.
1235  */
1236 static void xgmac_set_rx_mode(struct net_device *dev)
1237 {
1238         int i;
1239         struct xgmac_priv *priv = netdev_priv(dev);
1240         void __iomem *ioaddr = priv->base;
1241         unsigned int value = 0;
1242         u32 hash_filter[XGMAC_NUM_HASH];
1243         int reg = 1;
1244         struct netdev_hw_addr *ha;
1245         bool use_hash = false;
1246
1247         netdev_dbg(priv->dev, "# mcasts %d, # unicast %d\n",
1248                  netdev_mc_count(dev), netdev_uc_count(dev));
1249
1250         if (dev->flags & IFF_PROMISC) {
1251                 writel(XGMAC_FRAME_FILTER_PR, ioaddr + XGMAC_FRAME_FILTER);
1252                 return;
1253         }
1254
1255         memset(hash_filter, 0, sizeof(hash_filter));
1256
1257         if (netdev_uc_count(dev) > XGMAC_MAX_FILTER_ADDR) {
1258                 use_hash = true;
1259                 value |= XGMAC_FRAME_FILTER_HUC | XGMAC_FRAME_FILTER_HPF;
1260         }
1261         netdev_for_each_uc_addr(ha, dev) {
1262                 if (use_hash) {
1263                         u32 bit_nr = ~ether_crc(ETH_ALEN, ha->addr) >> 23;
1264
1265                         /* The most significant 4 bits determine the register to
1266                          * use (H/L) while the other 5 bits determine the bit
1267                          * within the register. */
1268                         hash_filter[bit_nr >> 5] |= 1 << (bit_nr & 31);
1269                 } else {
1270                         xgmac_set_mac_addr(ioaddr, ha->addr, reg);
1271                         reg++;
1272                 }
1273         }
1274
1275         if (dev->flags & IFF_ALLMULTI) {
1276                 value |= XGMAC_FRAME_FILTER_PM;
1277                 goto out;
1278         }
1279
1280         if ((netdev_mc_count(dev) + reg - 1) > XGMAC_MAX_FILTER_ADDR) {
1281                 use_hash = true;
1282                 value |= XGMAC_FRAME_FILTER_HMC | XGMAC_FRAME_FILTER_HPF;
1283         }
1284         netdev_for_each_mc_addr(ha, dev) {
1285                 if (use_hash) {
1286                         u32 bit_nr = ~ether_crc(ETH_ALEN, ha->addr) >> 23;
1287
1288                         /* The most significant 4 bits determine the register to
1289                          * use (H/L) while the other 5 bits determine the bit
1290                          * within the register. */
1291                         hash_filter[bit_nr >> 5] |= 1 << (bit_nr & 31);
1292                 } else {
1293                         xgmac_set_mac_addr(ioaddr, ha->addr, reg);
1294                         reg++;
1295                 }
1296         }
1297
1298 out:
1299         for (i = 0; i < XGMAC_NUM_HASH; i++)
1300                 writel(hash_filter[i], ioaddr + XGMAC_HASH(i));
1301
1302         writel(value, ioaddr + XGMAC_FRAME_FILTER);
1303 }
1304
1305 /**
1306  *  xgmac_change_mtu - entry point to change MTU size for the device.
1307  *  @dev : device pointer.
1308  *  @new_mtu : the new MTU size for the device.
1309  *  Description: the Maximum Transfer Unit (MTU) is used by the network layer
1310  *  to drive packet transmission. Ethernet has an MTU of 1500 octets
1311  *  (ETH_DATA_LEN). This value can be changed with ifconfig.
1312  *  Return value:
1313  *  0 on success and an appropriate (-)ve integer as defined in errno.h
1314  *  file on failure.
1315  */
1316 static int xgmac_change_mtu(struct net_device *dev, int new_mtu)
1317 {
1318         struct xgmac_priv *priv = netdev_priv(dev);
1319         int old_mtu;
1320
1321         if ((new_mtu < 46) || (new_mtu > MAX_MTU)) {
1322                 netdev_err(priv->dev, "invalid MTU, max MTU is: %d\n", MAX_MTU);
1323                 return -EINVAL;
1324         }
1325
1326         old_mtu = dev->mtu;
1327         dev->mtu = new_mtu;
1328
1329         /* return early if the buffer sizes will not change */
1330         if (old_mtu <= ETH_DATA_LEN && new_mtu <= ETH_DATA_LEN)
1331                 return 0;
1332         if (old_mtu == new_mtu)
1333                 return 0;
1334
1335         /* Stop everything, get ready to change the MTU */
1336         if (!netif_running(dev))
1337                 return 0;
1338
1339         /* Bring the interface down and then back up */
1340         xgmac_stop(dev);
1341         return xgmac_open(dev);
1342 }
1343
1344 static irqreturn_t xgmac_pmt_interrupt(int irq, void *dev_id)
1345 {
1346         u32 intr_status;
1347         struct net_device *dev = (struct net_device *)dev_id;
1348         struct xgmac_priv *priv = netdev_priv(dev);
1349         void __iomem *ioaddr = priv->base;
1350
1351         intr_status = readl(ioaddr + XGMAC_INT_STAT);
1352         if (intr_status & XGMAC_INT_STAT_PMT) {
1353                 netdev_dbg(priv->dev, "received Magic frame\n");
1354                 /* clear the PMT bits 5 and 6 by reading the PMT */
1355                 readl(ioaddr + XGMAC_PMT);
1356         }
1357         return IRQ_HANDLED;
1358 }
1359
1360 static irqreturn_t xgmac_interrupt(int irq, void *dev_id)
1361 {
1362         u32 intr_status;
1363         bool tx_err = false;
1364         struct net_device *dev = (struct net_device *)dev_id;
1365         struct xgmac_priv *priv = netdev_priv(dev);
1366         struct xgmac_extra_stats *x = &priv->xstats;
1367
1368         /* read the status register (CSR5) */
1369         intr_status = readl(priv->base + XGMAC_DMA_STATUS);
1370         intr_status &= readl(priv->base + XGMAC_DMA_INTR_ENA);
1371         writel(intr_status, priv->base + XGMAC_DMA_STATUS);
1372
1373         /* It displays the DMA process states (CSR5 register) */
1374         /* ABNORMAL interrupts */
1375         if (unlikely(intr_status & DMA_STATUS_AIS)) {
1376                 if (intr_status & DMA_STATUS_TJT) {
1377                         netdev_err(priv->dev, "transmit jabber\n");
1378                         x->tx_jabber++;
1379                 }
1380                 if (intr_status & DMA_STATUS_RU)
1381                         x->rx_buf_unav++;
1382                 if (intr_status & DMA_STATUS_RPS) {
1383                         netdev_err(priv->dev, "receive process stopped\n");
1384                         x->rx_process_stopped++;
1385                 }
1386                 if (intr_status & DMA_STATUS_ETI) {
1387                         netdev_err(priv->dev, "transmit early interrupt\n");
1388                         x->tx_early++;
1389                 }
1390                 if (intr_status & DMA_STATUS_TPS) {
1391                         netdev_err(priv->dev, "transmit process stopped\n");
1392                         x->tx_process_stopped++;
1393                         tx_err = true;
1394                 }
1395                 if (intr_status & DMA_STATUS_FBI) {
1396                         netdev_err(priv->dev, "fatal bus error\n");
1397                         x->fatal_bus_error++;
1398                         tx_err = true;
1399                 }
1400
1401                 if (tx_err)
1402                         xgmac_tx_err(priv);
1403         }
1404
1405         /* TX/RX NORMAL interrupts */
1406         if (intr_status & (DMA_STATUS_RI | DMA_STATUS_TU)) {
1407                 writel(DMA_INTR_ABNORMAL, priv->base + XGMAC_DMA_INTR_ENA);
1408                 napi_schedule(&priv->napi);
1409         }
1410
1411         return IRQ_HANDLED;
1412 }
1413
1414 #ifdef CONFIG_NET_POLL_CONTROLLER
1415 /* Polling receive - used by NETCONSOLE and other diagnostic tools
1416  * to allow network I/O with interrupts disabled. */
1417 static void xgmac_poll_controller(struct net_device *dev)
1418 {
1419         disable_irq(dev->irq);
1420         xgmac_interrupt(dev->irq, dev);
1421         enable_irq(dev->irq);
1422 }
1423 #endif
1424
1425 static struct rtnl_link_stats64 *
1426 xgmac_get_stats64(struct net_device *dev,
1427                        struct rtnl_link_stats64 *storage)
1428 {
1429         struct xgmac_priv *priv = netdev_priv(dev);
1430         void __iomem *base = priv->base;
1431         u32 count;
1432
1433         spin_lock_bh(&priv->stats_lock);
1434         writel(XGMAC_MMC_CTRL_CNT_FRZ, base + XGMAC_MMC_CTRL);
1435
1436         storage->rx_bytes = readl(base + XGMAC_MMC_RXOCTET_G_LO);
1437         storage->rx_bytes |= (u64)(readl(base + XGMAC_MMC_RXOCTET_G_HI)) << 32;
1438
1439         storage->rx_packets = readl(base + XGMAC_MMC_RXFRAME_GB_LO);
1440         storage->multicast = readl(base + XGMAC_MMC_RXMCFRAME_G);
1441         storage->rx_crc_errors = readl(base + XGMAC_MMC_RXCRCERR);
1442         storage->rx_length_errors = readl(base + XGMAC_MMC_RXLENGTHERR);
1443         storage->rx_missed_errors = readl(base + XGMAC_MMC_RXOVERFLOW);
1444
1445         storage->tx_bytes = readl(base + XGMAC_MMC_TXOCTET_G_LO);
1446         storage->tx_bytes |= (u64)(readl(base + XGMAC_MMC_TXOCTET_G_HI)) << 32;
1447
1448         count = readl(base + XGMAC_MMC_TXFRAME_GB_LO);
1449         storage->tx_errors = count - readl(base + XGMAC_MMC_TXFRAME_G_LO);
1450         storage->tx_packets = count;
1451         storage->tx_fifo_errors = readl(base + XGMAC_MMC_TXUNDERFLOW);
1452
1453         writel(0, base + XGMAC_MMC_CTRL);
1454         spin_unlock_bh(&priv->stats_lock);
1455         return storage;
1456 }
1457
1458 static int xgmac_set_mac_address(struct net_device *dev, void *p)
1459 {
1460         struct xgmac_priv *priv = netdev_priv(dev);
1461         void __iomem *ioaddr = priv->base;
1462         struct sockaddr *addr = p;
1463
1464         if (!is_valid_ether_addr(addr->sa_data))
1465                 return -EADDRNOTAVAIL;
1466
1467         dev->addr_assign_type &= ~NET_ADDR_RANDOM;
1468         memcpy(dev->dev_addr, addr->sa_data, dev->addr_len);
1469
1470         xgmac_set_mac_addr(ioaddr, dev->dev_addr, 0);
1471
1472         return 0;
1473 }
1474
1475 static int xgmac_set_features(struct net_device *dev, netdev_features_t features)
1476 {
1477         u32 ctrl;
1478         struct xgmac_priv *priv = netdev_priv(dev);
1479         void __iomem *ioaddr = priv->base;
1480         u32 changed = dev->features ^ features;
1481
1482         if (!(changed & NETIF_F_RXCSUM))
1483                 return 0;
1484
1485         ctrl = readl(ioaddr + XGMAC_CONTROL);
1486         if (features & NETIF_F_RXCSUM)
1487                 ctrl |= XGMAC_CONTROL_IPC;
1488         else
1489                 ctrl &= ~XGMAC_CONTROL_IPC;
1490         writel(ctrl, ioaddr + XGMAC_CONTROL);
1491
1492         return 0;
1493 }
1494
1495 static const struct net_device_ops xgmac_netdev_ops = {
1496         .ndo_open = xgmac_open,
1497         .ndo_start_xmit = xgmac_xmit,
1498         .ndo_stop = xgmac_stop,
1499         .ndo_change_mtu = xgmac_change_mtu,
1500         .ndo_set_rx_mode = xgmac_set_rx_mode,
1501         .ndo_tx_timeout = xgmac_tx_timeout,
1502         .ndo_get_stats64 = xgmac_get_stats64,
1503 #ifdef CONFIG_NET_POLL_CONTROLLER
1504         .ndo_poll_controller = xgmac_poll_controller,
1505 #endif
1506         .ndo_set_mac_address = xgmac_set_mac_address,
1507         .ndo_set_features = xgmac_set_features,
1508 };
1509
1510 static int xgmac_ethtool_getsettings(struct net_device *dev,
1511                                           struct ethtool_cmd *cmd)
1512 {
1513         cmd->autoneg = 0;
1514         cmd->duplex = DUPLEX_FULL;
1515         ethtool_cmd_speed_set(cmd, 10000);
1516         cmd->supported = 0;
1517         cmd->advertising = 0;
1518         cmd->transceiver = XCVR_INTERNAL;
1519         return 0;
1520 }
1521
1522 static void xgmac_get_pauseparam(struct net_device *netdev,
1523                                       struct ethtool_pauseparam *pause)
1524 {
1525         struct xgmac_priv *priv = netdev_priv(netdev);
1526
1527         pause->rx_pause = priv->rx_pause;
1528         pause->tx_pause = priv->tx_pause;
1529 }
1530
1531 static int xgmac_set_pauseparam(struct net_device *netdev,
1532                                      struct ethtool_pauseparam *pause)
1533 {
1534         struct xgmac_priv *priv = netdev_priv(netdev);
1535
1536         if (pause->autoneg)
1537                 return -EINVAL;
1538
1539         return xgmac_set_flow_ctrl(priv, pause->rx_pause, pause->tx_pause);
1540 }
1541
1542 struct xgmac_stats {
1543         char stat_string[ETH_GSTRING_LEN];
1544         int stat_offset;
1545         bool is_reg;
1546 };
1547
1548 #define XGMAC_STAT(m)   \
1549         { #m, offsetof(struct xgmac_priv, xstats.m), false }
1550 #define XGMAC_HW_STAT(m, reg_offset)    \
1551         { #m, reg_offset, true }
1552
1553 static const struct xgmac_stats xgmac_gstrings_stats[] = {
1554         XGMAC_STAT(tx_frame_flushed),
1555         XGMAC_STAT(tx_payload_error),
1556         XGMAC_STAT(tx_ip_header_error),
1557         XGMAC_STAT(tx_local_fault),
1558         XGMAC_STAT(tx_remote_fault),
1559         XGMAC_STAT(tx_early),
1560         XGMAC_STAT(tx_process_stopped),
1561         XGMAC_STAT(tx_jabber),
1562         XGMAC_STAT(rx_buf_unav),
1563         XGMAC_STAT(rx_process_stopped),
1564         XGMAC_STAT(rx_payload_error),
1565         XGMAC_STAT(rx_ip_header_error),
1566         XGMAC_STAT(rx_da_filter_fail),
1567         XGMAC_STAT(rx_sa_filter_fail),
1568         XGMAC_STAT(fatal_bus_error),
1569         XGMAC_HW_STAT(rx_watchdog, XGMAC_MMC_RXWATCHDOG),
1570         XGMAC_HW_STAT(tx_vlan, XGMAC_MMC_TXVLANFRAME),
1571         XGMAC_HW_STAT(rx_vlan, XGMAC_MMC_RXVLANFRAME),
1572         XGMAC_HW_STAT(tx_pause, XGMAC_MMC_TXPAUSEFRAME),
1573         XGMAC_HW_STAT(rx_pause, XGMAC_MMC_RXPAUSEFRAME),
1574 };
1575 #define XGMAC_STATS_LEN ARRAY_SIZE(xgmac_gstrings_stats)
1576
1577 static void xgmac_get_ethtool_stats(struct net_device *dev,
1578                                          struct ethtool_stats *dummy,
1579                                          u64 *data)
1580 {
1581         struct xgmac_priv *priv = netdev_priv(dev);
1582         void *p = priv;
1583         int i;
1584
1585         for (i = 0; i < XGMAC_STATS_LEN; i++) {
1586                 if (xgmac_gstrings_stats[i].is_reg)
1587                         *data++ = readl(priv->base +
1588                                 xgmac_gstrings_stats[i].stat_offset);
1589                 else
1590                         *data++ = *(u32 *)(p +
1591                                 xgmac_gstrings_stats[i].stat_offset);
1592         }
1593 }
1594
1595 static int xgmac_get_sset_count(struct net_device *netdev, int sset)
1596 {
1597         switch (sset) {
1598         case ETH_SS_STATS:
1599                 return XGMAC_STATS_LEN;
1600         default:
1601                 return -EINVAL;
1602         }
1603 }
1604
1605 static void xgmac_get_strings(struct net_device *dev, u32 stringset,
1606                                    u8 *data)
1607 {
1608         int i;
1609         u8 *p = data;
1610
1611         switch (stringset) {
1612         case ETH_SS_STATS:
1613                 for (i = 0; i < XGMAC_STATS_LEN; i++) {
1614                         memcpy(p, xgmac_gstrings_stats[i].stat_string,
1615                                ETH_GSTRING_LEN);
1616                         p += ETH_GSTRING_LEN;
1617                 }
1618                 break;
1619         default:
1620                 WARN_ON(1);
1621                 break;
1622         }
1623 }
1624
1625 static void xgmac_get_wol(struct net_device *dev,
1626                                struct ethtool_wolinfo *wol)
1627 {
1628         struct xgmac_priv *priv = netdev_priv(dev);
1629
1630         if (device_can_wakeup(priv->device)) {
1631                 wol->supported = WAKE_MAGIC | WAKE_UCAST;
1632                 wol->wolopts = priv->wolopts;
1633         }
1634 }
1635
1636 static int xgmac_set_wol(struct net_device *dev,
1637                               struct ethtool_wolinfo *wol)
1638 {
1639         struct xgmac_priv *priv = netdev_priv(dev);
1640         u32 support = WAKE_MAGIC | WAKE_UCAST;
1641
1642         if (!device_can_wakeup(priv->device))
1643                 return -ENOTSUPP;
1644
1645         if (wol->wolopts & ~support)
1646                 return -EINVAL;
1647
1648         priv->wolopts = wol->wolopts;
1649
1650         if (wol->wolopts) {
1651                 device_set_wakeup_enable(priv->device, 1);
1652                 enable_irq_wake(dev->irq);
1653         } else {
1654                 device_set_wakeup_enable(priv->device, 0);
1655                 disable_irq_wake(dev->irq);
1656         }
1657
1658         return 0;
1659 }
1660
1661 static const struct ethtool_ops xgmac_ethtool_ops = {
1662         .get_settings = xgmac_ethtool_getsettings,
1663         .get_link = ethtool_op_get_link,
1664         .get_pauseparam = xgmac_get_pauseparam,
1665         .set_pauseparam = xgmac_set_pauseparam,
1666         .get_ethtool_stats = xgmac_get_ethtool_stats,
1667         .get_strings = xgmac_get_strings,
1668         .get_wol = xgmac_get_wol,
1669         .set_wol = xgmac_set_wol,
1670         .get_sset_count = xgmac_get_sset_count,
1671 };
1672
1673 /**
1674  * xgmac_probe
1675  * @pdev: platform device pointer
1676  * Description: the driver is initialized through platform_device.
1677  */
1678 static int xgmac_probe(struct platform_device *pdev)
1679 {
1680         int ret = 0;
1681         struct resource *res;
1682         struct net_device *ndev = NULL;
1683         struct xgmac_priv *priv = NULL;
1684         u32 uid;
1685
1686         res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
1687         if (!res)
1688                 return -ENODEV;
1689
1690         if (!request_mem_region(res->start, resource_size(res), pdev->name))
1691                 return -EBUSY;
1692
1693         ndev = alloc_etherdev(sizeof(struct xgmac_priv));
1694         if (!ndev) {
1695                 ret = -ENOMEM;
1696                 goto err_alloc;
1697         }
1698
1699         SET_NETDEV_DEV(ndev, &pdev->dev);
1700         priv = netdev_priv(ndev);
1701         platform_set_drvdata(pdev, ndev);
1702         ether_setup(ndev);
1703         ndev->netdev_ops = &xgmac_netdev_ops;
1704         SET_ETHTOOL_OPS(ndev, &xgmac_ethtool_ops);
1705         spin_lock_init(&priv->stats_lock);
1706
1707         priv->device = &pdev->dev;
1708         priv->dev = ndev;
1709         priv->rx_pause = 1;
1710         priv->tx_pause = 1;
1711
1712         priv->base = ioremap(res->start, resource_size(res));
1713         if (!priv->base) {
1714                 netdev_err(ndev, "ioremap failed\n");
1715                 ret = -ENOMEM;
1716                 goto err_io;
1717         }
1718
1719         uid = readl(priv->base + XGMAC_VERSION);
1720         netdev_info(ndev, "h/w version is 0x%x\n", uid);
1721
1722         writel(0, priv->base + XGMAC_DMA_INTR_ENA);
1723         ndev->irq = platform_get_irq(pdev, 0);
1724         if (ndev->irq == -ENXIO) {
1725                 netdev_err(ndev, "No irq resource\n");
1726                 ret = ndev->irq;
1727                 goto err_irq;
1728         }
1729
1730         ret = request_irq(ndev->irq, xgmac_interrupt, 0,
1731                           dev_name(&pdev->dev), ndev);
1732         if (ret < 0) {
1733                 netdev_err(ndev, "Could not request irq %d - ret %d)\n",
1734                         ndev->irq, ret);
1735                 goto err_irq;
1736         }
1737
1738         priv->pmt_irq = platform_get_irq(pdev, 1);
1739         if (priv->pmt_irq == -ENXIO) {
1740                 netdev_err(ndev, "No pmt irq resource\n");
1741                 ret = priv->pmt_irq;
1742                 goto err_pmt_irq;
1743         }
1744
1745         ret = request_irq(priv->pmt_irq, xgmac_pmt_interrupt, 0,
1746                           dev_name(&pdev->dev), ndev);
1747         if (ret < 0) {
1748                 netdev_err(ndev, "Could not request irq %d - ret %d)\n",
1749                         priv->pmt_irq, ret);
1750                 goto err_pmt_irq;
1751         }
1752
1753         device_set_wakeup_capable(&pdev->dev, 1);
1754         if (device_can_wakeup(priv->device))
1755                 priv->wolopts = WAKE_MAGIC;     /* Magic Frame as default */
1756
1757         ndev->hw_features = NETIF_F_SG | NETIF_F_FRAGLIST | NETIF_F_HIGHDMA;
1758         if (readl(priv->base + XGMAC_DMA_HW_FEATURE) & DMA_HW_FEAT_TXCOESEL)
1759                 ndev->hw_features |= NETIF_F_IP_CSUM | NETIF_F_IPV6_CSUM |
1760                                      NETIF_F_RXCSUM;
1761         ndev->features |= ndev->hw_features;
1762         ndev->priv_flags |= IFF_UNICAST_FLT;
1763
1764         /* Get the MAC address */
1765         xgmac_get_mac_addr(priv->base, ndev->dev_addr, 0);
1766         if (!is_valid_ether_addr(ndev->dev_addr))
1767                 netdev_warn(ndev, "MAC address %pM not valid",
1768                          ndev->dev_addr);
1769
1770         netif_napi_add(ndev, &priv->napi, xgmac_poll, 64);
1771         ret = register_netdev(ndev);
1772         if (ret)
1773                 goto err_reg;
1774
1775         return 0;
1776
1777 err_reg:
1778         netif_napi_del(&priv->napi);
1779         free_irq(priv->pmt_irq, ndev);
1780 err_pmt_irq:
1781         free_irq(ndev->irq, ndev);
1782 err_irq:
1783         iounmap(priv->base);
1784 err_io:
1785         free_netdev(ndev);
1786 err_alloc:
1787         release_mem_region(res->start, resource_size(res));
1788         platform_set_drvdata(pdev, NULL);
1789         return ret;
1790 }
1791
1792 /**
1793  * xgmac_dvr_remove
1794  * @pdev: platform device pointer
1795  * Description: this function resets the TX/RX processes, disables the MAC RX/TX
1796  * changes the link status, releases the DMA descriptor rings,
1797  * unregisters the MDIO bus and unmaps the allocated memory.
1798  */
1799 static int xgmac_remove(struct platform_device *pdev)
1800 {
1801         struct net_device *ndev = platform_get_drvdata(pdev);
1802         struct xgmac_priv *priv = netdev_priv(ndev);
1803         struct resource *res;
1804
1805         xgmac_mac_disable(priv->base);
1806
1807         /* Free the IRQ lines */
1808         free_irq(ndev->irq, ndev);
1809         free_irq(priv->pmt_irq, ndev);
1810
1811         platform_set_drvdata(pdev, NULL);
1812         unregister_netdev(ndev);
1813         netif_napi_del(&priv->napi);
1814
1815         iounmap(priv->base);
1816         res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
1817         release_mem_region(res->start, resource_size(res));
1818
1819         free_netdev(ndev);
1820
1821         return 0;
1822 }
1823
1824 #ifdef CONFIG_PM_SLEEP
1825 static void xgmac_pmt(void __iomem *ioaddr, unsigned long mode)
1826 {
1827         unsigned int pmt = 0;
1828
1829         if (mode & WAKE_MAGIC)
1830                 pmt |= XGMAC_PMT_POWERDOWN | XGMAC_PMT_MAGIC_PKT;
1831         if (mode & WAKE_UCAST)
1832                 pmt |= XGMAC_PMT_POWERDOWN | XGMAC_PMT_GLBL_UNICAST;
1833
1834         writel(pmt, ioaddr + XGMAC_PMT);
1835 }
1836
1837 static int xgmac_suspend(struct device *dev)
1838 {
1839         struct net_device *ndev = platform_get_drvdata(to_platform_device(dev));
1840         struct xgmac_priv *priv = netdev_priv(ndev);
1841         u32 value;
1842
1843         if (!ndev || !netif_running(ndev))
1844                 return 0;
1845
1846         netif_device_detach(ndev);
1847         napi_disable(&priv->napi);
1848         writel(0, priv->base + XGMAC_DMA_INTR_ENA);
1849
1850         if (device_may_wakeup(priv->device)) {
1851                 /* Stop TX/RX DMA Only */
1852                 value = readl(priv->base + XGMAC_DMA_CONTROL);
1853                 value &= ~(DMA_CONTROL_ST | DMA_CONTROL_SR);
1854                 writel(value, priv->base + XGMAC_DMA_CONTROL);
1855
1856                 xgmac_pmt(priv->base, priv->wolopts);
1857         } else
1858                 xgmac_mac_disable(priv->base);
1859
1860         return 0;
1861 }
1862
1863 static int xgmac_resume(struct device *dev)
1864 {
1865         struct net_device *ndev = platform_get_drvdata(to_platform_device(dev));
1866         struct xgmac_priv *priv = netdev_priv(ndev);
1867         void __iomem *ioaddr = priv->base;
1868
1869         if (!netif_running(ndev))
1870                 return 0;
1871
1872         xgmac_pmt(ioaddr, 0);
1873
1874         /* Enable the MAC and DMA */
1875         xgmac_mac_enable(ioaddr);
1876         writel(DMA_INTR_DEFAULT_MASK, ioaddr + XGMAC_DMA_STATUS);
1877         writel(DMA_INTR_DEFAULT_MASK, ioaddr + XGMAC_DMA_INTR_ENA);
1878
1879         netif_device_attach(ndev);
1880         napi_enable(&priv->napi);
1881
1882         return 0;
1883 }
1884
1885 static SIMPLE_DEV_PM_OPS(xgmac_pm_ops, xgmac_suspend, xgmac_resume);
1886 #define XGMAC_PM_OPS (&xgmac_pm_ops)
1887 #else
1888 #define XGMAC_PM_OPS NULL
1889 #endif /* CONFIG_PM_SLEEP */
1890
1891 static const struct of_device_id xgmac_of_match[] = {
1892         { .compatible = "calxeda,hb-xgmac", },
1893         {},
1894 };
1895 MODULE_DEVICE_TABLE(of, xgmac_of_match);
1896
1897 static struct platform_driver xgmac_driver = {
1898         .driver = {
1899                 .name = "calxedaxgmac",
1900                 .of_match_table = xgmac_of_match,
1901         },
1902         .probe = xgmac_probe,
1903         .remove = xgmac_remove,
1904         .driver.pm = XGMAC_PM_OPS,
1905 };
1906
1907 module_platform_driver(xgmac_driver);
1908
1909 MODULE_AUTHOR("Calxeda, Inc.");
1910 MODULE_DESCRIPTION("Calxeda 10G XGMAC driver");
1911 MODULE_LICENSE("GPL v2");