drivers/net/dsa/mv88e6xxx/mv88e6xxx.h

   1 /*
   2  * Marvell 88e6xxx common definitions
   3  *
   4  * Copyright (c) 2008 Marvell Semiconductor
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; either version 2 of the License, or
   9  * (at your option) any later version.
  10  */
  11
  12 #ifndef __MV88E6XXX_H
  13 #define __MV88E6XXX_H
  14
  15 #include <linux/if_vlan.h>
  16 #include <linux/irq.h>
  17 #include <linux/gpio/consumer.h>
  18
  19 #ifndef UINT64_MAX
  20 #define UINT64_MAX              (u64)(~((u64)0))
  21 #endif
  22
  23 #define SMI_CMD                 0x00
  24 #define SMI_CMD_BUSY            BIT(15)
  25 #define SMI_CMD_CLAUSE_22       BIT(12)
  26 #define SMI_CMD_OP_22_WRITE     ((1 << 10) | SMI_CMD_BUSY | SMI_CMD_CLAUSE_22)
  27 #define SMI_CMD_OP_22_READ      ((2 << 10) | SMI_CMD_BUSY | SMI_CMD_CLAUSE_22)
  28 #define SMI_CMD_OP_45_WRITE_ADDR        ((0 << 10) | SMI_CMD_BUSY)
  29 #define SMI_CMD_OP_45_WRITE_DATA        ((1 << 10) | SMI_CMD_BUSY)
  30 #define SMI_CMD_OP_45_READ_DATA         ((2 << 10) | SMI_CMD_BUSY)
  31 #define SMI_CMD_OP_45_READ_DATA_INC     ((3 << 10) | SMI_CMD_BUSY)
  32 #define SMI_DATA                0x01
  33
  34 /* PHY Registers */
  35 #define PHY_PAGE                0x16
  36 #define PHY_PAGE_COPPER         0x00
  37
  38 #define ADDR_SERDES             0x0f
  39 #define SERDES_PAGE_FIBER       0x01
  40
  41 #define PORT_STATUS             0x00
  42 #define PORT_STATUS_PAUSE_EN    BIT(15)
  43 #define PORT_STATUS_MY_PAUSE    BIT(14)
  44 #define PORT_STATUS_HD_FLOW     BIT(13)
  45 #define PORT_STATUS_PHY_DETECT  BIT(12)
  46 #define PORT_STATUS_LINK        BIT(11)
  47 #define PORT_STATUS_DUPLEX      BIT(10)
  48 #define PORT_STATUS_SPEED_MASK  0x0300
  49 #define PORT_STATUS_SPEED_10    0x0000
  50 #define PORT_STATUS_SPEED_100   0x0100
  51 #define PORT_STATUS_SPEED_1000  0x0200
  52 #define PORT_STATUS_EEE         BIT(6) /* 6352 */
  53 #define PORT_STATUS_AM_DIS      BIT(6) /* 6165 */
  54 #define PORT_STATUS_MGMII       BIT(6) /* 6185 */
  55 #define PORT_STATUS_TX_PAUSED   BIT(5)
  56 #define PORT_STATUS_FLOW_CTRL   BIT(4)
  57 #define PORT_STATUS_CMODE_MASK  0x0f
  58 #define PORT_STATUS_CMODE_100BASE_X     0x8
  59 #define PORT_STATUS_CMODE_1000BASE_X    0x9
  60 #define PORT_STATUS_CMODE_SGMII         0xa
  61 #define PORT_PCS_CTRL           0x01
  62 #define PORT_PCS_CTRL_RGMII_DELAY_RXCLK BIT(15)
  63 #define PORT_PCS_CTRL_RGMII_DELAY_TXCLK BIT(14)
  64 #define PORT_PCS_CTRL_FORCE_SPEED       BIT(13) /* 6390 */
  65 #define PORT_PCS_CTRL_ALTSPEED          BIT(12) /* 6390 */
  66 #define PORT_PCS_CTRL_200BASE           BIT(12) /* 6352 */
  67 #define PORT_PCS_CTRL_FC                BIT(7)
  68 #define PORT_PCS_CTRL_FORCE_FC          BIT(6)
  69 #define PORT_PCS_CTRL_LINK_UP           BIT(5)
  70 #define PORT_PCS_CTRL_FORCE_LINK        BIT(4)
  71 #define PORT_PCS_CTRL_DUPLEX_FULL       BIT(3)
  72 #define PORT_PCS_CTRL_FORCE_DUPLEX      BIT(2)
  73 #define PORT_PCS_CTRL_SPEED_MASK        (0x03)
  74 #define PORT_PCS_CTRL_SPEED_10          (0x00)
  75 #define PORT_PCS_CTRL_SPEED_100         (0x01)
  76 #define PORT_PCS_CTRL_SPEED_200         (0x02) /* 6065 and non Gb chips */
  77 #define PORT_PCS_CTRL_SPEED_1000        (0x02)
  78 #define PORT_PCS_CTRL_SPEED_10000       (0x03) /* 6390X */
  79 #define PORT_PCS_CTRL_SPEED_UNFORCED    (0x03)
  80 #define PORT_PAUSE_CTRL         0x02
  81 #define PORT_SWITCH_ID          0x03
  82 #define PORT_SWITCH_ID_PROD_NUM_6085    0x04a
  83 #define PORT_SWITCH_ID_PROD_NUM_6095    0x095
  84 #define PORT_SWITCH_ID_PROD_NUM_6131    0x106
  85 #define PORT_SWITCH_ID_PROD_NUM_6320    0x115
  86 #define PORT_SWITCH_ID_PROD_NUM_6123    0x121
  87 #define PORT_SWITCH_ID_PROD_NUM_6161    0x161
  88 #define PORT_SWITCH_ID_PROD_NUM_6165    0x165
  89 #define PORT_SWITCH_ID_PROD_NUM_6171    0x171
  90 #define PORT_SWITCH_ID_PROD_NUM_6172    0x172
  91 #define PORT_SWITCH_ID_PROD_NUM_6175    0x175
  92 #define PORT_SWITCH_ID_PROD_NUM_6176    0x176
  93 #define PORT_SWITCH_ID_PROD_NUM_6185    0x1a7
  94 #define PORT_SWITCH_ID_PROD_NUM_6240    0x240
  95 #define PORT_SWITCH_ID_PROD_NUM_6321    0x310
  96 #define PORT_SWITCH_ID_PROD_NUM_6352    0x352
  97 #define PORT_SWITCH_ID_PROD_NUM_6350    0x371
  98 #define PORT_SWITCH_ID_PROD_NUM_6351    0x375
  99 #define PORT_CONTROL            0x04
 100 #define PORT_CONTROL_USE_CORE_TAG       BIT(15)
 101 #define PORT_CONTROL_DROP_ON_LOCK       BIT(14)
 102 #define PORT_CONTROL_EGRESS_UNMODIFIED  (0x0 << 12)
 103 #define PORT_CONTROL_EGRESS_UNTAGGED    (0x1 << 12)
 104 #define PORT_CONTROL_EGRESS_TAGGED      (0x2 << 12)
 105 #define PORT_CONTROL_EGRESS_ADD_TAG     (0x3 << 12)
 106 #define PORT_CONTROL_HEADER             BIT(11)
 107 #define PORT_CONTROL_IGMP_MLD_SNOOP     BIT(10)
 108 #define PORT_CONTROL_DOUBLE_TAG         BIT(9)
 109 #define PORT_CONTROL_FRAME_MODE_NORMAL          (0x0 << 8)
 110 #define PORT_CONTROL_FRAME_MODE_DSA             (0x1 << 8)
 111 #define PORT_CONTROL_FRAME_MODE_PROVIDER        (0x2 << 8)
 112 #define PORT_CONTROL_FRAME_ETHER_TYPE_DSA       (0x3 << 8)
 113 #define PORT_CONTROL_DSA_TAG            BIT(8)
 114 #define PORT_CONTROL_VLAN_TUNNEL        BIT(7)
 115 #define PORT_CONTROL_TAG_IF_BOTH        BIT(6)
 116 #define PORT_CONTROL_USE_IP             BIT(5)
 117 #define PORT_CONTROL_USE_TAG            BIT(4)
 118 #define PORT_CONTROL_FORWARD_UNKNOWN_MC BIT(3)
 119 #define PORT_CONTROL_FORWARD_UNKNOWN    BIT(2)
 120 #define PORT_CONTROL_STATE_MASK         0x03
 121 #define PORT_CONTROL_STATE_DISABLED     0x00
 122 #define PORT_CONTROL_STATE_BLOCKING     0x01
 123 #define PORT_CONTROL_STATE_LEARNING     0x02
 124 #define PORT_CONTROL_STATE_FORWARDING   0x03
 125 #define PORT_CONTROL_1          0x05
 126 #define PORT_CONTROL_1_FID_11_4_MASK    (0xff << 0)
 127 #define PORT_BASE_VLAN          0x06
 128 #define PORT_BASE_VLAN_FID_3_0_MASK     (0xf << 12)
 129 #define PORT_DEFAULT_VLAN       0x07
 130 #define PORT_DEFAULT_VLAN_MASK  0xfff
 131 #define PORT_CONTROL_2          0x08
 132 #define PORT_CONTROL_2_IGNORE_FCS       BIT(15)
 133 #define PORT_CONTROL_2_VTU_PRI_OVERRIDE BIT(14)
 134 #define PORT_CONTROL_2_SA_PRIO_OVERRIDE BIT(13)
 135 #define PORT_CONTROL_2_DA_PRIO_OVERRIDE BIT(12)
 136 #define PORT_CONTROL_2_JUMBO_1522       (0x00 << 12)
 137 #define PORT_CONTROL_2_JUMBO_2048       (0x01 << 12)
 138 #define PORT_CONTROL_2_JUMBO_10240      (0x02 << 12)
 139 #define PORT_CONTROL_2_8021Q_MASK       (0x03 << 10)
 140 #define PORT_CONTROL_2_8021Q_DISABLED   (0x00 << 10)
 141 #define PORT_CONTROL_2_8021Q_FALLBACK   (0x01 << 10)
 142 #define PORT_CONTROL_2_8021Q_CHECK      (0x02 << 10)
 143 #define PORT_CONTROL_2_8021Q_SECURE     (0x03 << 10)
 144 #define PORT_CONTROL_2_DISCARD_TAGGED   BIT(9)
 145 #define PORT_CONTROL_2_DISCARD_UNTAGGED BIT(8)
 146 #define PORT_CONTROL_2_MAP_DA           BIT(7)
 147 #define PORT_CONTROL_2_DEFAULT_FORWARD  BIT(6)
 148 #define PORT_CONTROL_2_FORWARD_UNKNOWN  BIT(6)
 149 #define PORT_CONTROL_2_EGRESS_MONITOR   BIT(5)
 150 #define PORT_CONTROL_2_INGRESS_MONITOR  BIT(4)
 151 #define PORT_RATE_CONTROL       0x09
 152 #define PORT_RATE_CONTROL_2     0x0a
 153 #define PORT_ASSOC_VECTOR       0x0b
 154 #define PORT_ASSOC_VECTOR_HOLD_AT_1             BIT(15)
 155 #define PORT_ASSOC_VECTOR_INT_AGE_OUT           BIT(14)
 156 #define PORT_ASSOC_VECTOR_LOCKED_PORT           BIT(13)
 157 #define PORT_ASSOC_VECTOR_IGNORE_WRONG          BIT(12)
 158 #define PORT_ASSOC_VECTOR_REFRESH_LOCKED        BIT(11)
 159 #define PORT_ATU_CONTROL        0x0c
 160 #define PORT_PRI_OVERRIDE       0x0d
 161 #define PORT_ETH_TYPE           0x0f
 162 #define PORT_IN_DISCARD_LO      0x10
 163 #define PORT_IN_DISCARD_HI      0x11
 164 #define PORT_IN_FILTERED        0x12
 165 #define PORT_OUT_FILTERED       0x13
 166 #define PORT_TAG_REGMAP_0123    0x18
 167 #define PORT_TAG_REGMAP_4567    0x19
 168
 169 #define GLOBAL_STATUS           0x00
 170 #define GLOBAL_STATUS_PPU_STATE BIT(15) /* 6351 and 6171 */
 171 /* Two bits for 6165, 6185 etc */
 172 #define GLOBAL_STATUS_PPU_MASK          (0x3 << 14)
 173 #define GLOBAL_STATUS_PPU_DISABLED_RST  (0x0 << 14)
 174 #define GLOBAL_STATUS_PPU_INITIALIZING  (0x1 << 14)
 175 #define GLOBAL_STATUS_PPU_DISABLED      (0x2 << 14)
 176 #define GLOBAL_STATUS_PPU_POLLING       (0x3 << 14)
 177 #define GLOBAL_STATUS_IRQ_AVB           8
 178 #define GLOBAL_STATUS_IRQ_DEVICE        7
 179 #define GLOBAL_STATUS_IRQ_STATS         6
 180 #define GLOBAL_STATUS_IRQ_VTU_PROBLEM   5
 181 #define GLOBAL_STATUS_IRQ_VTU_DONE      4
 182 #define GLOBAL_STATUS_IRQ_ATU_PROBLEM   3
 183 #define GLOBAL_STATUS_IRQ_ATU_DONE      2
 184 #define GLOBAL_STATUS_IRQ_TCAM_DONE     1
 185 #define GLOBAL_STATUS_IRQ_EEPROM_DONE   0
 186 #define GLOBAL_MAC_01           0x01
 187 #define GLOBAL_MAC_23           0x02
 188 #define GLOBAL_MAC_45           0x03
 189 #define GLOBAL_ATU_FID          0x01
 190 #define GLOBAL_VTU_FID          0x02
 191 #define GLOBAL_VTU_FID_MASK     0xfff
 192 #define GLOBAL_VTU_SID          0x03    /* 6097 6165 6351 6352 */
 193 #define GLOBAL_VTU_SID_MASK     0x3f
 194 #define GLOBAL_CONTROL          0x04
 195 #define GLOBAL_CONTROL_SW_RESET         BIT(15)
 196 #define GLOBAL_CONTROL_PPU_ENABLE       BIT(14)
 197 #define GLOBAL_CONTROL_DISCARD_EXCESS   BIT(13) /* 6352 */
 198 #define GLOBAL_CONTROL_SCHED_PRIO       BIT(11) /* 6152 */
 199 #define GLOBAL_CONTROL_MAX_FRAME_1632   BIT(10) /* 6152 */
 200 #define GLOBAL_CONTROL_RELOAD_EEPROM    BIT(9)  /* 6152 */
 201 #define GLOBAL_CONTROL_DEVICE_EN        BIT(7)
 202 #define GLOBAL_CONTROL_STATS_DONE_EN    BIT(6)
 203 #define GLOBAL_CONTROL_VTU_PROBLEM_EN   BIT(5)
 204 #define GLOBAL_CONTROL_VTU_DONE_EN      BIT(4)
 205 #define GLOBAL_CONTROL_ATU_PROBLEM_EN   BIT(3)
 206 #define GLOBAL_CONTROL_ATU_DONE_EN      BIT(2)
 207 #define GLOBAL_CONTROL_TCAM_EN          BIT(1)
 208 #define GLOBAL_CONTROL_EEPROM_DONE_EN   BIT(0)
 209 #define GLOBAL_VTU_OP           0x05
 210 #define GLOBAL_VTU_OP_BUSY      BIT(15)
 211 #define GLOBAL_VTU_OP_FLUSH_ALL         ((0x01 << 12) | GLOBAL_VTU_OP_BUSY)
 212 #define GLOBAL_VTU_OP_VTU_LOAD_PURGE    ((0x03 << 12) | GLOBAL_VTU_OP_BUSY)
 213 #define GLOBAL_VTU_OP_VTU_GET_NEXT      ((0x04 << 12) | GLOBAL_VTU_OP_BUSY)
 214 #define GLOBAL_VTU_OP_STU_LOAD_PURGE    ((0x05 << 12) | GLOBAL_VTU_OP_BUSY)
 215 #define GLOBAL_VTU_OP_STU_GET_NEXT      ((0x06 << 12) | GLOBAL_VTU_OP_BUSY)
 216 #define GLOBAL_VTU_VID          0x06
 217 #define GLOBAL_VTU_VID_MASK     0xfff
 218 #define GLOBAL_VTU_VID_VALID    BIT(12)
 219 #define GLOBAL_VTU_DATA_0_3     0x07
 220 #define GLOBAL_VTU_DATA_4_7     0x08
 221 #define GLOBAL_VTU_DATA_8_11    0x09
 222 #define GLOBAL_VTU_STU_DATA_MASK                0x03
 223 #define GLOBAL_VTU_DATA_MEMBER_TAG_UNMODIFIED   0x00
 224 #define GLOBAL_VTU_DATA_MEMBER_TAG_UNTAGGED     0x01
 225 #define GLOBAL_VTU_DATA_MEMBER_TAG_TAGGED       0x02
 226 #define GLOBAL_VTU_DATA_MEMBER_TAG_NON_MEMBER   0x03
 227 #define GLOBAL_STU_DATA_PORT_STATE_DISABLED     0x00
 228 #define GLOBAL_STU_DATA_PORT_STATE_BLOCKING     0x01
 229 #define GLOBAL_STU_DATA_PORT_STATE_LEARNING     0x02
 230 #define GLOBAL_STU_DATA_PORT_STATE_FORWARDING   0x03
 231 #define GLOBAL_ATU_CONTROL      0x0a
 232 #define GLOBAL_ATU_CONTROL_LEARN2ALL    BIT(3)
 233 #define GLOBAL_ATU_OP           0x0b
 234 #define GLOBAL_ATU_OP_BUSY      BIT(15)
 235 #define GLOBAL_ATU_OP_NOP               (0 << 12)
 236 #define GLOBAL_ATU_OP_FLUSH_MOVE_ALL            ((1 << 12) | GLOBAL_ATU_OP_BUSY)
 237 #define GLOBAL_ATU_OP_FLUSH_MOVE_NON_STATIC     ((2 << 12) | GLOBAL_ATU_OP_BUSY)
 238 #define GLOBAL_ATU_OP_LOAD_DB           ((3 << 12) | GLOBAL_ATU_OP_BUSY)
 239 #define GLOBAL_ATU_OP_GET_NEXT_DB       ((4 << 12) | GLOBAL_ATU_OP_BUSY)
 240 #define GLOBAL_ATU_OP_FLUSH_MOVE_ALL_DB         ((5 << 12) | GLOBAL_ATU_OP_BUSY)
 241 #define GLOBAL_ATU_OP_FLUSH_MOVE_NON_STATIC_DB ((6 << 12) | GLOBAL_ATU_OP_BUSY)
 242 #define GLOBAL_ATU_OP_GET_CLR_VIOLATION   ((7 << 12) | GLOBAL_ATU_OP_BUSY)
 243 #define GLOBAL_ATU_DATA         0x0c
 244 #define GLOBAL_ATU_DATA_TRUNK                   BIT(15)
 245 #define GLOBAL_ATU_DATA_TRUNK_ID_MASK           0x00f0
 246 #define GLOBAL_ATU_DATA_TRUNK_ID_SHIFT          4
 247 #define GLOBAL_ATU_DATA_PORT_VECTOR_MASK        0x3ff0
 248 #define GLOBAL_ATU_DATA_PORT_VECTOR_SHIFT       4
 249 #define GLOBAL_ATU_DATA_STATE_MASK              0x0f
 250 #define GLOBAL_ATU_DATA_STATE_UNUSED            0x00
 251 #define GLOBAL_ATU_DATA_STATE_UC_MGMT           0x0d
 252 #define GLOBAL_ATU_DATA_STATE_UC_STATIC         0x0e
 253 #define GLOBAL_ATU_DATA_STATE_UC_PRIO_OVER      0x0f
 254 #define GLOBAL_ATU_DATA_STATE_MC_NONE_RATE      0x05
 255 #define GLOBAL_ATU_DATA_STATE_MC_STATIC         0x07
 256 #define GLOBAL_ATU_DATA_STATE_MC_MGMT           0x0e
 257 #define GLOBAL_ATU_DATA_STATE_MC_PRIO_OVER      0x0f
 258 #define GLOBAL_ATU_MAC_01       0x0d
 259 #define GLOBAL_ATU_MAC_23       0x0e
 260 #define GLOBAL_ATU_MAC_45       0x0f
 261 #define GLOBAL_IP_PRI_0         0x10
 262 #define GLOBAL_IP_PRI_1         0x11
 263 #define GLOBAL_IP_PRI_2         0x12
 264 #define GLOBAL_IP_PRI_3         0x13
 265 #define GLOBAL_IP_PRI_4         0x14
 266 #define GLOBAL_IP_PRI_5         0x15
 267 #define GLOBAL_IP_PRI_6         0x16
 268 #define GLOBAL_IP_PRI_7         0x17
 269 #define GLOBAL_IEEE_PRI         0x18
 270 #define GLOBAL_CORE_TAG_TYPE    0x19
 271 #define GLOBAL_MONITOR_CONTROL  0x1a
 272 #define GLOBAL_MONITOR_CONTROL_INGRESS_SHIFT    12
 273 #define GLOBAL_MONITOR_CONTROL_EGRESS_SHIFT     8
 274 #define GLOBAL_MONITOR_CONTROL_ARP_SHIFT        4
 275 #define GLOBAL_MONITOR_CONTROL_MIRROR_SHIFT     0
 276 #define GLOBAL_MONITOR_CONTROL_ARP_DISABLED     (0xf0)
 277 #define GLOBAL_CONTROL_2        0x1c
 278 #define GLOBAL_CONTROL_2_NO_CASCADE             0xe000
 279 #define GLOBAL_CONTROL_2_MULTIPLE_CASCADE       0xf000
 280
 281 #define GLOBAL_STATS_OP         0x1d
 282 #define GLOBAL_STATS_OP_BUSY    BIT(15)
 283 #define GLOBAL_STATS_OP_NOP             (0 << 12)
 284 #define GLOBAL_STATS_OP_FLUSH_ALL       ((1 << 12) | GLOBAL_STATS_OP_BUSY)
 285 #define GLOBAL_STATS_OP_FLUSH_PORT      ((2 << 12) | GLOBAL_STATS_OP_BUSY)
 286 #define GLOBAL_STATS_OP_READ_CAPTURED   ((4 << 12) | GLOBAL_STATS_OP_BUSY)
 287 #define GLOBAL_STATS_OP_CAPTURE_PORT    ((5 << 12) | GLOBAL_STATS_OP_BUSY)
 288 #define GLOBAL_STATS_OP_HIST_RX         ((1 << 10) | GLOBAL_STATS_OP_BUSY)
 289 #define GLOBAL_STATS_OP_HIST_TX         ((2 << 10) | GLOBAL_STATS_OP_BUSY)
 290 #define GLOBAL_STATS_OP_HIST_RX_TX      ((3 << 10) | GLOBAL_STATS_OP_BUSY)
 291 #define GLOBAL_STATS_OP_BANK_1  BIT(9)
 292 #define GLOBAL_STATS_COUNTER_32 0x1e
 293 #define GLOBAL_STATS_COUNTER_01 0x1f
 294
 295 #define GLOBAL2_INT_SOURCE      0x00
 296 #define GLOBAL2_INT_MASK        0x01
 297 #define GLOBAL2_MGMT_EN_2X      0x02
 298 #define GLOBAL2_MGMT_EN_0X      0x03
 299 #define GLOBAL2_FLOW_CONTROL    0x04
 300 #define GLOBAL2_SWITCH_MGMT     0x05
 301 #define GLOBAL2_SWITCH_MGMT_USE_DOUBLE_TAG_DATA BIT(15)
 302 #define GLOBAL2_SWITCH_MGMT_PREVENT_LOOPS       BIT(14)
 303 #define GLOBAL2_SWITCH_MGMT_FLOW_CONTROL_MSG    BIT(13)
 304 #define GLOBAL2_SWITCH_MGMT_FORCE_FLOW_CTRL_PRI BIT(7)
 305 #define GLOBAL2_SWITCH_MGMT_RSVD2CPU            BIT(3)
 306 #define GLOBAL2_DEVICE_MAPPING  0x06
 307 #define GLOBAL2_DEVICE_MAPPING_UPDATE           BIT(15)
 308 #define GLOBAL2_DEVICE_MAPPING_TARGET_SHIFT     8
 309 #define GLOBAL2_DEVICE_MAPPING_PORT_MASK        0x0f
 310 #define GLOBAL2_TRUNK_MASK      0x07
 311 #define GLOBAL2_TRUNK_MASK_UPDATE               BIT(15)
 312 #define GLOBAL2_TRUNK_MASK_NUM_SHIFT            12
 313 #define GLOBAL2_TRUNK_MASK_HASK                 BIT(11)
 314 #define GLOBAL2_TRUNK_MAPPING   0x08
 315 #define GLOBAL2_TRUNK_MAPPING_UPDATE            BIT(15)
 316 #define GLOBAL2_TRUNK_MAPPING_ID_SHIFT          11
 317 #define GLOBAL2_IRL_CMD         0x09
 318 #define GLOBAL2_IRL_CMD_BUSY    BIT(15)
 319 #define GLOBAL2_IRL_CMD_OP_INIT_ALL     ((0x001 << 12) | GLOBAL2_IRL_CMD_BUSY)
 320 #define GLOBAL2_IRL_CMD_OP_INIT_SEL     ((0x010 << 12) | GLOBAL2_IRL_CMD_BUSY)
 321 #define GLOBAL2_IRL_CMD_OP_WRITE_SEL    ((0x011 << 12) | GLOBAL2_IRL_CMD_BUSY)
 322 #define GLOBAL2_IRL_CMD_OP_READ_SEL     ((0x100 << 12) | GLOBAL2_IRL_CMD_BUSY)
 323 #define GLOBAL2_IRL_DATA        0x0a
 324 #define GLOBAL2_PVT_ADDR        0x0b
 325 #define GLOBAL2_PVT_ADDR_BUSY   BIT(15)
 326 #define GLOBAL2_PVT_ADDR_OP_INIT_ONES   ((0x01 << 12) | GLOBAL2_PVT_ADDR_BUSY)
 327 #define GLOBAL2_PVT_ADDR_OP_WRITE_PVLAN ((0x03 << 12) | GLOBAL2_PVT_ADDR_BUSY)
 328 #define GLOBAL2_PVT_ADDR_OP_READ        ((0x04 << 12) | GLOBAL2_PVT_ADDR_BUSY)
 329 #define GLOBAL2_PVT_DATA        0x0c
 330 #define GLOBAL2_SWITCH_MAC      0x0d
 331 #define GLOBAL2_ATU_STATS       0x0e
 332 #define GLOBAL2_PRIO_OVERRIDE   0x0f
 333 #define GLOBAL2_PRIO_OVERRIDE_FORCE_SNOOP       BIT(7)
 334 #define GLOBAL2_PRIO_OVERRIDE_SNOOP_SHIFT       4
 335 #define GLOBAL2_PRIO_OVERRIDE_FORCE_ARP         BIT(3)
 336 #define GLOBAL2_PRIO_OVERRIDE_ARP_SHIFT         0
 337 #define GLOBAL2_EEPROM_CMD              0x14
 338 #define GLOBAL2_EEPROM_CMD_BUSY         BIT(15)
 339 #define GLOBAL2_EEPROM_CMD_OP_WRITE     ((0x3 << 12) | GLOBAL2_EEPROM_CMD_BUSY)
 340 #define GLOBAL2_EEPROM_CMD_OP_READ      ((0x4 << 12) | GLOBAL2_EEPROM_CMD_BUSY)
 341 #define GLOBAL2_EEPROM_CMD_OP_LOAD      ((0x6 << 12) | GLOBAL2_EEPROM_CMD_BUSY)
 342 #define GLOBAL2_EEPROM_CMD_RUNNING      BIT(11)
 343 #define GLOBAL2_EEPROM_CMD_WRITE_EN     BIT(10)
 344 #define GLOBAL2_EEPROM_CMD_ADDR_MASK    0xff
 345 #define GLOBAL2_EEPROM_DATA     0x15
 346 #define GLOBAL2_PTP_AVB_OP      0x16
 347 #define GLOBAL2_PTP_AVB_DATA    0x17
 348 #define GLOBAL2_SMI_PHY_CMD                     0x18
 349 #define GLOBAL2_SMI_PHY_CMD_BUSY                BIT(15)
 350 #define GLOBAL2_SMI_PHY_CMD_MODE_22             BIT(12)
 351 #define GLOBAL2_SMI_PHY_CMD_OP_22_WRITE_DATA    ((0x1 << 10) | \
 352                                                  GLOBAL2_SMI_PHY_CMD_MODE_22 | \
 353                                                  GLOBAL2_SMI_PHY_CMD_BUSY)
 354 #define GLOBAL2_SMI_PHY_CMD_OP_22_READ_DATA     ((0x2 << 10) | \
 355                                                  GLOBAL2_SMI_PHY_CMD_MODE_22 | \
 356                                                  GLOBAL2_SMI_PHY_CMD_BUSY)
 357 #define GLOBAL2_SMI_PHY_DATA                    0x19
 358 #define GLOBAL2_SCRATCH_MISC    0x1a
 359 #define GLOBAL2_SCRATCH_BUSY            BIT(15)
 360 #define GLOBAL2_SCRATCH_REGISTER_SHIFT  8
 361 #define GLOBAL2_SCRATCH_VALUE_MASK      0xff
 362 #define GLOBAL2_WDOG_CONTROL    0x1b
 363 #define GLOBAL2_QOS_WEIGHT      0x1c
 364 #define GLOBAL2_MISC            0x1d
 365
 366 #define MV88E6XXX_N_FID         4096
 367
 368 /* List of supported models */
 369 enum mv88e6xxx_model {
 370         MV88E6085,
 371         MV88E6095,
 372         MV88E6123,
 373         MV88E6131,
 374         MV88E6161,
 375         MV88E6165,
 376         MV88E6171,
 377         MV88E6172,
 378         MV88E6175,
 379         MV88E6176,
 380         MV88E6185,
 381         MV88E6240,
 382         MV88E6320,
 383         MV88E6321,
 384         MV88E6350,
 385         MV88E6351,
 386         MV88E6352,
 387 };
 388
 389 enum mv88e6xxx_family {
 390         MV88E6XXX_FAMILY_NONE,
 391         MV88E6XXX_FAMILY_6065,  /* 6031 6035 6061 6065 */
 392         MV88E6XXX_FAMILY_6095,  /* 6092 6095 */
 393         MV88E6XXX_FAMILY_6097,  /* 6046 6085 6096 6097 */
 394         MV88E6XXX_FAMILY_6165,  /* 6123 6161 6165 */
 395         MV88E6XXX_FAMILY_6185,  /* 6108 6121 6122 6131 6152 6155 6182 6185 */
 396         MV88E6XXX_FAMILY_6320,  /* 6320 6321 */
 397         MV88E6XXX_FAMILY_6351,  /* 6171 6175 6350 6351 */
 398         MV88E6XXX_FAMILY_6352,  /* 6172 6176 6240 6352 */
 399 };
 400
 401 enum mv88e6xxx_cap {
 402         /* Two different tag protocols can be used by the driver. All
 403          * switches support DSA, but only later generations support
 404          * EDSA.
 405          */
 406         MV88E6XXX_CAP_EDSA,
 407
 408         /* Energy Efficient Ethernet.
 409          */
 410         MV88E6XXX_CAP_EEE,
 411
 412         /* Multi-chip Addressing Mode.
 413          * Some chips respond to only 2 registers of its own SMI device address
 414          * when it is non-zero, and use indirect access to internal registers.
 415          */
 416         MV88E6XXX_CAP_SMI_CMD,          /* (0x00) SMI Command */
 417         MV88E6XXX_CAP_SMI_DATA,         /* (0x01) SMI Data */
 418
 419         /* PHY Registers.
 420          */
 421         MV88E6XXX_CAP_PHY_PAGE,         /* (0x16) Page Register */
 422
 423         /* Fiber/SERDES Registers (SMI address F).
 424          */
 425         MV88E6XXX_CAP_SERDES,
 426
 427         /* Switch Global (1) Registers.
 428          */
 429         MV88E6XXX_CAP_G1_ATU_FID,       /* (0x01) ATU FID Register */
 430         MV88E6XXX_CAP_G1_VTU_FID,       /* (0x02) VTU FID Register */
 431
 432         /* Switch Global 2 Registers.
 433          * The device contains a second set of global 16-bit registers.
 434          */
 435         MV88E6XXX_CAP_GLOBAL2,
 436         MV88E6XXX_CAP_G2_INT,           /* (0x00) Interrupt Status */
 437         MV88E6XXX_CAP_G2_MGMT_EN_2X,    /* (0x02) MGMT Enable Register 2x */
 438         MV88E6XXX_CAP_G2_MGMT_EN_0X,    /* (0x03) MGMT Enable Register 0x */
 439         MV88E6XXX_CAP_G2_IRL_CMD,       /* (0x09) Ingress Rate Command */
 440         MV88E6XXX_CAP_G2_IRL_DATA,      /* (0x0a) Ingress Rate Data */
 441         MV88E6XXX_CAP_G2_PVT_ADDR,      /* (0x0b) Cross Chip Port VLAN Addr */
 442         MV88E6XXX_CAP_G2_PVT_DATA,      /* (0x0c) Cross Chip Port VLAN Data */
 443         MV88E6XXX_CAP_G2_POT,           /* (0x0f) Priority Override Table */
 444
 445         /* PHY Polling Unit.
 446          * See GLOBAL_CONTROL_PPU_ENABLE and GLOBAL_STATUS_PPU_POLLING.
 447          */
 448         MV88E6XXX_CAP_PPU,
 449         MV88E6XXX_CAP_PPU_ACTIVE,
 450
 451         /* Per VLAN Spanning Tree Unit (STU).
 452          * The Port State database, if present, is accessed through VTU
 453          * operations and dedicated SID registers. See GLOBAL_VTU_SID.
 454          */
 455         MV88E6XXX_CAP_STU,
 456
 457         /* Internal temperature sensor.
 458          * Available from any enabled port's PHY register 26, page 6.
 459          */
 460         MV88E6XXX_CAP_TEMP,
 461         MV88E6XXX_CAP_TEMP_LIMIT,
 462
 463         /* VLAN Table Unit.
 464          * The VTU is used to program 802.1Q VLANs. See GLOBAL_VTU_OP.
 465          */
 466         MV88E6XXX_CAP_VTU,
 467 };
 468
 469 /* Bitmask of capabilities */
 470 #define MV88E6XXX_FLAG_EDSA             BIT_ULL(MV88E6XXX_CAP_EDSA)
 471 #define MV88E6XXX_FLAG_EEE              BIT_ULL(MV88E6XXX_CAP_EEE)
 472
 473 #define MV88E6XXX_FLAG_SMI_CMD          BIT_ULL(MV88E6XXX_CAP_SMI_CMD)
 474 #define MV88E6XXX_FLAG_SMI_DATA         BIT_ULL(MV88E6XXX_CAP_SMI_DATA)
 475
 476 #define MV88E6XXX_FLAG_PHY_PAGE         BIT_ULL(MV88E6XXX_CAP_PHY_PAGE)
 477
 478 #define MV88E6XXX_FLAG_SERDES           BIT_ULL(MV88E6XXX_CAP_SERDES)
 479
 480 #define MV88E6XXX_FLAG_G1_ATU_FID       BIT_ULL(MV88E6XXX_CAP_G1_ATU_FID)
 481 #define MV88E6XXX_FLAG_G1_VTU_FID       BIT_ULL(MV88E6XXX_CAP_G1_VTU_FID)
 482
 483 #define MV88E6XXX_FLAG_GLOBAL2          BIT_ULL(MV88E6XXX_CAP_GLOBAL2)
 484 #define MV88E6XXX_FLAG_G2_INT           BIT_ULL(MV88E6XXX_CAP_G2_INT)
 485 #define MV88E6XXX_FLAG_G2_MGMT_EN_2X    BIT_ULL(MV88E6XXX_CAP_G2_MGMT_EN_2X)
 486 #define MV88E6XXX_FLAG_G2_MGMT_EN_0X    BIT_ULL(MV88E6XXX_CAP_G2_MGMT_EN_0X)
 487 #define MV88E6XXX_FLAG_G2_IRL_CMD       BIT_ULL(MV88E6XXX_CAP_G2_IRL_CMD)
 488 #define MV88E6XXX_FLAG_G2_IRL_DATA      BIT_ULL(MV88E6XXX_CAP_G2_IRL_DATA)
 489 #define MV88E6XXX_FLAG_G2_PVT_ADDR      BIT_ULL(MV88E6XXX_CAP_G2_PVT_ADDR)
 490 #define MV88E6XXX_FLAG_G2_PVT_DATA      BIT_ULL(MV88E6XXX_CAP_G2_PVT_DATA)
 491 #define MV88E6XXX_FLAG_G2_POT           BIT_ULL(MV88E6XXX_CAP_G2_POT)
 492
 493 #define MV88E6XXX_FLAG_PPU              BIT_ULL(MV88E6XXX_CAP_PPU)
 494 #define MV88E6XXX_FLAG_PPU_ACTIVE       BIT_ULL(MV88E6XXX_CAP_PPU_ACTIVE)
 495 #define MV88E6XXX_FLAG_STU              BIT_ULL(MV88E6XXX_CAP_STU)
 496 #define MV88E6XXX_FLAG_TEMP             BIT_ULL(MV88E6XXX_CAP_TEMP)
 497 #define MV88E6XXX_FLAG_TEMP_LIMIT       BIT_ULL(MV88E6XXX_CAP_TEMP_LIMIT)
 498 #define MV88E6XXX_FLAG_VTU              BIT_ULL(MV88E6XXX_CAP_VTU)
 499
 500 /* Ingress Rate Limit unit */
 501 #define MV88E6XXX_FLAGS_IRL             \
 502         (MV88E6XXX_FLAG_G2_IRL_CMD |    \
 503          MV88E6XXX_FLAG_G2_IRL_DATA)
 504
 505 /* Multi-chip Addressing Mode */
 506 #define MV88E6XXX_FLAGS_MULTI_CHIP      \
 507         (MV88E6XXX_FLAG_SMI_CMD |       \
 508          MV88E6XXX_FLAG_SMI_DATA)
 509
 510 /* Cross-chip Port VLAN Table */
 511 #define MV88E6XXX_FLAGS_PVT             \
 512         (MV88E6XXX_FLAG_G2_PVT_ADDR |   \
 513          MV88E6XXX_FLAG_G2_PVT_DATA)
 514
 515 /* Fiber/SERDES Registers at SMI address F, page 1 */
 516 #define MV88E6XXX_FLAGS_SERDES          \
 517         (MV88E6XXX_FLAG_PHY_PAGE |      \
 518          MV88E6XXX_FLAG_SERDES)
 519
 520 #define MV88E6XXX_FLAGS_FAMILY_6095     \
 521         (MV88E6XXX_FLAG_GLOBAL2 |       \
 522          MV88E6XXX_FLAG_G2_MGMT_EN_0X | \
 523          MV88E6XXX_FLAG_PPU |           \
 524          MV88E6XXX_FLAG_VTU |           \
 525          MV88E6XXX_FLAGS_MULTI_CHIP)
 526
 527 #define MV88E6XXX_FLAGS_FAMILY_6097     \
 528         (MV88E6XXX_FLAG_G1_ATU_FID |    \
 529          MV88E6XXX_FLAG_G1_VTU_FID |    \
 530          MV88E6XXX_FLAG_GLOBAL2 |       \
 531          MV88E6XXX_FLAG_G2_MGMT_EN_2X | \
 532          MV88E6XXX_FLAG_G2_MGMT_EN_0X | \
 533          MV88E6XXX_FLAG_G2_POT |        \
 534          MV88E6XXX_FLAG_PPU |           \
 535          MV88E6XXX_FLAG_STU |           \
 536          MV88E6XXX_FLAG_VTU |           \
 537          MV88E6XXX_FLAGS_IRL |          \
 538          MV88E6XXX_FLAGS_MULTI_CHIP |   \
 539          MV88E6XXX_FLAGS_PVT)
 540
 541 #define MV88E6XXX_FLAGS_FAMILY_6165     \
 542         (MV88E6XXX_FLAG_G1_ATU_FID |    \
 543          MV88E6XXX_FLAG_G1_VTU_FID |    \
 544          MV88E6XXX_FLAG_GLOBAL2 |       \
 545          MV88E6XXX_FLAG_G2_INT |        \
 546          MV88E6XXX_FLAG_G2_MGMT_EN_2X | \
 547          MV88E6XXX_FLAG_G2_MGMT_EN_0X | \
 548          MV88E6XXX_FLAG_G2_POT |        \
 549          MV88E6XXX_FLAG_STU |           \
 550          MV88E6XXX_FLAG_TEMP |          \
 551          MV88E6XXX_FLAG_VTU |           \
 552          MV88E6XXX_FLAGS_IRL |          \
 553          MV88E6XXX_FLAGS_MULTI_CHIP |   \
 554          MV88E6XXX_FLAGS_PVT)
 555
 556 #define MV88E6XXX_FLAGS_FAMILY_6185     \
 557         (MV88E6XXX_FLAG_GLOBAL2 |       \
 558          MV88E6XXX_FLAG_G2_INT |        \
 559          MV88E6XXX_FLAG_G2_MGMT_EN_0X | \
 560          MV88E6XXX_FLAGS_MULTI_CHIP |   \
 561          MV88E6XXX_FLAG_PPU |           \
 562          MV88E6XXX_FLAG_VTU)
 563
 564 #define MV88E6XXX_FLAGS_FAMILY_6320     \
 565         (MV88E6XXX_FLAG_EDSA |          \
 566          MV88E6XXX_FLAG_EEE |           \
 567          MV88E6XXX_FLAG_GLOBAL2 |       \
 568          MV88E6XXX_FLAG_G2_MGMT_EN_2X | \
 569          MV88E6XXX_FLAG_G2_MGMT_EN_0X | \
 570          MV88E6XXX_FLAG_G2_POT |        \
 571          MV88E6XXX_FLAG_PPU_ACTIVE |    \
 572          MV88E6XXX_FLAG_TEMP |          \
 573          MV88E6XXX_FLAG_TEMP_LIMIT |    \
 574          MV88E6XXX_FLAG_VTU |           \
 575          MV88E6XXX_FLAGS_IRL |          \
 576          MV88E6XXX_FLAGS_MULTI_CHIP |   \
 577          MV88E6XXX_FLAGS_PVT)
 578
 579 #define MV88E6XXX_FLAGS_FAMILY_6351     \
 580         (MV88E6XXX_FLAG_EDSA |          \
 581          MV88E6XXX_FLAG_G1_ATU_FID |    \
 582          MV88E6XXX_FLAG_G1_VTU_FID |    \
 583          MV88E6XXX_FLAG_GLOBAL2 |       \
 584          MV88E6XXX_FLAG_G2_INT |        \
 585          MV88E6XXX_FLAG_G2_MGMT_EN_2X | \
 586          MV88E6XXX_FLAG_G2_MGMT_EN_0X | \
 587          MV88E6XXX_FLAG_G2_POT |        \
 588          MV88E6XXX_FLAG_PPU_ACTIVE |    \
 589          MV88E6XXX_FLAG_STU |           \
 590          MV88E6XXX_FLAG_TEMP |          \
 591          MV88E6XXX_FLAG_VTU |           \
 592          MV88E6XXX_FLAGS_IRL |          \
 593          MV88E6XXX_FLAGS_MULTI_CHIP |   \
 594          MV88E6XXX_FLAGS_PVT)
 595
 596 #define MV88E6XXX_FLAGS_FAMILY_6352     \
 597         (MV88E6XXX_FLAG_EDSA |          \
 598          MV88E6XXX_FLAG_EEE |           \
 599          MV88E6XXX_FLAG_G1_ATU_FID |    \
 600          MV88E6XXX_FLAG_G1_VTU_FID |    \
 601          MV88E6XXX_FLAG_GLOBAL2 |       \
 602          MV88E6XXX_FLAG_G2_INT |        \
 603          MV88E6XXX_FLAG_G2_MGMT_EN_2X | \
 604          MV88E6XXX_FLAG_G2_MGMT_EN_0X | \
 605          MV88E6XXX_FLAG_G2_POT |        \
 606          MV88E6XXX_FLAG_PPU_ACTIVE |    \
 607          MV88E6XXX_FLAG_STU |           \
 608          MV88E6XXX_FLAG_TEMP |          \
 609          MV88E6XXX_FLAG_TEMP_LIMIT |    \
 610          MV88E6XXX_FLAG_VTU |           \
 611          MV88E6XXX_FLAGS_IRL |          \
 612          MV88E6XXX_FLAGS_MULTI_CHIP |   \
 613          MV88E6XXX_FLAGS_PVT |          \
 614          MV88E6XXX_FLAGS_SERDES)
 615
 616 struct mv88e6xxx_ops;
 617
 618 struct mv88e6xxx_info {
 619         enum mv88e6xxx_family family;
 620         u16 prod_num;
 621         const char *name;
 622         unsigned int num_databases;
 623         unsigned int num_ports;
 624         unsigned int port_base_addr;
 625         unsigned int global1_addr;
 626         unsigned int age_time_coeff;
 627         unsigned int g1_irqs;
 628         unsigned long long flags;
 629         const struct mv88e6xxx_ops *ops;
 630 };
 631
 632 struct mv88e6xxx_atu_entry {
 633         u16     fid;
 634         u8      state;
 635         bool    trunk;
 636         u16     portv_trunkid;
 637         u8      mac[ETH_ALEN];
 638 };
 639
 640 struct mv88e6xxx_vtu_entry {
 641         u16     vid;
 642         u16     fid;
 643         u8      sid;
 644         bool    valid;
 645         u8      data[DSA_MAX_PORTS];
 646 };
 647
 648 struct mv88e6xxx_bus_ops;
 649
 650 struct mv88e6xxx_priv_port {
 651         struct net_device *bridge_dev;
 652 };
 653
 654 struct mv88e6xxx_irq {
 655         u16 masked;
 656         struct irq_chip chip;
 657         struct irq_domain *domain;
 658         unsigned int nirqs;
 659 };
 660
 661 struct mv88e6xxx_chip {
 662         const struct mv88e6xxx_info *info;
 663
 664         /* The dsa_switch this private structure is related to */
 665         struct dsa_switch *ds;
 666
 667         /* The device this structure is associated to */
 668         struct device *dev;
 669
 670         /* This mutex protects the access to the switch registers */
 671         struct mutex reg_lock;
 672
 673         /* The MII bus and the address on the bus that is used to
 674          * communication with the switch
 675          */
 676         const struct mv88e6xxx_bus_ops *smi_ops;
 677         struct mii_bus *bus;
 678         int sw_addr;
 679
 680         /* Handles automatic disabling and re-enabling of the PHY
 681          * polling unit.
 682          */
 683         const struct mv88e6xxx_bus_ops *phy_ops;
 684         struct mutex            ppu_mutex;
 685         int                     ppu_disabled;
 686         struct work_struct      ppu_work;
 687         struct timer_list       ppu_timer;
 688
 689         /* This mutex serialises access to the statistics unit.
 690          * Hold this mutex over snapshot + dump sequences.
 691          */
 692         struct mutex    stats_mutex;
 693
 694         struct mv88e6xxx_priv_port      ports[DSA_MAX_PORTS];
 695
 696         /* A switch may have a GPIO line tied to its reset pin. Parse
 697          * this from the device tree, and use it before performing
 698          * switch soft reset.
 699          */
 700         struct gpio_desc *reset;
 701
 702         /* set to size of eeprom if supported by the switch */
 703         int             eeprom_len;
 704
 705         /* Device node for the MDIO bus */
 706         struct device_node *mdio_np;
 707
 708         /* And the MDIO bus itself */
 709         struct mii_bus *mdio_bus;
 710
 711         /* There can be two interrupt controllers, which are chained
 712          * off a GPIO as interrupt source
 713          */
 714         struct mv88e6xxx_irq g1_irq;
 715         struct mv88e6xxx_irq g2_irq;
 716         int irq;
 717 };
 718
 719 struct mv88e6xxx_bus_ops {
 720         int (*read)(struct mv88e6xxx_chip *chip, int addr, int reg, u16 *val);
 721         int (*write)(struct mv88e6xxx_chip *chip, int addr, int reg, u16 val);
 722 };
 723
 724 struct mv88e6xxx_ops {
 725         int (*get_eeprom)(struct mv88e6xxx_chip *chip,
 726                           struct ethtool_eeprom *eeprom, u8 *data);
 727         int (*set_eeprom)(struct mv88e6xxx_chip *chip,
 728                           struct ethtool_eeprom *eeprom, u8 *data);
 729
 730         int (*set_switch_mac)(struct mv88e6xxx_chip *chip, u8 *addr);
 731
 732         int (*phy_read)(struct mv88e6xxx_chip *chip, int addr, int reg,
 733                         u16 *val);
 734         int (*phy_write)(struct mv88e6xxx_chip *chip, int addr, int reg,
 735                          u16 val);
 736
 737         /* RGMII Receive/Transmit Timing Control
 738          * Add delay on PHY_INTERFACE_MODE_RGMII_*ID, no delay otherwise.
 739          */
 740         int (*port_set_rgmii_delay)(struct mv88e6xxx_chip *chip, int port,
 741                                     phy_interface_t mode);
 742
 743 #define LINK_FORCED_DOWN        0
 744 #define LINK_FORCED_UP          1
 745 #define LINK_UNFORCED           -2
 746
 747         /* Port's MAC link state
 748          * Use LINK_FORCED_UP or LINK_FORCED_DOWN to force link up or down,
 749          * or LINK_UNFORCED for normal link detection.
 750          */
 751         int (*port_set_link)(struct mv88e6xxx_chip *chip, int port, int link);
 752
 753 #define DUPLEX_UNFORCED         -2
 754
 755         /* Port's MAC duplex mode
 756          *
 757          * Use DUPLEX_HALF or DUPLEX_FULL to force half or full duplex,
 758          * or DUPLEX_UNFORCED for normal duplex detection.
 759          */
 760         int (*port_set_duplex)(struct mv88e6xxx_chip *chip, int port, int dup);
 761
 762 #define SPEED_MAX               INT_MAX
 763 #define SPEED_UNFORCED          -2
 764
 765         /* Port's MAC speed (in Mbps)
 766          *
 767          * Depending on the chip, 10, 100, 200, 1000, 2500, 10000 are valid.
 768          * Use SPEED_UNFORCED for normal detection, SPEED_MAX for max value.
 769          */
 770         int (*port_set_speed)(struct mv88e6xxx_chip *chip, int port, int speed);
 771 };
 772
 773 enum stat_type {
 774         BANK0,
 775         BANK1,
 776         PORT,
 777 };
 778
 779 struct mv88e6xxx_hw_stat {
 780         char string[ETH_GSTRING_LEN];
 781         int sizeof_stat;
 782         int reg;
 783         enum stat_type type;
 784 };
 785
 786 static inline bool mv88e6xxx_has(struct mv88e6xxx_chip *chip,
 787                                  unsigned long flags)
 788 {
 789         return (chip->info->flags & flags) == flags;
 790 }
 791
 792 static inline unsigned int mv88e6xxx_num_databases(struct mv88e6xxx_chip *chip)
 793 {
 794         return chip->info->num_databases;
 795 }
 796
 797 static inline unsigned int mv88e6xxx_num_ports(struct mv88e6xxx_chip *chip)
 798 {
 799         return chip->info->num_ports;
 800 }
 801
 802 int mv88e6xxx_read(struct mv88e6xxx_chip *chip, int addr, int reg, u16 *val);
 803 int mv88e6xxx_write(struct mv88e6xxx_chip *chip, int addr, int reg, u16 val);
 804 int mv88e6xxx_update(struct mv88e6xxx_chip *chip, int addr, int reg,
 805                      u16 update);
 806 int mv88e6xxx_wait(struct mv88e6xxx_chip *chip, int addr, int reg, u16 mask);
 807
 808 #endif