drivers/iommu/amd_iommu.c

   1 /*
   2  * Copyright (C) 2007-2010 Advanced Micro Devices, Inc.
   3  * Author: Joerg Roedel <jroedel@suse.de>
   4  *         Leo Duran <leo.duran@amd.com>
   5  *
   6  * This program is free software; you can redistribute it and/or modify it
   7  * under the terms of the GNU General Public License version 2 as published
   8  * by the Free Software Foundation.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307 USA
  18  */
  19
  20 #include <linux/ratelimit.h>
  21 #include <linux/pci.h>
  22 #include <linux/acpi.h>
  23 #include <linux/amba/bus.h>
  24 #include <linux/platform_device.h>
  25 #include <linux/pci-ats.h>
  26 #include <linux/bitmap.h>
  27 #include <linux/slab.h>
  28 #include <linux/debugfs.h>
  29 #include <linux/scatterlist.h>
  30 #include <linux/dma-mapping.h>
  31 #include <linux/dma-direct.h>
  32 #include <linux/iommu-helper.h>
  33 #include <linux/iommu.h>
  34 #include <linux/delay.h>
  35 #include <linux/amd-iommu.h>
  36 #include <linux/notifier.h>
  37 #include <linux/export.h>
  38 #include <linux/irq.h>
  39 #include <linux/msi.h>
  40 #include <linux/dma-contiguous.h>
  41 #include <linux/irqdomain.h>
  42 #include <linux/percpu.h>
  43 #include <linux/iova.h>
  44 #include <asm/irq_remapping.h>
  45 #include <asm/io_apic.h>
  46 #include <asm/apic.h>
  47 #include <asm/hw_irq.h>
  48 #include <asm/msidef.h>
  49 #include <asm/proto.h>
  50 #include <asm/iommu.h>
  51 #include <asm/gart.h>
  52 #include <asm/dma.h>
  53
  54 #include "amd_iommu_proto.h"
  55 #include "amd_iommu_types.h"
  56 #include "irq_remapping.h"
  57
  58 #define CMD_SET_TYPE(cmd, t) ((cmd)->data[1] |= ((t) << 28))
  59
  60 #define LOOP_TIMEOUT    100000
  61
  62 /* IO virtual address start page frame number */
  63 #define IOVA_START_PFN          (1)
  64 #define IOVA_PFN(addr)          ((addr) >> PAGE_SHIFT)
  65
  66 /* Reserved IOVA ranges */
  67 #define MSI_RANGE_START         (0xfee00000)
  68 #define MSI_RANGE_END           (0xfeefffff)
  69 #define HT_RANGE_START          (0xfd00000000ULL)
  70 #define HT_RANGE_END            (0xffffffffffULL)
  71
  72 /*
  73  * This bitmap is used to advertise the page sizes our hardware support
  74  * to the IOMMU core, which will then use this information to split
  75  * physically contiguous memory regions it is mapping into page sizes
  76  * that we support.
  77  *
  78  * 512GB Pages are not supported due to a hardware bug
  79  */
  80 #define AMD_IOMMU_PGSIZES       ((~0xFFFUL) & ~(2ULL << 38))
  81
  82 static DEFINE_SPINLOCK(amd_iommu_devtable_lock);
  83 static DEFINE_SPINLOCK(pd_bitmap_lock);
  84
  85 /* List of all available dev_data structures */
  86 static LLIST_HEAD(dev_data_list);
  87
  88 LIST_HEAD(ioapic_map);
  89 LIST_HEAD(hpet_map);
  90 LIST_HEAD(acpihid_map);
  91
  92 /*
  93  * Domain for untranslated devices - only allocated
  94  * if iommu=pt passed on kernel cmd line.
  95  */
  96 const struct iommu_ops amd_iommu_ops;
  97
  98 static ATOMIC_NOTIFIER_HEAD(ppr_notifier);
  99 int amd_iommu_max_glx_val = -1;
 100
 101 static const struct dma_map_ops amd_iommu_dma_ops;
 102
 103 /*
 104  * general struct to manage commands send to an IOMMU
 105  */
 106 struct iommu_cmd {
 107         u32 data[4];
 108 };
 109
 110 struct kmem_cache *amd_iommu_irq_cache;
 111
 112 static void update_domain(struct protection_domain *domain);
 113 static int protection_domain_init(struct protection_domain *domain);
 114 static void detach_device(struct device *dev);
 115 static void iova_domain_flush_tlb(struct iova_domain *iovad);
 116
 117 /*
 118  * Data container for a dma_ops specific protection domain
 119  */
 120 struct dma_ops_domain {
 121         /* generic protection domain information */
 122         struct protection_domain domain;
 123
 124         /* IOVA RB-Tree */
 125         struct iova_domain iovad;
 126 };
 127
 128 static struct iova_domain reserved_iova_ranges;
 129 static struct lock_class_key reserved_rbtree_key;
 130
 131 /****************************************************************************
 132  *
 133  * Helper functions
 134  *
 135  ****************************************************************************/
 136
 137 static inline int match_hid_uid(struct device *dev,
 138                                 struct acpihid_map_entry *entry)
 139 {
 140         const char *hid, *uid;
 141
 142         hid = acpi_device_hid(ACPI_COMPANION(dev));
 143         uid = acpi_device_uid(ACPI_COMPANION(dev));
 144
 145         if (!hid || !(*hid))
 146                 return -ENODEV;
 147
 148         if (!uid || !(*uid))
 149                 return strcmp(hid, entry->hid);
 150
 151         if (!(*entry->uid))
 152                 return strcmp(hid, entry->hid);
 153
 154         return (strcmp(hid, entry->hid) || strcmp(uid, entry->uid));
 155 }
 156
 157 static inline u16 get_pci_device_id(struct device *dev)
 158 {
 159         struct pci_dev *pdev = to_pci_dev(dev);
 160
 161         return PCI_DEVID(pdev->bus->number, pdev->devfn);
 162 }
 163
 164 static inline int get_acpihid_device_id(struct device *dev,
 165                                         struct acpihid_map_entry **entry)
 166 {
 167         struct acpihid_map_entry *p;
 168
 169         list_for_each_entry(p, &acpihid_map, list) {
 170                 if (!match_hid_uid(dev, p)) {
 171                         if (entry)
 172                                 *entry = p;
 173                         return p->devid;
 174                 }
 175         }
 176         return -EINVAL;
 177 }
 178
 179 static inline int get_device_id(struct device *dev)
 180 {
 181         int devid;
 182
 183         if (dev_is_pci(dev))
 184                 devid = get_pci_device_id(dev);
 185         else
 186                 devid = get_acpihid_device_id(dev, NULL);
 187
 188         return devid;
 189 }
 190
 191 static struct protection_domain *to_pdomain(struct iommu_domain *dom)
 192 {
 193         return container_of(dom, struct protection_domain, domain);
 194 }
 195
 196 static struct dma_ops_domain* to_dma_ops_domain(struct protection_domain *domain)
 197 {
 198         BUG_ON(domain->flags != PD_DMA_OPS_MASK);
 199         return container_of(domain, struct dma_ops_domain, domain);
 200 }
 201
 202 static struct iommu_dev_data *alloc_dev_data(u16 devid)
 203 {
 204         struct iommu_dev_data *dev_data;
 205
 206         dev_data = kzalloc(sizeof(*dev_data), GFP_KERNEL);
 207         if (!dev_data)
 208                 return NULL;
 209
 210         dev_data->devid = devid;
 211         ratelimit_default_init(&dev_data->rs);
 212
 213         llist_add(&dev_data->dev_data_list, &dev_data_list);
 214         return dev_data;
 215 }
 216
 217 static struct iommu_dev_data *search_dev_data(u16 devid)
 218 {
 219         struct iommu_dev_data *dev_data;
 220         struct llist_node *node;
 221
 222         if (llist_empty(&dev_data_list))
 223                 return NULL;
 224
 225         node = dev_data_list.first;
 226         llist_for_each_entry(dev_data, node, dev_data_list) {
 227                 if (dev_data->devid == devid)
 228                         return dev_data;
 229         }
 230
 231         return NULL;
 232 }
 233
 234 static int __last_alias(struct pci_dev *pdev, u16 alias, void *data)
 235 {
 236         *(u16 *)data = alias;
 237         return 0;
 238 }
 239
 240 static u16 get_alias(struct device *dev)
 241 {
 242         struct pci_dev *pdev = to_pci_dev(dev);
 243         u16 devid, ivrs_alias, pci_alias;
 244
 245         /* The callers make sure that get_device_id() does not fail here */
 246         devid = get_device_id(dev);
 247
 248         /* For ACPI HID devices, we simply return the devid as such */
 249         if (!dev_is_pci(dev))
 250                 return devid;
 251
 252         ivrs_alias = amd_iommu_alias_table[devid];
 253
 254         pci_for_each_dma_alias(pdev, __last_alias, &pci_alias);
 255
 256         if (ivrs_alias == pci_alias)
 257                 return ivrs_alias;
 258
 259         /*
 260          * DMA alias showdown
 261          *
 262          * The IVRS is fairly reliable in telling us about aliases, but it
 263          * can't know about every screwy device.  If we don't have an IVRS
 264          * reported alias, use the PCI reported alias.  In that case we may
 265          * still need to initialize the rlookup and dev_table entries if the
 266          * alias is to a non-existent device.
 267          */
 268         if (ivrs_alias == devid) {
 269                 if (!amd_iommu_rlookup_table[pci_alias]) {
 270                         amd_iommu_rlookup_table[pci_alias] =
 271                                 amd_iommu_rlookup_table[devid];
 272                         memcpy(amd_iommu_dev_table[pci_alias].data,
 273                                amd_iommu_dev_table[devid].data,
 274                                sizeof(amd_iommu_dev_table[pci_alias].data));
 275                 }
 276
 277                 return pci_alias;
 278         }
 279
 280         pr_info("AMD-Vi: Using IVRS reported alias %02x:%02x.%d "
 281                 "for device %s[%04x:%04x], kernel reported alias "
 282                 "%02x:%02x.%d\n", PCI_BUS_NUM(ivrs_alias), PCI_SLOT(ivrs_alias),
 283                 PCI_FUNC(ivrs_alias), dev_name(dev), pdev->vendor, pdev->device,
 284                 PCI_BUS_NUM(pci_alias), PCI_SLOT(pci_alias),
 285                 PCI_FUNC(pci_alias));
 286
 287         /*
 288          * If we don't have a PCI DMA alias and the IVRS alias is on the same
 289          * bus, then the IVRS table may know about a quirk that we don't.
 290          */
 291         if (pci_alias == devid &&
 292             PCI_BUS_NUM(ivrs_alias) == pdev->bus->number) {
 293                 pci_add_dma_alias(pdev, ivrs_alias & 0xff);
 294                 pr_info("AMD-Vi: Added PCI DMA alias %02x.%d for %s\n",
 295                         PCI_SLOT(ivrs_alias), PCI_FUNC(ivrs_alias),
 296                         dev_name(dev));
 297         }
 298
 299         return ivrs_alias;
 300 }
 301
 302 static struct iommu_dev_data *find_dev_data(u16 devid)
 303 {
 304         struct iommu_dev_data *dev_data;
 305         struct amd_iommu *iommu = amd_iommu_rlookup_table[devid];
 306
 307         dev_data = search_dev_data(devid);
 308
 309         if (dev_data == NULL) {
 310                 dev_data = alloc_dev_data(devid);
 311                 if (!dev_data)
 312                         return NULL;
 313
 314                 if (translation_pre_enabled(iommu))
 315                         dev_data->defer_attach = true;
 316         }
 317
 318         return dev_data;
 319 }
 320
 321 struct iommu_dev_data *get_dev_data(struct device *dev)
 322 {
 323         return dev->archdata.iommu;
 324 }
 325 EXPORT_SYMBOL(get_dev_data);
 326
 327 /*
 328 * Find or create an IOMMU group for a acpihid device.
 329 */
 330 static struct iommu_group *acpihid_device_group(struct device *dev)
 331 {
 332         struct acpihid_map_entry *p, *entry = NULL;
 333         int devid;
 334
 335         devid = get_acpihid_device_id(dev, &entry);
 336         if (devid < 0)
 337                 return ERR_PTR(devid);
 338
 339         list_for_each_entry(p, &acpihid_map, list) {
 340                 if ((devid == p->devid) && p->group)
 341                         entry->group = p->group;
 342         }
 343
 344         if (!entry->group)
 345                 entry->group = generic_device_group(dev);
 346         else
 347                 iommu_group_ref_get(entry->group);
 348
 349         return entry->group;
 350 }
 351
 352 static bool pci_iommuv2_capable(struct pci_dev *pdev)
 353 {
 354         static const int caps[] = {
 355                 PCI_EXT_CAP_ID_ATS,
 356                 PCI_EXT_CAP_ID_PRI,
 357                 PCI_EXT_CAP_ID_PASID,
 358         };
 359         int i, pos;
 360
 361         if (pci_ats_disabled())
 362                 return false;
 363
 364         for (i = 0; i < 3; ++i) {
 365                 pos = pci_find_ext_capability(pdev, caps[i]);
 366                 if (pos == 0)
 367                         return false;
 368         }
 369
 370         return true;
 371 }
 372
 373 static bool pdev_pri_erratum(struct pci_dev *pdev, u32 erratum)
 374 {
 375         struct iommu_dev_data *dev_data;
 376
 377         dev_data = get_dev_data(&pdev->dev);
 378
 379         return dev_data->errata & (1 << erratum) ? true : false;
 380 }
 381
 382 /*
 383  * This function checks if the driver got a valid device from the caller to
 384  * avoid dereferencing invalid pointers.
 385  */
 386 static bool check_device(struct device *dev)
 387 {
 388         int devid;
 389
 390         if (!dev || !dev->dma_mask)
 391                 return false;
 392
 393         devid = get_device_id(dev);
 394         if (devid < 0)
 395                 return false;
 396
 397         /* Out of our scope? */
 398         if (devid > amd_iommu_last_bdf)
 399                 return false;
 400
 401         if (amd_iommu_rlookup_table[devid] == NULL)
 402                 return false;
 403
 404         return true;
 405 }
 406
 407 static void init_iommu_group(struct device *dev)
 408 {
 409         struct iommu_group *group;
 410
 411         group = iommu_group_get_for_dev(dev);
 412         if (IS_ERR(group))
 413                 return;
 414
 415         iommu_group_put(group);
 416 }
 417
 418 static int iommu_init_device(struct device *dev)
 419 {
 420         struct iommu_dev_data *dev_data;
 421         struct amd_iommu *iommu;
 422         int devid;
 423
 424         if (dev->archdata.iommu)
 425                 return 0;
 426
 427         devid = get_device_id(dev);
 428         if (devid < 0)
 429                 return devid;
 430
 431         iommu = amd_iommu_rlookup_table[devid];
 432
 433         dev_data = find_dev_data(devid);
 434         if (!dev_data)
 435                 return -ENOMEM;
 436
 437         dev_data->alias = get_alias(dev);
 438
 439         if (dev_is_pci(dev) && pci_iommuv2_capable(to_pci_dev(dev))) {
 440                 struct amd_iommu *iommu;
 441
 442                 iommu = amd_iommu_rlookup_table[dev_data->devid];
 443                 dev_data->iommu_v2 = iommu->is_iommu_v2;
 444         }
 445
 446         dev->archdata.iommu = dev_data;
 447
 448         iommu_device_link(&iommu->iommu, dev);
 449
 450         return 0;
 451 }
 452
 453 static void iommu_ignore_device(struct device *dev)
 454 {
 455         u16 alias;
 456         int devid;
 457
 458         devid = get_device_id(dev);
 459         if (devid < 0)
 460                 return;
 461
 462         alias = get_alias(dev);
 463
 464         memset(&amd_iommu_dev_table[devid], 0, sizeof(struct dev_table_entry));
 465         memset(&amd_iommu_dev_table[alias], 0, sizeof(struct dev_table_entry));
 466
 467         amd_iommu_rlookup_table[devid] = NULL;
 468         amd_iommu_rlookup_table[alias] = NULL;
 469 }
 470
 471 static void iommu_uninit_device(struct device *dev)
 472 {
 473         struct iommu_dev_data *dev_data;
 474         struct amd_iommu *iommu;
 475         int devid;
 476
 477         devid = get_device_id(dev);
 478         if (devid < 0)
 479                 return;
 480
 481         iommu = amd_iommu_rlookup_table[devid];
 482
 483         dev_data = search_dev_data(devid);
 484         if (!dev_data)
 485                 return;
 486
 487         if (dev_data->domain)
 488                 detach_device(dev);
 489
 490         iommu_device_unlink(&iommu->iommu, dev);
 491
 492         iommu_group_remove_device(dev);
 493
 494         /* Remove dma-ops */
 495         dev->dma_ops = NULL;
 496
 497         /*
 498          * We keep dev_data around for unplugged devices and reuse it when the
 499          * device is re-plugged - not doing so would introduce a ton of races.
 500          */
 501 }
 502
 503 /****************************************************************************
 504  *
 505  * Interrupt handling functions
 506  *
 507  ****************************************************************************/
 508
 509 static void dump_dte_entry(u16 devid)
 510 {
 511         int i;
 512
 513         for (i = 0; i < 4; ++i)
 514                 pr_err("AMD-Vi: DTE[%d]: %016llx\n", i,
 515                         amd_iommu_dev_table[devid].data[i]);
 516 }
 517
 518 static void dump_command(unsigned long phys_addr)
 519 {
 520         struct iommu_cmd *cmd = iommu_phys_to_virt(phys_addr);
 521         int i;
 522
 523         for (i = 0; i < 4; ++i)
 524                 pr_err("AMD-Vi: CMD[%d]: %08x\n", i, cmd->data[i]);
 525 }
 526
 527 static void amd_iommu_report_page_fault(u16 devid, u16 domain_id,
 528                                         u64 address, int flags)
 529 {
 530         struct iommu_dev_data *dev_data = NULL;
 531         struct pci_dev *pdev;
 532
 533         pdev = pci_get_domain_bus_and_slot(0, PCI_BUS_NUM(devid),
 534                                            devid & 0xff);
 535         if (pdev)
 536                 dev_data = get_dev_data(&pdev->dev);
 537
 538         if (dev_data && __ratelimit(&dev_data->rs)) {
 539                 dev_err(&pdev->dev, "AMD-Vi: Event logged [IO_PAGE_FAULT domain=0x%04x address=0x%016llx flags=0x%04x]\n",
 540                         domain_id, address, flags);
 541         } else if (printk_ratelimit()) {
 542                 pr_err("AMD-Vi: Event logged [IO_PAGE_FAULT device=%02x:%02x.%x domain=0x%04x address=0x%016llx flags=0x%04x]\n",
 543                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 544                         domain_id, address, flags);
 545         }
 546
 547         if (pdev)
 548                 pci_dev_put(pdev);
 549 }
 550
 551 static void iommu_print_event(struct amd_iommu *iommu, void *__evt)
 552 {
 553         struct device *dev = iommu->iommu.dev;
 554         int type, devid, pasid, flags, tag;
 555         volatile u32 *event = __evt;
 556         int count = 0;
 557         u64 address;
 558
 559 retry:
 560         type    = (event[1] >> EVENT_TYPE_SHIFT)  & EVENT_TYPE_MASK;
 561         devid   = (event[0] >> EVENT_DEVID_SHIFT) & EVENT_DEVID_MASK;
 562         pasid   = PPR_PASID(*(u64 *)&event[0]);
 563         flags   = (event[1] >> EVENT_FLAGS_SHIFT) & EVENT_FLAGS_MASK;
 564         address = (u64)(((u64)event[3]) << 32) | event[2];
 565
 566         if (type == 0) {
 567                 /* Did we hit the erratum? */
 568                 if (++count == LOOP_TIMEOUT) {
 569                         pr_err("AMD-Vi: No event written to event log\n");
 570                         return;
 571                 }
 572                 udelay(1);
 573                 goto retry;
 574         }
 575
 576         if (type == EVENT_TYPE_IO_FAULT) {
 577                 amd_iommu_report_page_fault(devid, pasid, address, flags);
 578                 return;
 579         } else {
 580                 dev_err(dev, "AMD-Vi: Event logged [");
 581         }
 582
 583         switch (type) {
 584         case EVENT_TYPE_ILL_DEV:
 585                 dev_err(dev, "ILLEGAL_DEV_TABLE_ENTRY device=%02x:%02x.%x pasid=0x%05x address=0x%016llx flags=0x%04x]\n",
 586                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 587                         pasid, address, flags);
 588                 dump_dte_entry(devid);
 589                 break;
 590         case EVENT_TYPE_DEV_TAB_ERR:
 591                 dev_err(dev, "DEV_TAB_HARDWARE_ERROR device=%02x:%02x.%x "
 592                         "address=0x%016llx flags=0x%04x]\n",
 593                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 594                         address, flags);
 595                 break;
 596         case EVENT_TYPE_PAGE_TAB_ERR:
 597                 dev_err(dev, "PAGE_TAB_HARDWARE_ERROR device=%02x:%02x.%x domain=0x%04x address=0x%016llx flags=0x%04x]\n",
 598                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 599                         pasid, address, flags);
 600                 break;
 601         case EVENT_TYPE_ILL_CMD:
 602                 dev_err(dev, "ILLEGAL_COMMAND_ERROR address=0x%016llx]\n", address);
 603                 dump_command(address);
 604                 break;
 605         case EVENT_TYPE_CMD_HARD_ERR:
 606                 dev_err(dev, "COMMAND_HARDWARE_ERROR address=0x%016llx flags=0x%04x]\n",
 607                         address, flags);
 608                 break;
 609         case EVENT_TYPE_IOTLB_INV_TO:
 610                 dev_err(dev, "IOTLB_INV_TIMEOUT device=%02x:%02x.%x address=0x%016llx]\n",
 611                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 612                         address);
 613                 break;
 614         case EVENT_TYPE_INV_DEV_REQ:
 615                 dev_err(dev, "INVALID_DEVICE_REQUEST device=%02x:%02x.%x pasid=0x%05x address=0x%016llx flags=0x%04x]\n",
 616                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 617                         pasid, address, flags);
 618                 break;
 619         case EVENT_TYPE_INV_PPR_REQ:
 620                 pasid = ((event[0] >> 16) & 0xFFFF)
 621                         | ((event[1] << 6) & 0xF0000);
 622                 tag = event[1] & 0x03FF;
 623                 dev_err(dev, "INVALID_PPR_REQUEST device=%02x:%02x.%x pasid=0x%05x address=0x%016llx flags=0x%04x]\n",
 624                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 625                         pasid, address, flags);
 626                 break;
 627         default:
 628                 dev_err(dev, "UNKNOWN event[0]=0x%08x event[1]=0x%08x event[2]=0x%08x event[3]=0x%08x\n",
 629                         event[0], event[1], event[2], event[3]);
 630         }
 631
 632         memset(__evt, 0, 4 * sizeof(u32));
 633 }
 634
 635 static void iommu_poll_events(struct amd_iommu *iommu)
 636 {
 637         u32 head, tail;
 638
 639         head = readl(iommu->mmio_base + MMIO_EVT_HEAD_OFFSET);
 640         tail = readl(iommu->mmio_base + MMIO_EVT_TAIL_OFFSET);
 641
 642         while (head != tail) {
 643                 iommu_print_event(iommu, iommu->evt_buf + head);
 644                 head = (head + EVENT_ENTRY_SIZE) % EVT_BUFFER_SIZE;
 645         }
 646
 647         writel(head, iommu->mmio_base + MMIO_EVT_HEAD_OFFSET);
 648 }
 649
 650 static void iommu_handle_ppr_entry(struct amd_iommu *iommu, u64 *raw)
 651 {
 652         struct amd_iommu_fault fault;
 653
 654         if (PPR_REQ_TYPE(raw[0]) != PPR_REQ_FAULT) {
 655                 pr_err_ratelimited("AMD-Vi: Unknown PPR request received\n");
 656                 return;
 657         }
 658
 659         fault.address   = raw[1];
 660         fault.pasid     = PPR_PASID(raw[0]);
 661         fault.device_id = PPR_DEVID(raw[0]);
 662         fault.tag       = PPR_TAG(raw[0]);
 663         fault.flags     = PPR_FLAGS(raw[0]);
 664
 665         atomic_notifier_call_chain(&ppr_notifier, 0, &fault);
 666 }
 667
 668 static void iommu_poll_ppr_log(struct amd_iommu *iommu)
 669 {
 670         u32 head, tail;
 671
 672         if (iommu->ppr_log == NULL)
 673                 return;
 674
 675         head = readl(iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 676         tail = readl(iommu->mmio_base + MMIO_PPR_TAIL_OFFSET);
 677
 678         while (head != tail) {
 679                 volatile u64 *raw;
 680                 u64 entry[2];
 681                 int i;
 682
 683                 raw = (u64 *)(iommu->ppr_log + head);
 684
 685                 /*
 686                  * Hardware bug: Interrupt may arrive before the entry is
 687                  * written to memory. If this happens we need to wait for the
 688                  * entry to arrive.
 689                  */
 690                 for (i = 0; i < LOOP_TIMEOUT; ++i) {
 691                         if (PPR_REQ_TYPE(raw[0]) != 0)
 692                                 break;
 693                         udelay(1);
 694                 }
 695
 696                 /* Avoid memcpy function-call overhead */
 697                 entry[0] = raw[0];
 698                 entry[1] = raw[1];
 699
 700                 /*
 701                  * To detect the hardware bug we need to clear the entry
 702                  * back to zero.
 703                  */
 704                 raw[0] = raw[1] = 0UL;
 705
 706                 /* Update head pointer of hardware ring-buffer */
 707                 head = (head + PPR_ENTRY_SIZE) % PPR_LOG_SIZE;
 708                 writel(head, iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 709
 710                 /* Handle PPR entry */
 711                 iommu_handle_ppr_entry(iommu, entry);
 712
 713                 /* Refresh ring-buffer information */
 714                 head = readl(iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 715                 tail = readl(iommu->mmio_base + MMIO_PPR_TAIL_OFFSET);
 716         }
 717 }
 718
 719 #ifdef CONFIG_IRQ_REMAP
 720 static int (*iommu_ga_log_notifier)(u32);
 721
 722 int amd_iommu_register_ga_log_notifier(int (*notifier)(u32))
 723 {
 724         iommu_ga_log_notifier = notifier;
 725
 726         return 0;
 727 }
 728 EXPORT_SYMBOL(amd_iommu_register_ga_log_notifier);
 729
 730 static void iommu_poll_ga_log(struct amd_iommu *iommu)
 731 {
 732         u32 head, tail, cnt = 0;
 733
 734         if (iommu->ga_log == NULL)
 735                 return;
 736
 737         head = readl(iommu->mmio_base + MMIO_GA_HEAD_OFFSET);
 738         tail = readl(iommu->mmio_base + MMIO_GA_TAIL_OFFSET);
 739
 740         while (head != tail) {
 741                 volatile u64 *raw;
 742                 u64 log_entry;
 743
 744                 raw = (u64 *)(iommu->ga_log + head);
 745                 cnt++;
 746
 747                 /* Avoid memcpy function-call overhead */
 748                 log_entry = *raw;
 749
 750                 /* Update head pointer of hardware ring-buffer */
 751                 head = (head + GA_ENTRY_SIZE) % GA_LOG_SIZE;
 752                 writel(head, iommu->mmio_base + MMIO_GA_HEAD_OFFSET);
 753
 754                 /* Handle GA entry */
 755                 switch (GA_REQ_TYPE(log_entry)) {
 756                 case GA_GUEST_NR:
 757                         if (!iommu_ga_log_notifier)
 758                                 break;
 759
 760                         pr_debug("AMD-Vi: %s: devid=%#x, ga_tag=%#x\n",
 761                                  __func__, GA_DEVID(log_entry),
 762                                  GA_TAG(log_entry));
 763
 764                         if (iommu_ga_log_notifier(GA_TAG(log_entry)) != 0)
 765                                 pr_err("AMD-Vi: GA log notifier failed.\n");
 766                         break;
 767                 default:
 768                         break;
 769                 }
 770         }
 771 }
 772 #endif /* CONFIG_IRQ_REMAP */
 773
 774 #define AMD_IOMMU_INT_MASK      \
 775         (MMIO_STATUS_EVT_INT_MASK | \
 776          MMIO_STATUS_PPR_INT_MASK | \
 777          MMIO_STATUS_GALOG_INT_MASK)
 778
 779 irqreturn_t amd_iommu_int_thread(int irq, void *data)
 780 {
 781         struct amd_iommu *iommu = (struct amd_iommu *) data;
 782         u32 status = readl(iommu->mmio_base + MMIO_STATUS_OFFSET);
 783
 784         while (status & AMD_IOMMU_INT_MASK) {
 785                 /* Enable EVT and PPR and GA interrupts again */
 786                 writel(AMD_IOMMU_INT_MASK,
 787                         iommu->mmio_base + MMIO_STATUS_OFFSET);
 788
 789                 if (status & MMIO_STATUS_EVT_INT_MASK) {
 790                         pr_devel("AMD-Vi: Processing IOMMU Event Log\n");
 791                         iommu_poll_events(iommu);
 792                 }
 793
 794                 if (status & MMIO_STATUS_PPR_INT_MASK) {
 795                         pr_devel("AMD-Vi: Processing IOMMU PPR Log\n");
 796                         iommu_poll_ppr_log(iommu);
 797                 }
 798
 799 #ifdef CONFIG_IRQ_REMAP
 800                 if (status & MMIO_STATUS_GALOG_INT_MASK) {
 801                         pr_devel("AMD-Vi: Processing IOMMU GA Log\n");
 802                         iommu_poll_ga_log(iommu);
 803                 }
 804 #endif
 805
 806                 /*
 807                  * Hardware bug: ERBT1312
 808                  * When re-enabling interrupt (by writing 1
 809                  * to clear the bit), the hardware might also try to set
 810                  * the interrupt bit in the event status register.
 811                  * In this scenario, the bit will be set, and disable
 812                  * subsequent interrupts.
 813                  *
 814                  * Workaround: The IOMMU driver should read back the
 815                  * status register and check if the interrupt bits are cleared.
 816                  * If not, driver will need to go through the interrupt handler
 817                  * again and re-clear the bits
 818                  */
 819                 status = readl(iommu->mmio_base + MMIO_STATUS_OFFSET);
 820         }
 821         return IRQ_HANDLED;
 822 }
 823
 824 irqreturn_t amd_iommu_int_handler(int irq, void *data)
 825 {
 826         return IRQ_WAKE_THREAD;
 827 }
 828
 829 /****************************************************************************
 830  *
 831  * IOMMU command queuing functions
 832  *
 833  ****************************************************************************/
 834
 835 static int wait_on_sem(volatile u64 *sem)
 836 {
 837         int i = 0;
 838
 839         while (*sem == 0 && i < LOOP_TIMEOUT) {
 840                 udelay(1);
 841                 i += 1;
 842         }
 843
 844         if (i == LOOP_TIMEOUT) {
 845                 pr_alert("AMD-Vi: Completion-Wait loop timed out\n");
 846                 return -EIO;
 847         }
 848
 849         return 0;
 850 }
 851
 852 static void copy_cmd_to_buffer(struct amd_iommu *iommu,
 853                                struct iommu_cmd *cmd)
 854 {
 855         u8 *target;
 856
 857         target = iommu->cmd_buf + iommu->cmd_buf_tail;
 858
 859         iommu->cmd_buf_tail += sizeof(*cmd);
 860         iommu->cmd_buf_tail %= CMD_BUFFER_SIZE;
 861
 862         /* Copy command to buffer */
 863         memcpy(target, cmd, sizeof(*cmd));
 864
 865         /* Tell the IOMMU about it */
 866         writel(iommu->cmd_buf_tail, iommu->mmio_base + MMIO_CMD_TAIL_OFFSET);
 867 }
 868
 869 static void build_completion_wait(struct iommu_cmd *cmd, u64 address)
 870 {
 871         u64 paddr = iommu_virt_to_phys((void *)address);
 872
 873         WARN_ON(address & 0x7ULL);
 874
 875         memset(cmd, 0, sizeof(*cmd));
 876         cmd->data[0] = lower_32_bits(paddr) | CMD_COMPL_WAIT_STORE_MASK;
 877         cmd->data[1] = upper_32_bits(paddr);
 878         cmd->data[2] = 1;
 879         CMD_SET_TYPE(cmd, CMD_COMPL_WAIT);
 880 }
 881
 882 static void build_inv_dte(struct iommu_cmd *cmd, u16 devid)
 883 {
 884         memset(cmd, 0, sizeof(*cmd));
 885         cmd->data[0] = devid;
 886         CMD_SET_TYPE(cmd, CMD_INV_DEV_ENTRY);
 887 }
 888
 889 static void build_inv_iommu_pages(struct iommu_cmd *cmd, u64 address,
 890                                   size_t size, u16 domid, int pde)
 891 {
 892         u64 pages;
 893         bool s;
 894
 895         pages = iommu_num_pages(address, size, PAGE_SIZE);
 896         s     = false;
 897
 898         if (pages > 1) {
 899                 /*
 900                  * If we have to flush more than one page, flush all
 901                  * TLB entries for this domain
 902                  */
 903                 address = CMD_INV_IOMMU_ALL_PAGES_ADDRESS;
 904                 s = true;
 905         }
 906
 907         address &= PAGE_MASK;
 908
 909         memset(cmd, 0, sizeof(*cmd));
 910         cmd->data[1] |= domid;
 911         cmd->data[2]  = lower_32_bits(address);
 912         cmd->data[3]  = upper_32_bits(address);
 913         CMD_SET_TYPE(cmd, CMD_INV_IOMMU_PAGES);
 914         if (s) /* size bit - we flush more than one 4kb page */
 915                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 916         if (pde) /* PDE bit - we want to flush everything, not only the PTEs */
 917                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_PDE_MASK;
 918 }
 919
 920 static void build_inv_iotlb_pages(struct iommu_cmd *cmd, u16 devid, int qdep,
 921                                   u64 address, size_t size)
 922 {
 923         u64 pages;
 924         bool s;
 925
 926         pages = iommu_num_pages(address, size, PAGE_SIZE);
 927         s     = false;
 928
 929         if (pages > 1) {
 930                 /*
 931                  * If we have to flush more than one page, flush all
 932                  * TLB entries for this domain
 933                  */
 934                 address = CMD_INV_IOMMU_ALL_PAGES_ADDRESS;
 935                 s = true;
 936         }
 937
 938         address &= PAGE_MASK;
 939
 940         memset(cmd, 0, sizeof(*cmd));
 941         cmd->data[0]  = devid;
 942         cmd->data[0] |= (qdep & 0xff) << 24;
 943         cmd->data[1]  = devid;
 944         cmd->data[2]  = lower_32_bits(address);
 945         cmd->data[3]  = upper_32_bits(address);
 946         CMD_SET_TYPE(cmd, CMD_INV_IOTLB_PAGES);
 947         if (s)
 948                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 949 }
 950
 951 static void build_inv_iommu_pasid(struct iommu_cmd *cmd, u16 domid, int pasid,
 952                                   u64 address, bool size)
 953 {
 954         memset(cmd, 0, sizeof(*cmd));
 955
 956         address &= ~(0xfffULL);
 957
 958         cmd->data[0]  = pasid;
 959         cmd->data[1]  = domid;
 960         cmd->data[2]  = lower_32_bits(address);
 961         cmd->data[3]  = upper_32_bits(address);
 962         cmd->data[2] |= CMD_INV_IOMMU_PAGES_PDE_MASK;
 963         cmd->data[2] |= CMD_INV_IOMMU_PAGES_GN_MASK;
 964         if (size)
 965                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 966         CMD_SET_TYPE(cmd, CMD_INV_IOMMU_PAGES);
 967 }
 968
 969 static void build_inv_iotlb_pasid(struct iommu_cmd *cmd, u16 devid, int pasid,
 970                                   int qdep, u64 address, bool size)
 971 {
 972         memset(cmd, 0, sizeof(*cmd));
 973
 974         address &= ~(0xfffULL);
 975
 976         cmd->data[0]  = devid;
 977         cmd->data[0] |= ((pasid >> 8) & 0xff) << 16;
 978         cmd->data[0] |= (qdep  & 0xff) << 24;
 979         cmd->data[1]  = devid;
 980         cmd->data[1] |= (pasid & 0xff) << 16;
 981         cmd->data[2]  = lower_32_bits(address);
 982         cmd->data[2] |= CMD_INV_IOMMU_PAGES_GN_MASK;
 983         cmd->data[3]  = upper_32_bits(address);
 984         if (size)
 985                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 986         CMD_SET_TYPE(cmd, CMD_INV_IOTLB_PAGES);
 987 }
 988
 989 static void build_complete_ppr(struct iommu_cmd *cmd, u16 devid, int pasid,
 990                                int status, int tag, bool gn)
 991 {
 992         memset(cmd, 0, sizeof(*cmd));
 993
 994         cmd->data[0]  = devid;
 995         if (gn) {
 996                 cmd->data[1]  = pasid;
 997                 cmd->data[2]  = CMD_INV_IOMMU_PAGES_GN_MASK;
 998         }
 999         cmd->data[3]  = tag & 0x1ff;
1000         cmd->data[3] |= (status & PPR_STATUS_MASK) << PPR_STATUS_SHIFT;
1001
1002         CMD_SET_TYPE(cmd, CMD_COMPLETE_PPR);
1003 }
1004
1005 static void build_inv_all(struct iommu_cmd *cmd)
1006 {
1007         memset(cmd, 0, sizeof(*cmd));
1008         CMD_SET_TYPE(cmd, CMD_INV_ALL);
1009 }
1010
1011 static void build_inv_irt(struct iommu_cmd *cmd, u16 devid)
1012 {
1013         memset(cmd, 0, sizeof(*cmd));
1014         cmd->data[0] = devid;
1015         CMD_SET_TYPE(cmd, CMD_INV_IRT);
1016 }
1017
1018 /*
1019  * Writes the command to the IOMMUs command buffer and informs the
1020  * hardware about the new command.
1021  */
1022 static int __iommu_queue_command_sync(struct amd_iommu *iommu,
1023                                       struct iommu_cmd *cmd,
1024                                       bool sync)
1025 {
1026         unsigned int count = 0;
1027         u32 left, next_tail;
1028
1029         next_tail = (iommu->cmd_buf_tail + sizeof(*cmd)) % CMD_BUFFER_SIZE;
1030 again:
1031         left      = (iommu->cmd_buf_head - next_tail) % CMD_BUFFER_SIZE;
1032
1033         if (left <= 0x20) {
1034                 /* Skip udelay() the first time around */
1035                 if (count++) {
1036                         if (count == LOOP_TIMEOUT) {
1037                                 pr_err("AMD-Vi: Command buffer timeout\n");
1038                                 return -EIO;
1039                         }
1040
1041                         udelay(1);
1042                 }
1043
1044                 /* Update head and recheck remaining space */
1045                 iommu->cmd_buf_head = readl(iommu->mmio_base +
1046                                             MMIO_CMD_HEAD_OFFSET);
1047
1048                 goto again;
1049         }
1050
1051         copy_cmd_to_buffer(iommu, cmd);
1052
1053         /* Do we need to make sure all commands are processed? */
1054         iommu->need_sync = sync;
1055
1056         return 0;
1057 }
1058
1059 static int iommu_queue_command_sync(struct amd_iommu *iommu,
1060                                     struct iommu_cmd *cmd,
1061                                     bool sync)
1062 {
1063         unsigned long flags;
1064         int ret;
1065
1066         raw_spin_lock_irqsave(&iommu->lock, flags);
1067         ret = __iommu_queue_command_sync(iommu, cmd, sync);
1068         raw_spin_unlock_irqrestore(&iommu->lock, flags);
1069
1070         return ret;
1071 }
1072
1073 static int iommu_queue_command(struct amd_iommu *iommu, struct iommu_cmd *cmd)
1074 {
1075         return iommu_queue_command_sync(iommu, cmd, true);
1076 }
1077
1078 /*
1079  * This function queues a completion wait command into the command
1080  * buffer of an IOMMU
1081  */
1082 static int iommu_completion_wait(struct amd_iommu *iommu)
1083 {
1084         struct iommu_cmd cmd;
1085         unsigned long flags;
1086         int ret;
1087
1088         if (!iommu->need_sync)
1089                 return 0;
1090
1091
1092         build_completion_wait(&cmd, (u64)&iommu->cmd_sem);
1093
1094         raw_spin_lock_irqsave(&iommu->lock, flags);
1095
1096         iommu->cmd_sem = 0;
1097
1098         ret = __iommu_queue_command_sync(iommu, &cmd, false);
1099         if (ret)
1100                 goto out_unlock;
1101
1102         ret = wait_on_sem(&iommu->cmd_sem);
1103
1104 out_unlock:
1105         raw_spin_unlock_irqrestore(&iommu->lock, flags);
1106
1107         return ret;
1108 }
1109
1110 static int iommu_flush_dte(struct amd_iommu *iommu, u16 devid)
1111 {
1112         struct iommu_cmd cmd;
1113
1114         build_inv_dte(&cmd, devid);
1115
1116         return iommu_queue_command(iommu, &cmd);
1117 }
1118
1119 static void amd_iommu_flush_dte_all(struct amd_iommu *iommu)
1120 {
1121         u32 devid;
1122
1123         for (devid = 0; devid <= 0xffff; ++devid)
1124                 iommu_flush_dte(iommu, devid);
1125
1126         iommu_completion_wait(iommu);
1127 }
1128
1129 /*
1130  * This function uses heavy locking and may disable irqs for some time. But
1131  * this is no issue because it is only called during resume.
1132  */
1133 static void amd_iommu_flush_tlb_all(struct amd_iommu *iommu)
1134 {
1135         u32 dom_id;
1136
1137         for (dom_id = 0; dom_id <= 0xffff; ++dom_id) {
1138                 struct iommu_cmd cmd;
1139                 build_inv_iommu_pages(&cmd, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS,
1140                                       dom_id, 1);
1141                 iommu_queue_command(iommu, &cmd);
1142         }
1143
1144         iommu_completion_wait(iommu);
1145 }
1146
1147 static void amd_iommu_flush_all(struct amd_iommu *iommu)
1148 {
1149         struct iommu_cmd cmd;
1150
1151         build_inv_all(&cmd);
1152
1153         iommu_queue_command(iommu, &cmd);
1154         iommu_completion_wait(iommu);
1155 }
1156
1157 static void iommu_flush_irt(struct amd_iommu *iommu, u16 devid)
1158 {
1159         struct iommu_cmd cmd;
1160
1161         build_inv_irt(&cmd, devid);
1162
1163         iommu_queue_command(iommu, &cmd);
1164 }
1165
1166 static void amd_iommu_flush_irt_all(struct amd_iommu *iommu)
1167 {
1168         u32 devid;
1169
1170         for (devid = 0; devid <= MAX_DEV_TABLE_ENTRIES; devid++)
1171                 iommu_flush_irt(iommu, devid);
1172
1173         iommu_completion_wait(iommu);
1174 }
1175
1176 void iommu_flush_all_caches(struct amd_iommu *iommu)
1177 {
1178         if (iommu_feature(iommu, FEATURE_IA)) {
1179                 amd_iommu_flush_all(iommu);
1180         } else {
1181                 amd_iommu_flush_dte_all(iommu);
1182                 amd_iommu_flush_irt_all(iommu);
1183                 amd_iommu_flush_tlb_all(iommu);
1184         }
1185 }
1186
1187 /*
1188  * Command send function for flushing on-device TLB
1189  */
1190 static int device_flush_iotlb(struct iommu_dev_data *dev_data,
1191                               u64 address, size_t size)
1192 {
1193         struct amd_iommu *iommu;
1194         struct iommu_cmd cmd;
1195         int qdep;
1196
1197         qdep     = dev_data->ats.qdep;
1198         iommu    = amd_iommu_rlookup_table[dev_data->devid];
1199
1200         build_inv_iotlb_pages(&cmd, dev_data->devid, qdep, address, size);
1201
1202         return iommu_queue_command(iommu, &cmd);
1203 }
1204
1205 /*
1206  * Command send function for invalidating a device table entry
1207  */
1208 static int device_flush_dte(struct iommu_dev_data *dev_data)
1209 {
1210         struct amd_iommu *iommu;
1211         u16 alias;
1212         int ret;
1213
1214         iommu = amd_iommu_rlookup_table[dev_data->devid];
1215         alias = dev_data->alias;
1216
1217         ret = iommu_flush_dte(iommu, dev_data->devid);
1218         if (!ret && alias != dev_data->devid)
1219                 ret = iommu_flush_dte(iommu, alias);
1220         if (ret)
1221                 return ret;
1222
1223         if (dev_data->ats.enabled)
1224                 ret = device_flush_iotlb(dev_data, 0, ~0UL);
1225
1226         return ret;
1227 }
1228
1229 /*
1230  * TLB invalidation function which is called from the mapping functions.
1231  * It invalidates a single PTE if the range to flush is within a single
1232  * page. Otherwise it flushes the whole TLB of the IOMMU.
1233  */
1234 static void __domain_flush_pages(struct protection_domain *domain,
1235                                  u64 address, size_t size, int pde)
1236 {
1237         struct iommu_dev_data *dev_data;
1238         struct iommu_cmd cmd;
1239         int ret = 0, i;
1240
1241         build_inv_iommu_pages(&cmd, address, size, domain->id, pde);
1242
1243         for (i = 0; i < amd_iommu_get_num_iommus(); ++i) {
1244                 if (!domain->dev_iommu[i])
1245                         continue;
1246
1247                 /*
1248                  * Devices of this domain are behind this IOMMU
1249                  * We need a TLB flush
1250                  */
1251                 ret |= iommu_queue_command(amd_iommus[i], &cmd);
1252         }
1253
1254         list_for_each_entry(dev_data, &domain->dev_list, list) {
1255
1256                 if (!dev_data->ats.enabled)
1257                         continue;
1258
1259                 ret |= device_flush_iotlb(dev_data, address, size);
1260         }
1261
1262         WARN_ON(ret);
1263 }
1264
1265 static void domain_flush_pages(struct protection_domain *domain,
1266                                u64 address, size_t size)
1267 {
1268         __domain_flush_pages(domain, address, size, 0);
1269 }
1270
1271 /* Flush the whole IO/TLB for a given protection domain */
1272 static void domain_flush_tlb(struct protection_domain *domain)
1273 {
1274         __domain_flush_pages(domain, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS, 0);
1275 }
1276
1277 /* Flush the whole IO/TLB for a given protection domain - including PDE */
1278 static void domain_flush_tlb_pde(struct protection_domain *domain)
1279 {
1280         __domain_flush_pages(domain, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS, 1);
1281 }
1282
1283 static void domain_flush_complete(struct protection_domain *domain)
1284 {
1285         int i;
1286
1287         for (i = 0; i < amd_iommu_get_num_iommus(); ++i) {
1288                 if (domain && !domain->dev_iommu[i])
1289                         continue;
1290
1291                 /*
1292                  * Devices of this domain are behind this IOMMU
1293                  * We need to wait for completion of all commands.
1294                  */
1295                 iommu_completion_wait(amd_iommus[i]);
1296         }
1297 }
1298
1299
1300 /*
1301  * This function flushes the DTEs for all devices in domain
1302  */
1303 static void domain_flush_devices(struct protection_domain *domain)
1304 {
1305         struct iommu_dev_data *dev_data;
1306
1307         list_for_each_entry(dev_data, &domain->dev_list, list)
1308                 device_flush_dte(dev_data);
1309 }
1310
1311 /****************************************************************************
1312  *
1313  * The functions below are used the create the page table mappings for
1314  * unity mapped regions.
1315  *
1316  ****************************************************************************/
1317
1318 /*
1319  * This function is used to add another level to an IO page table. Adding
1320  * another level increases the size of the address space by 9 bits to a size up
1321  * to 64 bits.
1322  */
1323 static bool increase_address_space(struct protection_domain *domain,
1324                                    gfp_t gfp)
1325 {
1326         u64 *pte;
1327
1328         if (domain->mode == PAGE_MODE_6_LEVEL)
1329                 /* address space already 64 bit large */
1330                 return false;
1331
1332         pte = (void *)get_zeroed_page(gfp);
1333         if (!pte)
1334                 return false;
1335
1336         *pte             = PM_LEVEL_PDE(domain->mode,
1337                                         iommu_virt_to_phys(domain->pt_root));
1338         domain->pt_root  = pte;
1339         domain->mode    += 1;
1340         domain->updated  = true;
1341
1342         return true;
1343 }
1344
1345 static u64 *alloc_pte(struct protection_domain *domain,
1346                       unsigned long address,
1347                       unsigned long page_size,
1348                       u64 **pte_page,
1349                       gfp_t gfp)
1350 {
1351         int level, end_lvl;
1352         u64 *pte, *page;
1353
1354         BUG_ON(!is_power_of_2(page_size));
1355
1356         while (address > PM_LEVEL_SIZE(domain->mode))
1357                 increase_address_space(domain, gfp);
1358
1359         level   = domain->mode - 1;
1360         pte     = &domain->pt_root[PM_LEVEL_INDEX(level, address)];
1361         address = PAGE_SIZE_ALIGN(address, page_size);
1362         end_lvl = PAGE_SIZE_LEVEL(page_size);
1363
1364         while (level > end_lvl) {
1365                 u64 __pte, __npte;
1366
1367                 __pte = *pte;
1368
1369                 if (!IOMMU_PTE_PRESENT(__pte)) {
1370                         page = (u64 *)get_zeroed_page(gfp);
1371                         if (!page)
1372                                 return NULL;
1373
1374                         __npte = PM_LEVEL_PDE(level, iommu_virt_to_phys(page));
1375
1376                         /* pte could have been changed somewhere. */
1377                         if (cmpxchg64(pte, __pte, __npte) != __pte) {
1378                                 free_page((unsigned long)page);
1379                                 continue;
1380                         }
1381                 }
1382
1383                 /* No level skipping support yet */
1384                 if (PM_PTE_LEVEL(*pte) != level)
1385                         return NULL;
1386
1387                 level -= 1;
1388
1389                 pte = IOMMU_PTE_PAGE(*pte);
1390
1391                 if (pte_page && level == end_lvl)
1392                         *pte_page = pte;
1393
1394                 pte = &pte[PM_LEVEL_INDEX(level, address)];
1395         }
1396
1397         return pte;
1398 }
1399
1400 /*
1401  * This function checks if there is a PTE for a given dma address. If
1402  * there is one, it returns the pointer to it.
1403  */
1404 static u64 *fetch_pte(struct protection_domain *domain,
1405                       unsigned long address,
1406                       unsigned long *page_size)
1407 {
1408         int level;
1409         u64 *pte;
1410
1411         *page_size = 0;
1412
1413         if (address > PM_LEVEL_SIZE(domain->mode))
1414                 return NULL;
1415
1416         level      =  domain->mode - 1;
1417         pte        = &domain->pt_root[PM_LEVEL_INDEX(level, address)];
1418         *page_size =  PTE_LEVEL_PAGE_SIZE(level);
1419
1420         while (level > 0) {
1421
1422                 /* Not Present */
1423                 if (!IOMMU_PTE_PRESENT(*pte))
1424                         return NULL;
1425
1426                 /* Large PTE */
1427                 if (PM_PTE_LEVEL(*pte) == 7 ||
1428                     PM_PTE_LEVEL(*pte) == 0)
1429                         break;
1430
1431                 /* No level skipping support yet */
1432                 if (PM_PTE_LEVEL(*pte) != level)
1433                         return NULL;
1434
1435                 level -= 1;
1436
1437                 /* Walk to the next level */
1438                 pte        = IOMMU_PTE_PAGE(*pte);
1439                 pte        = &pte[PM_LEVEL_INDEX(level, address)];
1440                 *page_size = PTE_LEVEL_PAGE_SIZE(level);
1441         }
1442
1443         if (PM_PTE_LEVEL(*pte) == 0x07) {
1444                 unsigned long pte_mask;
1445
1446                 /*
1447                  * If we have a series of large PTEs, make
1448                  * sure to return a pointer to the first one.
1449                  */
1450                 *page_size = pte_mask = PTE_PAGE_SIZE(*pte);
1451                 pte_mask   = ~((PAGE_SIZE_PTE_COUNT(pte_mask) << 3) - 1);
1452                 pte        = (u64 *)(((unsigned long)pte) & pte_mask);
1453         }
1454
1455         return pte;
1456 }
1457
1458 /*
1459  * Generic mapping functions. It maps a physical address into a DMA
1460  * address space. It allocates the page table pages if necessary.
1461  * In the future it can be extended to a generic mapping function
1462  * supporting all features of AMD IOMMU page tables like level skipping
1463  * and full 64 bit address spaces.
1464  */
1465 static int iommu_map_page(struct protection_domain *dom,
1466                           unsigned long bus_addr,
1467                           unsigned long phys_addr,
1468                           unsigned long page_size,
1469                           int prot,
1470                           gfp_t gfp)
1471 {
1472         u64 __pte, *pte;
1473         int i, count;
1474
1475         BUG_ON(!IS_ALIGNED(bus_addr, page_size));
1476         BUG_ON(!IS_ALIGNED(phys_addr, page_size));
1477
1478         if (!(prot & IOMMU_PROT_MASK))
1479                 return -EINVAL;
1480
1481         count = PAGE_SIZE_PTE_COUNT(page_size);
1482         pte   = alloc_pte(dom, bus_addr, page_size, NULL, gfp);
1483
1484         if (!pte)
1485                 return -ENOMEM;
1486
1487         for (i = 0; i < count; ++i)
1488                 if (IOMMU_PTE_PRESENT(pte[i]))
1489                         return -EBUSY;
1490
1491         if (count > 1) {
1492                 __pte = PAGE_SIZE_PTE(__sme_set(phys_addr), page_size);
1493                 __pte |= PM_LEVEL_ENC(7) | IOMMU_PTE_PR | IOMMU_PTE_FC;
1494         } else
1495                 __pte = __sme_set(phys_addr) | IOMMU_PTE_PR | IOMMU_PTE_FC;
1496
1497         if (prot & IOMMU_PROT_IR)
1498                 __pte |= IOMMU_PTE_IR;
1499         if (prot & IOMMU_PROT_IW)
1500                 __pte |= IOMMU_PTE_IW;
1501
1502         for (i = 0; i < count; ++i)
1503                 pte[i] = __pte;
1504
1505         update_domain(dom);
1506
1507         return 0;
1508 }
1509
1510 static unsigned long iommu_unmap_page(struct protection_domain *dom,
1511                                       unsigned long bus_addr,
1512                                       unsigned long page_size)
1513 {
1514         unsigned long long unmapped;
1515         unsigned long unmap_size;
1516         u64 *pte;
1517
1518         BUG_ON(!is_power_of_2(page_size));
1519
1520         unmapped = 0;
1521
1522         while (unmapped < page_size) {
1523
1524                 pte = fetch_pte(dom, bus_addr, &unmap_size);
1525
1526                 if (pte) {
1527                         int i, count;
1528
1529                         count = PAGE_SIZE_PTE_COUNT(unmap_size);
1530                         for (i = 0; i < count; i++)
1531                                 pte[i] = 0ULL;
1532                 }
1533
1534                 bus_addr  = (bus_addr & ~(unmap_size - 1)) + unmap_size;
1535                 unmapped += unmap_size;
1536         }
1537
1538         BUG_ON(unmapped && !is_power_of_2(unmapped));
1539
1540         return unmapped;
1541 }
1542
1543 /****************************************************************************
1544  *
1545  * The next functions belong to the address allocator for the dma_ops
1546  * interface functions.
1547  *
1548  ****************************************************************************/
1549
1550
1551 static unsigned long dma_ops_alloc_iova(struct device *dev,
1552                                         struct dma_ops_domain *dma_dom,
1553                                         unsigned int pages, u64 dma_mask)
1554 {
1555         unsigned long pfn = 0;
1556
1557         pages = __roundup_pow_of_two(pages);
1558
1559         if (dma_mask > DMA_BIT_MASK(32))
1560                 pfn = alloc_iova_fast(&dma_dom->iovad, pages,
1561                                       IOVA_PFN(DMA_BIT_MASK(32)), false);
1562
1563         if (!pfn)
1564                 pfn = alloc_iova_fast(&dma_dom->iovad, pages,
1565                                       IOVA_PFN(dma_mask), true);
1566
1567         return (pfn << PAGE_SHIFT);
1568 }
1569
1570 static void dma_ops_free_iova(struct dma_ops_domain *dma_dom,
1571                               unsigned long address,
1572                               unsigned int pages)
1573 {
1574         pages = __roundup_pow_of_two(pages);
1575         address >>= PAGE_SHIFT;
1576
1577         free_iova_fast(&dma_dom->iovad, address, pages);
1578 }
1579
1580 /****************************************************************************
1581  *
1582  * The next functions belong to the domain allocation. A domain is
1583  * allocated for every IOMMU as the default domain. If device isolation
1584  * is enabled, every device get its own domain. The most important thing
1585  * about domains is the page table mapping the DMA address space they
1586  * contain.
1587  *
1588  ****************************************************************************/
1589
1590 /*
1591  * This function adds a protection domain to the global protection domain list
1592  */
1593 static void add_domain_to_list(struct protection_domain *domain)
1594 {
1595         unsigned long flags;
1596
1597         spin_lock_irqsave(&amd_iommu_pd_lock, flags);
1598         list_add(&domain->list, &amd_iommu_pd_list);
1599         spin_unlock_irqrestore(&amd_iommu_pd_lock, flags);
1600 }
1601
1602 /*
1603  * This function removes a protection domain to the global
1604  * protection domain list
1605  */
1606 static void del_domain_from_list(struct protection_domain *domain)
1607 {
1608         unsigned long flags;
1609
1610         spin_lock_irqsave(&amd_iommu_pd_lock, flags);
1611         list_del(&domain->list);
1612         spin_unlock_irqrestore(&amd_iommu_pd_lock, flags);
1613 }
1614
1615 static u16 domain_id_alloc(void)
1616 {
1617         int id;
1618
1619         spin_lock(&pd_bitmap_lock);
1620         id = find_first_zero_bit(amd_iommu_pd_alloc_bitmap, MAX_DOMAIN_ID);
1621         BUG_ON(id == 0);
1622         if (id > 0 && id < MAX_DOMAIN_ID)
1623                 __set_bit(id, amd_iommu_pd_alloc_bitmap);
1624         else
1625                 id = 0;
1626         spin_unlock(&pd_bitmap_lock);
1627
1628         return id;
1629 }
1630
1631 static void domain_id_free(int id)
1632 {
1633         spin_lock(&pd_bitmap_lock);
1634         if (id > 0 && id < MAX_DOMAIN_ID)
1635                 __clear_bit(id, amd_iommu_pd_alloc_bitmap);
1636         spin_unlock(&pd_bitmap_lock);
1637 }
1638
1639 #define DEFINE_FREE_PT_FN(LVL, FN)                              \
1640 static void free_pt_##LVL (unsigned long __pt)                  \
1641 {                                                               \
1642         unsigned long p;                                        \
1643         u64 *pt;                                                \
1644         int i;                                                  \
1645                                                                 \
1646         pt = (u64 *)__pt;                                       \
1647                                                                 \
1648         for (i = 0; i < 512; ++i) {                             \
1649                 /* PTE present? */                              \
1650                 if (!IOMMU_PTE_PRESENT(pt[i]))                  \
1651                         continue;                               \
1652                                                                 \
1653                 /* Large PTE? */                                \
1654                 if (PM_PTE_LEVEL(pt[i]) == 0 ||                 \
1655                     PM_PTE_LEVEL(pt[i]) == 7)                   \
1656                         continue;                               \
1657                                                                 \
1658                 p = (unsigned long)IOMMU_PTE_PAGE(pt[i]);       \
1659                 FN(p);                                          \
1660         }                                                       \
1661         free_page((unsigned long)pt);                           \
1662 }
1663
1664 DEFINE_FREE_PT_FN(l2, free_page)
1665 DEFINE_FREE_PT_FN(l3, free_pt_l2)
1666 DEFINE_FREE_PT_FN(l4, free_pt_l3)
1667 DEFINE_FREE_PT_FN(l5, free_pt_l4)
1668 DEFINE_FREE_PT_FN(l6, free_pt_l5)
1669
1670 static void free_pagetable(struct protection_domain *domain)
1671 {
1672         unsigned long root = (unsigned long)domain->pt_root;
1673
1674         switch (domain->mode) {
1675         case PAGE_MODE_NONE:
1676                 break;
1677         case PAGE_MODE_1_LEVEL:
1678                 free_page(root);
1679                 break;
1680         case PAGE_MODE_2_LEVEL:
1681                 free_pt_l2(root);
1682                 break;
1683         case PAGE_MODE_3_LEVEL:
1684                 free_pt_l3(root);
1685                 break;
1686         case PAGE_MODE_4_LEVEL:
1687                 free_pt_l4(root);
1688                 break;
1689         case PAGE_MODE_5_LEVEL:
1690                 free_pt_l5(root);
1691                 break;
1692         case PAGE_MODE_6_LEVEL:
1693                 free_pt_l6(root);
1694                 break;
1695         default:
1696                 BUG();
1697         }
1698 }
1699
1700 static void free_gcr3_tbl_level1(u64 *tbl)
1701 {
1702         u64 *ptr;
1703         int i;
1704
1705         for (i = 0; i < 512; ++i) {
1706                 if (!(tbl[i] & GCR3_VALID))
1707                         continue;
1708
1709                 ptr = iommu_phys_to_virt(tbl[i] & PAGE_MASK);
1710
1711                 free_page((unsigned long)ptr);
1712         }
1713 }
1714
1715 static void free_gcr3_tbl_level2(u64 *tbl)
1716 {
1717         u64 *ptr;
1718         int i;
1719
1720         for (i = 0; i < 512; ++i) {
1721                 if (!(tbl[i] & GCR3_VALID))
1722                         continue;
1723
1724                 ptr = iommu_phys_to_virt(tbl[i] & PAGE_MASK);
1725
1726                 free_gcr3_tbl_level1(ptr);
1727         }
1728 }
1729
1730 static void free_gcr3_table(struct protection_domain *domain)
1731 {
1732         if (domain->glx == 2)
1733                 free_gcr3_tbl_level2(domain->gcr3_tbl);
1734         else if (domain->glx == 1)
1735                 free_gcr3_tbl_level1(domain->gcr3_tbl);
1736         else
1737                 BUG_ON(domain->glx != 0);
1738
1739         free_page((unsigned long)domain->gcr3_tbl);
1740 }
1741
1742 static void dma_ops_domain_flush_tlb(struct dma_ops_domain *dom)
1743 {
1744         domain_flush_tlb(&dom->domain);
1745         domain_flush_complete(&dom->domain);
1746 }
1747
1748 static void iova_domain_flush_tlb(struct iova_domain *iovad)
1749 {
1750         struct dma_ops_domain *dom;
1751
1752         dom = container_of(iovad, struct dma_ops_domain, iovad);
1753
1754         dma_ops_domain_flush_tlb(dom);
1755 }
1756
1757 /*
1758  * Free a domain, only used if something went wrong in the
1759  * allocation path and we need to free an already allocated page table
1760  */
1761 static void dma_ops_domain_free(struct dma_ops_domain *dom)
1762 {
1763         if (!dom)
1764                 return;
1765
1766         del_domain_from_list(&dom->domain);
1767
1768         put_iova_domain(&dom->iovad);
1769
1770         free_pagetable(&dom->domain);
1771
1772         if (dom->domain.id)
1773                 domain_id_free(dom->domain.id);
1774
1775         kfree(dom);
1776 }
1777
1778 /*
1779  * Allocates a new protection domain usable for the dma_ops functions.
1780  * It also initializes the page table and the address allocator data
1781  * structures required for the dma_ops interface
1782  */
1783 static struct dma_ops_domain *dma_ops_domain_alloc(void)
1784 {
1785         struct dma_ops_domain *dma_dom;
1786
1787         dma_dom = kzalloc(sizeof(struct dma_ops_domain), GFP_KERNEL);
1788         if (!dma_dom)
1789                 return NULL;
1790
1791         if (protection_domain_init(&dma_dom->domain))
1792                 goto free_dma_dom;
1793
1794         dma_dom->domain.mode = PAGE_MODE_3_LEVEL;
1795         dma_dom->domain.pt_root = (void *)get_zeroed_page(GFP_KERNEL);
1796         dma_dom->domain.flags = PD_DMA_OPS_MASK;
1797         if (!dma_dom->domain.pt_root)
1798                 goto free_dma_dom;
1799
1800         init_iova_domain(&dma_dom->iovad, PAGE_SIZE, IOVA_START_PFN);
1801
1802         if (init_iova_flush_queue(&dma_dom->iovad, iova_domain_flush_tlb, NULL))
1803                 goto free_dma_dom;
1804
1805         /* Initialize reserved ranges */
1806         copy_reserved_iova(&reserved_iova_ranges, &dma_dom->iovad);
1807
1808         add_domain_to_list(&dma_dom->domain);
1809
1810         return dma_dom;
1811
1812 free_dma_dom:
1813         dma_ops_domain_free(dma_dom);
1814
1815         return NULL;
1816 }
1817
1818 /*
1819  * little helper function to check whether a given protection domain is a
1820  * dma_ops domain
1821  */
1822 static bool dma_ops_domain(struct protection_domain *domain)
1823 {
1824         return domain->flags & PD_DMA_OPS_MASK;
1825 }
1826
1827 static void set_dte_entry(u16 devid, struct protection_domain *domain,
1828                           bool ats, bool ppr)
1829 {
1830         u64 pte_root = 0;
1831         u64 flags = 0;
1832
1833         if (domain->mode != PAGE_MODE_NONE)
1834                 pte_root = iommu_virt_to_phys(domain->pt_root);
1835
1836         pte_root |= (domain->mode & DEV_ENTRY_MODE_MASK)
1837                     << DEV_ENTRY_MODE_SHIFT;
1838         pte_root |= DTE_FLAG_IR | DTE_FLAG_IW | DTE_FLAG_V | DTE_FLAG_TV;
1839
1840         flags = amd_iommu_dev_table[devid].data[1];
1841
1842         if (ats)
1843                 flags |= DTE_FLAG_IOTLB;
1844
1845         if (ppr) {
1846                 struct amd_iommu *iommu = amd_iommu_rlookup_table[devid];
1847
1848                 if (iommu_feature(iommu, FEATURE_EPHSUP))
1849                         pte_root |= 1ULL << DEV_ENTRY_PPR;
1850         }
1851
1852         if (domain->flags & PD_IOMMUV2_MASK) {
1853                 u64 gcr3 = iommu_virt_to_phys(domain->gcr3_tbl);
1854                 u64 glx  = domain->glx;
1855                 u64 tmp;
1856
1857                 pte_root |= DTE_FLAG_GV;
1858                 pte_root |= (glx & DTE_GLX_MASK) << DTE_GLX_SHIFT;
1859
1860                 /* First mask out possible old values for GCR3 table */
1861                 tmp = DTE_GCR3_VAL_B(~0ULL) << DTE_GCR3_SHIFT_B;
1862                 flags    &= ~tmp;
1863
1864                 tmp = DTE_GCR3_VAL_C(~0ULL) << DTE_GCR3_SHIFT_C;
1865                 flags    &= ~tmp;
1866
1867                 /* Encode GCR3 table into DTE */
1868                 tmp = DTE_GCR3_VAL_A(gcr3) << DTE_GCR3_SHIFT_A;
1869                 pte_root |= tmp;
1870
1871                 tmp = DTE_GCR3_VAL_B(gcr3) << DTE_GCR3_SHIFT_B;
1872                 flags    |= tmp;
1873
1874                 tmp = DTE_GCR3_VAL_C(gcr3) << DTE_GCR3_SHIFT_C;
1875                 flags    |= tmp;
1876         }
1877
1878         flags &= ~DEV_DOMID_MASK;
1879         flags |= domain->id;
1880
1881         amd_iommu_dev_table[devid].data[1]  = flags;
1882         amd_iommu_dev_table[devid].data[0]  = pte_root;
1883 }
1884
1885 static void clear_dte_entry(u16 devid)
1886 {
1887         /* remove entry from the device table seen by the hardware */
1888         amd_iommu_dev_table[devid].data[0]  = DTE_FLAG_V | DTE_FLAG_TV;
1889         amd_iommu_dev_table[devid].data[1] &= DTE_FLAG_MASK;
1890
1891         amd_iommu_apply_erratum_63(devid);
1892 }
1893
1894 static void do_attach(struct iommu_dev_data *dev_data,
1895                       struct protection_domain *domain)
1896 {
1897         struct amd_iommu *iommu;
1898         u16 alias;
1899         bool ats;
1900
1901         iommu = amd_iommu_rlookup_table[dev_data->devid];
1902         alias = dev_data->alias;
1903         ats   = dev_data->ats.enabled;
1904
1905         /* Update data structures */
1906         dev_data->domain = domain;
1907         list_add(&dev_data->list, &domain->dev_list);
1908
1909         /* Do reference counting */
1910         domain->dev_iommu[iommu->index] += 1;
1911         domain->dev_cnt                 += 1;
1912
1913         /* Update device table */
1914         set_dte_entry(dev_data->devid, domain, ats, dev_data->iommu_v2);
1915         if (alias != dev_data->devid)
1916                 set_dte_entry(alias, domain, ats, dev_data->iommu_v2);
1917
1918         device_flush_dte(dev_data);
1919 }
1920
1921 static void do_detach(struct iommu_dev_data *dev_data)
1922 {
1923         struct amd_iommu *iommu;
1924         u16 alias;
1925
1926         iommu = amd_iommu_rlookup_table[dev_data->devid];
1927         alias = dev_data->alias;
1928
1929         /* decrease reference counters */
1930         dev_data->domain->dev_iommu[iommu->index] -= 1;
1931         dev_data->domain->dev_cnt                 -= 1;
1932
1933         /* Update data structures */
1934         dev_data->domain = NULL;
1935         list_del(&dev_data->list);
1936         clear_dte_entry(dev_data->devid);
1937         if (alias != dev_data->devid)
1938                 clear_dte_entry(alias);
1939
1940         /* Flush the DTE entry */
1941         device_flush_dte(dev_data);
1942 }
1943
1944 /*
1945  * If a device is not yet associated with a domain, this function makes the
1946  * device visible in the domain
1947  */
1948 static int __attach_device(struct iommu_dev_data *dev_data,
1949                            struct protection_domain *domain)
1950 {
1951         int ret;
1952
1953         /* lock domain */
1954         spin_lock(&domain->lock);
1955
1956         ret = -EBUSY;
1957         if (dev_data->domain != NULL)
1958                 goto out_unlock;
1959
1960         /* Attach alias group root */
1961         do_attach(dev_data, domain);
1962
1963         ret = 0;
1964
1965 out_unlock:
1966
1967         /* ready */
1968         spin_unlock(&domain->lock);
1969
1970         return ret;
1971 }
1972
1973
1974 static void pdev_iommuv2_disable(struct pci_dev *pdev)
1975 {
1976         pci_disable_ats(pdev);
1977         pci_disable_pri(pdev);
1978         pci_disable_pasid(pdev);
1979 }
1980
1981 /* FIXME: Change generic reset-function to do the same */
1982 static int pri_reset_while_enabled(struct pci_dev *pdev)
1983 {
1984         u16 control;
1985         int pos;
1986
1987         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
1988         if (!pos)
1989                 return -EINVAL;
1990
1991         pci_read_config_word(pdev, pos + PCI_PRI_CTRL, &control);
1992         control |= PCI_PRI_CTRL_RESET;
1993         pci_write_config_word(pdev, pos + PCI_PRI_CTRL, control);
1994
1995         return 0;
1996 }
1997
1998 static int pdev_iommuv2_enable(struct pci_dev *pdev)
1999 {
2000         bool reset_enable;
2001         int reqs, ret;
2002
2003         /* FIXME: Hardcode number of outstanding requests for now */
2004         reqs = 32;
2005         if (pdev_pri_erratum(pdev, AMD_PRI_DEV_ERRATUM_LIMIT_REQ_ONE))
2006                 reqs = 1;
2007         reset_enable = pdev_pri_erratum(pdev, AMD_PRI_DEV_ERRATUM_ENABLE_RESET);
2008
2009         /* Only allow access to user-accessible pages */
2010         ret = pci_enable_pasid(pdev, 0);
2011         if (ret)
2012                 goto out_err;
2013
2014         /* First reset the PRI state of the device */
2015         ret = pci_reset_pri(pdev);
2016         if (ret)
2017                 goto out_err;
2018
2019         /* Enable PRI */
2020         ret = pci_enable_pri(pdev, reqs);
2021         if (ret)
2022                 goto out_err;
2023
2024         if (reset_enable) {
2025                 ret = pri_reset_while_enabled(pdev);
2026                 if (ret)
2027                         goto out_err;
2028         }
2029
2030         ret = pci_enable_ats(pdev, PAGE_SHIFT);
2031         if (ret)
2032                 goto out_err;
2033
2034         return 0;
2035
2036 out_err:
2037         pci_disable_pri(pdev);
2038         pci_disable_pasid(pdev);
2039
2040         return ret;
2041 }
2042
2043 /* FIXME: Move this to PCI code */
2044 #define PCI_PRI_TLP_OFF         (1 << 15)
2045
2046 static bool pci_pri_tlp_required(struct pci_dev *pdev)
2047 {
2048         u16 status;
2049         int pos;
2050
2051         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
2052         if (!pos)
2053                 return false;
2054
2055         pci_read_config_word(pdev, pos + PCI_PRI_STATUS, &status);
2056
2057         return (status & PCI_PRI_TLP_OFF) ? true : false;
2058 }
2059
2060 /*
2061  * If a device is not yet associated with a domain, this function makes the
2062  * device visible in the domain
2063  */
2064 static int attach_device(struct device *dev,
2065                          struct protection_domain *domain)
2066 {
2067         struct pci_dev *pdev;
2068         struct iommu_dev_data *dev_data;
2069         unsigned long flags;
2070         int ret;
2071
2072         dev_data = get_dev_data(dev);
2073
2074         if (!dev_is_pci(dev))
2075                 goto skip_ats_check;
2076
2077         pdev = to_pci_dev(dev);
2078         if (domain->flags & PD_IOMMUV2_MASK) {
2079                 if (!dev_data->passthrough)
2080                         return -EINVAL;
2081
2082                 if (dev_data->iommu_v2) {
2083                         if (pdev_iommuv2_enable(pdev) != 0)
2084                                 return -EINVAL;
2085
2086                         dev_data->ats.enabled = true;
2087                         dev_data->ats.qdep    = pci_ats_queue_depth(pdev);
2088                         dev_data->pri_tlp     = pci_pri_tlp_required(pdev);
2089                 }
2090         } else if (amd_iommu_iotlb_sup &&
2091                    pci_enable_ats(pdev, PAGE_SHIFT) == 0) {
2092                 dev_data->ats.enabled = true;
2093                 dev_data->ats.qdep    = pci_ats_queue_depth(pdev);
2094         }
2095
2096 skip_ats_check:
2097         spin_lock_irqsave(&amd_iommu_devtable_lock, flags);
2098         ret = __attach_device(dev_data, domain);
2099         spin_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2100
2101         /*
2102          * We might boot into a crash-kernel here. The crashed kernel
2103          * left the caches in the IOMMU dirty. So we have to flush
2104          * here to evict all dirty stuff.
2105          */
2106         domain_flush_tlb_pde(domain);
2107
2108         return ret;
2109 }
2110
2111 /*
2112  * Removes a device from a protection domain (unlocked)
2113  */
2114 static void __detach_device(struct iommu_dev_data *dev_data)
2115 {
2116         struct protection_domain *domain;
2117
2118         domain = dev_data->domain;
2119
2120         spin_lock(&domain->lock);
2121
2122         do_detach(dev_data);
2123
2124         spin_unlock(&domain->lock);
2125 }
2126
2127 /*
2128  * Removes a device from a protection domain (with devtable_lock held)
2129  */
2130 static void detach_device(struct device *dev)
2131 {
2132         struct protection_domain *domain;
2133         struct iommu_dev_data *dev_data;
2134         unsigned long flags;
2135
2136         dev_data = get_dev_data(dev);
2137         domain   = dev_data->domain;
2138
2139         /*
2140          * First check if the device is still attached. It might already
2141          * be detached from its domain because the generic
2142          * iommu_detach_group code detached it and we try again here in
2143          * our alias handling.
2144          */
2145         if (WARN_ON(!dev_data->domain))
2146                 return;
2147
2148         /* lock device table */
2149         spin_lock_irqsave(&amd_iommu_devtable_lock, flags);
2150         __detach_device(dev_data);
2151         spin_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2152
2153         if (!dev_is_pci(dev))
2154                 return;
2155
2156         if (domain->flags & PD_IOMMUV2_MASK && dev_data->iommu_v2)
2157                 pdev_iommuv2_disable(to_pci_dev(dev));
2158         else if (dev_data->ats.enabled)
2159                 pci_disable_ats(to_pci_dev(dev));
2160
2161         dev_data->ats.enabled = false;
2162 }
2163
2164 static int amd_iommu_add_device(struct device *dev)
2165 {
2166         struct iommu_dev_data *dev_data;
2167         struct iommu_domain *domain;
2168         struct amd_iommu *iommu;
2169         int ret, devid;
2170
2171         if (!check_device(dev) || get_dev_data(dev))
2172                 return 0;
2173
2174         devid = get_device_id(dev);
2175         if (devid < 0)
2176                 return devid;
2177
2178         iommu = amd_iommu_rlookup_table[devid];
2179
2180         ret = iommu_init_device(dev);
2181         if (ret) {
2182                 if (ret != -ENOTSUPP)
2183                         pr_err("Failed to initialize device %s - trying to proceed anyway\n",
2184                                 dev_name(dev));
2185
2186                 iommu_ignore_device(dev);
2187                 dev->dma_ops = NULL;
2188                 goto out;
2189         }
2190         init_iommu_group(dev);
2191
2192         dev_data = get_dev_data(dev);
2193
2194         BUG_ON(!dev_data);
2195
2196         if (iommu_pass_through || dev_data->iommu_v2)
2197                 iommu_request_dm_for_dev(dev);
2198
2199         /* Domains are initialized for this device - have a look what we ended up with */
2200         domain = iommu_get_domain_for_dev(dev);
2201         if (domain->type == IOMMU_DOMAIN_IDENTITY)
2202                 dev_data->passthrough = true;
2203         else
2204                 dev->dma_ops = &amd_iommu_dma_ops;
2205
2206 out:
2207         iommu_completion_wait(iommu);
2208
2209         return 0;
2210 }
2211
2212 static void amd_iommu_remove_device(struct device *dev)
2213 {
2214         struct amd_iommu *iommu;
2215         int devid;
2216
2217         if (!check_device(dev))
2218                 return;
2219
2220         devid = get_device_id(dev);
2221         if (devid < 0)
2222                 return;
2223
2224         iommu = amd_iommu_rlookup_table[devid];
2225
2226         iommu_uninit_device(dev);
2227         iommu_completion_wait(iommu);
2228 }
2229
2230 static struct iommu_group *amd_iommu_device_group(struct device *dev)
2231 {
2232         if (dev_is_pci(dev))
2233                 return pci_device_group(dev);
2234
2235         return acpihid_device_group(dev);
2236 }
2237
2238 /*****************************************************************************
2239  *
2240  * The next functions belong to the dma_ops mapping/unmapping code.
2241  *
2242  *****************************************************************************/
2243
2244 /*
2245  * In the dma_ops path we only have the struct device. This function
2246  * finds the corresponding IOMMU, the protection domain and the
2247  * requestor id for a given device.
2248  * If the device is not yet associated with a domain this is also done
2249  * in this function.
2250  */
2251 static struct protection_domain *get_domain(struct device *dev)
2252 {
2253         struct protection_domain *domain;
2254         struct iommu_domain *io_domain;
2255
2256         if (!check_device(dev))
2257                 return ERR_PTR(-EINVAL);
2258
2259         domain = get_dev_data(dev)->domain;
2260         if (domain == NULL && get_dev_data(dev)->defer_attach) {
2261                 get_dev_data(dev)->defer_attach = false;
2262                 io_domain = iommu_get_domain_for_dev(dev);
2263                 domain = to_pdomain(io_domain);
2264                 attach_device(dev, domain);
2265         }
2266         if (domain == NULL)
2267                 return ERR_PTR(-EBUSY);
2268
2269         if (!dma_ops_domain(domain))
2270                 return ERR_PTR(-EBUSY);
2271
2272         return domain;
2273 }
2274
2275 static void update_device_table(struct protection_domain *domain)
2276 {
2277         struct iommu_dev_data *dev_data;
2278
2279         list_for_each_entry(dev_data, &domain->dev_list, list) {
2280                 set_dte_entry(dev_data->devid, domain, dev_data->ats.enabled,
2281                               dev_data->iommu_v2);
2282
2283                 if (dev_data->devid == dev_data->alias)
2284                         continue;
2285
2286                 /* There is an alias, update device table entry for it */
2287                 set_dte_entry(dev_data->alias, domain, dev_data->ats.enabled,
2288                               dev_data->iommu_v2);
2289         }
2290 }
2291
2292 static void update_domain(struct protection_domain *domain)
2293 {
2294         if (!domain->updated)
2295                 return;
2296
2297         update_device_table(domain);
2298
2299         domain_flush_devices(domain);
2300         domain_flush_tlb_pde(domain);
2301
2302         domain->updated = false;
2303 }
2304
2305 static int dir2prot(enum dma_data_direction direction)
2306 {
2307         if (direction == DMA_TO_DEVICE)
2308                 return IOMMU_PROT_IR;
2309         else if (direction == DMA_FROM_DEVICE)
2310                 return IOMMU_PROT_IW;
2311         else if (direction == DMA_BIDIRECTIONAL)
2312                 return IOMMU_PROT_IW | IOMMU_PROT_IR;
2313         else
2314                 return 0;
2315 }
2316
2317 /*
2318  * This function contains common code for mapping of a physically
2319  * contiguous memory region into DMA address space. It is used by all
2320  * mapping functions provided with this IOMMU driver.
2321  * Must be called with the domain lock held.
2322  */
2323 static dma_addr_t __map_single(struct device *dev,
2324                                struct dma_ops_domain *dma_dom,
2325                                phys_addr_t paddr,
2326                                size_t size,
2327                                enum dma_data_direction direction,
2328                                u64 dma_mask)
2329 {
2330         dma_addr_t offset = paddr & ~PAGE_MASK;
2331         dma_addr_t address, start, ret;
2332         unsigned int pages;
2333         int prot = 0;
2334         int i;
2335
2336         pages = iommu_num_pages(paddr, size, PAGE_SIZE);
2337         paddr &= PAGE_MASK;
2338
2339         address = dma_ops_alloc_iova(dev, dma_dom, pages, dma_mask);
2340         if (!address)
2341                 goto out;
2342
2343         prot = dir2prot(direction);
2344
2345         start = address;
2346         for (i = 0; i < pages; ++i) {
2347                 ret = iommu_map_page(&dma_dom->domain, start, paddr,
2348                                      PAGE_SIZE, prot, GFP_ATOMIC);
2349                 if (ret)
2350                         goto out_unmap;
2351
2352                 paddr += PAGE_SIZE;
2353                 start += PAGE_SIZE;
2354         }
2355         address += offset;
2356
2357         if (unlikely(amd_iommu_np_cache)) {
2358                 domain_flush_pages(&dma_dom->domain, address, size);
2359                 domain_flush_complete(&dma_dom->domain);
2360         }
2361
2362 out:
2363         return address;
2364
2365 out_unmap:
2366
2367         for (--i; i >= 0; --i) {
2368                 start -= PAGE_SIZE;
2369                 iommu_unmap_page(&dma_dom->domain, start, PAGE_SIZE);
2370         }
2371
2372         domain_flush_tlb(&dma_dom->domain);
2373         domain_flush_complete(&dma_dom->domain);
2374
2375         dma_ops_free_iova(dma_dom, address, pages);
2376
2377         return DMA_MAPPING_ERROR;
2378 }
2379
2380 /*
2381  * Does the reverse of the __map_single function. Must be called with
2382  * the domain lock held too
2383  */
2384 static void __unmap_single(struct dma_ops_domain *dma_dom,
2385                            dma_addr_t dma_addr,
2386                            size_t size,
2387                            int dir)
2388 {
2389         dma_addr_t i, start;
2390         unsigned int pages;
2391
2392         pages = iommu_num_pages(dma_addr, size, PAGE_SIZE);
2393         dma_addr &= PAGE_MASK;
2394         start = dma_addr;
2395
2396         for (i = 0; i < pages; ++i) {
2397                 iommu_unmap_page(&dma_dom->domain, start, PAGE_SIZE);
2398                 start += PAGE_SIZE;
2399         }
2400
2401         if (amd_iommu_unmap_flush) {
2402                 domain_flush_tlb(&dma_dom->domain);
2403                 domain_flush_complete(&dma_dom->domain);
2404                 dma_ops_free_iova(dma_dom, dma_addr, pages);
2405         } else {
2406                 pages = __roundup_pow_of_two(pages);
2407                 queue_iova(&dma_dom->iovad, dma_addr >> PAGE_SHIFT, pages, 0);
2408         }
2409 }
2410
2411 /*
2412  * The exported map_single function for dma_ops.
2413  */
2414 static dma_addr_t map_page(struct device *dev, struct page *page,
2415                            unsigned long offset, size_t size,
2416                            enum dma_data_direction dir,
2417                            unsigned long attrs)
2418 {
2419         phys_addr_t paddr = page_to_phys(page) + offset;
2420         struct protection_domain *domain;
2421         struct dma_ops_domain *dma_dom;
2422         u64 dma_mask;
2423
2424         domain = get_domain(dev);
2425         if (PTR_ERR(domain) == -EINVAL)
2426                 return (dma_addr_t)paddr;
2427         else if (IS_ERR(domain))
2428                 return DMA_MAPPING_ERROR;
2429
2430         dma_mask = *dev->dma_mask;
2431         dma_dom = to_dma_ops_domain(domain);
2432
2433         return __map_single(dev, dma_dom, paddr, size, dir, dma_mask);
2434 }
2435
2436 /*
2437  * The exported unmap_single function for dma_ops.
2438  */
2439 static void unmap_page(struct device *dev, dma_addr_t dma_addr, size_t size,
2440                        enum dma_data_direction dir, unsigned long attrs)
2441 {
2442         struct protection_domain *domain;
2443         struct dma_ops_domain *dma_dom;
2444
2445         domain = get_domain(dev);
2446         if (IS_ERR(domain))
2447                 return;
2448
2449         dma_dom = to_dma_ops_domain(domain);
2450
2451         __unmap_single(dma_dom, dma_addr, size, dir);
2452 }
2453
2454 static int sg_num_pages(struct device *dev,
2455                         struct scatterlist *sglist,
2456                         int nelems)
2457 {
2458         unsigned long mask, boundary_size;
2459         struct scatterlist *s;
2460         int i, npages = 0;
2461
2462         mask          = dma_get_seg_boundary(dev);
2463         boundary_size = mask + 1 ? ALIGN(mask + 1, PAGE_SIZE) >> PAGE_SHIFT :
2464                                    1UL << (BITS_PER_LONG - PAGE_SHIFT);
2465
2466         for_each_sg(sglist, s, nelems, i) {
2467                 int p, n;
2468
2469                 s->dma_address = npages << PAGE_SHIFT;
2470                 p = npages % boundary_size;
2471                 n = iommu_num_pages(sg_phys(s), s->length, PAGE_SIZE);
2472                 if (p + n > boundary_size)
2473                         npages += boundary_size - p;
2474                 npages += n;
2475         }
2476
2477         return npages;
2478 }
2479
2480 /*
2481  * The exported map_sg function for dma_ops (handles scatter-gather
2482  * lists).
2483  */
2484 static int map_sg(struct device *dev, struct scatterlist *sglist,
2485                   int nelems, enum dma_data_direction direction,
2486                   unsigned long attrs)
2487 {
2488         int mapped_pages = 0, npages = 0, prot = 0, i;
2489         struct protection_domain *domain;
2490         struct dma_ops_domain *dma_dom;
2491         struct scatterlist *s;
2492         unsigned long address;
2493         u64 dma_mask;
2494
2495         domain = get_domain(dev);
2496         if (IS_ERR(domain))
2497                 return 0;
2498
2499         dma_dom  = to_dma_ops_domain(domain);
2500         dma_mask = *dev->dma_mask;
2501
2502         npages = sg_num_pages(dev, sglist, nelems);
2503
2504         address = dma_ops_alloc_iova(dev, dma_dom, npages, dma_mask);
2505         if (address == DMA_MAPPING_ERROR)
2506                 goto out_err;
2507
2508         prot = dir2prot(direction);
2509
2510         /* Map all sg entries */
2511         for_each_sg(sglist, s, nelems, i) {
2512                 int j, pages = iommu_num_pages(sg_phys(s), s->length, PAGE_SIZE);
2513
2514                 for (j = 0; j < pages; ++j) {
2515                         unsigned long bus_addr, phys_addr;
2516                         int ret;
2517
2518                         bus_addr  = address + s->dma_address + (j << PAGE_SHIFT);
2519                         phys_addr = (sg_phys(s) & PAGE_MASK) + (j << PAGE_SHIFT);
2520                         ret = iommu_map_page(domain, bus_addr, phys_addr, PAGE_SIZE, prot, GFP_ATOMIC);
2521                         if (ret)
2522                                 goto out_unmap;
2523
2524                         mapped_pages += 1;
2525                 }
2526         }
2527
2528         /* Everything is mapped - write the right values into s->dma_address */
2529         for_each_sg(sglist, s, nelems, i) {
2530                 s->dma_address += address + s->offset;
2531                 s->dma_length   = s->length;
2532         }
2533
2534         return nelems;
2535
2536 out_unmap:
2537         pr_err("%s: IOMMU mapping error in map_sg (io-pages: %d)\n",
2538                dev_name(dev), npages);
2539
2540         for_each_sg(sglist, s, nelems, i) {
2541                 int j, pages = iommu_num_pages(sg_phys(s), s->length, PAGE_SIZE);
2542
2543                 for (j = 0; j < pages; ++j) {
2544                         unsigned long bus_addr;
2545
2546                         bus_addr  = address + s->dma_address + (j << PAGE_SHIFT);
2547                         iommu_unmap_page(domain, bus_addr, PAGE_SIZE);
2548
2549                         if (--mapped_pages)
2550                                 goto out_free_iova;
2551                 }
2552         }
2553
2554 out_free_iova:
2555         free_iova_fast(&dma_dom->iovad, address, npages);
2556
2557 out_err:
2558         return 0;
2559 }
2560
2561 /*
2562  * The exported map_sg function for dma_ops (handles scatter-gather
2563  * lists).
2564  */
2565 static void unmap_sg(struct device *dev, struct scatterlist *sglist,
2566                      int nelems, enum dma_data_direction dir,
2567                      unsigned long attrs)
2568 {
2569         struct protection_domain *domain;
2570         struct dma_ops_domain *dma_dom;
2571         unsigned long startaddr;
2572         int npages = 2;
2573
2574         domain = get_domain(dev);
2575         if (IS_ERR(domain))
2576                 return;
2577
2578         startaddr = sg_dma_address(sglist) & PAGE_MASK;
2579         dma_dom   = to_dma_ops_domain(domain);
2580         npages    = sg_num_pages(dev, sglist, nelems);
2581
2582         __unmap_single(dma_dom, startaddr, npages << PAGE_SHIFT, dir);
2583 }
2584
2585 /*
2586  * The exported alloc_coherent function for dma_ops.
2587  */
2588 static void *alloc_coherent(struct device *dev, size_t size,
2589                             dma_addr_t *dma_addr, gfp_t flag,
2590                             unsigned long attrs)
2591 {
2592         u64 dma_mask = dev->coherent_dma_mask;
2593         struct protection_domain *domain;
2594         struct dma_ops_domain *dma_dom;
2595         struct page *page;
2596
2597         domain = get_domain(dev);
2598         if (PTR_ERR(domain) == -EINVAL) {
2599                 page = alloc_pages(flag, get_order(size));
2600                 *dma_addr = page_to_phys(page);
2601                 return page_address(page);
2602         } else if (IS_ERR(domain))
2603                 return NULL;
2604
2605         dma_dom   = to_dma_ops_domain(domain);
2606         size      = PAGE_ALIGN(size);
2607         dma_mask  = dev->coherent_dma_mask;
2608         flag     &= ~(__GFP_DMA | __GFP_HIGHMEM | __GFP_DMA32);
2609         flag     |= __GFP_ZERO;
2610
2611         page = alloc_pages(flag | __GFP_NOWARN,  get_order(size));
2612         if (!page) {
2613                 if (!gfpflags_allow_blocking(flag))
2614                         return NULL;
2615
2616                 page = dma_alloc_from_contiguous(dev, size >> PAGE_SHIFT,
2617                                         get_order(size), flag & __GFP_NOWARN);
2618                 if (!page)
2619                         return NULL;
2620         }
2621
2622         if (!dma_mask)
2623                 dma_mask = *dev->dma_mask;
2624
2625         *dma_addr = __map_single(dev, dma_dom, page_to_phys(page),
2626                                  size, DMA_BIDIRECTIONAL, dma_mask);
2627
2628         if (*dma_addr == DMA_MAPPING_ERROR)
2629                 goto out_free;
2630
2631         return page_address(page);
2632
2633 out_free:
2634
2635         if (!dma_release_from_contiguous(dev, page, size >> PAGE_SHIFT))
2636                 __free_pages(page, get_order(size));
2637
2638         return NULL;
2639 }
2640
2641 /*
2642  * The exported free_coherent function for dma_ops.
2643  */
2644 static void free_coherent(struct device *dev, size_t size,
2645                           void *virt_addr, dma_addr_t dma_addr,
2646                           unsigned long attrs)
2647 {
2648         struct protection_domain *domain;
2649         struct dma_ops_domain *dma_dom;
2650         struct page *page;
2651
2652         page = virt_to_page(virt_addr);
2653         size = PAGE_ALIGN(size);
2654
2655         domain = get_domain(dev);
2656         if (IS_ERR(domain))
2657                 goto free_mem;
2658
2659         dma_dom = to_dma_ops_domain(domain);
2660
2661         __unmap_single(dma_dom, dma_addr, size, DMA_BIDIRECTIONAL);
2662
2663 free_mem:
2664         if (!dma_release_from_contiguous(dev, page, size >> PAGE_SHIFT))
2665                 __free_pages(page, get_order(size));
2666 }
2667
2668 /*
2669  * This function is called by the DMA layer to find out if we can handle a
2670  * particular device. It is part of the dma_ops.
2671  */
2672 static int amd_iommu_dma_supported(struct device *dev, u64 mask)
2673 {
2674         if (!dma_direct_supported(dev, mask))
2675                 return 0;
2676         return check_device(dev);
2677 }
2678
2679 static const struct dma_map_ops amd_iommu_dma_ops = {
2680         .alloc          = alloc_coherent,
2681         .free           = free_coherent,
2682         .map_page       = map_page,
2683         .unmap_page     = unmap_page,
2684         .map_sg         = map_sg,
2685         .unmap_sg       = unmap_sg,
2686         .dma_supported  = amd_iommu_dma_supported,
2687 };
2688
2689 static int init_reserved_iova_ranges(void)
2690 {
2691         struct pci_dev *pdev = NULL;
2692         struct iova *val;
2693
2694         init_iova_domain(&reserved_iova_ranges, PAGE_SIZE, IOVA_START_PFN);
2695
2696         lockdep_set_class(&reserved_iova_ranges.iova_rbtree_lock,
2697                           &reserved_rbtree_key);
2698
2699         /* MSI memory range */
2700         val = reserve_iova(&reserved_iova_ranges,
2701                            IOVA_PFN(MSI_RANGE_START), IOVA_PFN(MSI_RANGE_END));
2702         if (!val) {
2703                 pr_err("Reserving MSI range failed\n");
2704                 return -ENOMEM;
2705         }
2706
2707         /* HT memory range */
2708         val = reserve_iova(&reserved_iova_ranges,
2709                            IOVA_PFN(HT_RANGE_START), IOVA_PFN(HT_RANGE_END));
2710         if (!val) {
2711                 pr_err("Reserving HT range failed\n");
2712                 return -ENOMEM;
2713         }
2714
2715         /*
2716          * Memory used for PCI resources
2717          * FIXME: Check whether we can reserve the PCI-hole completly
2718          */
2719         for_each_pci_dev(pdev) {
2720                 int i;
2721
2722                 for (i = 0; i < PCI_NUM_RESOURCES; ++i) {
2723                         struct resource *r = &pdev->resource[i];
2724
2725                         if (!(r->flags & IORESOURCE_MEM))
2726                                 continue;
2727
2728                         val = reserve_iova(&reserved_iova_ranges,
2729                                            IOVA_PFN(r->start),
2730                                            IOVA_PFN(r->end));
2731                         if (!val) {
2732                                 pr_err("Reserve pci-resource range failed\n");
2733                                 return -ENOMEM;
2734                         }
2735                 }
2736         }
2737
2738         return 0;
2739 }
2740
2741 int __init amd_iommu_init_api(void)
2742 {
2743         int ret, err = 0;
2744
2745         ret = iova_cache_get();
2746         if (ret)
2747                 return ret;
2748
2749         ret = init_reserved_iova_ranges();
2750         if (ret)
2751                 return ret;
2752
2753         err = bus_set_iommu(&pci_bus_type, &amd_iommu_ops);
2754         if (err)
2755                 return err;
2756 #ifdef CONFIG_ARM_AMBA
2757         err = bus_set_iommu(&amba_bustype, &amd_iommu_ops);
2758         if (err)
2759                 return err;
2760 #endif
2761         err = bus_set_iommu(&platform_bus_type, &amd_iommu_ops);
2762         if (err)
2763                 return err;
2764
2765         return 0;
2766 }
2767
2768 int __init amd_iommu_init_dma_ops(void)
2769 {
2770         swiotlb        = (iommu_pass_through || sme_me_mask) ? 1 : 0;
2771         iommu_detected = 1;
2772
2773         if (amd_iommu_unmap_flush)
2774                 pr_info("AMD-Vi: IO/TLB flush on unmap enabled\n");
2775         else
2776                 pr_info("AMD-Vi: Lazy IO/TLB flushing enabled\n");
2777
2778         return 0;
2779
2780 }
2781
2782 /*****************************************************************************
2783  *
2784  * The following functions belong to the exported interface of AMD IOMMU
2785  *
2786  * This interface allows access to lower level functions of the IOMMU
2787  * like protection domain handling and assignement of devices to domains
2788  * which is not possible with the dma_ops interface.
2789  *
2790  *****************************************************************************/
2791
2792 static void cleanup_domain(struct protection_domain *domain)
2793 {
2794         struct iommu_dev_data *entry;
2795         unsigned long flags;
2796
2797         spin_lock_irqsave(&amd_iommu_devtable_lock, flags);
2798
2799         while (!list_empty(&domain->dev_list)) {
2800                 entry = list_first_entry(&domain->dev_list,
2801                                          struct iommu_dev_data, list);
2802                 BUG_ON(!entry->domain);
2803                 __detach_device(entry);
2804         }
2805
2806         spin_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2807 }
2808
2809 static void protection_domain_free(struct protection_domain *domain)
2810 {
2811         if (!domain)
2812                 return;
2813
2814         del_domain_from_list(domain);
2815
2816         if (domain->id)
2817                 domain_id_free(domain->id);
2818
2819         kfree(domain);
2820 }
2821
2822 static int protection_domain_init(struct protection_domain *domain)
2823 {
2824         spin_lock_init(&domain->lock);
2825         mutex_init(&domain->api_lock);
2826         domain->id = domain_id_alloc();
2827         if (!domain->id)
2828                 return -ENOMEM;
2829         INIT_LIST_HEAD(&domain->dev_list);
2830
2831         return 0;
2832 }
2833
2834 static struct protection_domain *protection_domain_alloc(void)
2835 {
2836         struct protection_domain *domain;
2837
2838         domain = kzalloc(sizeof(*domain), GFP_KERNEL);
2839         if (!domain)
2840                 return NULL;
2841
2842         if (protection_domain_init(domain))
2843                 goto out_err;
2844
2845         add_domain_to_list(domain);
2846
2847         return domain;
2848
2849 out_err:
2850         kfree(domain);
2851
2852         return NULL;
2853 }
2854
2855 static struct iommu_domain *amd_iommu_domain_alloc(unsigned type)
2856 {
2857         struct protection_domain *pdomain;
2858         struct dma_ops_domain *dma_domain;
2859
2860         switch (type) {
2861         case IOMMU_DOMAIN_UNMANAGED:
2862                 pdomain = protection_domain_alloc();
2863                 if (!pdomain)
2864                         return NULL;
2865
2866                 pdomain->mode    = PAGE_MODE_3_LEVEL;
2867                 pdomain->pt_root = (void *)get_zeroed_page(GFP_KERNEL);
2868                 if (!pdomain->pt_root) {
2869                         protection_domain_free(pdomain);
2870                         return NULL;
2871                 }
2872
2873                 pdomain->domain.geometry.aperture_start = 0;
2874                 pdomain->domain.geometry.aperture_end   = ~0ULL;
2875                 pdomain->domain.geometry.force_aperture = true;
2876
2877                 break;
2878         case IOMMU_DOMAIN_DMA:
2879                 dma_domain = dma_ops_domain_alloc();
2880                 if (!dma_domain) {
2881                         pr_err("AMD-Vi: Failed to allocate\n");
2882                         return NULL;
2883                 }
2884                 pdomain = &dma_domain->domain;
2885                 break;
2886         case IOMMU_DOMAIN_IDENTITY:
2887                 pdomain = protection_domain_alloc();
2888                 if (!pdomain)
2889                         return NULL;
2890
2891                 pdomain->mode = PAGE_MODE_NONE;
2892                 break;
2893         default:
2894                 return NULL;
2895         }
2896
2897         return &pdomain->domain;
2898 }
2899
2900 static void amd_iommu_domain_free(struct iommu_domain *dom)
2901 {
2902         struct protection_domain *domain;
2903         struct dma_ops_domain *dma_dom;
2904
2905         domain = to_pdomain(dom);
2906
2907         if (domain->dev_cnt > 0)
2908                 cleanup_domain(domain);
2909
2910         BUG_ON(domain->dev_cnt != 0);
2911
2912         if (!dom)
2913                 return;
2914
2915         switch (dom->type) {
2916         case IOMMU_DOMAIN_DMA:
2917                 /* Now release the domain */
2918                 dma_dom = to_dma_ops_domain(domain);
2919                 dma_ops_domain_free(dma_dom);
2920                 break;
2921         default:
2922                 if (domain->mode != PAGE_MODE_NONE)
2923                         free_pagetable(domain);
2924
2925                 if (domain->flags & PD_IOMMUV2_MASK)
2926                         free_gcr3_table(domain);
2927
2928                 protection_domain_free(domain);
2929                 break;
2930         }
2931 }
2932
2933 static void amd_iommu_detach_device(struct iommu_domain *dom,
2934                                     struct device *dev)
2935 {
2936         struct iommu_dev_data *dev_data = dev->archdata.iommu;
2937         struct amd_iommu *iommu;
2938         int devid;
2939
2940         if (!check_device(dev))
2941                 return;
2942
2943         devid = get_device_id(dev);
2944         if (devid < 0)
2945                 return;
2946
2947         if (dev_data->domain != NULL)
2948                 detach_device(dev);
2949
2950         iommu = amd_iommu_rlookup_table[devid];
2951         if (!iommu)
2952                 return;
2953
2954 #ifdef CONFIG_IRQ_REMAP
2955         if (AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir) &&
2956             (dom->type == IOMMU_DOMAIN_UNMANAGED))
2957                 dev_data->use_vapic = 0;
2958 #endif
2959
2960         iommu_completion_wait(iommu);
2961 }
2962
2963 static int amd_iommu_attach_device(struct iommu_domain *dom,
2964                                    struct device *dev)
2965 {
2966         struct protection_domain *domain = to_pdomain(dom);
2967         struct iommu_dev_data *dev_data;
2968         struct amd_iommu *iommu;
2969         int ret;
2970
2971         if (!check_device(dev))
2972                 return -EINVAL;
2973
2974         dev_data = dev->archdata.iommu;
2975
2976         iommu = amd_iommu_rlookup_table[dev_data->devid];
2977         if (!iommu)
2978                 return -EINVAL;
2979
2980         if (dev_data->domain)
2981                 detach_device(dev);
2982
2983         ret = attach_device(dev, domain);
2984
2985 #ifdef CONFIG_IRQ_REMAP
2986         if (AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir)) {
2987                 if (dom->type == IOMMU_DOMAIN_UNMANAGED)
2988                         dev_data->use_vapic = 1;
2989                 else
2990                         dev_data->use_vapic = 0;
2991         }
2992 #endif
2993
2994         iommu_completion_wait(iommu);
2995
2996         return ret;
2997 }
2998
2999 static int amd_iommu_map(struct iommu_domain *dom, unsigned long iova,
3000                          phys_addr_t paddr, size_t page_size, int iommu_prot)
3001 {
3002         struct protection_domain *domain = to_pdomain(dom);
3003         int prot = 0;
3004         int ret;
3005
3006         if (domain->mode == PAGE_MODE_NONE)
3007                 return -EINVAL;
3008
3009         if (iommu_prot & IOMMU_READ)
3010                 prot |= IOMMU_PROT_IR;
3011         if (iommu_prot & IOMMU_WRITE)
3012                 prot |= IOMMU_PROT_IW;
3013
3014         mutex_lock(&domain->api_lock);
3015         ret = iommu_map_page(domain, iova, paddr, page_size, prot, GFP_KERNEL);
3016         mutex_unlock(&domain->api_lock);
3017
3018         return ret;
3019 }
3020
3021 static size_t amd_iommu_unmap(struct iommu_domain *dom, unsigned long iova,
3022                            size_t page_size)
3023 {
3024         struct protection_domain *domain = to_pdomain(dom);
3025         size_t unmap_size;
3026
3027         if (domain->mode == PAGE_MODE_NONE)
3028                 return 0;
3029
3030         mutex_lock(&domain->api_lock);
3031         unmap_size = iommu_unmap_page(domain, iova, page_size);
3032         mutex_unlock(&domain->api_lock);
3033
3034         return unmap_size;
3035 }
3036
3037 static phys_addr_t amd_iommu_iova_to_phys(struct iommu_domain *dom,
3038                                           dma_addr_t iova)
3039 {
3040         struct protection_domain *domain = to_pdomain(dom);
3041         unsigned long offset_mask, pte_pgsize;
3042         u64 *pte, __pte;
3043
3044         if (domain->mode == PAGE_MODE_NONE)
3045                 return iova;
3046
3047         pte = fetch_pte(domain, iova, &pte_pgsize);
3048
3049         if (!pte || !IOMMU_PTE_PRESENT(*pte))
3050                 return 0;
3051
3052         offset_mask = pte_pgsize - 1;
3053         __pte       = __sme_clr(*pte & PM_ADDR_MASK);
3054
3055         return (__pte & ~offset_mask) | (iova & offset_mask);
3056 }
3057
3058 static bool amd_iommu_capable(enum iommu_cap cap)
3059 {
3060         switch (cap) {
3061         case IOMMU_CAP_CACHE_COHERENCY:
3062                 return true;
3063         case IOMMU_CAP_INTR_REMAP:
3064                 return (irq_remapping_enabled == 1);
3065         case IOMMU_CAP_NOEXEC:
3066                 return false;
3067         default:
3068                 break;
3069         }
3070
3071         return false;
3072 }
3073
3074 static void amd_iommu_get_resv_regions(struct device *dev,
3075                                        struct list_head *head)
3076 {
3077         struct iommu_resv_region *region;
3078         struct unity_map_entry *entry;
3079         int devid;
3080
3081         devid = get_device_id(dev);
3082         if (devid < 0)
3083                 return;
3084
3085         list_for_each_entry(entry, &amd_iommu_unity_map, list) {
3086                 size_t length;
3087                 int prot = 0;
3088
3089                 if (devid < entry->devid_start || devid > entry->devid_end)
3090                         continue;
3091
3092                 length = entry->address_end - entry->address_start;
3093                 if (entry->prot & IOMMU_PROT_IR)
3094                         prot |= IOMMU_READ;
3095                 if (entry->prot & IOMMU_PROT_IW)
3096                         prot |= IOMMU_WRITE;
3097
3098                 region = iommu_alloc_resv_region(entry->address_start,
3099                                                  length, prot,
3100                                                  IOMMU_RESV_DIRECT);
3101                 if (!region) {
3102                         pr_err("Out of memory allocating dm-regions for %s\n",
3103                                 dev_name(dev));
3104                         return;
3105                 }
3106                 list_add_tail(&region->list, head);
3107         }
3108
3109         region = iommu_alloc_resv_region(MSI_RANGE_START,
3110                                          MSI_RANGE_END - MSI_RANGE_START + 1,
3111                                          0, IOMMU_RESV_MSI);
3112         if (!region)
3113                 return;
3114         list_add_tail(&region->list, head);
3115
3116         region = iommu_alloc_resv_region(HT_RANGE_START,
3117                                          HT_RANGE_END - HT_RANGE_START + 1,
3118                                          0, IOMMU_RESV_RESERVED);
3119         if (!region)
3120                 return;
3121         list_add_tail(&region->list, head);
3122 }
3123
3124 static void amd_iommu_put_resv_regions(struct device *dev,
3125                                      struct list_head *head)
3126 {
3127         struct iommu_resv_region *entry, *next;
3128
3129         list_for_each_entry_safe(entry, next, head, list)
3130                 kfree(entry);
3131 }
3132
3133 static void amd_iommu_apply_resv_region(struct device *dev,
3134                                       struct iommu_domain *domain,
3135                                       struct iommu_resv_region *region)
3136 {
3137         struct dma_ops_domain *dma_dom = to_dma_ops_domain(to_pdomain(domain));
3138         unsigned long start, end;
3139
3140         start = IOVA_PFN(region->start);
3141         end   = IOVA_PFN(region->start + region->length - 1);
3142
3143         WARN_ON_ONCE(reserve_iova(&dma_dom->iovad, start, end) == NULL);
3144 }
3145
3146 static bool amd_iommu_is_attach_deferred(struct iommu_domain *domain,
3147                                          struct device *dev)
3148 {
3149         struct iommu_dev_data *dev_data = dev->archdata.iommu;
3150         return dev_data->defer_attach;
3151 }
3152
3153 static void amd_iommu_flush_iotlb_all(struct iommu_domain *domain)
3154 {
3155         struct protection_domain *dom = to_pdomain(domain);
3156
3157         domain_flush_tlb_pde(dom);
3158         domain_flush_complete(dom);
3159 }
3160
3161 static void amd_iommu_iotlb_range_add(struct iommu_domain *domain,
3162                                       unsigned long iova, size_t size)
3163 {
3164 }
3165
3166 const struct iommu_ops amd_iommu_ops = {
3167         .capable = amd_iommu_capable,
3168         .domain_alloc = amd_iommu_domain_alloc,
3169         .domain_free  = amd_iommu_domain_free,
3170         .attach_dev = amd_iommu_attach_device,
3171         .detach_dev = amd_iommu_detach_device,
3172         .map = amd_iommu_map,
3173         .unmap = amd_iommu_unmap,
3174         .iova_to_phys = amd_iommu_iova_to_phys,
3175         .add_device = amd_iommu_add_device,
3176         .remove_device = amd_iommu_remove_device,
3177         .device_group = amd_iommu_device_group,
3178         .get_resv_regions = amd_iommu_get_resv_regions,
3179         .put_resv_regions = amd_iommu_put_resv_regions,
3180         .apply_resv_region = amd_iommu_apply_resv_region,
3181         .is_attach_deferred = amd_iommu_is_attach_deferred,
3182         .pgsize_bitmap  = AMD_IOMMU_PGSIZES,
3183         .flush_iotlb_all = amd_iommu_flush_iotlb_all,
3184         .iotlb_range_add = amd_iommu_iotlb_range_add,
3185         .iotlb_sync = amd_iommu_flush_iotlb_all,
3186 };
3187
3188 /*****************************************************************************
3189  *
3190  * The next functions do a basic initialization of IOMMU for pass through
3191  * mode
3192  *
3193  * In passthrough mode the IOMMU is initialized and enabled but not used for
3194  * DMA-API translation.
3195  *
3196  *****************************************************************************/
3197
3198 /* IOMMUv2 specific functions */
3199 int amd_iommu_register_ppr_notifier(struct notifier_block *nb)
3200 {
3201         return atomic_notifier_chain_register(&ppr_notifier, nb);
3202 }
3203 EXPORT_SYMBOL(amd_iommu_register_ppr_notifier);
3204
3205 int amd_iommu_unregister_ppr_notifier(struct notifier_block *nb)
3206 {
3207         return atomic_notifier_chain_unregister(&ppr_notifier, nb);
3208 }
3209 EXPORT_SYMBOL(amd_iommu_unregister_ppr_notifier);
3210
3211 void amd_iommu_domain_direct_map(struct iommu_domain *dom)
3212 {
3213         struct protection_domain *domain = to_pdomain(dom);
3214         unsigned long flags;
3215
3216         spin_lock_irqsave(&domain->lock, flags);
3217
3218         /* Update data structure */
3219         domain->mode    = PAGE_MODE_NONE;
3220         domain->updated = true;
3221
3222         /* Make changes visible to IOMMUs */
3223         update_domain(domain);
3224
3225         /* Page-table is not visible to IOMMU anymore, so free it */
3226         free_pagetable(domain);
3227
3228         spin_unlock_irqrestore(&domain->lock, flags);
3229 }
3230 EXPORT_SYMBOL(amd_iommu_domain_direct_map);
3231
3232 int amd_iommu_domain_enable_v2(struct iommu_domain *dom, int pasids)
3233 {
3234         struct protection_domain *domain = to_pdomain(dom);
3235         unsigned long flags;
3236         int levels, ret;
3237
3238         if (pasids <= 0 || pasids > (PASID_MASK + 1))
3239                 return -EINVAL;
3240
3241         /* Number of GCR3 table levels required */
3242         for (levels = 0; (pasids - 1) & ~0x1ff; pasids >>= 9)
3243                 levels += 1;
3244
3245         if (levels > amd_iommu_max_glx_val)
3246                 return -EINVAL;
3247
3248         spin_lock_irqsave(&domain->lock, flags);
3249
3250         /*
3251          * Save us all sanity checks whether devices already in the
3252          * domain support IOMMUv2. Just force that the domain has no
3253          * devices attached when it is switched into IOMMUv2 mode.
3254          */
3255         ret = -EBUSY;
3256         if (domain->dev_cnt > 0 || domain->flags & PD_IOMMUV2_MASK)
3257                 goto out;
3258
3259         ret = -ENOMEM;
3260         domain->gcr3_tbl = (void *)get_zeroed_page(GFP_ATOMIC);
3261         if (domain->gcr3_tbl == NULL)
3262                 goto out;
3263
3264         domain->glx      = levels;
3265         domain->flags   |= PD_IOMMUV2_MASK;
3266         domain->updated  = true;
3267
3268         update_domain(domain);
3269
3270         ret = 0;
3271
3272 out:
3273         spin_unlock_irqrestore(&domain->lock, flags);
3274
3275         return ret;
3276 }
3277 EXPORT_SYMBOL(amd_iommu_domain_enable_v2);
3278
3279 static int __flush_pasid(struct protection_domain *domain, int pasid,
3280                          u64 address, bool size)
3281 {
3282         struct iommu_dev_data *dev_data;
3283         struct iommu_cmd cmd;
3284         int i, ret;
3285
3286         if (!(domain->flags & PD_IOMMUV2_MASK))
3287                 return -EINVAL;
3288
3289         build_inv_iommu_pasid(&cmd, domain->id, pasid, address, size);
3290
3291         /*
3292          * IOMMU TLB needs to be flushed before Device TLB to
3293          * prevent device TLB refill from IOMMU TLB
3294          */
3295         for (i = 0; i < amd_iommu_get_num_iommus(); ++i) {
3296                 if (domain->dev_iommu[i] == 0)
3297                         continue;
3298
3299                 ret = iommu_queue_command(amd_iommus[i], &cmd);
3300                 if (ret != 0)
3301                         goto out;
3302         }
3303
3304         /* Wait until IOMMU TLB flushes are complete */
3305         domain_flush_complete(domain);
3306
3307         /* Now flush device TLBs */
3308         list_for_each_entry(dev_data, &domain->dev_list, list) {
3309                 struct amd_iommu *iommu;
3310                 int qdep;
3311
3312                 /*
3313                    There might be non-IOMMUv2 capable devices in an IOMMUv2
3314                  * domain.
3315                  */
3316                 if (!dev_data->ats.enabled)
3317                         continue;
3318
3319                 qdep  = dev_data->ats.qdep;
3320                 iommu = amd_iommu_rlookup_table[dev_data->devid];
3321
3322                 build_inv_iotlb_pasid(&cmd, dev_data->devid, pasid,
3323                                       qdep, address, size);
3324
3325                 ret = iommu_queue_command(iommu, &cmd);
3326                 if (ret != 0)
3327                         goto out;
3328         }
3329
3330         /* Wait until all device TLBs are flushed */
3331         domain_flush_complete(domain);
3332
3333         ret = 0;
3334
3335 out:
3336
3337         return ret;
3338 }
3339
3340 static int __amd_iommu_flush_page(struct protection_domain *domain, int pasid,
3341                                   u64 address)
3342 {
3343         return __flush_pasid(domain, pasid, address, false);
3344 }
3345
3346 int amd_iommu_flush_page(struct iommu_domain *dom, int pasid,
3347                          u64 address)
3348 {
3349         struct protection_domain *domain = to_pdomain(dom);
3350         unsigned long flags;
3351         int ret;
3352
3353         spin_lock_irqsave(&domain->lock, flags);
3354         ret = __amd_iommu_flush_page(domain, pasid, address);
3355         spin_unlock_irqrestore(&domain->lock, flags);
3356
3357         return ret;
3358 }
3359 EXPORT_SYMBOL(amd_iommu_flush_page);
3360
3361 static int __amd_iommu_flush_tlb(struct protection_domain *domain, int pasid)
3362 {
3363         return __flush_pasid(domain, pasid, CMD_INV_IOMMU_ALL_PAGES_ADDRESS,
3364                              true);
3365 }
3366
3367 int amd_iommu_flush_tlb(struct iommu_domain *dom, int pasid)
3368 {
3369         struct protection_domain *domain = to_pdomain(dom);
3370         unsigned long flags;
3371         int ret;
3372
3373         spin_lock_irqsave(&domain->lock, flags);
3374         ret = __amd_iommu_flush_tlb(domain, pasid);
3375         spin_unlock_irqrestore(&domain->lock, flags);
3376
3377         return ret;
3378 }
3379 EXPORT_SYMBOL(amd_iommu_flush_tlb);
3380
3381 static u64 *__get_gcr3_pte(u64 *root, int level, int pasid, bool alloc)
3382 {
3383         int index;
3384         u64 *pte;
3385
3386         while (true) {
3387
3388                 index = (pasid >> (9 * level)) & 0x1ff;
3389                 pte   = &root[index];
3390
3391                 if (level == 0)
3392                         break;
3393
3394                 if (!(*pte & GCR3_VALID)) {
3395                         if (!alloc)
3396                                 return NULL;
3397
3398                         root = (void *)get_zeroed_page(GFP_ATOMIC);
3399                         if (root == NULL)
3400                                 return NULL;
3401
3402                         *pte = iommu_virt_to_phys(root) | GCR3_VALID;
3403                 }
3404
3405                 root = iommu_phys_to_virt(*pte & PAGE_MASK);
3406
3407                 level -= 1;
3408         }
3409
3410         return pte;
3411 }
3412
3413 static int __set_gcr3(struct protection_domain *domain, int pasid,
3414                       unsigned long cr3)
3415 {
3416         u64 *pte;
3417
3418         if (domain->mode != PAGE_MODE_NONE)
3419                 return -EINVAL;
3420
3421         pte = __get_gcr3_pte(domain->gcr3_tbl, domain->glx, pasid, true);
3422         if (pte == NULL)
3423                 return -ENOMEM;
3424
3425         *pte = (cr3 & PAGE_MASK) | GCR3_VALID;
3426
3427         return __amd_iommu_flush_tlb(domain, pasid);
3428 }
3429
3430 static int __clear_gcr3(struct protection_domain *domain, int pasid)
3431 {
3432         u64 *pte;
3433
3434         if (domain->mode != PAGE_MODE_NONE)
3435                 return -EINVAL;
3436
3437         pte = __get_gcr3_pte(domain->gcr3_tbl, domain->glx, pasid, false);
3438         if (pte == NULL)
3439                 return 0;
3440
3441         *pte = 0;
3442
3443         return __amd_iommu_flush_tlb(domain, pasid);
3444 }
3445
3446 int amd_iommu_domain_set_gcr3(struct iommu_domain *dom, int pasid,
3447                               unsigned long cr3)
3448 {
3449         struct protection_domain *domain = to_pdomain(dom);
3450         unsigned long flags;
3451         int ret;
3452
3453         spin_lock_irqsave(&domain->lock, flags);
3454         ret = __set_gcr3(domain, pasid, cr3);
3455         spin_unlock_irqrestore(&domain->lock, flags);
3456
3457         return ret;
3458 }
3459 EXPORT_SYMBOL(amd_iommu_domain_set_gcr3);
3460
3461 int amd_iommu_domain_clear_gcr3(struct iommu_domain *dom, int pasid)
3462 {
3463         struct protection_domain *domain = to_pdomain(dom);
3464         unsigned long flags;
3465         int ret;
3466
3467         spin_lock_irqsave(&domain->lock, flags);
3468         ret = __clear_gcr3(domain, pasid);
3469         spin_unlock_irqrestore(&domain->lock, flags);
3470
3471         return ret;
3472 }
3473 EXPORT_SYMBOL(amd_iommu_domain_clear_gcr3);
3474
3475 int amd_iommu_complete_ppr(struct pci_dev *pdev, int pasid,
3476                            int status, int tag)
3477 {
3478         struct iommu_dev_data *dev_data;
3479         struct amd_iommu *iommu;
3480         struct iommu_cmd cmd;
3481
3482         dev_data = get_dev_data(&pdev->dev);
3483         iommu    = amd_iommu_rlookup_table[dev_data->devid];
3484
3485         build_complete_ppr(&cmd, dev_data->devid, pasid, status,
3486                            tag, dev_data->pri_tlp);
3487
3488         return iommu_queue_command(iommu, &cmd);
3489 }
3490 EXPORT_SYMBOL(amd_iommu_complete_ppr);
3491
3492 struct iommu_domain *amd_iommu_get_v2_domain(struct pci_dev *pdev)
3493 {
3494         struct protection_domain *pdomain;
3495
3496         pdomain = get_domain(&pdev->dev);
3497         if (IS_ERR(pdomain))
3498                 return NULL;
3499
3500         /* Only return IOMMUv2 domains */
3501         if (!(pdomain->flags & PD_IOMMUV2_MASK))
3502                 return NULL;
3503
3504         return &pdomain->domain;
3505 }
3506 EXPORT_SYMBOL(amd_iommu_get_v2_domain);
3507
3508 void amd_iommu_enable_device_erratum(struct pci_dev *pdev, u32 erratum)
3509 {
3510         struct iommu_dev_data *dev_data;
3511
3512         if (!amd_iommu_v2_supported())
3513                 return;
3514
3515         dev_data = get_dev_data(&pdev->dev);
3516         dev_data->errata |= (1 << erratum);
3517 }
3518 EXPORT_SYMBOL(amd_iommu_enable_device_erratum);
3519
3520 int amd_iommu_device_info(struct pci_dev *pdev,
3521                           struct amd_iommu_device_info *info)
3522 {
3523         int max_pasids;
3524         int pos;
3525
3526         if (pdev == NULL || info == NULL)
3527                 return -EINVAL;
3528
3529         if (!amd_iommu_v2_supported())
3530                 return -EINVAL;
3531
3532         memset(info, 0, sizeof(*info));
3533
3534         if (!pci_ats_disabled()) {
3535                 pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_ATS);
3536                 if (pos)
3537                         info->flags |= AMD_IOMMU_DEVICE_FLAG_ATS_SUP;
3538         }
3539
3540         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
3541         if (pos)
3542                 info->flags |= AMD_IOMMU_DEVICE_FLAG_PRI_SUP;
3543
3544         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PASID);
3545         if (pos) {
3546                 int features;
3547
3548                 max_pasids = 1 << (9 * (amd_iommu_max_glx_val + 1));
3549                 max_pasids = min(max_pasids, (1 << 20));
3550
3551                 info->flags |= AMD_IOMMU_DEVICE_FLAG_PASID_SUP;
3552                 info->max_pasids = min(pci_max_pasids(pdev), max_pasids);
3553
3554                 features = pci_pasid_features(pdev);
3555                 if (features & PCI_PASID_CAP_EXEC)
3556                         info->flags |= AMD_IOMMU_DEVICE_FLAG_EXEC_SUP;
3557                 if (features & PCI_PASID_CAP_PRIV)
3558                         info->flags |= AMD_IOMMU_DEVICE_FLAG_PRIV_SUP;
3559         }
3560
3561         return 0;
3562 }
3563 EXPORT_SYMBOL(amd_iommu_device_info);
3564
3565 #ifdef CONFIG_IRQ_REMAP
3566
3567 /*****************************************************************************
3568  *
3569  * Interrupt Remapping Implementation
3570  *
3571  *****************************************************************************/
3572
3573 static struct irq_chip amd_ir_chip;
3574 static DEFINE_SPINLOCK(iommu_table_lock);
3575
3576 static void set_dte_irq_entry(u16 devid, struct irq_remap_table *table)
3577 {
3578         u64 dte;
3579
3580         dte     = amd_iommu_dev_table[devid].data[2];
3581         dte     &= ~DTE_IRQ_PHYS_ADDR_MASK;
3582         dte     |= iommu_virt_to_phys(table->table);
3583         dte     |= DTE_IRQ_REMAP_INTCTL;
3584         dte     |= DTE_IRQ_TABLE_LEN;
3585         dte     |= DTE_IRQ_REMAP_ENABLE;
3586
3587         amd_iommu_dev_table[devid].data[2] = dte;
3588 }
3589
3590 static struct irq_remap_table *get_irq_table(u16 devid)
3591 {
3592         struct irq_remap_table *table;
3593
3594         if (WARN_ONCE(!amd_iommu_rlookup_table[devid],
3595                       "%s: no iommu for devid %x\n", __func__, devid))
3596                 return NULL;
3597
3598         table = irq_lookup_table[devid];
3599         if (WARN_ONCE(!table, "%s: no table for devid %x\n", __func__, devid))
3600                 return NULL;
3601
3602         return table;
3603 }
3604
3605 static struct irq_remap_table *__alloc_irq_table(void)
3606 {
3607         struct irq_remap_table *table;
3608
3609         table = kzalloc(sizeof(*table), GFP_KERNEL);
3610         if (!table)
3611                 return NULL;
3612
3613         table->table = kmem_cache_alloc(amd_iommu_irq_cache, GFP_KERNEL);
3614         if (!table->table) {
3615                 kfree(table);
3616                 return NULL;
3617         }
3618         raw_spin_lock_init(&table->lock);
3619
3620         if (!AMD_IOMMU_GUEST_IR_GA(amd_iommu_guest_ir))
3621                 memset(table->table, 0,
3622                        MAX_IRQS_PER_TABLE * sizeof(u32));
3623         else
3624                 memset(table->table, 0,
3625                        (MAX_IRQS_PER_TABLE * (sizeof(u64) * 2)));
3626         return table;
3627 }
3628
3629 static void set_remap_table_entry(struct amd_iommu *iommu, u16 devid,
3630                                   struct irq_remap_table *table)
3631 {
3632         irq_lookup_table[devid] = table;
3633         set_dte_irq_entry(devid, table);
3634         iommu_flush_dte(iommu, devid);
3635 }
3636
3637 static struct irq_remap_table *alloc_irq_table(u16 devid)
3638 {
3639         struct irq_remap_table *table = NULL;
3640         struct irq_remap_table *new_table = NULL;
3641         struct amd_iommu *iommu;
3642         unsigned long flags;
3643         u16 alias;
3644
3645         spin_lock_irqsave(&iommu_table_lock, flags);
3646
3647         iommu = amd_iommu_rlookup_table[devid];
3648         if (!iommu)
3649                 goto out_unlock;
3650
3651         table = irq_lookup_table[devid];
3652         if (table)
3653                 goto out_unlock;
3654
3655         alias = amd_iommu_alias_table[devid];
3656         table = irq_lookup_table[alias];
3657         if (table) {
3658                 set_remap_table_entry(iommu, devid, table);
3659                 goto out_wait;
3660         }
3661         spin_unlock_irqrestore(&iommu_table_lock, flags);
3662
3663         /* Nothing there yet, allocate new irq remapping table */
3664         new_table = __alloc_irq_table();
3665         if (!new_table)
3666                 return NULL;
3667
3668         spin_lock_irqsave(&iommu_table_lock, flags);
3669
3670         table = irq_lookup_table[devid];
3671         if (table)
3672                 goto out_unlock;
3673
3674         table = irq_lookup_table[alias];
3675         if (table) {
3676                 set_remap_table_entry(iommu, devid, table);
3677                 goto out_wait;
3678         }
3679
3680         table = new_table;
3681         new_table = NULL;
3682
3683         set_remap_table_entry(iommu, devid, table);
3684         if (devid != alias)
3685                 set_remap_table_entry(iommu, alias, table);
3686
3687 out_wait:
3688         iommu_completion_wait(iommu);
3689
3690 out_unlock:
3691         spin_unlock_irqrestore(&iommu_table_lock, flags);
3692
3693         if (new_table) {
3694                 kmem_cache_free(amd_iommu_irq_cache, new_table->table);
3695                 kfree(new_table);
3696         }
3697         return table;
3698 }
3699
3700 static int alloc_irq_index(u16 devid, int count, bool align)
3701 {
3702         struct irq_remap_table *table;
3703         int index, c, alignment = 1;
3704         unsigned long flags;
3705         struct amd_iommu *iommu = amd_iommu_rlookup_table[devid];
3706
3707         if (!iommu)
3708                 return -ENODEV;
3709
3710         table = alloc_irq_table(devid);
3711         if (!table)
3712                 return -ENODEV;
3713
3714         if (align)
3715                 alignment = roundup_pow_of_two(count);
3716
3717         raw_spin_lock_irqsave(&table->lock, flags);
3718
3719         /* Scan table for free entries */
3720         for (index = ALIGN(table->min_index, alignment), c = 0;
3721              index < MAX_IRQS_PER_TABLE;) {
3722                 if (!iommu->irte_ops->is_allocated(table, index)) {
3723                         c += 1;
3724                 } else {
3725                         c     = 0;
3726                         index = ALIGN(index + 1, alignment);
3727                         continue;
3728                 }
3729
3730                 if (c == count) {
3731                         for (; c != 0; --c)
3732                                 iommu->irte_ops->set_allocated(table, index - c + 1);
3733
3734                         index -= count - 1;
3735                         goto out;
3736                 }
3737
3738                 index++;
3739         }
3740
3741         index = -ENOSPC;
3742
3743 out:
3744         raw_spin_unlock_irqrestore(&table->lock, flags);
3745
3746         return index;
3747 }
3748
3749 static int modify_irte_ga(u16 devid, int index, struct irte_ga *irte,
3750                           struct amd_ir_data *data)
3751 {
3752         struct irq_remap_table *table;
3753         struct amd_iommu *iommu;
3754         unsigned long flags;
3755         struct irte_ga *entry;
3756
3757         iommu = amd_iommu_rlookup_table[devid];
3758         if (iommu == NULL)
3759                 return -EINVAL;
3760
3761         table = get_irq_table(devid);
3762         if (!table)
3763                 return -ENOMEM;
3764
3765         raw_spin_lock_irqsave(&table->lock, flags);
3766
3767         entry = (struct irte_ga *)table->table;
3768         entry = &entry[index];
3769         entry->lo.fields_remap.valid = 0;
3770         entry->hi.val = irte->hi.val;
3771         entry->lo.val = irte->lo.val;
3772         entry->lo.fields_remap.valid = 1;
3773         if (data)
3774                 data->ref = entry;
3775
3776         raw_spin_unlock_irqrestore(&table->lock, flags);
3777
3778         iommu_flush_irt(iommu, devid);
3779         iommu_completion_wait(iommu);
3780
3781         return 0;
3782 }
3783
3784 static int modify_irte(u16 devid, int index, union irte *irte)
3785 {
3786         struct irq_remap_table *table;
3787         struct amd_iommu *iommu;
3788         unsigned long flags;
3789
3790         iommu = amd_iommu_rlookup_table[devid];
3791         if (iommu == NULL)
3792                 return -EINVAL;
3793
3794         table = get_irq_table(devid);
3795         if (!table)
3796                 return -ENOMEM;
3797
3798         raw_spin_lock_irqsave(&table->lock, flags);
3799         table->table[index] = irte->val;
3800         raw_spin_unlock_irqrestore(&table->lock, flags);
3801
3802         iommu_flush_irt(iommu, devid);
3803         iommu_completion_wait(iommu);
3804
3805         return 0;
3806 }
3807
3808 static void free_irte(u16 devid, int index)
3809 {
3810         struct irq_remap_table *table;
3811         struct amd_iommu *iommu;
3812         unsigned long flags;
3813
3814         iommu = amd_iommu_rlookup_table[devid];
3815         if (iommu == NULL)
3816                 return;
3817
3818         table = get_irq_table(devid);
3819         if (!table)
3820                 return;
3821
3822         raw_spin_lock_irqsave(&table->lock, flags);
3823         iommu->irte_ops->clear_allocated(table, index);
3824         raw_spin_unlock_irqrestore(&table->lock, flags);
3825
3826         iommu_flush_irt(iommu, devid);
3827         iommu_completion_wait(iommu);
3828 }
3829
3830 static void irte_prepare(void *entry,
3831                          u32 delivery_mode, u32 dest_mode,
3832                          u8 vector, u32 dest_apicid, int devid)
3833 {
3834         union irte *irte = (union irte *) entry;
3835
3836         irte->val                = 0;
3837         irte->fields.vector      = vector;
3838         irte->fields.int_type    = delivery_mode;
3839         irte->fields.destination = dest_apicid;
3840         irte->fields.dm          = dest_mode;
3841         irte->fields.valid       = 1;
3842 }
3843
3844 static void irte_ga_prepare(void *entry,
3845                             u32 delivery_mode, u32 dest_mode,
3846                             u8 vector, u32 dest_apicid, int devid)
3847 {
3848         struct irte_ga *irte = (struct irte_ga *) entry;
3849
3850         irte->lo.val                      = 0;
3851         irte->hi.val                      = 0;
3852         irte->lo.fields_remap.int_type    = delivery_mode;
3853         irte->lo.fields_remap.dm          = dest_mode;
3854         irte->hi.fields.vector            = vector;
3855         irte->lo.fields_remap.destination = APICID_TO_IRTE_DEST_LO(dest_apicid);
3856         irte->hi.fields.destination       = APICID_TO_IRTE_DEST_HI(dest_apicid);
3857         irte->lo.fields_remap.valid       = 1;
3858 }
3859
3860 static void irte_activate(void *entry, u16 devid, u16 index)
3861 {
3862         union irte *irte = (union irte *) entry;
3863
3864         irte->fields.valid = 1;
3865         modify_irte(devid, index, irte);
3866 }
3867
3868 static void irte_ga_activate(void *entry, u16 devid, u16 index)
3869 {
3870         struct irte_ga *irte = (struct irte_ga *) entry;
3871
3872         irte->lo.fields_remap.valid = 1;
3873         modify_irte_ga(devid, index, irte, NULL);
3874 }
3875
3876 static void irte_deactivate(void *entry, u16 devid, u16 index)
3877 {
3878         union irte *irte = (union irte *) entry;
3879
3880         irte->fields.valid = 0;
3881         modify_irte(devid, index, irte);
3882 }
3883
3884 static void irte_ga_deactivate(void *entry, u16 devid, u16 index)
3885 {
3886         struct irte_ga *irte = (struct irte_ga *) entry;
3887
3888         irte->lo.fields_remap.valid = 0;
3889         modify_irte_ga(devid, index, irte, NULL);
3890 }
3891
3892 static void irte_set_affinity(void *entry, u16 devid, u16 index,
3893                               u8 vector, u32 dest_apicid)
3894 {
3895         union irte *irte = (union irte *) entry;
3896
3897         irte->fields.vector = vector;
3898         irte->fields.destination = dest_apicid;
3899         modify_irte(devid, index, irte);
3900 }
3901
3902 static void irte_ga_set_affinity(void *entry, u16 devid, u16 index,
3903                                  u8 vector, u32 dest_apicid)
3904 {
3905         struct irte_ga *irte = (struct irte_ga *) entry;
3906
3907         if (!irte->lo.fields_remap.guest_mode) {
3908                 irte->hi.fields.vector = vector;
3909                 irte->lo.fields_remap.destination =
3910                                         APICID_TO_IRTE_DEST_LO(dest_apicid);
3911                 irte->hi.fields.destination =
3912                                         APICID_TO_IRTE_DEST_HI(dest_apicid);
3913                 modify_irte_ga(devid, index, irte, NULL);
3914         }
3915 }
3916
3917 #define IRTE_ALLOCATED (~1U)
3918 static void irte_set_allocated(struct irq_remap_table *table, int index)
3919 {
3920         table->table[index] = IRTE_ALLOCATED;
3921 }
3922
3923 static void irte_ga_set_allocated(struct irq_remap_table *table, int index)
3924 {
3925         struct irte_ga *ptr = (struct irte_ga *)table->table;
3926         struct irte_ga *irte = &ptr[index];
3927
3928         memset(&irte->lo.val, 0, sizeof(u64));
3929         memset(&irte->hi.val, 0, sizeof(u64));
3930         irte->hi.fields.vector = 0xff;
3931 }
3932
3933 static bool irte_is_allocated(struct irq_remap_table *table, int index)
3934 {
3935         union irte *ptr = (union irte *)table->table;
3936         union irte *irte = &ptr[index];
3937
3938         return irte->val != 0;
3939 }
3940
3941 static bool irte_ga_is_allocated(struct irq_remap_table *table, int index)
3942 {
3943         struct irte_ga *ptr = (struct irte_ga *)table->table;
3944         struct irte_ga *irte = &ptr[index];
3945
3946         return irte->hi.fields.vector != 0;
3947 }
3948
3949 static void irte_clear_allocated(struct irq_remap_table *table, int index)
3950 {
3951         table->table[index] = 0;
3952 }
3953
3954 static void irte_ga_clear_allocated(struct irq_remap_table *table, int index)
3955 {
3956         struct irte_ga *ptr = (struct irte_ga *)table->table;
3957         struct irte_ga *irte = &ptr[index];
3958
3959         memset(&irte->lo.val, 0, sizeof(u64));
3960         memset(&irte->hi.val, 0, sizeof(u64));
3961 }
3962
3963 static int get_devid(struct irq_alloc_info *info)
3964 {
3965         int devid = -1;
3966
3967         switch (info->type) {
3968         case X86_IRQ_ALLOC_TYPE_IOAPIC:
3969                 devid     = get_ioapic_devid(info->ioapic_id);
3970                 break;
3971         case X86_IRQ_ALLOC_TYPE_HPET:
3972                 devid     = get_hpet_devid(info->hpet_id);
3973                 break;
3974         case X86_IRQ_ALLOC_TYPE_MSI:
3975         case X86_IRQ_ALLOC_TYPE_MSIX:
3976                 devid = get_device_id(&info->msi_dev->dev);
3977                 break;
3978         default:
3979                 BUG_ON(1);
3980                 break;
3981         }
3982
3983         return devid;
3984 }
3985
3986 static struct irq_domain *get_ir_irq_domain(struct irq_alloc_info *info)
3987 {
3988         struct amd_iommu *iommu;
3989         int devid;
3990
3991         if (!info)
3992                 return NULL;
3993
3994         devid = get_devid(info);
3995         if (devid >= 0) {
3996                 iommu = amd_iommu_rlookup_table[devid];
3997                 if (iommu)
3998                         return iommu->ir_domain;
3999         }
4000
4001         return NULL;
4002 }
4003
4004 static struct irq_domain *get_irq_domain(struct irq_alloc_info *info)
4005 {
4006         struct amd_iommu *iommu;
4007         int devid;
4008
4009         if (!info)
4010                 return NULL;
4011
4012         switch (info->type) {
4013         case X86_IRQ_ALLOC_TYPE_MSI:
4014         case X86_IRQ_ALLOC_TYPE_MSIX:
4015                 devid = get_device_id(&info->msi_dev->dev);
4016                 if (devid < 0)
4017                         return NULL;
4018
4019                 iommu = amd_iommu_rlookup_table[devid];
4020                 if (iommu)
4021                         return iommu->msi_domain;
4022                 break;
4023         default:
4024                 break;
4025         }
4026
4027         return NULL;
4028 }
4029
4030 struct irq_remap_ops amd_iommu_irq_ops = {
4031         .prepare                = amd_iommu_prepare,
4032         .enable                 = amd_iommu_enable,
4033         .disable                = amd_iommu_disable,
4034         .reenable               = amd_iommu_reenable,
4035         .enable_faulting        = amd_iommu_enable_faulting,
4036         .get_ir_irq_domain      = get_ir_irq_domain,
4037         .get_irq_domain         = get_irq_domain,
4038 };
4039
4040 static void irq_remapping_prepare_irte(struct amd_ir_data *data,
4041                                        struct irq_cfg *irq_cfg,
4042                                        struct irq_alloc_info *info,
4043                                        int devid, int index, int sub_handle)
4044 {
4045         struct irq_2_irte *irte_info = &data->irq_2_irte;
4046         struct msi_msg *msg = &data->msi_entry;
4047         struct IO_APIC_route_entry *entry;
4048         struct amd_iommu *iommu = amd_iommu_rlookup_table[devid];
4049
4050         if (!iommu)
4051                 return;
4052
4053         data->irq_2_irte.devid = devid;
4054         data->irq_2_irte.index = index + sub_handle;
4055         iommu->irte_ops->prepare(data->entry, apic->irq_delivery_mode,
4056                                  apic->irq_dest_mode, irq_cfg->vector,
4057                                  irq_cfg->dest_apicid, devid);
4058
4059         switch (info->type) {
4060         case X86_IRQ_ALLOC_TYPE_IOAPIC:
4061                 /* Setup IOAPIC entry */
4062                 entry = info->ioapic_entry;
4063                 info->ioapic_entry = NULL;
4064                 memset(entry, 0, sizeof(*entry));
4065                 entry->vector        = index;
4066                 entry->mask          = 0;
4067                 entry->trigger       = info->ioapic_trigger;
4068                 entry->polarity      = info->ioapic_polarity;
4069                 /* Mask level triggered irqs. */
4070                 if (info->ioapic_trigger)
4071                         entry->mask = 1;
4072                 break;
4073
4074         case X86_IRQ_ALLOC_TYPE_HPET:
4075         case X86_IRQ_ALLOC_TYPE_MSI:
4076         case X86_IRQ_ALLOC_TYPE_MSIX:
4077                 msg->address_hi = MSI_ADDR_BASE_HI;
4078                 msg->address_lo = MSI_ADDR_BASE_LO;
4079                 msg->data = irte_info->index;
4080                 break;
4081
4082         default:
4083                 BUG_ON(1);
4084                 break;
4085         }
4086 }
4087
4088 struct amd_irte_ops irte_32_ops = {
4089         .prepare = irte_prepare,
4090         .activate = irte_activate,
4091         .deactivate = irte_deactivate,
4092         .set_affinity = irte_set_affinity,
4093         .set_allocated = irte_set_allocated,
4094         .is_allocated = irte_is_allocated,
4095         .clear_allocated = irte_clear_allocated,
4096 };
4097
4098 struct amd_irte_ops irte_128_ops = {
4099         .prepare = irte_ga_prepare,
4100         .activate = irte_ga_activate,
4101         .deactivate = irte_ga_deactivate,
4102         .set_affinity = irte_ga_set_affinity,
4103         .set_allocated = irte_ga_set_allocated,
4104         .is_allocated = irte_ga_is_allocated,
4105         .clear_allocated = irte_ga_clear_allocated,
4106 };
4107
4108 static int irq_remapping_alloc(struct irq_domain *domain, unsigned int virq,
4109                                unsigned int nr_irqs, void *arg)
4110 {
4111         struct irq_alloc_info *info = arg;
4112         struct irq_data *irq_data;
4113         struct amd_ir_data *data = NULL;
4114         struct irq_cfg *cfg;
4115         int i, ret, devid;
4116         int index;
4117
4118         if (!info)
4119                 return -EINVAL;
4120         if (nr_irqs > 1 && info->type != X86_IRQ_ALLOC_TYPE_MSI &&
4121             info->type != X86_IRQ_ALLOC_TYPE_MSIX)
4122                 return -EINVAL;
4123
4124         /*
4125          * With IRQ remapping enabled, don't need contiguous CPU vectors
4126          * to support multiple MSI interrupts.
4127          */
4128         if (info->type == X86_IRQ_ALLOC_TYPE_MSI)
4129                 info->flags &= ~X86_IRQ_ALLOC_CONTIGUOUS_VECTORS;
4130
4131         devid = get_devid(info);
4132         if (devid < 0)
4133                 return -EINVAL;
4134
4135         ret = irq_domain_alloc_irqs_parent(domain, virq, nr_irqs, arg);
4136         if (ret < 0)
4137                 return ret;
4138
4139         if (info->type == X86_IRQ_ALLOC_TYPE_IOAPIC) {
4140                 struct irq_remap_table *table;
4141                 struct amd_iommu *iommu;
4142
4143                 table = alloc_irq_table(devid);
4144                 if (table) {
4145                         if (!table->min_index) {
4146                                 /*
4147                                  * Keep the first 32 indexes free for IOAPIC
4148                                  * interrupts.
4149                                  */
4150                                 table->min_index = 32;
4151                                 iommu = amd_iommu_rlookup_table[devid];
4152                                 for (i = 0; i < 32; ++i)
4153                                         iommu->irte_ops->set_allocated(table, i);
4154                         }
4155                         WARN_ON(table->min_index != 32);
4156                         index = info->ioapic_pin;
4157                 } else {
4158                         index = -ENOMEM;
4159                 }
4160         } else {
4161                 bool align = (info->type == X86_IRQ_ALLOC_TYPE_MSI);
4162
4163                 index = alloc_irq_index(devid, nr_irqs, align);
4164         }
4165         if (index < 0) {
4166                 pr_warn("Failed to allocate IRTE\n");
4167                 ret = index;
4168                 goto out_free_parent;
4169         }
4170
4171         for (i = 0; i < nr_irqs; i++) {
4172                 irq_data = irq_domain_get_irq_data(domain, virq + i);
4173                 cfg = irqd_cfg(irq_data);
4174                 if (!irq_data || !cfg) {
4175                         ret = -EINVAL;
4176                         goto out_free_data;
4177                 }
4178
4179                 ret = -ENOMEM;
4180                 data = kzalloc(sizeof(*data), GFP_KERNEL);
4181                 if (!data)
4182                         goto out_free_data;
4183
4184                 if (!AMD_IOMMU_GUEST_IR_GA(amd_iommu_guest_ir))
4185                         data->entry = kzalloc(sizeof(union irte), GFP_KERNEL);
4186                 else
4187                         data->entry = kzalloc(sizeof(struct irte_ga),
4188                                                      GFP_KERNEL);
4189                 if (!data->entry) {
4190                         kfree(data);
4191                         goto out_free_data;
4192                 }
4193
4194                 irq_data->hwirq = (devid << 16) + i;
4195                 irq_data->chip_data = data;
4196                 irq_data->chip = &amd_ir_chip;
4197                 irq_remapping_prepare_irte(data, cfg, info, devid, index, i);
4198                 irq_set_status_flags(virq + i, IRQ_MOVE_PCNTXT);
4199         }
4200
4201         return 0;
4202
4203 out_free_data:
4204         for (i--; i >= 0; i--) {
4205                 irq_data = irq_domain_get_irq_data(domain, virq + i);
4206                 if (irq_data)
4207                         kfree(irq_data->chip_data);
4208         }
4209         for (i = 0; i < nr_irqs; i++)
4210                 free_irte(devid, index + i);
4211 out_free_parent:
4212         irq_domain_free_irqs_common(domain, virq, nr_irqs);
4213         return ret;
4214 }
4215
4216 static void irq_remapping_free(struct irq_domain *domain, unsigned int virq,
4217                                unsigned int nr_irqs)
4218 {
4219         struct irq_2_irte *irte_info;
4220         struct irq_data *irq_data;
4221         struct amd_ir_data *data;
4222         int i;
4223
4224         for (i = 0; i < nr_irqs; i++) {
4225                 irq_data = irq_domain_get_irq_data(domain, virq  + i);
4226                 if (irq_data && irq_data->chip_data) {
4227                         data = irq_data->chip_data;
4228                         irte_info = &data->irq_2_irte;
4229                         free_irte(irte_info->devid, irte_info->index);
4230                         kfree(data->entry);
4231                         kfree(data);
4232                 }
4233         }
4234         irq_domain_free_irqs_common(domain, virq, nr_irqs);
4235 }
4236
4237 static void amd_ir_update_irte(struct irq_data *irqd, struct amd_iommu *iommu,
4238                                struct amd_ir_data *ir_data,
4239                                struct irq_2_irte *irte_info,
4240                                struct irq_cfg *cfg);
4241
4242 static int irq_remapping_activate(struct irq_domain *domain,
4243                                   struct irq_data *irq_data, bool reserve)
4244 {
4245         struct amd_ir_data *data = irq_data->chip_data;
4246         struct irq_2_irte *irte_info = &data->irq_2_irte;
4247         struct amd_iommu *iommu = amd_iommu_rlookup_table[irte_info->devid];
4248         struct irq_cfg *cfg = irqd_cfg(irq_data);
4249
4250         if (!iommu)
4251                 return 0;
4252
4253         iommu->irte_ops->activate(data->entry, irte_info->devid,
4254                                   irte_info->index);
4255         amd_ir_update_irte(irq_data, iommu, data, irte_info, cfg);
4256         return 0;
4257 }
4258
4259 static void irq_remapping_deactivate(struct irq_domain *domain,
4260                                      struct irq_data *irq_data)
4261 {
4262         struct amd_ir_data *data = irq_data->chip_data;
4263         struct irq_2_irte *irte_info = &data->irq_2_irte;
4264         struct amd_iommu *iommu = amd_iommu_rlookup_table[irte_info->devid];
4265
4266         if (iommu)
4267                 iommu->irte_ops->deactivate(data->entry, irte_info->devid,
4268                                             irte_info->index);
4269 }
4270
4271 static const struct irq_domain_ops amd_ir_domain_ops = {
4272         .alloc = irq_remapping_alloc,
4273         .free = irq_remapping_free,
4274         .activate = irq_remapping_activate,
4275         .deactivate = irq_remapping_deactivate,
4276 };
4277
4278 static int amd_ir_set_vcpu_affinity(struct irq_data *data, void *vcpu_info)
4279 {
4280         struct amd_iommu *iommu;
4281         struct amd_iommu_pi_data *pi_data = vcpu_info;
4282         struct vcpu_data *vcpu_pi_info = pi_data->vcpu_data;
4283         struct amd_ir_data *ir_data = data->chip_data;
4284         struct irte_ga *irte = (struct irte_ga *) ir_data->entry;
4285         struct irq_2_irte *irte_info = &ir_data->irq_2_irte;
4286         struct iommu_dev_data *dev_data = search_dev_data(irte_info->devid);
4287
4288         /* Note:
4289          * This device has never been set up for guest mode.
4290          * we should not modify the IRTE
4291          */
4292         if (!dev_data || !dev_data->use_vapic)
4293                 return 0;
4294
4295         pi_data->ir_data = ir_data;
4296
4297         /* Note:
4298          * SVM tries to set up for VAPIC mode, but we are in
4299          * legacy mode. So, we force legacy mode instead.
4300          */
4301         if (!AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir)) {
4302                 pr_debug("AMD-Vi: %s: Fall back to using intr legacy remap\n",
4303                          __func__);
4304                 pi_data->is_guest_mode = false;
4305         }
4306
4307         iommu = amd_iommu_rlookup_table[irte_info->devid];
4308         if (iommu == NULL)
4309                 return -EINVAL;
4310
4311         pi_data->prev_ga_tag = ir_data->cached_ga_tag;
4312         if (pi_data->is_guest_mode) {
4313                 /* Setting */
4314                 irte->hi.fields.ga_root_ptr = (pi_data->base >> 12);
4315                 irte->hi.fields.vector = vcpu_pi_info->vector;
4316                 irte->lo.fields_vapic.ga_log_intr = 1;
4317                 irte->lo.fields_vapic.guest_mode = 1;
4318                 irte->lo.fields_vapic.ga_tag = pi_data->ga_tag;
4319
4320                 ir_data->cached_ga_tag = pi_data->ga_tag;
4321         } else {
4322                 /* Un-Setting */
4323                 struct irq_cfg *cfg = irqd_cfg(data);
4324
4325                 irte->hi.val = 0;
4326                 irte->lo.val = 0;
4327                 irte->hi.fields.vector = cfg->vector;
4328                 irte->lo.fields_remap.guest_mode = 0;
4329                 irte->lo.fields_remap.destination =
4330                                 APICID_TO_IRTE_DEST_LO(cfg->dest_apicid);
4331                 irte->hi.fields.destination =
4332                                 APICID_TO_IRTE_DEST_HI(cfg->dest_apicid);
4333                 irte->lo.fields_remap.int_type = apic->irq_delivery_mode;
4334                 irte->lo.fields_remap.dm = apic->irq_dest_mode;
4335
4336                 /*
4337                  * This communicates the ga_tag back to the caller
4338                  * so that it can do all the necessary clean up.
4339                  */
4340                 ir_data->cached_ga_tag = 0;
4341         }
4342
4343         return modify_irte_ga(irte_info->devid, irte_info->index, irte, ir_data);
4344 }
4345
4346
4347 static void amd_ir_update_irte(struct irq_data *irqd, struct amd_iommu *iommu,
4348                                struct amd_ir_data *ir_data,
4349                                struct irq_2_irte *irte_info,
4350                                struct irq_cfg *cfg)
4351 {
4352
4353         /*
4354          * Atomically updates the IRTE with the new destination, vector
4355          * and flushes the interrupt entry cache.
4356          */
4357         iommu->irte_ops->set_affinity(ir_data->entry, irte_info->devid,
4358                                       irte_info->index, cfg->vector,
4359                                       cfg->dest_apicid);
4360 }
4361
4362 static int amd_ir_set_affinity(struct irq_data *data,
4363                                const struct cpumask *mask, bool force)
4364 {
4365         struct amd_ir_data *ir_data = data->chip_data;
4366         struct irq_2_irte *irte_info = &ir_data->irq_2_irte;
4367         struct irq_cfg *cfg = irqd_cfg(data);
4368         struct irq_data *parent = data->parent_data;
4369         struct amd_iommu *iommu = amd_iommu_rlookup_table[irte_info->devid];
4370         int ret;
4371
4372         if (!iommu)
4373                 return -ENODEV;
4374
4375         ret = parent->chip->irq_set_affinity(parent, mask, force);
4376         if (ret < 0 || ret == IRQ_SET_MASK_OK_DONE)
4377                 return ret;
4378
4379         amd_ir_update_irte(data, iommu, ir_data, irte_info, cfg);
4380         /*
4381          * After this point, all the interrupts will start arriving
4382          * at the new destination. So, time to cleanup the previous
4383          * vector allocation.
4384          */
4385         send_cleanup_vector(cfg);
4386
4387         return IRQ_SET_MASK_OK_DONE;
4388 }
4389
4390 static void ir_compose_msi_msg(struct irq_data *irq_data, struct msi_msg *msg)
4391 {
4392         struct amd_ir_data *ir_data = irq_data->chip_data;
4393
4394         *msg = ir_data->msi_entry;
4395 }
4396
4397 static struct irq_chip amd_ir_chip = {
4398         .name                   = "AMD-IR",
4399         .irq_ack                = apic_ack_irq,
4400         .irq_set_affinity       = amd_ir_set_affinity,
4401         .irq_set_vcpu_affinity  = amd_ir_set_vcpu_affinity,
4402         .irq_compose_msi_msg    = ir_compose_msi_msg,
4403 };
4404
4405 int amd_iommu_create_irq_domain(struct amd_iommu *iommu)
4406 {
4407         struct fwnode_handle *fn;
4408
4409         fn = irq_domain_alloc_named_id_fwnode("AMD-IR", iommu->index);
4410         if (!fn)
4411                 return -ENOMEM;
4412         iommu->ir_domain = irq_domain_create_tree(fn, &amd_ir_domain_ops, iommu);
4413         irq_domain_free_fwnode(fn);
4414         if (!iommu->ir_domain)
4415                 return -ENOMEM;
4416
4417         iommu->ir_domain->parent = arch_get_ir_parent_domain();
4418         iommu->msi_domain = arch_create_remap_msi_irq_domain(iommu->ir_domain,
4419                                                              "AMD-IR-MSI",
4420                                                              iommu->index);
4421         return 0;
4422 }
4423
4424 int amd_iommu_update_ga(int cpu, bool is_run, void *data)
4425 {
4426         unsigned long flags;
4427         struct amd_iommu *iommu;
4428         struct irq_remap_table *table;
4429         struct amd_ir_data *ir_data = (struct amd_ir_data *)data;
4430         int devid = ir_data->irq_2_irte.devid;
4431         struct irte_ga *entry = (struct irte_ga *) ir_data->entry;
4432         struct irte_ga *ref = (struct irte_ga *) ir_data->ref;
4433
4434         if (!AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir) ||
4435             !ref || !entry || !entry->lo.fields_vapic.guest_mode)
4436                 return 0;
4437
4438         iommu = amd_iommu_rlookup_table[devid];
4439         if (!iommu)
4440                 return -ENODEV;
4441
4442         table = get_irq_table(devid);
4443         if (!table)
4444                 return -ENODEV;
4445
4446         raw_spin_lock_irqsave(&table->lock, flags);
4447
4448         if (ref->lo.fields_vapic.guest_mode) {
4449                 if (cpu >= 0) {
4450                         ref->lo.fields_vapic.destination =
4451                                                 APICID_TO_IRTE_DEST_LO(cpu);
4452                         ref->hi.fields.destination =
4453                                                 APICID_TO_IRTE_DEST_HI(cpu);
4454                 }
4455                 ref->lo.fields_vapic.is_run = is_run;
4456                 barrier();
4457         }
4458
4459         raw_spin_unlock_irqrestore(&table->lock, flags);
4460
4461         iommu_flush_irt(iommu, devid);
4462         iommu_completion_wait(iommu);
4463         return 0;
4464 }
4465 EXPORT_SYMBOL(amd_iommu_update_ga);
4466 #endif