drivers/iommu/amd_iommu.c

   1 /*
   2  * Copyright (C) 2007-2010 Advanced Micro Devices, Inc.
   3  * Author: Joerg Roedel <jroedel@suse.de>
   4  *         Leo Duran <leo.duran@amd.com>
   5  *
   6  * This program is free software; you can redistribute it and/or modify it
   7  * under the terms of the GNU General Public License version 2 as published
   8  * by the Free Software Foundation.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307 USA
  18  */
  19
  20 #include <linux/ratelimit.h>
  21 #include <linux/pci.h>
  22 #include <linux/acpi.h>
  23 #include <linux/amba/bus.h>
  24 #include <linux/platform_device.h>
  25 #include <linux/pci-ats.h>
  26 #include <linux/bitmap.h>
  27 #include <linux/slab.h>
  28 #include <linux/debugfs.h>
  29 #include <linux/scatterlist.h>
  30 #include <linux/dma-mapping.h>
  31 #include <linux/dma-direct.h>
  32 #include <linux/iommu-helper.h>
  33 #include <linux/iommu.h>
  34 #include <linux/delay.h>
  35 #include <linux/amd-iommu.h>
  36 #include <linux/notifier.h>
  37 #include <linux/export.h>
  38 #include <linux/irq.h>
  39 #include <linux/msi.h>
  40 #include <linux/dma-contiguous.h>
  41 #include <linux/irqdomain.h>
  42 #include <linux/percpu.h>
  43 #include <linux/iova.h>
  44 #include <asm/irq_remapping.h>
  45 #include <asm/io_apic.h>
  46 #include <asm/apic.h>
  47 #include <asm/hw_irq.h>
  48 #include <asm/msidef.h>
  49 #include <asm/proto.h>
  50 #include <asm/iommu.h>
  51 #include <asm/gart.h>
  52 #include <asm/dma.h>
  53
  54 #include "amd_iommu_proto.h"
  55 #include "amd_iommu_types.h"
  56 #include "irq_remapping.h"
  57
  58 #define AMD_IOMMU_MAPPING_ERROR 0
  59
  60 #define CMD_SET_TYPE(cmd, t) ((cmd)->data[1] |= ((t) << 28))
  61
  62 #define LOOP_TIMEOUT    100000
  63
  64 /* IO virtual address start page frame number */
  65 #define IOVA_START_PFN          (1)
  66 #define IOVA_PFN(addr)          ((addr) >> PAGE_SHIFT)
  67
  68 /* Reserved IOVA ranges */
  69 #define MSI_RANGE_START         (0xfee00000)
  70 #define MSI_RANGE_END           (0xfeefffff)
  71 #define HT_RANGE_START          (0xfd00000000ULL)
  72 #define HT_RANGE_END            (0xffffffffffULL)
  73
  74 /*
  75  * This bitmap is used to advertise the page sizes our hardware support
  76  * to the IOMMU core, which will then use this information to split
  77  * physically contiguous memory regions it is mapping into page sizes
  78  * that we support.
  79  *
  80  * 512GB Pages are not supported due to a hardware bug
  81  */
  82 #define AMD_IOMMU_PGSIZES       ((~0xFFFUL) & ~(2ULL << 38))
  83
  84 static DEFINE_SPINLOCK(amd_iommu_devtable_lock);
  85 static DEFINE_SPINLOCK(pd_bitmap_lock);
  86
  87 /* List of all available dev_data structures */
  88 static LLIST_HEAD(dev_data_list);
  89
  90 LIST_HEAD(ioapic_map);
  91 LIST_HEAD(hpet_map);
  92 LIST_HEAD(acpihid_map);
  93
  94 /*
  95  * Domain for untranslated devices - only allocated
  96  * if iommu=pt passed on kernel cmd line.
  97  */
  98 const struct iommu_ops amd_iommu_ops;
  99
 100 static ATOMIC_NOTIFIER_HEAD(ppr_notifier);
 101 int amd_iommu_max_glx_val = -1;
 102
 103 static const struct dma_map_ops amd_iommu_dma_ops;
 104
 105 /*
 106  * general struct to manage commands send to an IOMMU
 107  */
 108 struct iommu_cmd {
 109         u32 data[4];
 110 };
 111
 112 struct kmem_cache *amd_iommu_irq_cache;
 113
 114 static void update_domain(struct protection_domain *domain);
 115 static int protection_domain_init(struct protection_domain *domain);
 116 static void detach_device(struct device *dev);
 117 static void iova_domain_flush_tlb(struct iova_domain *iovad);
 118
 119 /*
 120  * Data container for a dma_ops specific protection domain
 121  */
 122 struct dma_ops_domain {
 123         /* generic protection domain information */
 124         struct protection_domain domain;
 125
 126         /* IOVA RB-Tree */
 127         struct iova_domain iovad;
 128 };
 129
 130 static struct iova_domain reserved_iova_ranges;
 131 static struct lock_class_key reserved_rbtree_key;
 132
 133 /****************************************************************************
 134  *
 135  * Helper functions
 136  *
 137  ****************************************************************************/
 138
 139 static inline int match_hid_uid(struct device *dev,
 140                                 struct acpihid_map_entry *entry)
 141 {
 142         const char *hid, *uid;
 143
 144         hid = acpi_device_hid(ACPI_COMPANION(dev));
 145         uid = acpi_device_uid(ACPI_COMPANION(dev));
 146
 147         if (!hid || !(*hid))
 148                 return -ENODEV;
 149
 150         if (!uid || !(*uid))
 151                 return strcmp(hid, entry->hid);
 152
 153         if (!(*entry->uid))
 154                 return strcmp(hid, entry->hid);
 155
 156         return (strcmp(hid, entry->hid) || strcmp(uid, entry->uid));
 157 }
 158
 159 static inline u16 get_pci_device_id(struct device *dev)
 160 {
 161         struct pci_dev *pdev = to_pci_dev(dev);
 162
 163         return PCI_DEVID(pdev->bus->number, pdev->devfn);
 164 }
 165
 166 static inline int get_acpihid_device_id(struct device *dev,
 167                                         struct acpihid_map_entry **entry)
 168 {
 169         struct acpihid_map_entry *p;
 170
 171         list_for_each_entry(p, &acpihid_map, list) {
 172                 if (!match_hid_uid(dev, p)) {
 173                         if (entry)
 174                                 *entry = p;
 175                         return p->devid;
 176                 }
 177         }
 178         return -EINVAL;
 179 }
 180
 181 static inline int get_device_id(struct device *dev)
 182 {
 183         int devid;
 184
 185         if (dev_is_pci(dev))
 186                 devid = get_pci_device_id(dev);
 187         else
 188                 devid = get_acpihid_device_id(dev, NULL);
 189
 190         return devid;
 191 }
 192
 193 static struct protection_domain *to_pdomain(struct iommu_domain *dom)
 194 {
 195         return container_of(dom, struct protection_domain, domain);
 196 }
 197
 198 static struct dma_ops_domain* to_dma_ops_domain(struct protection_domain *domain)
 199 {
 200         BUG_ON(domain->flags != PD_DMA_OPS_MASK);
 201         return container_of(domain, struct dma_ops_domain, domain);
 202 }
 203
 204 static struct iommu_dev_data *alloc_dev_data(u16 devid)
 205 {
 206         struct iommu_dev_data *dev_data;
 207
 208         dev_data = kzalloc(sizeof(*dev_data), GFP_KERNEL);
 209         if (!dev_data)
 210                 return NULL;
 211
 212         dev_data->devid = devid;
 213         ratelimit_default_init(&dev_data->rs);
 214
 215         llist_add(&dev_data->dev_data_list, &dev_data_list);
 216         return dev_data;
 217 }
 218
 219 static struct iommu_dev_data *search_dev_data(u16 devid)
 220 {
 221         struct iommu_dev_data *dev_data;
 222         struct llist_node *node;
 223
 224         if (llist_empty(&dev_data_list))
 225                 return NULL;
 226
 227         node = dev_data_list.first;
 228         llist_for_each_entry(dev_data, node, dev_data_list) {
 229                 if (dev_data->devid == devid)
 230                         return dev_data;
 231         }
 232
 233         return NULL;
 234 }
 235
 236 static int __last_alias(struct pci_dev *pdev, u16 alias, void *data)
 237 {
 238         *(u16 *)data = alias;
 239         return 0;
 240 }
 241
 242 static u16 get_alias(struct device *dev)
 243 {
 244         struct pci_dev *pdev = to_pci_dev(dev);
 245         u16 devid, ivrs_alias, pci_alias;
 246
 247         /* The callers make sure that get_device_id() does not fail here */
 248         devid = get_device_id(dev);
 249         ivrs_alias = amd_iommu_alias_table[devid];
 250         pci_for_each_dma_alias(pdev, __last_alias, &pci_alias);
 251
 252         if (ivrs_alias == pci_alias)
 253                 return ivrs_alias;
 254
 255         /*
 256          * DMA alias showdown
 257          *
 258          * The IVRS is fairly reliable in telling us about aliases, but it
 259          * can't know about every screwy device.  If we don't have an IVRS
 260          * reported alias, use the PCI reported alias.  In that case we may
 261          * still need to initialize the rlookup and dev_table entries if the
 262          * alias is to a non-existent device.
 263          */
 264         if (ivrs_alias == devid) {
 265                 if (!amd_iommu_rlookup_table[pci_alias]) {
 266                         amd_iommu_rlookup_table[pci_alias] =
 267                                 amd_iommu_rlookup_table[devid];
 268                         memcpy(amd_iommu_dev_table[pci_alias].data,
 269                                amd_iommu_dev_table[devid].data,
 270                                sizeof(amd_iommu_dev_table[pci_alias].data));
 271                 }
 272
 273                 return pci_alias;
 274         }
 275
 276         pr_info("AMD-Vi: Using IVRS reported alias %02x:%02x.%d "
 277                 "for device %s[%04x:%04x], kernel reported alias "
 278                 "%02x:%02x.%d\n", PCI_BUS_NUM(ivrs_alias), PCI_SLOT(ivrs_alias),
 279                 PCI_FUNC(ivrs_alias), dev_name(dev), pdev->vendor, pdev->device,
 280                 PCI_BUS_NUM(pci_alias), PCI_SLOT(pci_alias),
 281                 PCI_FUNC(pci_alias));
 282
 283         /*
 284          * If we don't have a PCI DMA alias and the IVRS alias is on the same
 285          * bus, then the IVRS table may know about a quirk that we don't.
 286          */
 287         if (pci_alias == devid &&
 288             PCI_BUS_NUM(ivrs_alias) == pdev->bus->number) {
 289                 pci_add_dma_alias(pdev, ivrs_alias & 0xff);
 290                 pr_info("AMD-Vi: Added PCI DMA alias %02x.%d for %s\n",
 291                         PCI_SLOT(ivrs_alias), PCI_FUNC(ivrs_alias),
 292                         dev_name(dev));
 293         }
 294
 295         return ivrs_alias;
 296 }
 297
 298 static struct iommu_dev_data *find_dev_data(u16 devid)
 299 {
 300         struct iommu_dev_data *dev_data;
 301         struct amd_iommu *iommu = amd_iommu_rlookup_table[devid];
 302
 303         dev_data = search_dev_data(devid);
 304
 305         if (dev_data == NULL) {
 306                 dev_data = alloc_dev_data(devid);
 307                 if (!dev_data)
 308                         return NULL;
 309
 310                 if (translation_pre_enabled(iommu))
 311                         dev_data->defer_attach = true;
 312         }
 313
 314         return dev_data;
 315 }
 316
 317 struct iommu_dev_data *get_dev_data(struct device *dev)
 318 {
 319         return dev->archdata.iommu;
 320 }
 321 EXPORT_SYMBOL(get_dev_data);
 322
 323 /*
 324 * Find or create an IOMMU group for a acpihid device.
 325 */
 326 static struct iommu_group *acpihid_device_group(struct device *dev)
 327 {
 328         struct acpihid_map_entry *p, *entry = NULL;
 329         int devid;
 330
 331         devid = get_acpihid_device_id(dev, &entry);
 332         if (devid < 0)
 333                 return ERR_PTR(devid);
 334
 335         list_for_each_entry(p, &acpihid_map, list) {
 336                 if ((devid == p->devid) && p->group)
 337                         entry->group = p->group;
 338         }
 339
 340         if (!entry->group)
 341                 entry->group = generic_device_group(dev);
 342         else
 343                 iommu_group_ref_get(entry->group);
 344
 345         return entry->group;
 346 }
 347
 348 static bool pci_iommuv2_capable(struct pci_dev *pdev)
 349 {
 350         static const int caps[] = {
 351                 PCI_EXT_CAP_ID_ATS,
 352                 PCI_EXT_CAP_ID_PRI,
 353                 PCI_EXT_CAP_ID_PASID,
 354         };
 355         int i, pos;
 356
 357         if (pci_ats_disabled())
 358                 return false;
 359
 360         for (i = 0; i < 3; ++i) {
 361                 pos = pci_find_ext_capability(pdev, caps[i]);
 362                 if (pos == 0)
 363                         return false;
 364         }
 365
 366         return true;
 367 }
 368
 369 static bool pdev_pri_erratum(struct pci_dev *pdev, u32 erratum)
 370 {
 371         struct iommu_dev_data *dev_data;
 372
 373         dev_data = get_dev_data(&pdev->dev);
 374
 375         return dev_data->errata & (1 << erratum) ? true : false;
 376 }
 377
 378 /*
 379  * This function checks if the driver got a valid device from the caller to
 380  * avoid dereferencing invalid pointers.
 381  */
 382 static bool check_device(struct device *dev)
 383 {
 384         int devid;
 385
 386         if (!dev || !dev->dma_mask)
 387                 return false;
 388
 389         devid = get_device_id(dev);
 390         if (devid < 0)
 391                 return false;
 392
 393         /* Out of our scope? */
 394         if (devid > amd_iommu_last_bdf)
 395                 return false;
 396
 397         if (amd_iommu_rlookup_table[devid] == NULL)
 398                 return false;
 399
 400         return true;
 401 }
 402
 403 static void init_iommu_group(struct device *dev)
 404 {
 405         struct iommu_group *group;
 406
 407         group = iommu_group_get_for_dev(dev);
 408         if (IS_ERR(group))
 409                 return;
 410
 411         iommu_group_put(group);
 412 }
 413
 414 static int iommu_init_device(struct device *dev)
 415 {
 416         struct iommu_dev_data *dev_data;
 417         struct amd_iommu *iommu;
 418         int devid;
 419
 420         if (dev->archdata.iommu)
 421                 return 0;
 422
 423         devid = get_device_id(dev);
 424         if (devid < 0)
 425                 return devid;
 426
 427         iommu = amd_iommu_rlookup_table[devid];
 428
 429         dev_data = find_dev_data(devid);
 430         if (!dev_data)
 431                 return -ENOMEM;
 432
 433         dev_data->alias = get_alias(dev);
 434
 435         if (dev_is_pci(dev) && pci_iommuv2_capable(to_pci_dev(dev))) {
 436                 struct amd_iommu *iommu;
 437
 438                 iommu = amd_iommu_rlookup_table[dev_data->devid];
 439                 dev_data->iommu_v2 = iommu->is_iommu_v2;
 440         }
 441
 442         dev->archdata.iommu = dev_data;
 443
 444         iommu_device_link(&iommu->iommu, dev);
 445
 446         return 0;
 447 }
 448
 449 static void iommu_ignore_device(struct device *dev)
 450 {
 451         u16 alias;
 452         int devid;
 453
 454         devid = get_device_id(dev);
 455         if (devid < 0)
 456                 return;
 457
 458         alias = get_alias(dev);
 459
 460         memset(&amd_iommu_dev_table[devid], 0, sizeof(struct dev_table_entry));
 461         memset(&amd_iommu_dev_table[alias], 0, sizeof(struct dev_table_entry));
 462
 463         amd_iommu_rlookup_table[devid] = NULL;
 464         amd_iommu_rlookup_table[alias] = NULL;
 465 }
 466
 467 static void iommu_uninit_device(struct device *dev)
 468 {
 469         struct iommu_dev_data *dev_data;
 470         struct amd_iommu *iommu;
 471         int devid;
 472
 473         devid = get_device_id(dev);
 474         if (devid < 0)
 475                 return;
 476
 477         iommu = amd_iommu_rlookup_table[devid];
 478
 479         dev_data = search_dev_data(devid);
 480         if (!dev_data)
 481                 return;
 482
 483         if (dev_data->domain)
 484                 detach_device(dev);
 485
 486         iommu_device_unlink(&iommu->iommu, dev);
 487
 488         iommu_group_remove_device(dev);
 489
 490         /* Remove dma-ops */
 491         dev->dma_ops = NULL;
 492
 493         /*
 494          * We keep dev_data around for unplugged devices and reuse it when the
 495          * device is re-plugged - not doing so would introduce a ton of races.
 496          */
 497 }
 498
 499 /****************************************************************************
 500  *
 501  * Interrupt handling functions
 502  *
 503  ****************************************************************************/
 504
 505 static void dump_dte_entry(u16 devid)
 506 {
 507         int i;
 508
 509         for (i = 0; i < 4; ++i)
 510                 pr_err("AMD-Vi: DTE[%d]: %016llx\n", i,
 511                         amd_iommu_dev_table[devid].data[i]);
 512 }
 513
 514 static void dump_command(unsigned long phys_addr)
 515 {
 516         struct iommu_cmd *cmd = iommu_phys_to_virt(phys_addr);
 517         int i;
 518
 519         for (i = 0; i < 4; ++i)
 520                 pr_err("AMD-Vi: CMD[%d]: %08x\n", i, cmd->data[i]);
 521 }
 522
 523 static void amd_iommu_report_page_fault(u16 devid, u16 domain_id,
 524                                         u64 address, int flags)
 525 {
 526         struct iommu_dev_data *dev_data = NULL;
 527         struct pci_dev *pdev;
 528
 529         pdev = pci_get_domain_bus_and_slot(0, PCI_BUS_NUM(devid),
 530                                            devid & 0xff);
 531         if (pdev)
 532                 dev_data = get_dev_data(&pdev->dev);
 533
 534         if (dev_data && __ratelimit(&dev_data->rs)) {
 535                 dev_err(&pdev->dev, "AMD-Vi: Event logged [IO_PAGE_FAULT domain=0x%04x address=0x%016llx flags=0x%04x]\n",
 536                         domain_id, address, flags);
 537         } else if (printk_ratelimit()) {
 538                 pr_err("AMD-Vi: Event logged [IO_PAGE_FAULT device=%02x:%02x.%x domain=0x%04x address=0x%016llx flags=0x%04x]\n",
 539                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 540                         domain_id, address, flags);
 541         }
 542
 543         if (pdev)
 544                 pci_dev_put(pdev);
 545 }
 546
 547 static void iommu_print_event(struct amd_iommu *iommu, void *__evt)
 548 {
 549         struct device *dev = iommu->iommu.dev;
 550         int type, devid, pasid, flags, tag;
 551         volatile u32 *event = __evt;
 552         int count = 0;
 553         u64 address;
 554
 555 retry:
 556         type    = (event[1] >> EVENT_TYPE_SHIFT)  & EVENT_TYPE_MASK;
 557         devid   = (event[0] >> EVENT_DEVID_SHIFT) & EVENT_DEVID_MASK;
 558         pasid   = PPR_PASID(*(u64 *)&event[0]);
 559         flags   = (event[1] >> EVENT_FLAGS_SHIFT) & EVENT_FLAGS_MASK;
 560         address = (u64)(((u64)event[3]) << 32) | event[2];
 561
 562         if (type == 0) {
 563                 /* Did we hit the erratum? */
 564                 if (++count == LOOP_TIMEOUT) {
 565                         pr_err("AMD-Vi: No event written to event log\n");
 566                         return;
 567                 }
 568                 udelay(1);
 569                 goto retry;
 570         }
 571
 572         if (type == EVENT_TYPE_IO_FAULT) {
 573                 amd_iommu_report_page_fault(devid, pasid, address, flags);
 574                 return;
 575         } else {
 576                 dev_err(dev, "AMD-Vi: Event logged [");
 577         }
 578
 579         switch (type) {
 580         case EVENT_TYPE_ILL_DEV:
 581                 dev_err(dev, "ILLEGAL_DEV_TABLE_ENTRY device=%02x:%02x.%x pasid=0x%05x address=0x%016llx flags=0x%04x]\n",
 582                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 583                         pasid, address, flags);
 584                 dump_dte_entry(devid);
 585                 break;
 586         case EVENT_TYPE_DEV_TAB_ERR:
 587                 dev_err(dev, "DEV_TAB_HARDWARE_ERROR device=%02x:%02x.%x "
 588                         "address=0x%016llx flags=0x%04x]\n",
 589                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 590                         address, flags);
 591                 break;
 592         case EVENT_TYPE_PAGE_TAB_ERR:
 593                 dev_err(dev, "PAGE_TAB_HARDWARE_ERROR device=%02x:%02x.%x domain=0x%04x address=0x%016llx flags=0x%04x]\n",
 594                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 595                         pasid, address, flags);
 596                 break;
 597         case EVENT_TYPE_ILL_CMD:
 598                 dev_err(dev, "ILLEGAL_COMMAND_ERROR address=0x%016llx]\n", address);
 599                 dump_command(address);
 600                 break;
 601         case EVENT_TYPE_CMD_HARD_ERR:
 602                 dev_err(dev, "COMMAND_HARDWARE_ERROR address=0x%016llx flags=0x%04x]\n",
 603                         address, flags);
 604                 break;
 605         case EVENT_TYPE_IOTLB_INV_TO:
 606                 dev_err(dev, "IOTLB_INV_TIMEOUT device=%02x:%02x.%x address=0x%016llx]\n",
 607                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 608                         address);
 609                 break;
 610         case EVENT_TYPE_INV_DEV_REQ:
 611                 dev_err(dev, "INVALID_DEVICE_REQUEST device=%02x:%02x.%x pasid=0x%05x address=0x%016llx flags=0x%04x]\n",
 612                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 613                         pasid, address, flags);
 614                 break;
 615         case EVENT_TYPE_INV_PPR_REQ:
 616                 pasid = ((event[0] >> 16) & 0xFFFF)
 617                         | ((event[1] << 6) & 0xF0000);
 618                 tag = event[1] & 0x03FF;
 619                 dev_err(dev, "INVALID_PPR_REQUEST device=%02x:%02x.%x pasid=0x%05x address=0x%016llx flags=0x%04x]\n",
 620                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 621                         pasid, address, flags);
 622                 break;
 623         default:
 624                 dev_err(dev, "UNKNOWN event[0]=0x%08x event[1]=0x%08x event[2]=0x%08x event[3]=0x%08x\n",
 625                         event[0], event[1], event[2], event[3]);
 626         }
 627
 628         memset(__evt, 0, 4 * sizeof(u32));
 629 }
 630
 631 static void iommu_poll_events(struct amd_iommu *iommu)
 632 {
 633         u32 head, tail;
 634
 635         head = readl(iommu->mmio_base + MMIO_EVT_HEAD_OFFSET);
 636         tail = readl(iommu->mmio_base + MMIO_EVT_TAIL_OFFSET);
 637
 638         while (head != tail) {
 639                 iommu_print_event(iommu, iommu->evt_buf + head);
 640                 head = (head + EVENT_ENTRY_SIZE) % EVT_BUFFER_SIZE;
 641         }
 642
 643         writel(head, iommu->mmio_base + MMIO_EVT_HEAD_OFFSET);
 644 }
 645
 646 static void iommu_handle_ppr_entry(struct amd_iommu *iommu, u64 *raw)
 647 {
 648         struct amd_iommu_fault fault;
 649
 650         if (PPR_REQ_TYPE(raw[0]) != PPR_REQ_FAULT) {
 651                 pr_err_ratelimited("AMD-Vi: Unknown PPR request received\n");
 652                 return;
 653         }
 654
 655         fault.address   = raw[1];
 656         fault.pasid     = PPR_PASID(raw[0]);
 657         fault.device_id = PPR_DEVID(raw[0]);
 658         fault.tag       = PPR_TAG(raw[0]);
 659         fault.flags     = PPR_FLAGS(raw[0]);
 660
 661         atomic_notifier_call_chain(&ppr_notifier, 0, &fault);
 662 }
 663
 664 static void iommu_poll_ppr_log(struct amd_iommu *iommu)
 665 {
 666         u32 head, tail;
 667
 668         if (iommu->ppr_log == NULL)
 669                 return;
 670
 671         head = readl(iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 672         tail = readl(iommu->mmio_base + MMIO_PPR_TAIL_OFFSET);
 673
 674         while (head != tail) {
 675                 volatile u64 *raw;
 676                 u64 entry[2];
 677                 int i;
 678
 679                 raw = (u64 *)(iommu->ppr_log + head);
 680
 681                 /*
 682                  * Hardware bug: Interrupt may arrive before the entry is
 683                  * written to memory. If this happens we need to wait for the
 684                  * entry to arrive.
 685                  */
 686                 for (i = 0; i < LOOP_TIMEOUT; ++i) {
 687                         if (PPR_REQ_TYPE(raw[0]) != 0)
 688                                 break;
 689                         udelay(1);
 690                 }
 691
 692                 /* Avoid memcpy function-call overhead */
 693                 entry[0] = raw[0];
 694                 entry[1] = raw[1];
 695
 696                 /*
 697                  * To detect the hardware bug we need to clear the entry
 698                  * back to zero.
 699                  */
 700                 raw[0] = raw[1] = 0UL;
 701
 702                 /* Update head pointer of hardware ring-buffer */
 703                 head = (head + PPR_ENTRY_SIZE) % PPR_LOG_SIZE;
 704                 writel(head, iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 705
 706                 /* Handle PPR entry */
 707                 iommu_handle_ppr_entry(iommu, entry);
 708
 709                 /* Refresh ring-buffer information */
 710                 head = readl(iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 711                 tail = readl(iommu->mmio_base + MMIO_PPR_TAIL_OFFSET);
 712         }
 713 }
 714
 715 #ifdef CONFIG_IRQ_REMAP
 716 static int (*iommu_ga_log_notifier)(u32);
 717
 718 int amd_iommu_register_ga_log_notifier(int (*notifier)(u32))
 719 {
 720         iommu_ga_log_notifier = notifier;
 721
 722         return 0;
 723 }
 724 EXPORT_SYMBOL(amd_iommu_register_ga_log_notifier);
 725
 726 static void iommu_poll_ga_log(struct amd_iommu *iommu)
 727 {
 728         u32 head, tail, cnt = 0;
 729
 730         if (iommu->ga_log == NULL)
 731                 return;
 732
 733         head = readl(iommu->mmio_base + MMIO_GA_HEAD_OFFSET);
 734         tail = readl(iommu->mmio_base + MMIO_GA_TAIL_OFFSET);
 735
 736         while (head != tail) {
 737                 volatile u64 *raw;
 738                 u64 log_entry;
 739
 740                 raw = (u64 *)(iommu->ga_log + head);
 741                 cnt++;
 742
 743                 /* Avoid memcpy function-call overhead */
 744                 log_entry = *raw;
 745
 746                 /* Update head pointer of hardware ring-buffer */
 747                 head = (head + GA_ENTRY_SIZE) % GA_LOG_SIZE;
 748                 writel(head, iommu->mmio_base + MMIO_GA_HEAD_OFFSET);
 749
 750                 /* Handle GA entry */
 751                 switch (GA_REQ_TYPE(log_entry)) {
 752                 case GA_GUEST_NR:
 753                         if (!iommu_ga_log_notifier)
 754                                 break;
 755
 756                         pr_debug("AMD-Vi: %s: devid=%#x, ga_tag=%#x\n",
 757                                  __func__, GA_DEVID(log_entry),
 758                                  GA_TAG(log_entry));
 759
 760                         if (iommu_ga_log_notifier(GA_TAG(log_entry)) != 0)
 761                                 pr_err("AMD-Vi: GA log notifier failed.\n");
 762                         break;
 763                 default:
 764                         break;
 765                 }
 766         }
 767 }
 768 #endif /* CONFIG_IRQ_REMAP */
 769
 770 #define AMD_IOMMU_INT_MASK      \
 771         (MMIO_STATUS_EVT_INT_MASK | \
 772          MMIO_STATUS_PPR_INT_MASK | \
 773          MMIO_STATUS_GALOG_INT_MASK)
 774
 775 irqreturn_t amd_iommu_int_thread(int irq, void *data)
 776 {
 777         struct amd_iommu *iommu = (struct amd_iommu *) data;
 778         u32 status = readl(iommu->mmio_base + MMIO_STATUS_OFFSET);
 779
 780         while (status & AMD_IOMMU_INT_MASK) {
 781                 /* Enable EVT and PPR and GA interrupts again */
 782                 writel(AMD_IOMMU_INT_MASK,
 783                         iommu->mmio_base + MMIO_STATUS_OFFSET);
 784
 785                 if (status & MMIO_STATUS_EVT_INT_MASK) {
 786                         pr_devel("AMD-Vi: Processing IOMMU Event Log\n");
 787                         iommu_poll_events(iommu);
 788                 }
 789
 790                 if (status & MMIO_STATUS_PPR_INT_MASK) {
 791                         pr_devel("AMD-Vi: Processing IOMMU PPR Log\n");
 792                         iommu_poll_ppr_log(iommu);
 793                 }
 794
 795 #ifdef CONFIG_IRQ_REMAP
 796                 if (status & MMIO_STATUS_GALOG_INT_MASK) {
 797                         pr_devel("AMD-Vi: Processing IOMMU GA Log\n");
 798                         iommu_poll_ga_log(iommu);
 799                 }
 800 #endif
 801
 802                 /*
 803                  * Hardware bug: ERBT1312
 804                  * When re-enabling interrupt (by writing 1
 805                  * to clear the bit), the hardware might also try to set
 806                  * the interrupt bit in the event status register.
 807                  * In this scenario, the bit will be set, and disable
 808                  * subsequent interrupts.
 809                  *
 810                  * Workaround: The IOMMU driver should read back the
 811                  * status register and check if the interrupt bits are cleared.
 812                  * If not, driver will need to go through the interrupt handler
 813                  * again and re-clear the bits
 814                  */
 815                 status = readl(iommu->mmio_base + MMIO_STATUS_OFFSET);
 816         }
 817         return IRQ_HANDLED;
 818 }
 819
 820 irqreturn_t amd_iommu_int_handler(int irq, void *data)
 821 {
 822         return IRQ_WAKE_THREAD;
 823 }
 824
 825 /****************************************************************************
 826  *
 827  * IOMMU command queuing functions
 828  *
 829  ****************************************************************************/
 830
 831 static int wait_on_sem(volatile u64 *sem)
 832 {
 833         int i = 0;
 834
 835         while (*sem == 0 && i < LOOP_TIMEOUT) {
 836                 udelay(1);
 837                 i += 1;
 838         }
 839
 840         if (i == LOOP_TIMEOUT) {
 841                 pr_alert("AMD-Vi: Completion-Wait loop timed out\n");
 842                 return -EIO;
 843         }
 844
 845         return 0;
 846 }
 847
 848 static void copy_cmd_to_buffer(struct amd_iommu *iommu,
 849                                struct iommu_cmd *cmd)
 850 {
 851         u8 *target;
 852
 853         target = iommu->cmd_buf + iommu->cmd_buf_tail;
 854
 855         iommu->cmd_buf_tail += sizeof(*cmd);
 856         iommu->cmd_buf_tail %= CMD_BUFFER_SIZE;
 857
 858         /* Copy command to buffer */
 859         memcpy(target, cmd, sizeof(*cmd));
 860
 861         /* Tell the IOMMU about it */
 862         writel(iommu->cmd_buf_tail, iommu->mmio_base + MMIO_CMD_TAIL_OFFSET);
 863 }
 864
 865 static void build_completion_wait(struct iommu_cmd *cmd, u64 address)
 866 {
 867         u64 paddr = iommu_virt_to_phys((void *)address);
 868
 869         WARN_ON(address & 0x7ULL);
 870
 871         memset(cmd, 0, sizeof(*cmd));
 872         cmd->data[0] = lower_32_bits(paddr) | CMD_COMPL_WAIT_STORE_MASK;
 873         cmd->data[1] = upper_32_bits(paddr);
 874         cmd->data[2] = 1;
 875         CMD_SET_TYPE(cmd, CMD_COMPL_WAIT);
 876 }
 877
 878 static void build_inv_dte(struct iommu_cmd *cmd, u16 devid)
 879 {
 880         memset(cmd, 0, sizeof(*cmd));
 881         cmd->data[0] = devid;
 882         CMD_SET_TYPE(cmd, CMD_INV_DEV_ENTRY);
 883 }
 884
 885 static void build_inv_iommu_pages(struct iommu_cmd *cmd, u64 address,
 886                                   size_t size, u16 domid, int pde)
 887 {
 888         u64 pages;
 889         bool s;
 890
 891         pages = iommu_num_pages(address, size, PAGE_SIZE);
 892         s     = false;
 893
 894         if (pages > 1) {
 895                 /*
 896                  * If we have to flush more than one page, flush all
 897                  * TLB entries for this domain
 898                  */
 899                 address = CMD_INV_IOMMU_ALL_PAGES_ADDRESS;
 900                 s = true;
 901         }
 902
 903         address &= PAGE_MASK;
 904
 905         memset(cmd, 0, sizeof(*cmd));
 906         cmd->data[1] |= domid;
 907         cmd->data[2]  = lower_32_bits(address);
 908         cmd->data[3]  = upper_32_bits(address);
 909         CMD_SET_TYPE(cmd, CMD_INV_IOMMU_PAGES);
 910         if (s) /* size bit - we flush more than one 4kb page */
 911                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 912         if (pde) /* PDE bit - we want to flush everything, not only the PTEs */
 913                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_PDE_MASK;
 914 }
 915
 916 static void build_inv_iotlb_pages(struct iommu_cmd *cmd, u16 devid, int qdep,
 917                                   u64 address, size_t size)
 918 {
 919         u64 pages;
 920         bool s;
 921
 922         pages = iommu_num_pages(address, size, PAGE_SIZE);
 923         s     = false;
 924
 925         if (pages > 1) {
 926                 /*
 927                  * If we have to flush more than one page, flush all
 928                  * TLB entries for this domain
 929                  */
 930                 address = CMD_INV_IOMMU_ALL_PAGES_ADDRESS;
 931                 s = true;
 932         }
 933
 934         address &= PAGE_MASK;
 935
 936         memset(cmd, 0, sizeof(*cmd));
 937         cmd->data[0]  = devid;
 938         cmd->data[0] |= (qdep & 0xff) << 24;
 939         cmd->data[1]  = devid;
 940         cmd->data[2]  = lower_32_bits(address);
 941         cmd->data[3]  = upper_32_bits(address);
 942         CMD_SET_TYPE(cmd, CMD_INV_IOTLB_PAGES);
 943         if (s)
 944                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 945 }
 946
 947 static void build_inv_iommu_pasid(struct iommu_cmd *cmd, u16 domid, int pasid,
 948                                   u64 address, bool size)
 949 {
 950         memset(cmd, 0, sizeof(*cmd));
 951
 952         address &= ~(0xfffULL);
 953
 954         cmd->data[0]  = pasid;
 955         cmd->data[1]  = domid;
 956         cmd->data[2]  = lower_32_bits(address);
 957         cmd->data[3]  = upper_32_bits(address);
 958         cmd->data[2] |= CMD_INV_IOMMU_PAGES_PDE_MASK;
 959         cmd->data[2] |= CMD_INV_IOMMU_PAGES_GN_MASK;
 960         if (size)
 961                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 962         CMD_SET_TYPE(cmd, CMD_INV_IOMMU_PAGES);
 963 }
 964
 965 static void build_inv_iotlb_pasid(struct iommu_cmd *cmd, u16 devid, int pasid,
 966                                   int qdep, u64 address, bool size)
 967 {
 968         memset(cmd, 0, sizeof(*cmd));
 969
 970         address &= ~(0xfffULL);
 971
 972         cmd->data[0]  = devid;
 973         cmd->data[0] |= ((pasid >> 8) & 0xff) << 16;
 974         cmd->data[0] |= (qdep  & 0xff) << 24;
 975         cmd->data[1]  = devid;
 976         cmd->data[1] |= (pasid & 0xff) << 16;
 977         cmd->data[2]  = lower_32_bits(address);
 978         cmd->data[2] |= CMD_INV_IOMMU_PAGES_GN_MASK;
 979         cmd->data[3]  = upper_32_bits(address);
 980         if (size)
 981                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 982         CMD_SET_TYPE(cmd, CMD_INV_IOTLB_PAGES);
 983 }
 984
 985 static void build_complete_ppr(struct iommu_cmd *cmd, u16 devid, int pasid,
 986                                int status, int tag, bool gn)
 987 {
 988         memset(cmd, 0, sizeof(*cmd));
 989
 990         cmd->data[0]  = devid;
 991         if (gn) {
 992                 cmd->data[1]  = pasid;
 993                 cmd->data[2]  = CMD_INV_IOMMU_PAGES_GN_MASK;
 994         }
 995         cmd->data[3]  = tag & 0x1ff;
 996         cmd->data[3] |= (status & PPR_STATUS_MASK) << PPR_STATUS_SHIFT;
 997
 998         CMD_SET_TYPE(cmd, CMD_COMPLETE_PPR);
 999 }
1000
1001 static void build_inv_all(struct iommu_cmd *cmd)
1002 {
1003         memset(cmd, 0, sizeof(*cmd));
1004         CMD_SET_TYPE(cmd, CMD_INV_ALL);
1005 }
1006
1007 static void build_inv_irt(struct iommu_cmd *cmd, u16 devid)
1008 {
1009         memset(cmd, 0, sizeof(*cmd));
1010         cmd->data[0] = devid;
1011         CMD_SET_TYPE(cmd, CMD_INV_IRT);
1012 }
1013
1014 /*
1015  * Writes the command to the IOMMUs command buffer and informs the
1016  * hardware about the new command.
1017  */
1018 static int __iommu_queue_command_sync(struct amd_iommu *iommu,
1019                                       struct iommu_cmd *cmd,
1020                                       bool sync)
1021 {
1022         unsigned int count = 0;
1023         u32 left, next_tail;
1024
1025         next_tail = (iommu->cmd_buf_tail + sizeof(*cmd)) % CMD_BUFFER_SIZE;
1026 again:
1027         left      = (iommu->cmd_buf_head - next_tail) % CMD_BUFFER_SIZE;
1028
1029         if (left <= 0x20) {
1030                 /* Skip udelay() the first time around */
1031                 if (count++) {
1032                         if (count == LOOP_TIMEOUT) {
1033                                 pr_err("AMD-Vi: Command buffer timeout\n");
1034                                 return -EIO;
1035                         }
1036
1037                         udelay(1);
1038                 }
1039
1040                 /* Update head and recheck remaining space */
1041                 iommu->cmd_buf_head = readl(iommu->mmio_base +
1042                                             MMIO_CMD_HEAD_OFFSET);
1043
1044                 goto again;
1045         }
1046
1047         copy_cmd_to_buffer(iommu, cmd);
1048
1049         /* Do we need to make sure all commands are processed? */
1050         iommu->need_sync = sync;
1051
1052         return 0;
1053 }
1054
1055 static int iommu_queue_command_sync(struct amd_iommu *iommu,
1056                                     struct iommu_cmd *cmd,
1057                                     bool sync)
1058 {
1059         unsigned long flags;
1060         int ret;
1061
1062         raw_spin_lock_irqsave(&iommu->lock, flags);
1063         ret = __iommu_queue_command_sync(iommu, cmd, sync);
1064         raw_spin_unlock_irqrestore(&iommu->lock, flags);
1065
1066         return ret;
1067 }
1068
1069 static int iommu_queue_command(struct amd_iommu *iommu, struct iommu_cmd *cmd)
1070 {
1071         return iommu_queue_command_sync(iommu, cmd, true);
1072 }
1073
1074 /*
1075  * This function queues a completion wait command into the command
1076  * buffer of an IOMMU
1077  */
1078 static int iommu_completion_wait(struct amd_iommu *iommu)
1079 {
1080         struct iommu_cmd cmd;
1081         unsigned long flags;
1082         int ret;
1083
1084         if (!iommu->need_sync)
1085                 return 0;
1086
1087
1088         build_completion_wait(&cmd, (u64)&iommu->cmd_sem);
1089
1090         raw_spin_lock_irqsave(&iommu->lock, flags);
1091
1092         iommu->cmd_sem = 0;
1093
1094         ret = __iommu_queue_command_sync(iommu, &cmd, false);
1095         if (ret)
1096                 goto out_unlock;
1097
1098         ret = wait_on_sem(&iommu->cmd_sem);
1099
1100 out_unlock:
1101         raw_spin_unlock_irqrestore(&iommu->lock, flags);
1102
1103         return ret;
1104 }
1105
1106 static int iommu_flush_dte(struct amd_iommu *iommu, u16 devid)
1107 {
1108         struct iommu_cmd cmd;
1109
1110         build_inv_dte(&cmd, devid);
1111
1112         return iommu_queue_command(iommu, &cmd);
1113 }
1114
1115 static void amd_iommu_flush_dte_all(struct amd_iommu *iommu)
1116 {
1117         u32 devid;
1118
1119         for (devid = 0; devid <= 0xffff; ++devid)
1120                 iommu_flush_dte(iommu, devid);
1121
1122         iommu_completion_wait(iommu);
1123 }
1124
1125 /*
1126  * This function uses heavy locking and may disable irqs for some time. But
1127  * this is no issue because it is only called during resume.
1128  */
1129 static void amd_iommu_flush_tlb_all(struct amd_iommu *iommu)
1130 {
1131         u32 dom_id;
1132
1133         for (dom_id = 0; dom_id <= 0xffff; ++dom_id) {
1134                 struct iommu_cmd cmd;
1135                 build_inv_iommu_pages(&cmd, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS,
1136                                       dom_id, 1);
1137                 iommu_queue_command(iommu, &cmd);
1138         }
1139
1140         iommu_completion_wait(iommu);
1141 }
1142
1143 static void amd_iommu_flush_all(struct amd_iommu *iommu)
1144 {
1145         struct iommu_cmd cmd;
1146
1147         build_inv_all(&cmd);
1148
1149         iommu_queue_command(iommu, &cmd);
1150         iommu_completion_wait(iommu);
1151 }
1152
1153 static void iommu_flush_irt(struct amd_iommu *iommu, u16 devid)
1154 {
1155         struct iommu_cmd cmd;
1156
1157         build_inv_irt(&cmd, devid);
1158
1159         iommu_queue_command(iommu, &cmd);
1160 }
1161
1162 static void amd_iommu_flush_irt_all(struct amd_iommu *iommu)
1163 {
1164         u32 devid;
1165
1166         for (devid = 0; devid <= MAX_DEV_TABLE_ENTRIES; devid++)
1167                 iommu_flush_irt(iommu, devid);
1168
1169         iommu_completion_wait(iommu);
1170 }
1171
1172 void iommu_flush_all_caches(struct amd_iommu *iommu)
1173 {
1174         if (iommu_feature(iommu, FEATURE_IA)) {
1175                 amd_iommu_flush_all(iommu);
1176         } else {
1177                 amd_iommu_flush_dte_all(iommu);
1178                 amd_iommu_flush_irt_all(iommu);
1179                 amd_iommu_flush_tlb_all(iommu);
1180         }
1181 }
1182
1183 /*
1184  * Command send function for flushing on-device TLB
1185  */
1186 static int device_flush_iotlb(struct iommu_dev_data *dev_data,
1187                               u64 address, size_t size)
1188 {
1189         struct amd_iommu *iommu;
1190         struct iommu_cmd cmd;
1191         int qdep;
1192
1193         qdep     = dev_data->ats.qdep;
1194         iommu    = amd_iommu_rlookup_table[dev_data->devid];
1195
1196         build_inv_iotlb_pages(&cmd, dev_data->devid, qdep, address, size);
1197
1198         return iommu_queue_command(iommu, &cmd);
1199 }
1200
1201 /*
1202  * Command send function for invalidating a device table entry
1203  */
1204 static int device_flush_dte(struct iommu_dev_data *dev_data)
1205 {
1206         struct amd_iommu *iommu;
1207         u16 alias;
1208         int ret;
1209
1210         iommu = amd_iommu_rlookup_table[dev_data->devid];
1211         alias = dev_data->alias;
1212
1213         ret = iommu_flush_dte(iommu, dev_data->devid);
1214         if (!ret && alias != dev_data->devid)
1215                 ret = iommu_flush_dte(iommu, alias);
1216         if (ret)
1217                 return ret;
1218
1219         if (dev_data->ats.enabled)
1220                 ret = device_flush_iotlb(dev_data, 0, ~0UL);
1221
1222         return ret;
1223 }
1224
1225 /*
1226  * TLB invalidation function which is called from the mapping functions.
1227  * It invalidates a single PTE if the range to flush is within a single
1228  * page. Otherwise it flushes the whole TLB of the IOMMU.
1229  */
1230 static void __domain_flush_pages(struct protection_domain *domain,
1231                                  u64 address, size_t size, int pde)
1232 {
1233         struct iommu_dev_data *dev_data;
1234         struct iommu_cmd cmd;
1235         int ret = 0, i;
1236
1237         build_inv_iommu_pages(&cmd, address, size, domain->id, pde);
1238
1239         for (i = 0; i < amd_iommu_get_num_iommus(); ++i) {
1240                 if (!domain->dev_iommu[i])
1241                         continue;
1242
1243                 /*
1244                  * Devices of this domain are behind this IOMMU
1245                  * We need a TLB flush
1246                  */
1247                 ret |= iommu_queue_command(amd_iommus[i], &cmd);
1248         }
1249
1250         list_for_each_entry(dev_data, &domain->dev_list, list) {
1251
1252                 if (!dev_data->ats.enabled)
1253                         continue;
1254
1255                 ret |= device_flush_iotlb(dev_data, address, size);
1256         }
1257
1258         WARN_ON(ret);
1259 }
1260
1261 static void domain_flush_pages(struct protection_domain *domain,
1262                                u64 address, size_t size)
1263 {
1264         __domain_flush_pages(domain, address, size, 0);
1265 }
1266
1267 /* Flush the whole IO/TLB for a given protection domain */
1268 static void domain_flush_tlb(struct protection_domain *domain)
1269 {
1270         __domain_flush_pages(domain, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS, 0);
1271 }
1272
1273 /* Flush the whole IO/TLB for a given protection domain - including PDE */
1274 static void domain_flush_tlb_pde(struct protection_domain *domain)
1275 {
1276         __domain_flush_pages(domain, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS, 1);
1277 }
1278
1279 static void domain_flush_complete(struct protection_domain *domain)
1280 {
1281         int i;
1282
1283         for (i = 0; i < amd_iommu_get_num_iommus(); ++i) {
1284                 if (domain && !domain->dev_iommu[i])
1285                         continue;
1286
1287                 /*
1288                  * Devices of this domain are behind this IOMMU
1289                  * We need to wait for completion of all commands.
1290                  */
1291                 iommu_completion_wait(amd_iommus[i]);
1292         }
1293 }
1294
1295
1296 /*
1297  * This function flushes the DTEs for all devices in domain
1298  */
1299 static void domain_flush_devices(struct protection_domain *domain)
1300 {
1301         struct iommu_dev_data *dev_data;
1302
1303         list_for_each_entry(dev_data, &domain->dev_list, list)
1304                 device_flush_dte(dev_data);
1305 }
1306
1307 /****************************************************************************
1308  *
1309  * The functions below are used the create the page table mappings for
1310  * unity mapped regions.
1311  *
1312  ****************************************************************************/
1313
1314 /*
1315  * This function is used to add another level to an IO page table. Adding
1316  * another level increases the size of the address space by 9 bits to a size up
1317  * to 64 bits.
1318  */
1319 static bool increase_address_space(struct protection_domain *domain,
1320                                    gfp_t gfp)
1321 {
1322         u64 *pte;
1323
1324         if (domain->mode == PAGE_MODE_6_LEVEL)
1325                 /* address space already 64 bit large */
1326                 return false;
1327
1328         pte = (void *)get_zeroed_page(gfp);
1329         if (!pte)
1330                 return false;
1331
1332         *pte             = PM_LEVEL_PDE(domain->mode,
1333                                         iommu_virt_to_phys(domain->pt_root));
1334         domain->pt_root  = pte;
1335         domain->mode    += 1;
1336         domain->updated  = true;
1337
1338         return true;
1339 }
1340
1341 static u64 *alloc_pte(struct protection_domain *domain,
1342                       unsigned long address,
1343                       unsigned long page_size,
1344                       u64 **pte_page,
1345                       gfp_t gfp)
1346 {
1347         int level, end_lvl;
1348         u64 *pte, *page;
1349
1350         BUG_ON(!is_power_of_2(page_size));
1351
1352         while (address > PM_LEVEL_SIZE(domain->mode))
1353                 increase_address_space(domain, gfp);
1354
1355         level   = domain->mode - 1;
1356         pte     = &domain->pt_root[PM_LEVEL_INDEX(level, address)];
1357         address = PAGE_SIZE_ALIGN(address, page_size);
1358         end_lvl = PAGE_SIZE_LEVEL(page_size);
1359
1360         while (level > end_lvl) {
1361                 u64 __pte, __npte;
1362
1363                 __pte = *pte;
1364
1365                 if (!IOMMU_PTE_PRESENT(__pte)) {
1366                         page = (u64 *)get_zeroed_page(gfp);
1367                         if (!page)
1368                                 return NULL;
1369
1370                         __npte = PM_LEVEL_PDE(level, iommu_virt_to_phys(page));
1371
1372                         /* pte could have been changed somewhere. */
1373                         if (cmpxchg64(pte, __pte, __npte) != __pte) {
1374                                 free_page((unsigned long)page);
1375                                 continue;
1376                         }
1377                 }
1378
1379                 /* No level skipping support yet */
1380                 if (PM_PTE_LEVEL(*pte) != level)
1381                         return NULL;
1382
1383                 level -= 1;
1384
1385                 pte = IOMMU_PTE_PAGE(*pte);
1386
1387                 if (pte_page && level == end_lvl)
1388                         *pte_page = pte;
1389
1390                 pte = &pte[PM_LEVEL_INDEX(level, address)];
1391         }
1392
1393         return pte;
1394 }
1395
1396 /*
1397  * This function checks if there is a PTE for a given dma address. If
1398  * there is one, it returns the pointer to it.
1399  */
1400 static u64 *fetch_pte(struct protection_domain *domain,
1401                       unsigned long address,
1402                       unsigned long *page_size)
1403 {
1404         int level;
1405         u64 *pte;
1406
1407         *page_size = 0;
1408
1409         if (address > PM_LEVEL_SIZE(domain->mode))
1410                 return NULL;
1411
1412         level      =  domain->mode - 1;
1413         pte        = &domain->pt_root[PM_LEVEL_INDEX(level, address)];
1414         *page_size =  PTE_LEVEL_PAGE_SIZE(level);
1415
1416         while (level > 0) {
1417
1418                 /* Not Present */
1419                 if (!IOMMU_PTE_PRESENT(*pte))
1420                         return NULL;
1421
1422                 /* Large PTE */
1423                 if (PM_PTE_LEVEL(*pte) == 7 ||
1424                     PM_PTE_LEVEL(*pte) == 0)
1425                         break;
1426
1427                 /* No level skipping support yet */
1428                 if (PM_PTE_LEVEL(*pte) != level)
1429                         return NULL;
1430
1431                 level -= 1;
1432
1433                 /* Walk to the next level */
1434                 pte        = IOMMU_PTE_PAGE(*pte);
1435                 pte        = &pte[PM_LEVEL_INDEX(level, address)];
1436                 *page_size = PTE_LEVEL_PAGE_SIZE(level);
1437         }
1438
1439         if (PM_PTE_LEVEL(*pte) == 0x07) {
1440                 unsigned long pte_mask;
1441
1442                 /*
1443                  * If we have a series of large PTEs, make
1444                  * sure to return a pointer to the first one.
1445                  */
1446                 *page_size = pte_mask = PTE_PAGE_SIZE(*pte);
1447                 pte_mask   = ~((PAGE_SIZE_PTE_COUNT(pte_mask) << 3) - 1);
1448                 pte        = (u64 *)(((unsigned long)pte) & pte_mask);
1449         }
1450
1451         return pte;
1452 }
1453
1454 /*
1455  * Generic mapping functions. It maps a physical address into a DMA
1456  * address space. It allocates the page table pages if necessary.
1457  * In the future it can be extended to a generic mapping function
1458  * supporting all features of AMD IOMMU page tables like level skipping
1459  * and full 64 bit address spaces.
1460  */
1461 static int iommu_map_page(struct protection_domain *dom,
1462                           unsigned long bus_addr,
1463                           unsigned long phys_addr,
1464                           unsigned long page_size,
1465                           int prot,
1466                           gfp_t gfp)
1467 {
1468         u64 __pte, *pte;
1469         int i, count;
1470
1471         BUG_ON(!IS_ALIGNED(bus_addr, page_size));
1472         BUG_ON(!IS_ALIGNED(phys_addr, page_size));
1473
1474         if (!(prot & IOMMU_PROT_MASK))
1475                 return -EINVAL;
1476
1477         count = PAGE_SIZE_PTE_COUNT(page_size);
1478         pte   = alloc_pte(dom, bus_addr, page_size, NULL, gfp);
1479
1480         if (!pte)
1481                 return -ENOMEM;
1482
1483         for (i = 0; i < count; ++i)
1484                 if (IOMMU_PTE_PRESENT(pte[i]))
1485                         return -EBUSY;
1486
1487         if (count > 1) {
1488                 __pte = PAGE_SIZE_PTE(__sme_set(phys_addr), page_size);
1489                 __pte |= PM_LEVEL_ENC(7) | IOMMU_PTE_PR | IOMMU_PTE_FC;
1490         } else
1491                 __pte = __sme_set(phys_addr) | IOMMU_PTE_PR | IOMMU_PTE_FC;
1492
1493         if (prot & IOMMU_PROT_IR)
1494                 __pte |= IOMMU_PTE_IR;
1495         if (prot & IOMMU_PROT_IW)
1496                 __pte |= IOMMU_PTE_IW;
1497
1498         for (i = 0; i < count; ++i)
1499                 pte[i] = __pte;
1500
1501         update_domain(dom);
1502
1503         return 0;
1504 }
1505
1506 static unsigned long iommu_unmap_page(struct protection_domain *dom,
1507                                       unsigned long bus_addr,
1508                                       unsigned long page_size)
1509 {
1510         unsigned long long unmapped;
1511         unsigned long unmap_size;
1512         u64 *pte;
1513
1514         BUG_ON(!is_power_of_2(page_size));
1515
1516         unmapped = 0;
1517
1518         while (unmapped < page_size) {
1519
1520                 pte = fetch_pte(dom, bus_addr, &unmap_size);
1521
1522                 if (pte) {
1523                         int i, count;
1524
1525                         count = PAGE_SIZE_PTE_COUNT(unmap_size);
1526                         for (i = 0; i < count; i++)
1527                                 pte[i] = 0ULL;
1528                 }
1529
1530                 bus_addr  = (bus_addr & ~(unmap_size - 1)) + unmap_size;
1531                 unmapped += unmap_size;
1532         }
1533
1534         BUG_ON(unmapped && !is_power_of_2(unmapped));
1535
1536         return unmapped;
1537 }
1538
1539 /****************************************************************************
1540  *
1541  * The next functions belong to the address allocator for the dma_ops
1542  * interface functions.
1543  *
1544  ****************************************************************************/
1545
1546
1547 static unsigned long dma_ops_alloc_iova(struct device *dev,
1548                                         struct dma_ops_domain *dma_dom,
1549                                         unsigned int pages, u64 dma_mask)
1550 {
1551         unsigned long pfn = 0;
1552
1553         pages = __roundup_pow_of_two(pages);
1554
1555         if (dma_mask > DMA_BIT_MASK(32))
1556                 pfn = alloc_iova_fast(&dma_dom->iovad, pages,
1557                                       IOVA_PFN(DMA_BIT_MASK(32)), false);
1558
1559         if (!pfn)
1560                 pfn = alloc_iova_fast(&dma_dom->iovad, pages,
1561                                       IOVA_PFN(dma_mask), true);
1562
1563         return (pfn << PAGE_SHIFT);
1564 }
1565
1566 static void dma_ops_free_iova(struct dma_ops_domain *dma_dom,
1567                               unsigned long address,
1568                               unsigned int pages)
1569 {
1570         pages = __roundup_pow_of_two(pages);
1571         address >>= PAGE_SHIFT;
1572
1573         free_iova_fast(&dma_dom->iovad, address, pages);
1574 }
1575
1576 /****************************************************************************
1577  *
1578  * The next functions belong to the domain allocation. A domain is
1579  * allocated for every IOMMU as the default domain. If device isolation
1580  * is enabled, every device get its own domain. The most important thing
1581  * about domains is the page table mapping the DMA address space they
1582  * contain.
1583  *
1584  ****************************************************************************/
1585
1586 /*
1587  * This function adds a protection domain to the global protection domain list
1588  */
1589 static void add_domain_to_list(struct protection_domain *domain)
1590 {
1591         unsigned long flags;
1592
1593         spin_lock_irqsave(&amd_iommu_pd_lock, flags);
1594         list_add(&domain->list, &amd_iommu_pd_list);
1595         spin_unlock_irqrestore(&amd_iommu_pd_lock, flags);
1596 }
1597
1598 /*
1599  * This function removes a protection domain to the global
1600  * protection domain list
1601  */
1602 static void del_domain_from_list(struct protection_domain *domain)
1603 {
1604         unsigned long flags;
1605
1606         spin_lock_irqsave(&amd_iommu_pd_lock, flags);
1607         list_del(&domain->list);
1608         spin_unlock_irqrestore(&amd_iommu_pd_lock, flags);
1609 }
1610
1611 static u16 domain_id_alloc(void)
1612 {
1613         int id;
1614
1615         spin_lock(&pd_bitmap_lock);
1616         id = find_first_zero_bit(amd_iommu_pd_alloc_bitmap, MAX_DOMAIN_ID);
1617         BUG_ON(id == 0);
1618         if (id > 0 && id < MAX_DOMAIN_ID)
1619                 __set_bit(id, amd_iommu_pd_alloc_bitmap);
1620         else
1621                 id = 0;
1622         spin_unlock(&pd_bitmap_lock);
1623
1624         return id;
1625 }
1626
1627 static void domain_id_free(int id)
1628 {
1629         spin_lock(&pd_bitmap_lock);
1630         if (id > 0 && id < MAX_DOMAIN_ID)
1631                 __clear_bit(id, amd_iommu_pd_alloc_bitmap);
1632         spin_unlock(&pd_bitmap_lock);
1633 }
1634
1635 #define DEFINE_FREE_PT_FN(LVL, FN)                              \
1636 static void free_pt_##LVL (unsigned long __pt)                  \
1637 {                                                               \
1638         unsigned long p;                                        \
1639         u64 *pt;                                                \
1640         int i;                                                  \
1641                                                                 \
1642         pt = (u64 *)__pt;                                       \
1643                                                                 \
1644         for (i = 0; i < 512; ++i) {                             \
1645                 /* PTE present? */                              \
1646                 if (!IOMMU_PTE_PRESENT(pt[i]))                  \
1647                         continue;                               \
1648                                                                 \
1649                 /* Large PTE? */                                \
1650                 if (PM_PTE_LEVEL(pt[i]) == 0 ||                 \
1651                     PM_PTE_LEVEL(pt[i]) == 7)                   \
1652                         continue;                               \
1653                                                                 \
1654                 p = (unsigned long)IOMMU_PTE_PAGE(pt[i]);       \
1655                 FN(p);                                          \
1656         }                                                       \
1657         free_page((unsigned long)pt);                           \
1658 }
1659
1660 DEFINE_FREE_PT_FN(l2, free_page)
1661 DEFINE_FREE_PT_FN(l3, free_pt_l2)
1662 DEFINE_FREE_PT_FN(l4, free_pt_l3)
1663 DEFINE_FREE_PT_FN(l5, free_pt_l4)
1664 DEFINE_FREE_PT_FN(l6, free_pt_l5)
1665
1666 static void free_pagetable(struct protection_domain *domain)
1667 {
1668         unsigned long root = (unsigned long)domain->pt_root;
1669
1670         switch (domain->mode) {
1671         case PAGE_MODE_NONE:
1672                 break;
1673         case PAGE_MODE_1_LEVEL:
1674                 free_page(root);
1675                 break;
1676         case PAGE_MODE_2_LEVEL:
1677                 free_pt_l2(root);
1678                 break;
1679         case PAGE_MODE_3_LEVEL:
1680                 free_pt_l3(root);
1681                 break;
1682         case PAGE_MODE_4_LEVEL:
1683                 free_pt_l4(root);
1684                 break;
1685         case PAGE_MODE_5_LEVEL:
1686                 free_pt_l5(root);
1687                 break;
1688         case PAGE_MODE_6_LEVEL:
1689                 free_pt_l6(root);
1690                 break;
1691         default:
1692                 BUG();
1693         }
1694 }
1695
1696 static void free_gcr3_tbl_level1(u64 *tbl)
1697 {
1698         u64 *ptr;
1699         int i;
1700
1701         for (i = 0; i < 512; ++i) {
1702                 if (!(tbl[i] & GCR3_VALID))
1703                         continue;
1704
1705                 ptr = iommu_phys_to_virt(tbl[i] & PAGE_MASK);
1706
1707                 free_page((unsigned long)ptr);
1708         }
1709 }
1710
1711 static void free_gcr3_tbl_level2(u64 *tbl)
1712 {
1713         u64 *ptr;
1714         int i;
1715
1716         for (i = 0; i < 512; ++i) {
1717                 if (!(tbl[i] & GCR3_VALID))
1718                         continue;
1719
1720                 ptr = iommu_phys_to_virt(tbl[i] & PAGE_MASK);
1721
1722                 free_gcr3_tbl_level1(ptr);
1723         }
1724 }
1725
1726 static void free_gcr3_table(struct protection_domain *domain)
1727 {
1728         if (domain->glx == 2)
1729                 free_gcr3_tbl_level2(domain->gcr3_tbl);
1730         else if (domain->glx == 1)
1731                 free_gcr3_tbl_level1(domain->gcr3_tbl);
1732         else
1733                 BUG_ON(domain->glx != 0);
1734
1735         free_page((unsigned long)domain->gcr3_tbl);
1736 }
1737
1738 static void dma_ops_domain_flush_tlb(struct dma_ops_domain *dom)
1739 {
1740         domain_flush_tlb(&dom->domain);
1741         domain_flush_complete(&dom->domain);
1742 }
1743
1744 static void iova_domain_flush_tlb(struct iova_domain *iovad)
1745 {
1746         struct dma_ops_domain *dom;
1747
1748         dom = container_of(iovad, struct dma_ops_domain, iovad);
1749
1750         dma_ops_domain_flush_tlb(dom);
1751 }
1752
1753 /*
1754  * Free a domain, only used if something went wrong in the
1755  * allocation path and we need to free an already allocated page table
1756  */
1757 static void dma_ops_domain_free(struct dma_ops_domain *dom)
1758 {
1759         if (!dom)
1760                 return;
1761
1762         del_domain_from_list(&dom->domain);
1763
1764         put_iova_domain(&dom->iovad);
1765
1766         free_pagetable(&dom->domain);
1767
1768         if (dom->domain.id)
1769                 domain_id_free(dom->domain.id);
1770
1771         kfree(dom);
1772 }
1773
1774 /*
1775  * Allocates a new protection domain usable for the dma_ops functions.
1776  * It also initializes the page table and the address allocator data
1777  * structures required for the dma_ops interface
1778  */
1779 static struct dma_ops_domain *dma_ops_domain_alloc(void)
1780 {
1781         struct dma_ops_domain *dma_dom;
1782
1783         dma_dom = kzalloc(sizeof(struct dma_ops_domain), GFP_KERNEL);
1784         if (!dma_dom)
1785                 return NULL;
1786
1787         if (protection_domain_init(&dma_dom->domain))
1788                 goto free_dma_dom;
1789
1790         dma_dom->domain.mode = PAGE_MODE_3_LEVEL;
1791         dma_dom->domain.pt_root = (void *)get_zeroed_page(GFP_KERNEL);
1792         dma_dom->domain.flags = PD_DMA_OPS_MASK;
1793         if (!dma_dom->domain.pt_root)
1794                 goto free_dma_dom;
1795
1796         init_iova_domain(&dma_dom->iovad, PAGE_SIZE, IOVA_START_PFN);
1797
1798         if (init_iova_flush_queue(&dma_dom->iovad, iova_domain_flush_tlb, NULL))
1799                 goto free_dma_dom;
1800
1801         /* Initialize reserved ranges */
1802         copy_reserved_iova(&reserved_iova_ranges, &dma_dom->iovad);
1803
1804         add_domain_to_list(&dma_dom->domain);
1805
1806         return dma_dom;
1807
1808 free_dma_dom:
1809         dma_ops_domain_free(dma_dom);
1810
1811         return NULL;
1812 }
1813
1814 /*
1815  * little helper function to check whether a given protection domain is a
1816  * dma_ops domain
1817  */
1818 static bool dma_ops_domain(struct protection_domain *domain)
1819 {
1820         return domain->flags & PD_DMA_OPS_MASK;
1821 }
1822
1823 static void set_dte_entry(u16 devid, struct protection_domain *domain,
1824                           bool ats, bool ppr)
1825 {
1826         u64 pte_root = 0;
1827         u64 flags = 0;
1828
1829         if (domain->mode != PAGE_MODE_NONE)
1830                 pte_root = iommu_virt_to_phys(domain->pt_root);
1831
1832         pte_root |= (domain->mode & DEV_ENTRY_MODE_MASK)
1833                     << DEV_ENTRY_MODE_SHIFT;
1834         pte_root |= DTE_FLAG_IR | DTE_FLAG_IW | DTE_FLAG_V | DTE_FLAG_TV;
1835
1836         flags = amd_iommu_dev_table[devid].data[1];
1837
1838         if (ats)
1839                 flags |= DTE_FLAG_IOTLB;
1840
1841         if (ppr) {
1842                 struct amd_iommu *iommu = amd_iommu_rlookup_table[devid];
1843
1844                 if (iommu_feature(iommu, FEATURE_EPHSUP))
1845                         pte_root |= 1ULL << DEV_ENTRY_PPR;
1846         }
1847
1848         if (domain->flags & PD_IOMMUV2_MASK) {
1849                 u64 gcr3 = iommu_virt_to_phys(domain->gcr3_tbl);
1850                 u64 glx  = domain->glx;
1851                 u64 tmp;
1852
1853                 pte_root |= DTE_FLAG_GV;
1854                 pte_root |= (glx & DTE_GLX_MASK) << DTE_GLX_SHIFT;
1855
1856                 /* First mask out possible old values for GCR3 table */
1857                 tmp = DTE_GCR3_VAL_B(~0ULL) << DTE_GCR3_SHIFT_B;
1858                 flags    &= ~tmp;
1859
1860                 tmp = DTE_GCR3_VAL_C(~0ULL) << DTE_GCR3_SHIFT_C;
1861                 flags    &= ~tmp;
1862
1863                 /* Encode GCR3 table into DTE */
1864                 tmp = DTE_GCR3_VAL_A(gcr3) << DTE_GCR3_SHIFT_A;
1865                 pte_root |= tmp;
1866
1867                 tmp = DTE_GCR3_VAL_B(gcr3) << DTE_GCR3_SHIFT_B;
1868                 flags    |= tmp;
1869
1870                 tmp = DTE_GCR3_VAL_C(gcr3) << DTE_GCR3_SHIFT_C;
1871                 flags    |= tmp;
1872         }
1873
1874         flags &= ~DEV_DOMID_MASK;
1875         flags |= domain->id;
1876
1877         amd_iommu_dev_table[devid].data[1]  = flags;
1878         amd_iommu_dev_table[devid].data[0]  = pte_root;
1879 }
1880
1881 static void clear_dte_entry(u16 devid)
1882 {
1883         /* remove entry from the device table seen by the hardware */
1884         amd_iommu_dev_table[devid].data[0]  = DTE_FLAG_V | DTE_FLAG_TV;
1885         amd_iommu_dev_table[devid].data[1] &= DTE_FLAG_MASK;
1886
1887         amd_iommu_apply_erratum_63(devid);
1888 }
1889
1890 static void do_attach(struct iommu_dev_data *dev_data,
1891                       struct protection_domain *domain)
1892 {
1893         struct amd_iommu *iommu;
1894         u16 alias;
1895         bool ats;
1896
1897         iommu = amd_iommu_rlookup_table[dev_data->devid];
1898         alias = dev_data->alias;
1899         ats   = dev_data->ats.enabled;
1900
1901         /* Update data structures */
1902         dev_data->domain = domain;
1903         list_add(&dev_data->list, &domain->dev_list);
1904
1905         /* Do reference counting */
1906         domain->dev_iommu[iommu->index] += 1;
1907         domain->dev_cnt                 += 1;
1908
1909         /* Update device table */
1910         set_dte_entry(dev_data->devid, domain, ats, dev_data->iommu_v2);
1911         if (alias != dev_data->devid)
1912                 set_dte_entry(alias, domain, ats, dev_data->iommu_v2);
1913
1914         device_flush_dte(dev_data);
1915 }
1916
1917 static void do_detach(struct iommu_dev_data *dev_data)
1918 {
1919         struct amd_iommu *iommu;
1920         u16 alias;
1921
1922         iommu = amd_iommu_rlookup_table[dev_data->devid];
1923         alias = dev_data->alias;
1924
1925         /* decrease reference counters */
1926         dev_data->domain->dev_iommu[iommu->index] -= 1;
1927         dev_data->domain->dev_cnt                 -= 1;
1928
1929         /* Update data structures */
1930         dev_data->domain = NULL;
1931         list_del(&dev_data->list);
1932         clear_dte_entry(dev_data->devid);
1933         if (alias != dev_data->devid)
1934                 clear_dte_entry(alias);
1935
1936         /* Flush the DTE entry */
1937         device_flush_dte(dev_data);
1938 }
1939
1940 /*
1941  * If a device is not yet associated with a domain, this function makes the
1942  * device visible in the domain
1943  */
1944 static int __attach_device(struct iommu_dev_data *dev_data,
1945                            struct protection_domain *domain)
1946 {
1947         int ret;
1948
1949         /*
1950          * Must be called with IRQs disabled. Warn here to detect early
1951          * when its not.
1952          */
1953         WARN_ON(!irqs_disabled());
1954
1955         /* lock domain */
1956         spin_lock(&domain->lock);
1957
1958         ret = -EBUSY;
1959         if (dev_data->domain != NULL)
1960                 goto out_unlock;
1961
1962         /* Attach alias group root */
1963         do_attach(dev_data, domain);
1964
1965         ret = 0;
1966
1967 out_unlock:
1968
1969         /* ready */
1970         spin_unlock(&domain->lock);
1971
1972         return ret;
1973 }
1974
1975
1976 static void pdev_iommuv2_disable(struct pci_dev *pdev)
1977 {
1978         pci_disable_ats(pdev);
1979         pci_disable_pri(pdev);
1980         pci_disable_pasid(pdev);
1981 }
1982
1983 /* FIXME: Change generic reset-function to do the same */
1984 static int pri_reset_while_enabled(struct pci_dev *pdev)
1985 {
1986         u16 control;
1987         int pos;
1988
1989         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
1990         if (!pos)
1991                 return -EINVAL;
1992
1993         pci_read_config_word(pdev, pos + PCI_PRI_CTRL, &control);
1994         control |= PCI_PRI_CTRL_RESET;
1995         pci_write_config_word(pdev, pos + PCI_PRI_CTRL, control);
1996
1997         return 0;
1998 }
1999
2000 static int pdev_iommuv2_enable(struct pci_dev *pdev)
2001 {
2002         bool reset_enable;
2003         int reqs, ret;
2004
2005         /* FIXME: Hardcode number of outstanding requests for now */
2006         reqs = 32;
2007         if (pdev_pri_erratum(pdev, AMD_PRI_DEV_ERRATUM_LIMIT_REQ_ONE))
2008                 reqs = 1;
2009         reset_enable = pdev_pri_erratum(pdev, AMD_PRI_DEV_ERRATUM_ENABLE_RESET);
2010
2011         /* Only allow access to user-accessible pages */
2012         ret = pci_enable_pasid(pdev, 0);
2013         if (ret)
2014                 goto out_err;
2015
2016         /* First reset the PRI state of the device */
2017         ret = pci_reset_pri(pdev);
2018         if (ret)
2019                 goto out_err;
2020
2021         /* Enable PRI */
2022         ret = pci_enable_pri(pdev, reqs);
2023         if (ret)
2024                 goto out_err;
2025
2026         if (reset_enable) {
2027                 ret = pri_reset_while_enabled(pdev);
2028                 if (ret)
2029                         goto out_err;
2030         }
2031
2032         ret = pci_enable_ats(pdev, PAGE_SHIFT);
2033         if (ret)
2034                 goto out_err;
2035
2036         return 0;
2037
2038 out_err:
2039         pci_disable_pri(pdev);
2040         pci_disable_pasid(pdev);
2041
2042         return ret;
2043 }
2044
2045 /* FIXME: Move this to PCI code */
2046 #define PCI_PRI_TLP_OFF         (1 << 15)
2047
2048 static bool pci_pri_tlp_required(struct pci_dev *pdev)
2049 {
2050         u16 status;
2051         int pos;
2052
2053         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
2054         if (!pos)
2055                 return false;
2056
2057         pci_read_config_word(pdev, pos + PCI_PRI_STATUS, &status);
2058
2059         return (status & PCI_PRI_TLP_OFF) ? true : false;
2060 }
2061
2062 /*
2063  * If a device is not yet associated with a domain, this function makes the
2064  * device visible in the domain
2065  */
2066 static int attach_device(struct device *dev,
2067                          struct protection_domain *domain)
2068 {
2069         struct pci_dev *pdev;
2070         struct iommu_dev_data *dev_data;
2071         unsigned long flags;
2072         int ret;
2073
2074         dev_data = get_dev_data(dev);
2075
2076         if (!dev_is_pci(dev))
2077                 goto skip_ats_check;
2078
2079         pdev = to_pci_dev(dev);
2080         if (domain->flags & PD_IOMMUV2_MASK) {
2081                 if (!dev_data->passthrough)
2082                         return -EINVAL;
2083
2084                 if (dev_data->iommu_v2) {
2085                         if (pdev_iommuv2_enable(pdev) != 0)
2086                                 return -EINVAL;
2087
2088                         dev_data->ats.enabled = true;
2089                         dev_data->ats.qdep    = pci_ats_queue_depth(pdev);
2090                         dev_data->pri_tlp     = pci_pri_tlp_required(pdev);
2091                 }
2092         } else if (amd_iommu_iotlb_sup &&
2093                    pci_enable_ats(pdev, PAGE_SHIFT) == 0) {
2094                 dev_data->ats.enabled = true;
2095                 dev_data->ats.qdep    = pci_ats_queue_depth(pdev);
2096         }
2097
2098 skip_ats_check:
2099         spin_lock_irqsave(&amd_iommu_devtable_lock, flags);
2100         ret = __attach_device(dev_data, domain);
2101         spin_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2102
2103         /*
2104          * We might boot into a crash-kernel here. The crashed kernel
2105          * left the caches in the IOMMU dirty. So we have to flush
2106          * here to evict all dirty stuff.
2107          */
2108         domain_flush_tlb_pde(domain);
2109
2110         return ret;
2111 }
2112
2113 /*
2114  * Removes a device from a protection domain (unlocked)
2115  */
2116 static void __detach_device(struct iommu_dev_data *dev_data)
2117 {
2118         struct protection_domain *domain;
2119
2120         /*
2121          * Must be called with IRQs disabled. Warn here to detect early
2122          * when its not.
2123          */
2124         WARN_ON(!irqs_disabled());
2125
2126         domain = dev_data->domain;
2127
2128         spin_lock(&domain->lock);
2129
2130         do_detach(dev_data);
2131
2132         spin_unlock(&domain->lock);
2133 }
2134
2135 /*
2136  * Removes a device from a protection domain (with devtable_lock held)
2137  */
2138 static void detach_device(struct device *dev)
2139 {
2140         struct protection_domain *domain;
2141         struct iommu_dev_data *dev_data;
2142         unsigned long flags;
2143
2144         dev_data = get_dev_data(dev);
2145         domain   = dev_data->domain;
2146
2147         /*
2148          * First check if the device is still attached. It might already
2149          * be detached from its domain because the generic
2150          * iommu_detach_group code detached it and we try again here in
2151          * our alias handling.
2152          */
2153         if (WARN_ON(!dev_data->domain))
2154                 return;
2155
2156         /* lock device table */
2157         spin_lock_irqsave(&amd_iommu_devtable_lock, flags);
2158         __detach_device(dev_data);
2159         spin_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2160
2161         if (!dev_is_pci(dev))
2162                 return;
2163
2164         if (domain->flags & PD_IOMMUV2_MASK && dev_data->iommu_v2)
2165                 pdev_iommuv2_disable(to_pci_dev(dev));
2166         else if (dev_data->ats.enabled)
2167                 pci_disable_ats(to_pci_dev(dev));
2168
2169         dev_data->ats.enabled = false;
2170 }
2171
2172 static int amd_iommu_add_device(struct device *dev)
2173 {
2174         struct iommu_dev_data *dev_data;
2175         struct iommu_domain *domain;
2176         struct amd_iommu *iommu;
2177         int ret, devid;
2178
2179         if (!check_device(dev) || get_dev_data(dev))
2180                 return 0;
2181
2182         devid = get_device_id(dev);
2183         if (devid < 0)
2184                 return devid;
2185
2186         iommu = amd_iommu_rlookup_table[devid];
2187
2188         ret = iommu_init_device(dev);
2189         if (ret) {
2190                 if (ret != -ENOTSUPP)
2191                         pr_err("Failed to initialize device %s - trying to proceed anyway\n",
2192                                 dev_name(dev));
2193
2194                 iommu_ignore_device(dev);
2195                 dev->dma_ops = &dma_direct_ops;
2196                 goto out;
2197         }
2198         init_iommu_group(dev);
2199
2200         dev_data = get_dev_data(dev);
2201
2202         BUG_ON(!dev_data);
2203
2204         if (iommu_pass_through || dev_data->iommu_v2)
2205                 iommu_request_dm_for_dev(dev);
2206
2207         /* Domains are initialized for this device - have a look what we ended up with */
2208         domain = iommu_get_domain_for_dev(dev);
2209         if (domain->type == IOMMU_DOMAIN_IDENTITY)
2210                 dev_data->passthrough = true;
2211         else
2212                 dev->dma_ops = &amd_iommu_dma_ops;
2213
2214 out:
2215         iommu_completion_wait(iommu);
2216
2217         return 0;
2218 }
2219
2220 static void amd_iommu_remove_device(struct device *dev)
2221 {
2222         struct amd_iommu *iommu;
2223         int devid;
2224
2225         if (!check_device(dev))
2226                 return;
2227
2228         devid = get_device_id(dev);
2229         if (devid < 0)
2230                 return;
2231
2232         iommu = amd_iommu_rlookup_table[devid];
2233
2234         iommu_uninit_device(dev);
2235         iommu_completion_wait(iommu);
2236 }
2237
2238 static struct iommu_group *amd_iommu_device_group(struct device *dev)
2239 {
2240         if (dev_is_pci(dev))
2241                 return pci_device_group(dev);
2242
2243         return acpihid_device_group(dev);
2244 }
2245
2246 /*****************************************************************************
2247  *
2248  * The next functions belong to the dma_ops mapping/unmapping code.
2249  *
2250  *****************************************************************************/
2251
2252 /*
2253  * In the dma_ops path we only have the struct device. This function
2254  * finds the corresponding IOMMU, the protection domain and the
2255  * requestor id for a given device.
2256  * If the device is not yet associated with a domain this is also done
2257  * in this function.
2258  */
2259 static struct protection_domain *get_domain(struct device *dev)
2260 {
2261         struct protection_domain *domain;
2262         struct iommu_domain *io_domain;
2263
2264         if (!check_device(dev))
2265                 return ERR_PTR(-EINVAL);
2266
2267         domain = get_dev_data(dev)->domain;
2268         if (domain == NULL && get_dev_data(dev)->defer_attach) {
2269                 get_dev_data(dev)->defer_attach = false;
2270                 io_domain = iommu_get_domain_for_dev(dev);
2271                 domain = to_pdomain(io_domain);
2272                 attach_device(dev, domain);
2273         }
2274         if (domain == NULL)
2275                 return ERR_PTR(-EBUSY);
2276
2277         if (!dma_ops_domain(domain))
2278                 return ERR_PTR(-EBUSY);
2279
2280         return domain;
2281 }
2282
2283 static void update_device_table(struct protection_domain *domain)
2284 {
2285         struct iommu_dev_data *dev_data;
2286
2287         list_for_each_entry(dev_data, &domain->dev_list, list) {
2288                 set_dte_entry(dev_data->devid, domain, dev_data->ats.enabled,
2289                               dev_data->iommu_v2);
2290
2291                 if (dev_data->devid == dev_data->alias)
2292                         continue;
2293
2294                 /* There is an alias, update device table entry for it */
2295                 set_dte_entry(dev_data->alias, domain, dev_data->ats.enabled,
2296                               dev_data->iommu_v2);
2297         }
2298 }
2299
2300 static void update_domain(struct protection_domain *domain)
2301 {
2302         if (!domain->updated)
2303                 return;
2304
2305         update_device_table(domain);
2306
2307         domain_flush_devices(domain);
2308         domain_flush_tlb_pde(domain);
2309
2310         domain->updated = false;
2311 }
2312
2313 static int dir2prot(enum dma_data_direction direction)
2314 {
2315         if (direction == DMA_TO_DEVICE)
2316                 return IOMMU_PROT_IR;
2317         else if (direction == DMA_FROM_DEVICE)
2318                 return IOMMU_PROT_IW;
2319         else if (direction == DMA_BIDIRECTIONAL)
2320                 return IOMMU_PROT_IW | IOMMU_PROT_IR;
2321         else
2322                 return 0;
2323 }
2324
2325 /*
2326  * This function contains common code for mapping of a physically
2327  * contiguous memory region into DMA address space. It is used by all
2328  * mapping functions provided with this IOMMU driver.
2329  * Must be called with the domain lock held.
2330  */
2331 static dma_addr_t __map_single(struct device *dev,
2332                                struct dma_ops_domain *dma_dom,
2333                                phys_addr_t paddr,
2334                                size_t size,
2335                                enum dma_data_direction direction,
2336                                u64 dma_mask)
2337 {
2338         dma_addr_t offset = paddr & ~PAGE_MASK;
2339         dma_addr_t address, start, ret;
2340         unsigned int pages;
2341         int prot = 0;
2342         int i;
2343
2344         pages = iommu_num_pages(paddr, size, PAGE_SIZE);
2345         paddr &= PAGE_MASK;
2346
2347         address = dma_ops_alloc_iova(dev, dma_dom, pages, dma_mask);
2348         if (address == AMD_IOMMU_MAPPING_ERROR)
2349                 goto out;
2350
2351         prot = dir2prot(direction);
2352
2353         start = address;
2354         for (i = 0; i < pages; ++i) {
2355                 ret = iommu_map_page(&dma_dom->domain, start, paddr,
2356                                      PAGE_SIZE, prot, GFP_ATOMIC);
2357                 if (ret)
2358                         goto out_unmap;
2359
2360                 paddr += PAGE_SIZE;
2361                 start += PAGE_SIZE;
2362         }
2363         address += offset;
2364
2365         if (unlikely(amd_iommu_np_cache)) {
2366                 domain_flush_pages(&dma_dom->domain, address, size);
2367                 domain_flush_complete(&dma_dom->domain);
2368         }
2369
2370 out:
2371         return address;
2372
2373 out_unmap:
2374
2375         for (--i; i >= 0; --i) {
2376                 start -= PAGE_SIZE;
2377                 iommu_unmap_page(&dma_dom->domain, start, PAGE_SIZE);
2378         }
2379
2380         domain_flush_tlb(&dma_dom->domain);
2381         domain_flush_complete(&dma_dom->domain);
2382
2383         dma_ops_free_iova(dma_dom, address, pages);
2384
2385         return AMD_IOMMU_MAPPING_ERROR;
2386 }
2387
2388 /*
2389  * Does the reverse of the __map_single function. Must be called with
2390  * the domain lock held too
2391  */
2392 static void __unmap_single(struct dma_ops_domain *dma_dom,
2393                            dma_addr_t dma_addr,
2394                            size_t size,
2395                            int dir)
2396 {
2397         dma_addr_t i, start;
2398         unsigned int pages;
2399
2400         pages = iommu_num_pages(dma_addr, size, PAGE_SIZE);
2401         dma_addr &= PAGE_MASK;
2402         start = dma_addr;
2403
2404         for (i = 0; i < pages; ++i) {
2405                 iommu_unmap_page(&dma_dom->domain, start, PAGE_SIZE);
2406                 start += PAGE_SIZE;
2407         }
2408
2409         if (amd_iommu_unmap_flush) {
2410                 dma_ops_free_iova(dma_dom, dma_addr, pages);
2411                 domain_flush_tlb(&dma_dom->domain);
2412                 domain_flush_complete(&dma_dom->domain);
2413         } else {
2414                 pages = __roundup_pow_of_two(pages);
2415                 queue_iova(&dma_dom->iovad, dma_addr >> PAGE_SHIFT, pages, 0);
2416         }
2417 }
2418
2419 /*
2420  * The exported map_single function for dma_ops.
2421  */
2422 static dma_addr_t map_page(struct device *dev, struct page *page,
2423                            unsigned long offset, size_t size,
2424                            enum dma_data_direction dir,
2425                            unsigned long attrs)
2426 {
2427         phys_addr_t paddr = page_to_phys(page) + offset;
2428         struct protection_domain *domain;
2429         struct dma_ops_domain *dma_dom;
2430         u64 dma_mask;
2431
2432         domain = get_domain(dev);
2433         if (PTR_ERR(domain) == -EINVAL)
2434                 return (dma_addr_t)paddr;
2435         else if (IS_ERR(domain))
2436                 return AMD_IOMMU_MAPPING_ERROR;
2437
2438         dma_mask = *dev->dma_mask;
2439         dma_dom = to_dma_ops_domain(domain);
2440
2441         return __map_single(dev, dma_dom, paddr, size, dir, dma_mask);
2442 }
2443
2444 /*
2445  * The exported unmap_single function for dma_ops.
2446  */
2447 static void unmap_page(struct device *dev, dma_addr_t dma_addr, size_t size,
2448                        enum dma_data_direction dir, unsigned long attrs)
2449 {
2450         struct protection_domain *domain;
2451         struct dma_ops_domain *dma_dom;
2452
2453         domain = get_domain(dev);
2454         if (IS_ERR(domain))
2455                 return;
2456
2457         dma_dom = to_dma_ops_domain(domain);
2458
2459         __unmap_single(dma_dom, dma_addr, size, dir);
2460 }
2461
2462 static int sg_num_pages(struct device *dev,
2463                         struct scatterlist *sglist,
2464                         int nelems)
2465 {
2466         unsigned long mask, boundary_size;
2467         struct scatterlist *s;
2468         int i, npages = 0;
2469
2470         mask          = dma_get_seg_boundary(dev);
2471         boundary_size = mask + 1 ? ALIGN(mask + 1, PAGE_SIZE) >> PAGE_SHIFT :
2472                                    1UL << (BITS_PER_LONG - PAGE_SHIFT);
2473
2474         for_each_sg(sglist, s, nelems, i) {
2475                 int p, n;
2476
2477                 s->dma_address = npages << PAGE_SHIFT;
2478                 p = npages % boundary_size;
2479                 n = iommu_num_pages(sg_phys(s), s->length, PAGE_SIZE);
2480                 if (p + n > boundary_size)
2481                         npages += boundary_size - p;
2482                 npages += n;
2483         }
2484
2485         return npages;
2486 }
2487
2488 /*
2489  * The exported map_sg function for dma_ops (handles scatter-gather
2490  * lists).
2491  */
2492 static int map_sg(struct device *dev, struct scatterlist *sglist,
2493                   int nelems, enum dma_data_direction direction,
2494                   unsigned long attrs)
2495 {
2496         int mapped_pages = 0, npages = 0, prot = 0, i;
2497         struct protection_domain *domain;
2498         struct dma_ops_domain *dma_dom;
2499         struct scatterlist *s;
2500         unsigned long address;
2501         u64 dma_mask;
2502
2503         domain = get_domain(dev);
2504         if (IS_ERR(domain))
2505                 return 0;
2506
2507         dma_dom  = to_dma_ops_domain(domain);
2508         dma_mask = *dev->dma_mask;
2509
2510         npages = sg_num_pages(dev, sglist, nelems);
2511
2512         address = dma_ops_alloc_iova(dev, dma_dom, npages, dma_mask);
2513         if (address == AMD_IOMMU_MAPPING_ERROR)
2514                 goto out_err;
2515
2516         prot = dir2prot(direction);
2517
2518         /* Map all sg entries */
2519         for_each_sg(sglist, s, nelems, i) {
2520                 int j, pages = iommu_num_pages(sg_phys(s), s->length, PAGE_SIZE);
2521
2522                 for (j = 0; j < pages; ++j) {
2523                         unsigned long bus_addr, phys_addr;
2524                         int ret;
2525
2526                         bus_addr  = address + s->dma_address + (j << PAGE_SHIFT);
2527                         phys_addr = (sg_phys(s) & PAGE_MASK) + (j << PAGE_SHIFT);
2528                         ret = iommu_map_page(domain, bus_addr, phys_addr, PAGE_SIZE, prot, GFP_ATOMIC);
2529                         if (ret)
2530                                 goto out_unmap;
2531
2532                         mapped_pages += 1;
2533                 }
2534         }
2535
2536         /* Everything is mapped - write the right values into s->dma_address */
2537         for_each_sg(sglist, s, nelems, i) {
2538                 s->dma_address += address + s->offset;
2539                 s->dma_length   = s->length;
2540         }
2541
2542         return nelems;
2543
2544 out_unmap:
2545         pr_err("%s: IOMMU mapping error in map_sg (io-pages: %d)\n",
2546                dev_name(dev), npages);
2547
2548         for_each_sg(sglist, s, nelems, i) {
2549                 int j, pages = iommu_num_pages(sg_phys(s), s->length, PAGE_SIZE);
2550
2551                 for (j = 0; j < pages; ++j) {
2552                         unsigned long bus_addr;
2553
2554                         bus_addr  = address + s->dma_address + (j << PAGE_SHIFT);
2555                         iommu_unmap_page(domain, bus_addr, PAGE_SIZE);
2556
2557                         if (--mapped_pages)
2558                                 goto out_free_iova;
2559                 }
2560         }
2561
2562 out_free_iova:
2563         free_iova_fast(&dma_dom->iovad, address, npages);
2564
2565 out_err:
2566         return 0;
2567 }
2568
2569 /*
2570  * The exported map_sg function for dma_ops (handles scatter-gather
2571  * lists).
2572  */
2573 static void unmap_sg(struct device *dev, struct scatterlist *sglist,
2574                      int nelems, enum dma_data_direction dir,
2575                      unsigned long attrs)
2576 {
2577         struct protection_domain *domain;
2578         struct dma_ops_domain *dma_dom;
2579         unsigned long startaddr;
2580         int npages = 2;
2581
2582         domain = get_domain(dev);
2583         if (IS_ERR(domain))
2584                 return;
2585
2586         startaddr = sg_dma_address(sglist) & PAGE_MASK;
2587         dma_dom   = to_dma_ops_domain(domain);
2588         npages    = sg_num_pages(dev, sglist, nelems);
2589
2590         __unmap_single(dma_dom, startaddr, npages << PAGE_SHIFT, dir);
2591 }
2592
2593 /*
2594  * The exported alloc_coherent function for dma_ops.
2595  */
2596 static void *alloc_coherent(struct device *dev, size_t size,
2597                             dma_addr_t *dma_addr, gfp_t flag,
2598                             unsigned long attrs)
2599 {
2600         u64 dma_mask = dev->coherent_dma_mask;
2601         struct protection_domain *domain;
2602         struct dma_ops_domain *dma_dom;
2603         struct page *page;
2604
2605         domain = get_domain(dev);
2606         if (PTR_ERR(domain) == -EINVAL) {
2607                 page = alloc_pages(flag, get_order(size));
2608                 *dma_addr = page_to_phys(page);
2609                 return page_address(page);
2610         } else if (IS_ERR(domain))
2611                 return NULL;
2612
2613         dma_dom   = to_dma_ops_domain(domain);
2614         size      = PAGE_ALIGN(size);
2615         dma_mask  = dev->coherent_dma_mask;
2616         flag     &= ~(__GFP_DMA | __GFP_HIGHMEM | __GFP_DMA32);
2617         flag     |= __GFP_ZERO;
2618
2619         page = alloc_pages(flag | __GFP_NOWARN,  get_order(size));
2620         if (!page) {
2621                 if (!gfpflags_allow_blocking(flag))
2622                         return NULL;
2623
2624                 page = dma_alloc_from_contiguous(dev, size >> PAGE_SHIFT,
2625                                                  get_order(size), flag);
2626                 if (!page)
2627                         return NULL;
2628         }
2629
2630         if (!dma_mask)
2631                 dma_mask = *dev->dma_mask;
2632
2633         *dma_addr = __map_single(dev, dma_dom, page_to_phys(page),
2634                                  size, DMA_BIDIRECTIONAL, dma_mask);
2635
2636         if (*dma_addr == AMD_IOMMU_MAPPING_ERROR)
2637                 goto out_free;
2638
2639         return page_address(page);
2640
2641 out_free:
2642
2643         if (!dma_release_from_contiguous(dev, page, size >> PAGE_SHIFT))
2644                 __free_pages(page, get_order(size));
2645
2646         return NULL;
2647 }
2648
2649 /*
2650  * The exported free_coherent function for dma_ops.
2651  */
2652 static void free_coherent(struct device *dev, size_t size,
2653                           void *virt_addr, dma_addr_t dma_addr,
2654                           unsigned long attrs)
2655 {
2656         struct protection_domain *domain;
2657         struct dma_ops_domain *dma_dom;
2658         struct page *page;
2659
2660         page = virt_to_page(virt_addr);
2661         size = PAGE_ALIGN(size);
2662
2663         domain = get_domain(dev);
2664         if (IS_ERR(domain))
2665                 goto free_mem;
2666
2667         dma_dom = to_dma_ops_domain(domain);
2668
2669         __unmap_single(dma_dom, dma_addr, size, DMA_BIDIRECTIONAL);
2670
2671 free_mem:
2672         if (!dma_release_from_contiguous(dev, page, size >> PAGE_SHIFT))
2673                 __free_pages(page, get_order(size));
2674 }
2675
2676 /*
2677  * This function is called by the DMA layer to find out if we can handle a
2678  * particular device. It is part of the dma_ops.
2679  */
2680 static int amd_iommu_dma_supported(struct device *dev, u64 mask)
2681 {
2682         if (!dma_direct_supported(dev, mask))
2683                 return 0;
2684         return check_device(dev);
2685 }
2686
2687 static int amd_iommu_mapping_error(struct device *dev, dma_addr_t dma_addr)
2688 {
2689         return dma_addr == AMD_IOMMU_MAPPING_ERROR;
2690 }
2691
2692 static const struct dma_map_ops amd_iommu_dma_ops = {
2693         .alloc          = alloc_coherent,
2694         .free           = free_coherent,
2695         .map_page       = map_page,
2696         .unmap_page     = unmap_page,
2697         .map_sg         = map_sg,
2698         .unmap_sg       = unmap_sg,
2699         .dma_supported  = amd_iommu_dma_supported,
2700         .mapping_error  = amd_iommu_mapping_error,
2701 };
2702
2703 static int init_reserved_iova_ranges(void)
2704 {
2705         struct pci_dev *pdev = NULL;
2706         struct iova *val;
2707
2708         init_iova_domain(&reserved_iova_ranges, PAGE_SIZE, IOVA_START_PFN);
2709
2710         lockdep_set_class(&reserved_iova_ranges.iova_rbtree_lock,
2711                           &reserved_rbtree_key);
2712
2713         /* MSI memory range */
2714         val = reserve_iova(&reserved_iova_ranges,
2715                            IOVA_PFN(MSI_RANGE_START), IOVA_PFN(MSI_RANGE_END));
2716         if (!val) {
2717                 pr_err("Reserving MSI range failed\n");
2718                 return -ENOMEM;
2719         }
2720
2721         /* HT memory range */
2722         val = reserve_iova(&reserved_iova_ranges,
2723                            IOVA_PFN(HT_RANGE_START), IOVA_PFN(HT_RANGE_END));
2724         if (!val) {
2725                 pr_err("Reserving HT range failed\n");
2726                 return -ENOMEM;
2727         }
2728
2729         /*
2730          * Memory used for PCI resources
2731          * FIXME: Check whether we can reserve the PCI-hole completly
2732          */
2733         for_each_pci_dev(pdev) {
2734                 int i;
2735
2736                 for (i = 0; i < PCI_NUM_RESOURCES; ++i) {
2737                         struct resource *r = &pdev->resource[i];
2738
2739                         if (!(r->flags & IORESOURCE_MEM))
2740                                 continue;
2741
2742                         val = reserve_iova(&reserved_iova_ranges,
2743                                            IOVA_PFN(r->start),
2744                                            IOVA_PFN(r->end));
2745                         if (!val) {
2746                                 pr_err("Reserve pci-resource range failed\n");
2747                                 return -ENOMEM;
2748                         }
2749                 }
2750         }
2751
2752         return 0;
2753 }
2754
2755 int __init amd_iommu_init_api(void)
2756 {
2757         int ret, err = 0;
2758
2759         ret = iova_cache_get();
2760         if (ret)
2761                 return ret;
2762
2763         ret = init_reserved_iova_ranges();
2764         if (ret)
2765                 return ret;
2766
2767         err = bus_set_iommu(&pci_bus_type, &amd_iommu_ops);
2768         if (err)
2769                 return err;
2770 #ifdef CONFIG_ARM_AMBA
2771         err = bus_set_iommu(&amba_bustype, &amd_iommu_ops);
2772         if (err)
2773                 return err;
2774 #endif
2775         err = bus_set_iommu(&platform_bus_type, &amd_iommu_ops);
2776         if (err)
2777                 return err;
2778
2779         return 0;
2780 }
2781
2782 int __init amd_iommu_init_dma_ops(void)
2783 {
2784         swiotlb        = (iommu_pass_through || sme_me_mask) ? 1 : 0;
2785         iommu_detected = 1;
2786
2787         /*
2788          * In case we don't initialize SWIOTLB (actually the common case
2789          * when AMD IOMMU is enabled and SME is not active), make sure there
2790          * are global dma_ops set as a fall-back for devices not handled by
2791          * this driver (for example non-PCI devices). When SME is active,
2792          * make sure that swiotlb variable remains set so the global dma_ops
2793          * continue to be SWIOTLB.
2794          */
2795         if (!swiotlb)
2796                 dma_ops = &dma_direct_ops;
2797
2798         if (amd_iommu_unmap_flush)
2799                 pr_info("AMD-Vi: IO/TLB flush on unmap enabled\n");
2800         else
2801                 pr_info("AMD-Vi: Lazy IO/TLB flushing enabled\n");
2802
2803         return 0;
2804
2805 }
2806
2807 /*****************************************************************************
2808  *
2809  * The following functions belong to the exported interface of AMD IOMMU
2810  *
2811  * This interface allows access to lower level functions of the IOMMU
2812  * like protection domain handling and assignement of devices to domains
2813  * which is not possible with the dma_ops interface.
2814  *
2815  *****************************************************************************/
2816
2817 static void cleanup_domain(struct protection_domain *domain)
2818 {
2819         struct iommu_dev_data *entry;
2820         unsigned long flags;
2821
2822         spin_lock_irqsave(&amd_iommu_devtable_lock, flags);
2823
2824         while (!list_empty(&domain->dev_list)) {
2825                 entry = list_first_entry(&domain->dev_list,
2826                                          struct iommu_dev_data, list);
2827                 BUG_ON(!entry->domain);
2828                 __detach_device(entry);
2829         }
2830
2831         spin_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2832 }
2833
2834 static void protection_domain_free(struct protection_domain *domain)
2835 {
2836         if (!domain)
2837                 return;
2838
2839         del_domain_from_list(domain);
2840
2841         if (domain->id)
2842                 domain_id_free(domain->id);
2843
2844         kfree(domain);
2845 }
2846
2847 static int protection_domain_init(struct protection_domain *domain)
2848 {
2849         spin_lock_init(&domain->lock);
2850         mutex_init(&domain->api_lock);
2851         domain->id = domain_id_alloc();
2852         if (!domain->id)
2853                 return -ENOMEM;
2854         INIT_LIST_HEAD(&domain->dev_list);
2855
2856         return 0;
2857 }
2858
2859 static struct protection_domain *protection_domain_alloc(void)
2860 {
2861         struct protection_domain *domain;
2862
2863         domain = kzalloc(sizeof(*domain), GFP_KERNEL);
2864         if (!domain)
2865                 return NULL;
2866
2867         if (protection_domain_init(domain))
2868                 goto out_err;
2869
2870         add_domain_to_list(domain);
2871
2872         return domain;
2873
2874 out_err:
2875         kfree(domain);
2876
2877         return NULL;
2878 }
2879
2880 static struct iommu_domain *amd_iommu_domain_alloc(unsigned type)
2881 {
2882         struct protection_domain *pdomain;
2883         struct dma_ops_domain *dma_domain;
2884
2885         switch (type) {
2886         case IOMMU_DOMAIN_UNMANAGED:
2887                 pdomain = protection_domain_alloc();
2888                 if (!pdomain)
2889                         return NULL;
2890
2891                 pdomain->mode    = PAGE_MODE_3_LEVEL;
2892                 pdomain->pt_root = (void *)get_zeroed_page(GFP_KERNEL);
2893                 if (!pdomain->pt_root) {
2894                         protection_domain_free(pdomain);
2895                         return NULL;
2896                 }
2897
2898                 pdomain->domain.geometry.aperture_start = 0;
2899                 pdomain->domain.geometry.aperture_end   = ~0ULL;
2900                 pdomain->domain.geometry.force_aperture = true;
2901
2902                 break;
2903         case IOMMU_DOMAIN_DMA:
2904                 dma_domain = dma_ops_domain_alloc();
2905                 if (!dma_domain) {
2906                         pr_err("AMD-Vi: Failed to allocate\n");
2907                         return NULL;
2908                 }
2909                 pdomain = &dma_domain->domain;
2910                 break;
2911         case IOMMU_DOMAIN_IDENTITY:
2912                 pdomain = protection_domain_alloc();
2913                 if (!pdomain)
2914                         return NULL;
2915
2916                 pdomain->mode = PAGE_MODE_NONE;
2917                 break;
2918         default:
2919                 return NULL;
2920         }
2921
2922         return &pdomain->domain;
2923 }
2924
2925 static void amd_iommu_domain_free(struct iommu_domain *dom)
2926 {
2927         struct protection_domain *domain;
2928         struct dma_ops_domain *dma_dom;
2929
2930         domain = to_pdomain(dom);
2931
2932         if (domain->dev_cnt > 0)
2933                 cleanup_domain(domain);
2934
2935         BUG_ON(domain->dev_cnt != 0);
2936
2937         if (!dom)
2938                 return;
2939
2940         switch (dom->type) {
2941         case IOMMU_DOMAIN_DMA:
2942                 /* Now release the domain */
2943                 dma_dom = to_dma_ops_domain(domain);
2944                 dma_ops_domain_free(dma_dom);
2945                 break;
2946         default:
2947                 if (domain->mode != PAGE_MODE_NONE)
2948                         free_pagetable(domain);
2949
2950                 if (domain->flags & PD_IOMMUV2_MASK)
2951                         free_gcr3_table(domain);
2952
2953                 protection_domain_free(domain);
2954                 break;
2955         }
2956 }
2957
2958 static void amd_iommu_detach_device(struct iommu_domain *dom,
2959                                     struct device *dev)
2960 {
2961         struct iommu_dev_data *dev_data = dev->archdata.iommu;
2962         struct amd_iommu *iommu;
2963         int devid;
2964
2965         if (!check_device(dev))
2966                 return;
2967
2968         devid = get_device_id(dev);
2969         if (devid < 0)
2970                 return;
2971
2972         if (dev_data->domain != NULL)
2973                 detach_device(dev);
2974
2975         iommu = amd_iommu_rlookup_table[devid];
2976         if (!iommu)
2977                 return;
2978
2979 #ifdef CONFIG_IRQ_REMAP
2980         if (AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir) &&
2981             (dom->type == IOMMU_DOMAIN_UNMANAGED))
2982                 dev_data->use_vapic = 0;
2983 #endif
2984
2985         iommu_completion_wait(iommu);
2986 }
2987
2988 static int amd_iommu_attach_device(struct iommu_domain *dom,
2989                                    struct device *dev)
2990 {
2991         struct protection_domain *domain = to_pdomain(dom);
2992         struct iommu_dev_data *dev_data;
2993         struct amd_iommu *iommu;
2994         int ret;
2995
2996         if (!check_device(dev))
2997                 return -EINVAL;
2998
2999         dev_data = dev->archdata.iommu;
3000
3001         iommu = amd_iommu_rlookup_table[dev_data->devid];
3002         if (!iommu)
3003                 return -EINVAL;
3004
3005         if (dev_data->domain)
3006                 detach_device(dev);
3007
3008         ret = attach_device(dev, domain);
3009
3010 #ifdef CONFIG_IRQ_REMAP
3011         if (AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir)) {
3012                 if (dom->type == IOMMU_DOMAIN_UNMANAGED)
3013                         dev_data->use_vapic = 1;
3014                 else
3015                         dev_data->use_vapic = 0;
3016         }
3017 #endif
3018
3019         iommu_completion_wait(iommu);
3020
3021         return ret;
3022 }
3023
3024 static int amd_iommu_map(struct iommu_domain *dom, unsigned long iova,
3025                          phys_addr_t paddr, size_t page_size, int iommu_prot)
3026 {
3027         struct protection_domain *domain = to_pdomain(dom);
3028         int prot = 0;
3029         int ret;
3030
3031         if (domain->mode == PAGE_MODE_NONE)
3032                 return -EINVAL;
3033
3034         if (iommu_prot & IOMMU_READ)
3035                 prot |= IOMMU_PROT_IR;
3036         if (iommu_prot & IOMMU_WRITE)
3037                 prot |= IOMMU_PROT_IW;
3038
3039         mutex_lock(&domain->api_lock);
3040         ret = iommu_map_page(domain, iova, paddr, page_size, prot, GFP_KERNEL);
3041         mutex_unlock(&domain->api_lock);
3042
3043         return ret;
3044 }
3045
3046 static size_t amd_iommu_unmap(struct iommu_domain *dom, unsigned long iova,
3047                            size_t page_size)
3048 {
3049         struct protection_domain *domain = to_pdomain(dom);
3050         size_t unmap_size;
3051
3052         if (domain->mode == PAGE_MODE_NONE)
3053                 return 0;
3054
3055         mutex_lock(&domain->api_lock);
3056         unmap_size = iommu_unmap_page(domain, iova, page_size);
3057         mutex_unlock(&domain->api_lock);
3058
3059         return unmap_size;
3060 }
3061
3062 static phys_addr_t amd_iommu_iova_to_phys(struct iommu_domain *dom,
3063                                           dma_addr_t iova)
3064 {
3065         struct protection_domain *domain = to_pdomain(dom);
3066         unsigned long offset_mask, pte_pgsize;
3067         u64 *pte, __pte;
3068
3069         if (domain->mode == PAGE_MODE_NONE)
3070                 return iova;
3071
3072         pte = fetch_pte(domain, iova, &pte_pgsize);
3073
3074         if (!pte || !IOMMU_PTE_PRESENT(*pte))
3075                 return 0;
3076
3077         offset_mask = pte_pgsize - 1;
3078         __pte       = *pte & PM_ADDR_MASK;
3079
3080         return (__pte & ~offset_mask) | (iova & offset_mask);
3081 }
3082
3083 static bool amd_iommu_capable(enum iommu_cap cap)
3084 {
3085         switch (cap) {
3086         case IOMMU_CAP_CACHE_COHERENCY:
3087                 return true;
3088         case IOMMU_CAP_INTR_REMAP:
3089                 return (irq_remapping_enabled == 1);
3090         case IOMMU_CAP_NOEXEC:
3091                 return false;
3092         }
3093
3094         return false;
3095 }
3096
3097 static void amd_iommu_get_resv_regions(struct device *dev,
3098                                        struct list_head *head)
3099 {
3100         struct iommu_resv_region *region;
3101         struct unity_map_entry *entry;
3102         int devid;
3103
3104         devid = get_device_id(dev);
3105         if (devid < 0)
3106                 return;
3107
3108         list_for_each_entry(entry, &amd_iommu_unity_map, list) {
3109                 size_t length;
3110                 int prot = 0;
3111
3112                 if (devid < entry->devid_start || devid > entry->devid_end)
3113                         continue;
3114
3115                 length = entry->address_end - entry->address_start;
3116                 if (entry->prot & IOMMU_PROT_IR)
3117                         prot |= IOMMU_READ;
3118                 if (entry->prot & IOMMU_PROT_IW)
3119                         prot |= IOMMU_WRITE;
3120
3121                 region = iommu_alloc_resv_region(entry->address_start,
3122                                                  length, prot,
3123                                                  IOMMU_RESV_DIRECT);
3124                 if (!region) {
3125                         pr_err("Out of memory allocating dm-regions for %s\n",
3126                                 dev_name(dev));
3127                         return;
3128                 }
3129                 list_add_tail(&region->list, head);
3130         }
3131
3132         region = iommu_alloc_resv_region(MSI_RANGE_START,
3133                                          MSI_RANGE_END - MSI_RANGE_START + 1,
3134                                          0, IOMMU_RESV_MSI);
3135         if (!region)
3136                 return;
3137         list_add_tail(&region->list, head);
3138
3139         region = iommu_alloc_resv_region(HT_RANGE_START,
3140                                          HT_RANGE_END - HT_RANGE_START + 1,
3141                                          0, IOMMU_RESV_RESERVED);
3142         if (!region)
3143                 return;
3144         list_add_tail(&region->list, head);
3145 }
3146
3147 static void amd_iommu_put_resv_regions(struct device *dev,
3148                                      struct list_head *head)
3149 {
3150         struct iommu_resv_region *entry, *next;
3151
3152         list_for_each_entry_safe(entry, next, head, list)
3153                 kfree(entry);
3154 }
3155
3156 static void amd_iommu_apply_resv_region(struct device *dev,
3157                                       struct iommu_domain *domain,
3158                                       struct iommu_resv_region *region)
3159 {
3160         struct dma_ops_domain *dma_dom = to_dma_ops_domain(to_pdomain(domain));
3161         unsigned long start, end;
3162
3163         start = IOVA_PFN(region->start);
3164         end   = IOVA_PFN(region->start + region->length - 1);
3165
3166         WARN_ON_ONCE(reserve_iova(&dma_dom->iovad, start, end) == NULL);
3167 }
3168
3169 static bool amd_iommu_is_attach_deferred(struct iommu_domain *domain,
3170                                          struct device *dev)
3171 {
3172         struct iommu_dev_data *dev_data = dev->archdata.iommu;
3173         return dev_data->defer_attach;
3174 }
3175
3176 static void amd_iommu_flush_iotlb_all(struct iommu_domain *domain)
3177 {
3178         struct protection_domain *dom = to_pdomain(domain);
3179
3180         domain_flush_tlb_pde(dom);
3181         domain_flush_complete(dom);
3182 }
3183
3184 static void amd_iommu_iotlb_range_add(struct iommu_domain *domain,
3185                                       unsigned long iova, size_t size)
3186 {
3187 }
3188
3189 const struct iommu_ops amd_iommu_ops = {
3190         .capable = amd_iommu_capable,
3191         .domain_alloc = amd_iommu_domain_alloc,
3192         .domain_free  = amd_iommu_domain_free,
3193         .attach_dev = amd_iommu_attach_device,
3194         .detach_dev = amd_iommu_detach_device,
3195         .map = amd_iommu_map,
3196         .unmap = amd_iommu_unmap,
3197         .map_sg = default_iommu_map_sg,
3198         .iova_to_phys = amd_iommu_iova_to_phys,
3199         .add_device = amd_iommu_add_device,
3200         .remove_device = amd_iommu_remove_device,
3201         .device_group = amd_iommu_device_group,
3202         .get_resv_regions = amd_iommu_get_resv_regions,
3203         .put_resv_regions = amd_iommu_put_resv_regions,
3204         .apply_resv_region = amd_iommu_apply_resv_region,
3205         .is_attach_deferred = amd_iommu_is_attach_deferred,
3206         .pgsize_bitmap  = AMD_IOMMU_PGSIZES,
3207         .flush_iotlb_all = amd_iommu_flush_iotlb_all,
3208         .iotlb_range_add = amd_iommu_iotlb_range_add,
3209         .iotlb_sync = amd_iommu_flush_iotlb_all,
3210 };
3211
3212 /*****************************************************************************
3213  *
3214  * The next functions do a basic initialization of IOMMU for pass through
3215  * mode
3216  *
3217  * In passthrough mode the IOMMU is initialized and enabled but not used for
3218  * DMA-API translation.
3219  *
3220  *****************************************************************************/
3221
3222 /* IOMMUv2 specific functions */
3223 int amd_iommu_register_ppr_notifier(struct notifier_block *nb)
3224 {
3225         return atomic_notifier_chain_register(&ppr_notifier, nb);
3226 }
3227 EXPORT_SYMBOL(amd_iommu_register_ppr_notifier);
3228
3229 int amd_iommu_unregister_ppr_notifier(struct notifier_block *nb)
3230 {
3231         return atomic_notifier_chain_unregister(&ppr_notifier, nb);
3232 }
3233 EXPORT_SYMBOL(amd_iommu_unregister_ppr_notifier);
3234
3235 void amd_iommu_domain_direct_map(struct iommu_domain *dom)
3236 {
3237         struct protection_domain *domain = to_pdomain(dom);
3238         unsigned long flags;
3239
3240         spin_lock_irqsave(&domain->lock, flags);
3241
3242         /* Update data structure */
3243         domain->mode    = PAGE_MODE_NONE;
3244         domain->updated = true;
3245
3246         /* Make changes visible to IOMMUs */
3247         update_domain(domain);
3248
3249         /* Page-table is not visible to IOMMU anymore, so free it */
3250         free_pagetable(domain);
3251
3252         spin_unlock_irqrestore(&domain->lock, flags);
3253 }
3254 EXPORT_SYMBOL(amd_iommu_domain_direct_map);
3255
3256 int amd_iommu_domain_enable_v2(struct iommu_domain *dom, int pasids)
3257 {
3258         struct protection_domain *domain = to_pdomain(dom);
3259         unsigned long flags;
3260         int levels, ret;
3261
3262         if (pasids <= 0 || pasids > (PASID_MASK + 1))
3263                 return -EINVAL;
3264
3265         /* Number of GCR3 table levels required */
3266         for (levels = 0; (pasids - 1) & ~0x1ff; pasids >>= 9)
3267                 levels += 1;
3268
3269         if (levels > amd_iommu_max_glx_val)
3270                 return -EINVAL;
3271
3272         spin_lock_irqsave(&domain->lock, flags);
3273
3274         /*
3275          * Save us all sanity checks whether devices already in the
3276          * domain support IOMMUv2. Just force that the domain has no
3277          * devices attached when it is switched into IOMMUv2 mode.
3278          */
3279         ret = -EBUSY;
3280         if (domain->dev_cnt > 0 || domain->flags & PD_IOMMUV2_MASK)
3281                 goto out;
3282
3283         ret = -ENOMEM;
3284         domain->gcr3_tbl = (void *)get_zeroed_page(GFP_ATOMIC);
3285         if (domain->gcr3_tbl == NULL)
3286                 goto out;
3287
3288         domain->glx      = levels;
3289         domain->flags   |= PD_IOMMUV2_MASK;
3290         domain->updated  = true;
3291
3292         update_domain(domain);
3293
3294         ret = 0;
3295
3296 out:
3297         spin_unlock_irqrestore(&domain->lock, flags);
3298
3299         return ret;
3300 }
3301 EXPORT_SYMBOL(amd_iommu_domain_enable_v2);
3302
3303 static int __flush_pasid(struct protection_domain *domain, int pasid,
3304                          u64 address, bool size)
3305 {
3306         struct iommu_dev_data *dev_data;
3307         struct iommu_cmd cmd;
3308         int i, ret;
3309
3310         if (!(domain->flags & PD_IOMMUV2_MASK))
3311                 return -EINVAL;
3312
3313         build_inv_iommu_pasid(&cmd, domain->id, pasid, address, size);
3314
3315         /*
3316          * IOMMU TLB needs to be flushed before Device TLB to
3317          * prevent device TLB refill from IOMMU TLB
3318          */
3319         for (i = 0; i < amd_iommu_get_num_iommus(); ++i) {
3320                 if (domain->dev_iommu[i] == 0)
3321                         continue;
3322
3323                 ret = iommu_queue_command(amd_iommus[i], &cmd);
3324                 if (ret != 0)
3325                         goto out;
3326         }
3327
3328         /* Wait until IOMMU TLB flushes are complete */
3329         domain_flush_complete(domain);
3330
3331         /* Now flush device TLBs */
3332         list_for_each_entry(dev_data, &domain->dev_list, list) {
3333                 struct amd_iommu *iommu;
3334                 int qdep;
3335
3336                 /*
3337                    There might be non-IOMMUv2 capable devices in an IOMMUv2
3338                  * domain.
3339                  */
3340                 if (!dev_data->ats.enabled)
3341                         continue;
3342
3343                 qdep  = dev_data->ats.qdep;
3344                 iommu = amd_iommu_rlookup_table[dev_data->devid];
3345
3346                 build_inv_iotlb_pasid(&cmd, dev_data->devid, pasid,
3347                                       qdep, address, size);
3348
3349                 ret = iommu_queue_command(iommu, &cmd);
3350                 if (ret != 0)
3351                         goto out;
3352         }
3353
3354         /* Wait until all device TLBs are flushed */
3355         domain_flush_complete(domain);
3356
3357         ret = 0;
3358
3359 out:
3360
3361         return ret;
3362 }
3363
3364 static int __amd_iommu_flush_page(struct protection_domain *domain, int pasid,
3365                                   u64 address)
3366 {
3367         return __flush_pasid(domain, pasid, address, false);
3368 }
3369
3370 int amd_iommu_flush_page(struct iommu_domain *dom, int pasid,
3371                          u64 address)
3372 {
3373         struct protection_domain *domain = to_pdomain(dom);
3374         unsigned long flags;
3375         int ret;
3376
3377         spin_lock_irqsave(&domain->lock, flags);
3378         ret = __amd_iommu_flush_page(domain, pasid, address);
3379         spin_unlock_irqrestore(&domain->lock, flags);
3380
3381         return ret;
3382 }
3383 EXPORT_SYMBOL(amd_iommu_flush_page);
3384
3385 static int __amd_iommu_flush_tlb(struct protection_domain *domain, int pasid)
3386 {
3387         return __flush_pasid(domain, pasid, CMD_INV_IOMMU_ALL_PAGES_ADDRESS,
3388                              true);
3389 }
3390
3391 int amd_iommu_flush_tlb(struct iommu_domain *dom, int pasid)
3392 {
3393         struct protection_domain *domain = to_pdomain(dom);
3394         unsigned long flags;
3395         int ret;
3396
3397         spin_lock_irqsave(&domain->lock, flags);
3398         ret = __amd_iommu_flush_tlb(domain, pasid);
3399         spin_unlock_irqrestore(&domain->lock, flags);
3400
3401         return ret;
3402 }
3403 EXPORT_SYMBOL(amd_iommu_flush_tlb);
3404
3405 static u64 *__get_gcr3_pte(u64 *root, int level, int pasid, bool alloc)
3406 {
3407         int index;
3408         u64 *pte;
3409
3410         while (true) {
3411
3412                 index = (pasid >> (9 * level)) & 0x1ff;
3413                 pte   = &root[index];
3414
3415                 if (level == 0)
3416                         break;
3417
3418                 if (!(*pte & GCR3_VALID)) {
3419                         if (!alloc)
3420                                 return NULL;
3421
3422                         root = (void *)get_zeroed_page(GFP_ATOMIC);
3423                         if (root == NULL)
3424                                 return NULL;
3425
3426                         *pte = iommu_virt_to_phys(root) | GCR3_VALID;
3427                 }
3428
3429                 root = iommu_phys_to_virt(*pte & PAGE_MASK);
3430
3431                 level -= 1;
3432         }
3433
3434         return pte;
3435 }
3436
3437 static int __set_gcr3(struct protection_domain *domain, int pasid,
3438                       unsigned long cr3)
3439 {
3440         u64 *pte;
3441
3442         if (domain->mode != PAGE_MODE_NONE)
3443                 return -EINVAL;
3444
3445         pte = __get_gcr3_pte(domain->gcr3_tbl, domain->glx, pasid, true);
3446         if (pte == NULL)
3447                 return -ENOMEM;
3448
3449         *pte = (cr3 & PAGE_MASK) | GCR3_VALID;
3450
3451         return __amd_iommu_flush_tlb(domain, pasid);
3452 }
3453
3454 static int __clear_gcr3(struct protection_domain *domain, int pasid)
3455 {
3456         u64 *pte;
3457
3458         if (domain->mode != PAGE_MODE_NONE)
3459                 return -EINVAL;
3460
3461         pte = __get_gcr3_pte(domain->gcr3_tbl, domain->glx, pasid, false);
3462         if (pte == NULL)
3463                 return 0;
3464
3465         *pte = 0;
3466
3467         return __amd_iommu_flush_tlb(domain, pasid);
3468 }
3469
3470 int amd_iommu_domain_set_gcr3(struct iommu_domain *dom, int pasid,
3471                               unsigned long cr3)
3472 {
3473         struct protection_domain *domain = to_pdomain(dom);
3474         unsigned long flags;
3475         int ret;
3476
3477         spin_lock_irqsave(&domain->lock, flags);
3478         ret = __set_gcr3(domain, pasid, cr3);
3479         spin_unlock_irqrestore(&domain->lock, flags);
3480
3481         return ret;
3482 }
3483 EXPORT_SYMBOL(amd_iommu_domain_set_gcr3);
3484
3485 int amd_iommu_domain_clear_gcr3(struct iommu_domain *dom, int pasid)
3486 {
3487         struct protection_domain *domain = to_pdomain(dom);
3488         unsigned long flags;
3489         int ret;
3490
3491         spin_lock_irqsave(&domain->lock, flags);
3492         ret = __clear_gcr3(domain, pasid);
3493         spin_unlock_irqrestore(&domain->lock, flags);
3494
3495         return ret;
3496 }
3497 EXPORT_SYMBOL(amd_iommu_domain_clear_gcr3);
3498
3499 int amd_iommu_complete_ppr(struct pci_dev *pdev, int pasid,
3500                            int status, int tag)
3501 {
3502         struct iommu_dev_data *dev_data;
3503         struct amd_iommu *iommu;
3504         struct iommu_cmd cmd;
3505
3506         dev_data = get_dev_data(&pdev->dev);
3507         iommu    = amd_iommu_rlookup_table[dev_data->devid];
3508
3509         build_complete_ppr(&cmd, dev_data->devid, pasid, status,
3510                            tag, dev_data->pri_tlp);
3511
3512         return iommu_queue_command(iommu, &cmd);
3513 }
3514 EXPORT_SYMBOL(amd_iommu_complete_ppr);
3515
3516 struct iommu_domain *amd_iommu_get_v2_domain(struct pci_dev *pdev)
3517 {
3518         struct protection_domain *pdomain;
3519
3520         pdomain = get_domain(&pdev->dev);
3521         if (IS_ERR(pdomain))
3522                 return NULL;
3523
3524         /* Only return IOMMUv2 domains */
3525         if (!(pdomain->flags & PD_IOMMUV2_MASK))
3526                 return NULL;
3527
3528         return &pdomain->domain;
3529 }
3530 EXPORT_SYMBOL(amd_iommu_get_v2_domain);
3531
3532 void amd_iommu_enable_device_erratum(struct pci_dev *pdev, u32 erratum)
3533 {
3534         struct iommu_dev_data *dev_data;
3535
3536         if (!amd_iommu_v2_supported())
3537                 return;
3538
3539         dev_data = get_dev_data(&pdev->dev);
3540         dev_data->errata |= (1 << erratum);
3541 }
3542 EXPORT_SYMBOL(amd_iommu_enable_device_erratum);
3543
3544 int amd_iommu_device_info(struct pci_dev *pdev,
3545                           struct amd_iommu_device_info *info)
3546 {
3547         int max_pasids;
3548         int pos;
3549
3550         if (pdev == NULL || info == NULL)
3551                 return -EINVAL;
3552
3553         if (!amd_iommu_v2_supported())
3554                 return -EINVAL;
3555
3556         memset(info, 0, sizeof(*info));
3557
3558         if (!pci_ats_disabled()) {
3559                 pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_ATS);
3560                 if (pos)
3561                         info->flags |= AMD_IOMMU_DEVICE_FLAG_ATS_SUP;
3562         }
3563
3564         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
3565         if (pos)
3566                 info->flags |= AMD_IOMMU_DEVICE_FLAG_PRI_SUP;
3567
3568         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PASID);
3569         if (pos) {
3570                 int features;
3571
3572                 max_pasids = 1 << (9 * (amd_iommu_max_glx_val + 1));
3573                 max_pasids = min(max_pasids, (1 << 20));
3574
3575                 info->flags |= AMD_IOMMU_DEVICE_FLAG_PASID_SUP;
3576                 info->max_pasids = min(pci_max_pasids(pdev), max_pasids);
3577
3578                 features = pci_pasid_features(pdev);
3579                 if (features & PCI_PASID_CAP_EXEC)
3580                         info->flags |= AMD_IOMMU_DEVICE_FLAG_EXEC_SUP;
3581                 if (features & PCI_PASID_CAP_PRIV)
3582                         info->flags |= AMD_IOMMU_DEVICE_FLAG_PRIV_SUP;
3583         }
3584
3585         return 0;
3586 }
3587 EXPORT_SYMBOL(amd_iommu_device_info);
3588
3589 #ifdef CONFIG_IRQ_REMAP
3590
3591 /*****************************************************************************
3592  *
3593  * Interrupt Remapping Implementation
3594  *
3595  *****************************************************************************/
3596
3597 static struct irq_chip amd_ir_chip;
3598 static DEFINE_SPINLOCK(iommu_table_lock);
3599
3600 static void set_dte_irq_entry(u16 devid, struct irq_remap_table *table)
3601 {
3602         u64 dte;
3603
3604         dte     = amd_iommu_dev_table[devid].data[2];
3605         dte     &= ~DTE_IRQ_PHYS_ADDR_MASK;
3606         dte     |= iommu_virt_to_phys(table->table);
3607         dte     |= DTE_IRQ_REMAP_INTCTL;
3608         dte     |= DTE_IRQ_TABLE_LEN;
3609         dte     |= DTE_IRQ_REMAP_ENABLE;
3610
3611         amd_iommu_dev_table[devid].data[2] = dte;
3612 }
3613
3614 static struct irq_remap_table *get_irq_table(u16 devid)
3615 {
3616         struct irq_remap_table *table;
3617
3618         if (WARN_ONCE(!amd_iommu_rlookup_table[devid],
3619                       "%s: no iommu for devid %x\n", __func__, devid))
3620                 return NULL;
3621
3622         table = irq_lookup_table[devid];
3623         if (WARN_ONCE(!table, "%s: no table for devid %x\n", __func__, devid))
3624                 return NULL;
3625
3626         return table;
3627 }
3628
3629 static struct irq_remap_table *__alloc_irq_table(void)
3630 {
3631         struct irq_remap_table *table;
3632
3633         table = kzalloc(sizeof(*table), GFP_KERNEL);
3634         if (!table)
3635                 return NULL;
3636
3637         table->table = kmem_cache_alloc(amd_iommu_irq_cache, GFP_KERNEL);
3638         if (!table->table) {
3639                 kfree(table);
3640                 return NULL;
3641         }
3642         raw_spin_lock_init(&table->lock);
3643
3644         if (!AMD_IOMMU_GUEST_IR_GA(amd_iommu_guest_ir))
3645                 memset(table->table, 0,
3646                        MAX_IRQS_PER_TABLE * sizeof(u32));
3647         else
3648                 memset(table->table, 0,
3649                        (MAX_IRQS_PER_TABLE * (sizeof(u64) * 2)));
3650         return table;
3651 }
3652
3653 static void set_remap_table_entry(struct amd_iommu *iommu, u16 devid,
3654                                   struct irq_remap_table *table)
3655 {
3656         irq_lookup_table[devid] = table;
3657         set_dte_irq_entry(devid, table);
3658         iommu_flush_dte(iommu, devid);
3659 }
3660
3661 static struct irq_remap_table *alloc_irq_table(u16 devid)
3662 {
3663         struct irq_remap_table *table = NULL;
3664         struct irq_remap_table *new_table = NULL;
3665         struct amd_iommu *iommu;
3666         unsigned long flags;
3667         u16 alias;
3668
3669         spin_lock_irqsave(&iommu_table_lock, flags);
3670
3671         iommu = amd_iommu_rlookup_table[devid];
3672         if (!iommu)
3673                 goto out_unlock;
3674
3675         table = irq_lookup_table[devid];
3676         if (table)
3677                 goto out_unlock;
3678
3679         alias = amd_iommu_alias_table[devid];
3680         table = irq_lookup_table[alias];
3681         if (table) {
3682                 set_remap_table_entry(iommu, devid, table);
3683                 goto out_wait;
3684         }
3685         spin_unlock_irqrestore(&iommu_table_lock, flags);
3686
3687         /* Nothing there yet, allocate new irq remapping table */
3688         new_table = __alloc_irq_table();
3689         if (!new_table)
3690                 return NULL;
3691
3692         spin_lock_irqsave(&iommu_table_lock, flags);
3693
3694         table = irq_lookup_table[devid];
3695         if (table)
3696                 goto out_unlock;
3697
3698         table = irq_lookup_table[alias];
3699         if (table) {
3700                 set_remap_table_entry(iommu, devid, table);
3701                 goto out_wait;
3702         }
3703
3704         table = new_table;
3705         new_table = NULL;
3706
3707         set_remap_table_entry(iommu, devid, table);
3708         if (devid != alias)
3709                 set_remap_table_entry(iommu, alias, table);
3710
3711 out_wait:
3712         iommu_completion_wait(iommu);
3713
3714 out_unlock:
3715         spin_unlock_irqrestore(&iommu_table_lock, flags);
3716
3717         if (new_table) {
3718                 kmem_cache_free(amd_iommu_irq_cache, new_table->table);
3719                 kfree(new_table);
3720         }
3721         return table;
3722 }
3723
3724 static int alloc_irq_index(u16 devid, int count, bool align)
3725 {
3726         struct irq_remap_table *table;
3727         int index, c, alignment = 1;
3728         unsigned long flags;
3729         struct amd_iommu *iommu = amd_iommu_rlookup_table[devid];
3730
3731         if (!iommu)
3732                 return -ENODEV;
3733
3734         table = alloc_irq_table(devid);
3735         if (!table)
3736                 return -ENODEV;
3737
3738         if (align)
3739                 alignment = roundup_pow_of_two(count);
3740
3741         raw_spin_lock_irqsave(&table->lock, flags);
3742
3743         /* Scan table for free entries */
3744         for (index = ALIGN(table->min_index, alignment), c = 0;
3745              index < MAX_IRQS_PER_TABLE;) {
3746                 if (!iommu->irte_ops->is_allocated(table, index)) {
3747                         c += 1;
3748                 } else {
3749                         c     = 0;
3750                         index = ALIGN(index + 1, alignment);
3751                         continue;
3752                 }
3753
3754                 if (c == count) {
3755                         for (; c != 0; --c)
3756                                 iommu->irte_ops->set_allocated(table, index - c + 1);
3757
3758                         index -= count - 1;
3759                         goto out;
3760                 }
3761
3762                 index++;
3763         }
3764
3765         index = -ENOSPC;
3766
3767 out:
3768         raw_spin_unlock_irqrestore(&table->lock, flags);
3769
3770         return index;
3771 }
3772
3773 static int modify_irte_ga(u16 devid, int index, struct irte_ga *irte,
3774                           struct amd_ir_data *data)
3775 {
3776         struct irq_remap_table *table;
3777         struct amd_iommu *iommu;
3778         unsigned long flags;
3779         struct irte_ga *entry;
3780
3781         iommu = amd_iommu_rlookup_table[devid];
3782         if (iommu == NULL)
3783                 return -EINVAL;
3784
3785         table = get_irq_table(devid);
3786         if (!table)
3787                 return -ENOMEM;
3788
3789         raw_spin_lock_irqsave(&table->lock, flags);
3790
3791         entry = (struct irte_ga *)table->table;
3792         entry = &entry[index];
3793         entry->lo.fields_remap.valid = 0;
3794         entry->hi.val = irte->hi.val;
3795         entry->lo.val = irte->lo.val;
3796         entry->lo.fields_remap.valid = 1;
3797         if (data)
3798                 data->ref = entry;
3799
3800         raw_spin_unlock_irqrestore(&table->lock, flags);
3801
3802         iommu_flush_irt(iommu, devid);
3803         iommu_completion_wait(iommu);
3804
3805         return 0;
3806 }
3807
3808 static int modify_irte(u16 devid, int index, union irte *irte)
3809 {
3810         struct irq_remap_table *table;
3811         struct amd_iommu *iommu;
3812         unsigned long flags;
3813
3814         iommu = amd_iommu_rlookup_table[devid];
3815         if (iommu == NULL)
3816                 return -EINVAL;
3817
3818         table = get_irq_table(devid);
3819         if (!table)
3820                 return -ENOMEM;
3821
3822         raw_spin_lock_irqsave(&table->lock, flags);
3823         table->table[index] = irte->val;
3824         raw_spin_unlock_irqrestore(&table->lock, flags);
3825
3826         iommu_flush_irt(iommu, devid);
3827         iommu_completion_wait(iommu);
3828
3829         return 0;
3830 }
3831
3832 static void free_irte(u16 devid, int index)
3833 {
3834         struct irq_remap_table *table;
3835         struct amd_iommu *iommu;
3836         unsigned long flags;
3837
3838         iommu = amd_iommu_rlookup_table[devid];
3839         if (iommu == NULL)
3840                 return;
3841
3842         table = get_irq_table(devid);
3843         if (!table)
3844                 return;
3845
3846         raw_spin_lock_irqsave(&table->lock, flags);
3847         iommu->irte_ops->clear_allocated(table, index);
3848         raw_spin_unlock_irqrestore(&table->lock, flags);
3849
3850         iommu_flush_irt(iommu, devid);
3851         iommu_completion_wait(iommu);
3852 }
3853
3854 static void irte_prepare(void *entry,
3855                          u32 delivery_mode, u32 dest_mode,
3856                          u8 vector, u32 dest_apicid, int devid)
3857 {
3858         union irte *irte = (union irte *) entry;
3859
3860         irte->val                = 0;
3861         irte->fields.vector      = vector;
3862         irte->fields.int_type    = delivery_mode;
3863         irte->fields.destination = dest_apicid;
3864         irte->fields.dm          = dest_mode;
3865         irte->fields.valid       = 1;
3866 }
3867
3868 static void irte_ga_prepare(void *entry,
3869                             u32 delivery_mode, u32 dest_mode,
3870                             u8 vector, u32 dest_apicid, int devid)
3871 {
3872         struct irte_ga *irte = (struct irte_ga *) entry;
3873
3874         irte->lo.val                      = 0;
3875         irte->hi.val                      = 0;
3876         irte->lo.fields_remap.int_type    = delivery_mode;
3877         irte->lo.fields_remap.dm          = dest_mode;
3878         irte->hi.fields.vector            = vector;
3879         irte->lo.fields_remap.destination = dest_apicid;
3880         irte->lo.fields_remap.valid       = 1;
3881 }
3882
3883 static void irte_activate(void *entry, u16 devid, u16 index)
3884 {
3885         union irte *irte = (union irte *) entry;
3886
3887         irte->fields.valid = 1;
3888         modify_irte(devid, index, irte);
3889 }
3890
3891 static void irte_ga_activate(void *entry, u16 devid, u16 index)
3892 {
3893         struct irte_ga *irte = (struct irte_ga *) entry;
3894
3895         irte->lo.fields_remap.valid = 1;
3896         modify_irte_ga(devid, index, irte, NULL);
3897 }
3898
3899 static void irte_deactivate(void *entry, u16 devid, u16 index)
3900 {
3901         union irte *irte = (union irte *) entry;
3902
3903         irte->fields.valid = 0;
3904         modify_irte(devid, index, irte);
3905 }
3906
3907 static void irte_ga_deactivate(void *entry, u16 devid, u16 index)
3908 {
3909         struct irte_ga *irte = (struct irte_ga *) entry;
3910
3911         irte->lo.fields_remap.valid = 0;
3912         modify_irte_ga(devid, index, irte, NULL);
3913 }
3914
3915 static void irte_set_affinity(void *entry, u16 devid, u16 index,
3916                               u8 vector, u32 dest_apicid)
3917 {
3918         union irte *irte = (union irte *) entry;
3919
3920         irte->fields.vector = vector;
3921         irte->fields.destination = dest_apicid;
3922         modify_irte(devid, index, irte);
3923 }
3924
3925 static void irte_ga_set_affinity(void *entry, u16 devid, u16 index,
3926                                  u8 vector, u32 dest_apicid)
3927 {
3928         struct irte_ga *irte = (struct irte_ga *) entry;
3929
3930         if (!irte->lo.fields_remap.guest_mode) {
3931                 irte->hi.fields.vector = vector;
3932                 irte->lo.fields_remap.destination = dest_apicid;
3933                 modify_irte_ga(devid, index, irte, NULL);
3934         }
3935 }
3936
3937 #define IRTE_ALLOCATED (~1U)
3938 static void irte_set_allocated(struct irq_remap_table *table, int index)
3939 {
3940         table->table[index] = IRTE_ALLOCATED;
3941 }
3942
3943 static void irte_ga_set_allocated(struct irq_remap_table *table, int index)
3944 {
3945         struct irte_ga *ptr = (struct irte_ga *)table->table;
3946         struct irte_ga *irte = &ptr[index];
3947
3948         memset(&irte->lo.val, 0, sizeof(u64));
3949         memset(&irte->hi.val, 0, sizeof(u64));
3950         irte->hi.fields.vector = 0xff;
3951 }
3952
3953 static bool irte_is_allocated(struct irq_remap_table *table, int index)
3954 {
3955         union irte *ptr = (union irte *)table->table;
3956         union irte *irte = &ptr[index];
3957
3958         return irte->val != 0;
3959 }
3960
3961 static bool irte_ga_is_allocated(struct irq_remap_table *table, int index)
3962 {
3963         struct irte_ga *ptr = (struct irte_ga *)table->table;
3964         struct irte_ga *irte = &ptr[index];
3965
3966         return irte->hi.fields.vector != 0;
3967 }
3968
3969 static void irte_clear_allocated(struct irq_remap_table *table, int index)
3970 {
3971         table->table[index] = 0;
3972 }
3973
3974 static void irte_ga_clear_allocated(struct irq_remap_table *table, int index)
3975 {
3976         struct irte_ga *ptr = (struct irte_ga *)table->table;
3977         struct irte_ga *irte = &ptr[index];
3978
3979         memset(&irte->lo.val, 0, sizeof(u64));
3980         memset(&irte->hi.val, 0, sizeof(u64));
3981 }
3982
3983 static int get_devid(struct irq_alloc_info *info)
3984 {
3985         int devid = -1;
3986
3987         switch (info->type) {
3988         case X86_IRQ_ALLOC_TYPE_IOAPIC:
3989                 devid     = get_ioapic_devid(info->ioapic_id);
3990                 break;
3991         case X86_IRQ_ALLOC_TYPE_HPET:
3992                 devid     = get_hpet_devid(info->hpet_id);
3993                 break;
3994         case X86_IRQ_ALLOC_TYPE_MSI:
3995         case X86_IRQ_ALLOC_TYPE_MSIX:
3996                 devid = get_device_id(&info->msi_dev->dev);
3997                 break;
3998         default:
3999                 BUG_ON(1);
4000                 break;
4001         }
4002
4003         return devid;
4004 }
4005
4006 static struct irq_domain *get_ir_irq_domain(struct irq_alloc_info *info)
4007 {
4008         struct amd_iommu *iommu;
4009         int devid;
4010
4011         if (!info)
4012                 return NULL;
4013
4014         devid = get_devid(info);
4015         if (devid >= 0) {
4016                 iommu = amd_iommu_rlookup_table[devid];
4017                 if (iommu)
4018                         return iommu->ir_domain;
4019         }
4020
4021         return NULL;
4022 }
4023
4024 static struct irq_domain *get_irq_domain(struct irq_alloc_info *info)
4025 {
4026         struct amd_iommu *iommu;
4027         int devid;
4028
4029         if (!info)
4030                 return NULL;
4031
4032         switch (info->type) {
4033         case X86_IRQ_ALLOC_TYPE_MSI:
4034         case X86_IRQ_ALLOC_TYPE_MSIX:
4035                 devid = get_device_id(&info->msi_dev->dev);
4036                 if (devid < 0)
4037                         return NULL;
4038
4039                 iommu = amd_iommu_rlookup_table[devid];
4040                 if (iommu)
4041                         return iommu->msi_domain;
4042                 break;
4043         default:
4044                 break;
4045         }
4046
4047         return NULL;
4048 }
4049
4050 struct irq_remap_ops amd_iommu_irq_ops = {
4051         .prepare                = amd_iommu_prepare,
4052         .enable                 = amd_iommu_enable,
4053         .disable                = amd_iommu_disable,
4054         .reenable               = amd_iommu_reenable,
4055         .enable_faulting        = amd_iommu_enable_faulting,
4056         .get_ir_irq_domain      = get_ir_irq_domain,
4057         .get_irq_domain         = get_irq_domain,
4058 };
4059
4060 static void irq_remapping_prepare_irte(struct amd_ir_data *data,
4061                                        struct irq_cfg *irq_cfg,
4062                                        struct irq_alloc_info *info,
4063                                        int devid, int index, int sub_handle)
4064 {
4065         struct irq_2_irte *irte_info = &data->irq_2_irte;
4066         struct msi_msg *msg = &data->msi_entry;
4067         struct IO_APIC_route_entry *entry;
4068         struct amd_iommu *iommu = amd_iommu_rlookup_table[devid];
4069
4070         if (!iommu)
4071                 return;
4072
4073         data->irq_2_irte.devid = devid;
4074         data->irq_2_irte.index = index + sub_handle;
4075         iommu->irte_ops->prepare(data->entry, apic->irq_delivery_mode,
4076                                  apic->irq_dest_mode, irq_cfg->vector,
4077                                  irq_cfg->dest_apicid, devid);
4078
4079         switch (info->type) {
4080         case X86_IRQ_ALLOC_TYPE_IOAPIC:
4081                 /* Setup IOAPIC entry */
4082                 entry = info->ioapic_entry;
4083                 info->ioapic_entry = NULL;
4084                 memset(entry, 0, sizeof(*entry));
4085                 entry->vector        = index;
4086                 entry->mask          = 0;
4087                 entry->trigger       = info->ioapic_trigger;
4088                 entry->polarity      = info->ioapic_polarity;
4089                 /* Mask level triggered irqs. */
4090                 if (info->ioapic_trigger)
4091                         entry->mask = 1;
4092                 break;
4093
4094         case X86_IRQ_ALLOC_TYPE_HPET:
4095         case X86_IRQ_ALLOC_TYPE_MSI:
4096         case X86_IRQ_ALLOC_TYPE_MSIX:
4097                 msg->address_hi = MSI_ADDR_BASE_HI;
4098                 msg->address_lo = MSI_ADDR_BASE_LO;
4099                 msg->data = irte_info->index;
4100                 break;
4101
4102         default:
4103                 BUG_ON(1);
4104                 break;
4105         }
4106 }
4107
4108 struct amd_irte_ops irte_32_ops = {
4109         .prepare = irte_prepare,
4110         .activate = irte_activate,
4111         .deactivate = irte_deactivate,
4112         .set_affinity = irte_set_affinity,
4113         .set_allocated = irte_set_allocated,
4114         .is_allocated = irte_is_allocated,
4115         .clear_allocated = irte_clear_allocated,
4116 };
4117
4118 struct amd_irte_ops irte_128_ops = {
4119         .prepare = irte_ga_prepare,
4120         .activate = irte_ga_activate,
4121         .deactivate = irte_ga_deactivate,
4122         .set_affinity = irte_ga_set_affinity,
4123         .set_allocated = irte_ga_set_allocated,
4124         .is_allocated = irte_ga_is_allocated,
4125         .clear_allocated = irte_ga_clear_allocated,
4126 };
4127
4128 static int irq_remapping_alloc(struct irq_domain *domain, unsigned int virq,
4129                                unsigned int nr_irqs, void *arg)
4130 {
4131         struct irq_alloc_info *info = arg;
4132         struct irq_data *irq_data;
4133         struct amd_ir_data *data = NULL;
4134         struct irq_cfg *cfg;
4135         int i, ret, devid;
4136         int index;
4137
4138         if (!info)
4139                 return -EINVAL;
4140         if (nr_irqs > 1 && info->type != X86_IRQ_ALLOC_TYPE_MSI &&
4141             info->type != X86_IRQ_ALLOC_TYPE_MSIX)
4142                 return -EINVAL;
4143
4144         /*
4145          * With IRQ remapping enabled, don't need contiguous CPU vectors
4146          * to support multiple MSI interrupts.
4147          */
4148         if (info->type == X86_IRQ_ALLOC_TYPE_MSI)
4149                 info->flags &= ~X86_IRQ_ALLOC_CONTIGUOUS_VECTORS;
4150
4151         devid = get_devid(info);
4152         if (devid < 0)
4153                 return -EINVAL;
4154
4155         ret = irq_domain_alloc_irqs_parent(domain, virq, nr_irqs, arg);
4156         if (ret < 0)
4157                 return ret;
4158
4159         if (info->type == X86_IRQ_ALLOC_TYPE_IOAPIC) {
4160                 struct irq_remap_table *table;
4161                 struct amd_iommu *iommu;
4162
4163                 table = alloc_irq_table(devid);
4164                 if (table) {
4165                         if (!table->min_index) {
4166                                 /*
4167                                  * Keep the first 32 indexes free for IOAPIC
4168                                  * interrupts.
4169                                  */
4170                                 table->min_index = 32;
4171                                 iommu = amd_iommu_rlookup_table[devid];
4172                                 for (i = 0; i < 32; ++i)
4173                                         iommu->irte_ops->set_allocated(table, i);
4174                         }
4175                         WARN_ON(table->min_index != 32);
4176                         index = info->ioapic_pin;
4177                 } else {
4178                         index = -ENOMEM;
4179                 }
4180         } else {
4181                 bool align = (info->type == X86_IRQ_ALLOC_TYPE_MSI);
4182
4183                 index = alloc_irq_index(devid, nr_irqs, align);
4184         }
4185         if (index < 0) {
4186                 pr_warn("Failed to allocate IRTE\n");
4187                 ret = index;
4188                 goto out_free_parent;
4189         }
4190
4191         for (i = 0; i < nr_irqs; i++) {
4192                 irq_data = irq_domain_get_irq_data(domain, virq + i);
4193                 cfg = irqd_cfg(irq_data);
4194                 if (!irq_data || !cfg) {
4195                         ret = -EINVAL;
4196                         goto out_free_data;
4197                 }
4198
4199                 ret = -ENOMEM;
4200                 data = kzalloc(sizeof(*data), GFP_KERNEL);
4201                 if (!data)
4202                         goto out_free_data;
4203
4204                 if (!AMD_IOMMU_GUEST_IR_GA(amd_iommu_guest_ir))
4205                         data->entry = kzalloc(sizeof(union irte), GFP_KERNEL);
4206                 else
4207                         data->entry = kzalloc(sizeof(struct irte_ga),
4208                                                      GFP_KERNEL);
4209                 if (!data->entry) {
4210                         kfree(data);
4211                         goto out_free_data;
4212                 }
4213
4214                 irq_data->hwirq = (devid << 16) + i;
4215                 irq_data->chip_data = data;
4216                 irq_data->chip = &amd_ir_chip;
4217                 irq_remapping_prepare_irte(data, cfg, info, devid, index, i);
4218                 irq_set_status_flags(virq + i, IRQ_MOVE_PCNTXT);
4219         }
4220
4221         return 0;
4222
4223 out_free_data:
4224         for (i--; i >= 0; i--) {
4225                 irq_data = irq_domain_get_irq_data(domain, virq + i);
4226                 if (irq_data)
4227                         kfree(irq_data->chip_data);
4228         }
4229         for (i = 0; i < nr_irqs; i++)
4230                 free_irte(devid, index + i);
4231 out_free_parent:
4232         irq_domain_free_irqs_common(domain, virq, nr_irqs);
4233         return ret;
4234 }
4235
4236 static void irq_remapping_free(struct irq_domain *domain, unsigned int virq,
4237                                unsigned int nr_irqs)
4238 {
4239         struct irq_2_irte *irte_info;
4240         struct irq_data *irq_data;
4241         struct amd_ir_data *data;
4242         int i;
4243
4244         for (i = 0; i < nr_irqs; i++) {
4245                 irq_data = irq_domain_get_irq_data(domain, virq  + i);
4246                 if (irq_data && irq_data->chip_data) {
4247                         data = irq_data->chip_data;
4248                         irte_info = &data->irq_2_irte;
4249                         free_irte(irte_info->devid, irte_info->index);
4250                         kfree(data->entry);
4251                         kfree(data);
4252                 }
4253         }
4254         irq_domain_free_irqs_common(domain, virq, nr_irqs);
4255 }
4256
4257 static void amd_ir_update_irte(struct irq_data *irqd, struct amd_iommu *iommu,
4258                                struct amd_ir_data *ir_data,
4259                                struct irq_2_irte *irte_info,
4260                                struct irq_cfg *cfg);
4261
4262 static int irq_remapping_activate(struct irq_domain *domain,
4263                                   struct irq_data *irq_data, bool reserve)
4264 {
4265         struct amd_ir_data *data = irq_data->chip_data;
4266         struct irq_2_irte *irte_info = &data->irq_2_irte;
4267         struct amd_iommu *iommu = amd_iommu_rlookup_table[irte_info->devid];
4268         struct irq_cfg *cfg = irqd_cfg(irq_data);
4269
4270         if (!iommu)
4271                 return 0;
4272
4273         iommu->irte_ops->activate(data->entry, irte_info->devid,
4274                                   irte_info->index);
4275         amd_ir_update_irte(irq_data, iommu, data, irte_info, cfg);
4276         return 0;
4277 }
4278
4279 static void irq_remapping_deactivate(struct irq_domain *domain,
4280                                      struct irq_data *irq_data)
4281 {
4282         struct amd_ir_data *data = irq_data->chip_data;
4283         struct irq_2_irte *irte_info = &data->irq_2_irte;
4284         struct amd_iommu *iommu = amd_iommu_rlookup_table[irte_info->devid];
4285
4286         if (iommu)
4287                 iommu->irte_ops->deactivate(data->entry, irte_info->devid,
4288                                             irte_info->index);
4289 }
4290
4291 static const struct irq_domain_ops amd_ir_domain_ops = {
4292         .alloc = irq_remapping_alloc,
4293         .free = irq_remapping_free,
4294         .activate = irq_remapping_activate,
4295         .deactivate = irq_remapping_deactivate,
4296 };
4297
4298 static int amd_ir_set_vcpu_affinity(struct irq_data *data, void *vcpu_info)
4299 {
4300         struct amd_iommu *iommu;
4301         struct amd_iommu_pi_data *pi_data = vcpu_info;
4302         struct vcpu_data *vcpu_pi_info = pi_data->vcpu_data;
4303         struct amd_ir_data *ir_data = data->chip_data;
4304         struct irte_ga *irte = (struct irte_ga *) ir_data->entry;
4305         struct irq_2_irte *irte_info = &ir_data->irq_2_irte;
4306         struct iommu_dev_data *dev_data = search_dev_data(irte_info->devid);
4307
4308         /* Note:
4309          * This device has never been set up for guest mode.
4310          * we should not modify the IRTE
4311          */
4312         if (!dev_data || !dev_data->use_vapic)
4313                 return 0;
4314
4315         pi_data->ir_data = ir_data;
4316
4317         /* Note:
4318          * SVM tries to set up for VAPIC mode, but we are in
4319          * legacy mode. So, we force legacy mode instead.
4320          */
4321         if (!AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir)) {
4322                 pr_debug("AMD-Vi: %s: Fall back to using intr legacy remap\n",
4323                          __func__);
4324                 pi_data->is_guest_mode = false;
4325         }
4326
4327         iommu = amd_iommu_rlookup_table[irte_info->devid];
4328         if (iommu == NULL)
4329                 return -EINVAL;
4330
4331         pi_data->prev_ga_tag = ir_data->cached_ga_tag;
4332         if (pi_data->is_guest_mode) {
4333                 /* Setting */
4334                 irte->hi.fields.ga_root_ptr = (pi_data->base >> 12);
4335                 irte->hi.fields.vector = vcpu_pi_info->vector;
4336                 irte->lo.fields_vapic.ga_log_intr = 1;
4337                 irte->lo.fields_vapic.guest_mode = 1;
4338                 irte->lo.fields_vapic.ga_tag = pi_data->ga_tag;
4339
4340                 ir_data->cached_ga_tag = pi_data->ga_tag;
4341         } else {
4342                 /* Un-Setting */
4343                 struct irq_cfg *cfg = irqd_cfg(data);
4344
4345                 irte->hi.val = 0;
4346                 irte->lo.val = 0;
4347                 irte->hi.fields.vector = cfg->vector;
4348                 irte->lo.fields_remap.guest_mode = 0;
4349                 irte->lo.fields_remap.destination = cfg->dest_apicid;
4350                 irte->lo.fields_remap.int_type = apic->irq_delivery_mode;
4351                 irte->lo.fields_remap.dm = apic->irq_dest_mode;
4352
4353                 /*
4354                  * This communicates the ga_tag back to the caller
4355                  * so that it can do all the necessary clean up.
4356                  */
4357                 ir_data->cached_ga_tag = 0;
4358         }
4359
4360         return modify_irte_ga(irte_info->devid, irte_info->index, irte, ir_data);
4361 }
4362
4363
4364 static void amd_ir_update_irte(struct irq_data *irqd, struct amd_iommu *iommu,
4365                                struct amd_ir_data *ir_data,
4366                                struct irq_2_irte *irte_info,
4367                                struct irq_cfg *cfg)
4368 {
4369
4370         /*
4371          * Atomically updates the IRTE with the new destination, vector
4372          * and flushes the interrupt entry cache.
4373          */
4374         iommu->irte_ops->set_affinity(ir_data->entry, irte_info->devid,
4375                                       irte_info->index, cfg->vector,
4376                                       cfg->dest_apicid);
4377 }
4378
4379 static int amd_ir_set_affinity(struct irq_data *data,
4380                                const struct cpumask *mask, bool force)
4381 {
4382         struct amd_ir_data *ir_data = data->chip_data;
4383         struct irq_2_irte *irte_info = &ir_data->irq_2_irte;
4384         struct irq_cfg *cfg = irqd_cfg(data);
4385         struct irq_data *parent = data->parent_data;
4386         struct amd_iommu *iommu = amd_iommu_rlookup_table[irte_info->devid];
4387         int ret;
4388
4389         if (!iommu)
4390                 return -ENODEV;
4391
4392         ret = parent->chip->irq_set_affinity(parent, mask, force);
4393         if (ret < 0 || ret == IRQ_SET_MASK_OK_DONE)
4394                 return ret;
4395
4396         amd_ir_update_irte(data, iommu, ir_data, irte_info, cfg);
4397         /*
4398          * After this point, all the interrupts will start arriving
4399          * at the new destination. So, time to cleanup the previous
4400          * vector allocation.
4401          */
4402         send_cleanup_vector(cfg);
4403
4404         return IRQ_SET_MASK_OK_DONE;
4405 }
4406
4407 static void ir_compose_msi_msg(struct irq_data *irq_data, struct msi_msg *msg)
4408 {
4409         struct amd_ir_data *ir_data = irq_data->chip_data;
4410
4411         *msg = ir_data->msi_entry;
4412 }
4413
4414 static struct irq_chip amd_ir_chip = {
4415         .name                   = "AMD-IR",
4416         .irq_ack                = apic_ack_irq,
4417         .irq_set_affinity       = amd_ir_set_affinity,
4418         .irq_set_vcpu_affinity  = amd_ir_set_vcpu_affinity,
4419         .irq_compose_msi_msg    = ir_compose_msi_msg,
4420 };
4421
4422 int amd_iommu_create_irq_domain(struct amd_iommu *iommu)
4423 {
4424         struct fwnode_handle *fn;
4425
4426         fn = irq_domain_alloc_named_id_fwnode("AMD-IR", iommu->index);
4427         if (!fn)
4428                 return -ENOMEM;
4429         iommu->ir_domain = irq_domain_create_tree(fn, &amd_ir_domain_ops, iommu);
4430         irq_domain_free_fwnode(fn);
4431         if (!iommu->ir_domain)
4432                 return -ENOMEM;
4433
4434         iommu->ir_domain->parent = arch_get_ir_parent_domain();
4435         iommu->msi_domain = arch_create_remap_msi_irq_domain(iommu->ir_domain,
4436                                                              "AMD-IR-MSI",
4437                                                              iommu->index);
4438         return 0;
4439 }
4440
4441 int amd_iommu_update_ga(int cpu, bool is_run, void *data)
4442 {
4443         unsigned long flags;
4444         struct amd_iommu *iommu;
4445         struct irq_remap_table *table;
4446         struct amd_ir_data *ir_data = (struct amd_ir_data *)data;
4447         int devid = ir_data->irq_2_irte.devid;
4448         struct irte_ga *entry = (struct irte_ga *) ir_data->entry;
4449         struct irte_ga *ref = (struct irte_ga *) ir_data->ref;
4450
4451         if (!AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir) ||
4452             !ref || !entry || !entry->lo.fields_vapic.guest_mode)
4453                 return 0;
4454
4455         iommu = amd_iommu_rlookup_table[devid];
4456         if (!iommu)
4457                 return -ENODEV;
4458
4459         table = get_irq_table(devid);
4460         if (!table)
4461                 return -ENODEV;
4462
4463         raw_spin_lock_irqsave(&table->lock, flags);
4464
4465         if (ref->lo.fields_vapic.guest_mode) {
4466                 if (cpu >= 0)
4467                         ref->lo.fields_vapic.destination = cpu;
4468                 ref->lo.fields_vapic.is_run = is_run;
4469                 barrier();
4470         }
4471
4472         raw_spin_unlock_irqrestore(&table->lock, flags);
4473
4474         iommu_flush_irt(iommu, devid);
4475         iommu_completion_wait(iommu);
4476         return 0;
4477 }
4478 EXPORT_SYMBOL(amd_iommu_update_ga);
4479 #endif