drivers/iommu/amd_iommu.c

   1 // SPDX-License-Identifier: GPL-2.0-only
   2 /*
   3  * Copyright (C) 2007-2010 Advanced Micro Devices, Inc.
   4  * Author: Joerg Roedel <jroedel@suse.de>
   5  *         Leo Duran <leo.duran@amd.com>
   6  */
   7
   8 #define pr_fmt(fmt)     "AMD-Vi: " fmt
   9 #define dev_fmt(fmt)    pr_fmt(fmt)
  10
  11 #include <linux/ratelimit.h>
  12 #include <linux/pci.h>
  13 #include <linux/acpi.h>
  14 #include <linux/amba/bus.h>
  15 #include <linux/platform_device.h>
  16 #include <linux/pci-ats.h>
  17 #include <linux/bitmap.h>
  18 #include <linux/slab.h>
  19 #include <linux/debugfs.h>
  20 #include <linux/scatterlist.h>
  21 #include <linux/dma-mapping.h>
  22 #include <linux/dma-direct.h>
  23 #include <linux/iommu-helper.h>
  24 #include <linux/iommu.h>
  25 #include <linux/delay.h>
  26 #include <linux/amd-iommu.h>
  27 #include <linux/notifier.h>
  28 #include <linux/export.h>
  29 #include <linux/irq.h>
  30 #include <linux/msi.h>
  31 #include <linux/dma-contiguous.h>
  32 #include <linux/irqdomain.h>
  33 #include <linux/percpu.h>
  34 #include <linux/iova.h>
  35 #include <asm/irq_remapping.h>
  36 #include <asm/io_apic.h>
  37 #include <asm/apic.h>
  38 #include <asm/hw_irq.h>
  39 #include <asm/msidef.h>
  40 #include <asm/proto.h>
  41 #include <asm/iommu.h>
  42 #include <asm/gart.h>
  43 #include <asm/dma.h>
  44
  45 #include "amd_iommu_proto.h"
  46 #include "amd_iommu_types.h"
  47 #include "irq_remapping.h"
  48
  49 #define CMD_SET_TYPE(cmd, t) ((cmd)->data[1] |= ((t) << 28))
  50
  51 #define LOOP_TIMEOUT    100000
  52
  53 /* IO virtual address start page frame number */
  54 #define IOVA_START_PFN          (1)
  55 #define IOVA_PFN(addr)          ((addr) >> PAGE_SHIFT)
  56
  57 /* Reserved IOVA ranges */
  58 #define MSI_RANGE_START         (0xfee00000)
  59 #define MSI_RANGE_END           (0xfeefffff)
  60 #define HT_RANGE_START          (0xfd00000000ULL)
  61 #define HT_RANGE_END            (0xffffffffffULL)
  62
  63 /*
  64  * This bitmap is used to advertise the page sizes our hardware support
  65  * to the IOMMU core, which will then use this information to split
  66  * physically contiguous memory regions it is mapping into page sizes
  67  * that we support.
  68  *
  69  * 512GB Pages are not supported due to a hardware bug
  70  */
  71 #define AMD_IOMMU_PGSIZES       ((~0xFFFUL) & ~(2ULL << 38))
  72
  73 static DEFINE_SPINLOCK(amd_iommu_devtable_lock);
  74 static DEFINE_SPINLOCK(pd_bitmap_lock);
  75
  76 /* List of all available dev_data structures */
  77 static LLIST_HEAD(dev_data_list);
  78
  79 LIST_HEAD(ioapic_map);
  80 LIST_HEAD(hpet_map);
  81 LIST_HEAD(acpihid_map);
  82
  83 /*
  84  * Domain for untranslated devices - only allocated
  85  * if iommu=pt passed on kernel cmd line.
  86  */
  87 const struct iommu_ops amd_iommu_ops;
  88
  89 static ATOMIC_NOTIFIER_HEAD(ppr_notifier);
  90 int amd_iommu_max_glx_val = -1;
  91
  92 static const struct dma_map_ops amd_iommu_dma_ops;
  93
  94 /*
  95  * general struct to manage commands send to an IOMMU
  96  */
  97 struct iommu_cmd {
  98         u32 data[4];
  99 };
 100
 101 struct kmem_cache *amd_iommu_irq_cache;
 102
 103 static void update_domain(struct protection_domain *domain);
 104 static int protection_domain_init(struct protection_domain *domain);
 105 static void detach_device(struct device *dev);
 106 static void iova_domain_flush_tlb(struct iova_domain *iovad);
 107
 108 /*
 109  * Data container for a dma_ops specific protection domain
 110  */
 111 struct dma_ops_domain {
 112         /* generic protection domain information */
 113         struct protection_domain domain;
 114
 115         /* IOVA RB-Tree */
 116         struct iova_domain iovad;
 117 };
 118
 119 static struct iova_domain reserved_iova_ranges;
 120 static struct lock_class_key reserved_rbtree_key;
 121
 122 /****************************************************************************
 123  *
 124  * Helper functions
 125  *
 126  ****************************************************************************/
 127
 128 static inline int match_hid_uid(struct device *dev,
 129                                 struct acpihid_map_entry *entry)
 130 {
 131         struct acpi_device *adev = ACPI_COMPANION(dev);
 132         const char *hid, *uid;
 133
 134         if (!adev)
 135                 return -ENODEV;
 136
 137         hid = acpi_device_hid(adev);
 138         uid = acpi_device_uid(adev);
 139
 140         if (!hid || !(*hid))
 141                 return -ENODEV;
 142
 143         if (!uid || !(*uid))
 144                 return strcmp(hid, entry->hid);
 145
 146         if (!(*entry->uid))
 147                 return strcmp(hid, entry->hid);
 148
 149         return (strcmp(hid, entry->hid) || strcmp(uid, entry->uid));
 150 }
 151
 152 static inline u16 get_pci_device_id(struct device *dev)
 153 {
 154         struct pci_dev *pdev = to_pci_dev(dev);
 155
 156         return pci_dev_id(pdev);
 157 }
 158
 159 static inline int get_acpihid_device_id(struct device *dev,
 160                                         struct acpihid_map_entry **entry)
 161 {
 162         struct acpihid_map_entry *p;
 163
 164         list_for_each_entry(p, &acpihid_map, list) {
 165                 if (!match_hid_uid(dev, p)) {
 166                         if (entry)
 167                                 *entry = p;
 168                         return p->devid;
 169                 }
 170         }
 171         return -EINVAL;
 172 }
 173
 174 static inline int get_device_id(struct device *dev)
 175 {
 176         int devid;
 177
 178         if (dev_is_pci(dev))
 179                 devid = get_pci_device_id(dev);
 180         else
 181                 devid = get_acpihid_device_id(dev, NULL);
 182
 183         return devid;
 184 }
 185
 186 static struct protection_domain *to_pdomain(struct iommu_domain *dom)
 187 {
 188         return container_of(dom, struct protection_domain, domain);
 189 }
 190
 191 static struct dma_ops_domain* to_dma_ops_domain(struct protection_domain *domain)
 192 {
 193         BUG_ON(domain->flags != PD_DMA_OPS_MASK);
 194         return container_of(domain, struct dma_ops_domain, domain);
 195 }
 196
 197 static struct iommu_dev_data *alloc_dev_data(u16 devid)
 198 {
 199         struct iommu_dev_data *dev_data;
 200
 201         dev_data = kzalloc(sizeof(*dev_data), GFP_KERNEL);
 202         if (!dev_data)
 203                 return NULL;
 204
 205         dev_data->devid = devid;
 206         ratelimit_default_init(&dev_data->rs);
 207
 208         llist_add(&dev_data->dev_data_list, &dev_data_list);
 209         return dev_data;
 210 }
 211
 212 static struct iommu_dev_data *search_dev_data(u16 devid)
 213 {
 214         struct iommu_dev_data *dev_data;
 215         struct llist_node *node;
 216
 217         if (llist_empty(&dev_data_list))
 218                 return NULL;
 219
 220         node = dev_data_list.first;
 221         llist_for_each_entry(dev_data, node, dev_data_list) {
 222                 if (dev_data->devid == devid)
 223                         return dev_data;
 224         }
 225
 226         return NULL;
 227 }
 228
 229 static int __last_alias(struct pci_dev *pdev, u16 alias, void *data)
 230 {
 231         *(u16 *)data = alias;
 232         return 0;
 233 }
 234
 235 static u16 get_alias(struct device *dev)
 236 {
 237         struct pci_dev *pdev = to_pci_dev(dev);
 238         u16 devid, ivrs_alias, pci_alias;
 239
 240         /* The callers make sure that get_device_id() does not fail here */
 241         devid = get_device_id(dev);
 242
 243         /* For ACPI HID devices, we simply return the devid as such */
 244         if (!dev_is_pci(dev))
 245                 return devid;
 246
 247         ivrs_alias = amd_iommu_alias_table[devid];
 248
 249         pci_for_each_dma_alias(pdev, __last_alias, &pci_alias);
 250
 251         if (ivrs_alias == pci_alias)
 252                 return ivrs_alias;
 253
 254         /*
 255          * DMA alias showdown
 256          *
 257          * The IVRS is fairly reliable in telling us about aliases, but it
 258          * can't know about every screwy device.  If we don't have an IVRS
 259          * reported alias, use the PCI reported alias.  In that case we may
 260          * still need to initialize the rlookup and dev_table entries if the
 261          * alias is to a non-existent device.
 262          */
 263         if (ivrs_alias == devid) {
 264                 if (!amd_iommu_rlookup_table[pci_alias]) {
 265                         amd_iommu_rlookup_table[pci_alias] =
 266                                 amd_iommu_rlookup_table[devid];
 267                         memcpy(amd_iommu_dev_table[pci_alias].data,
 268                                amd_iommu_dev_table[devid].data,
 269                                sizeof(amd_iommu_dev_table[pci_alias].data));
 270                 }
 271
 272                 return pci_alias;
 273         }
 274
 275         pci_info(pdev, "Using IVRS reported alias %02x:%02x.%d "
 276                 "for device [%04x:%04x], kernel reported alias "
 277                 "%02x:%02x.%d\n", PCI_BUS_NUM(ivrs_alias), PCI_SLOT(ivrs_alias),
 278                 PCI_FUNC(ivrs_alias), pdev->vendor, pdev->device,
 279                 PCI_BUS_NUM(pci_alias), PCI_SLOT(pci_alias),
 280                 PCI_FUNC(pci_alias));
 281
 282         /*
 283          * If we don't have a PCI DMA alias and the IVRS alias is on the same
 284          * bus, then the IVRS table may know about a quirk that we don't.
 285          */
 286         if (pci_alias == devid &&
 287             PCI_BUS_NUM(ivrs_alias) == pdev->bus->number) {
 288                 pci_add_dma_alias(pdev, ivrs_alias & 0xff);
 289                 pci_info(pdev, "Added PCI DMA alias %02x.%d\n",
 290                         PCI_SLOT(ivrs_alias), PCI_FUNC(ivrs_alias));
 291         }
 292
 293         return ivrs_alias;
 294 }
 295
 296 static struct iommu_dev_data *find_dev_data(u16 devid)
 297 {
 298         struct iommu_dev_data *dev_data;
 299         struct amd_iommu *iommu = amd_iommu_rlookup_table[devid];
 300
 301         dev_data = search_dev_data(devid);
 302
 303         if (dev_data == NULL) {
 304                 dev_data = alloc_dev_data(devid);
 305                 if (!dev_data)
 306                         return NULL;
 307
 308                 if (translation_pre_enabled(iommu))
 309                         dev_data->defer_attach = true;
 310         }
 311
 312         return dev_data;
 313 }
 314
 315 struct iommu_dev_data *get_dev_data(struct device *dev)
 316 {
 317         return dev->archdata.iommu;
 318 }
 319 EXPORT_SYMBOL(get_dev_data);
 320
 321 /*
 322 * Find or create an IOMMU group for a acpihid device.
 323 */
 324 static struct iommu_group *acpihid_device_group(struct device *dev)
 325 {
 326         struct acpihid_map_entry *p, *entry = NULL;
 327         int devid;
 328
 329         devid = get_acpihid_device_id(dev, &entry);
 330         if (devid < 0)
 331                 return ERR_PTR(devid);
 332
 333         list_for_each_entry(p, &acpihid_map, list) {
 334                 if ((devid == p->devid) && p->group)
 335                         entry->group = p->group;
 336         }
 337
 338         if (!entry->group)
 339                 entry->group = generic_device_group(dev);
 340         else
 341                 iommu_group_ref_get(entry->group);
 342
 343         return entry->group;
 344 }
 345
 346 static bool pci_iommuv2_capable(struct pci_dev *pdev)
 347 {
 348         static const int caps[] = {
 349                 PCI_EXT_CAP_ID_ATS,
 350                 PCI_EXT_CAP_ID_PRI,
 351                 PCI_EXT_CAP_ID_PASID,
 352         };
 353         int i, pos;
 354
 355         if (pci_ats_disabled())
 356                 return false;
 357
 358         for (i = 0; i < 3; ++i) {
 359                 pos = pci_find_ext_capability(pdev, caps[i]);
 360                 if (pos == 0)
 361                         return false;
 362         }
 363
 364         return true;
 365 }
 366
 367 static bool pdev_pri_erratum(struct pci_dev *pdev, u32 erratum)
 368 {
 369         struct iommu_dev_data *dev_data;
 370
 371         dev_data = get_dev_data(&pdev->dev);
 372
 373         return dev_data->errata & (1 << erratum) ? true : false;
 374 }
 375
 376 /*
 377  * This function checks if the driver got a valid device from the caller to
 378  * avoid dereferencing invalid pointers.
 379  */
 380 static bool check_device(struct device *dev)
 381 {
 382         int devid;
 383
 384         if (!dev || !dev->dma_mask)
 385                 return false;
 386
 387         devid = get_device_id(dev);
 388         if (devid < 0)
 389                 return false;
 390
 391         /* Out of our scope? */
 392         if (devid > amd_iommu_last_bdf)
 393                 return false;
 394
 395         if (amd_iommu_rlookup_table[devid] == NULL)
 396                 return false;
 397
 398         return true;
 399 }
 400
 401 static void init_iommu_group(struct device *dev)
 402 {
 403         struct iommu_group *group;
 404
 405         group = iommu_group_get_for_dev(dev);
 406         if (IS_ERR(group))
 407                 return;
 408
 409         iommu_group_put(group);
 410 }
 411
 412 static int iommu_init_device(struct device *dev)
 413 {
 414         struct iommu_dev_data *dev_data;
 415         struct amd_iommu *iommu;
 416         int devid;
 417
 418         if (dev->archdata.iommu)
 419                 return 0;
 420
 421         devid = get_device_id(dev);
 422         if (devid < 0)
 423                 return devid;
 424
 425         iommu = amd_iommu_rlookup_table[devid];
 426
 427         dev_data = find_dev_data(devid);
 428         if (!dev_data)
 429                 return -ENOMEM;
 430
 431         dev_data->alias = get_alias(dev);
 432
 433         /*
 434          * By default we use passthrough mode for IOMMUv2 capable device.
 435          * But if amd_iommu=force_isolation is set (e.g. to debug DMA to
 436          * invalid address), we ignore the capability for the device so
 437          * it'll be forced to go into translation mode.
 438          */
 439         if ((iommu_default_passthrough() || !amd_iommu_force_isolation) &&
 440             dev_is_pci(dev) && pci_iommuv2_capable(to_pci_dev(dev))) {
 441                 struct amd_iommu *iommu;
 442
 443                 iommu = amd_iommu_rlookup_table[dev_data->devid];
 444                 dev_data->iommu_v2 = iommu->is_iommu_v2;
 445         }
 446
 447         dev->archdata.iommu = dev_data;
 448
 449         iommu_device_link(&iommu->iommu, dev);
 450
 451         return 0;
 452 }
 453
 454 static void iommu_ignore_device(struct device *dev)
 455 {
 456         u16 alias;
 457         int devid;
 458
 459         devid = get_device_id(dev);
 460         if (devid < 0)
 461                 return;
 462
 463         alias = get_alias(dev);
 464
 465         memset(&amd_iommu_dev_table[devid], 0, sizeof(struct dev_table_entry));
 466         memset(&amd_iommu_dev_table[alias], 0, sizeof(struct dev_table_entry));
 467
 468         amd_iommu_rlookup_table[devid] = NULL;
 469         amd_iommu_rlookup_table[alias] = NULL;
 470 }
 471
 472 static void iommu_uninit_device(struct device *dev)
 473 {
 474         struct iommu_dev_data *dev_data;
 475         struct amd_iommu *iommu;
 476         int devid;
 477
 478         devid = get_device_id(dev);
 479         if (devid < 0)
 480                 return;
 481
 482         iommu = amd_iommu_rlookup_table[devid];
 483
 484         dev_data = search_dev_data(devid);
 485         if (!dev_data)
 486                 return;
 487
 488         if (dev_data->domain)
 489                 detach_device(dev);
 490
 491         iommu_device_unlink(&iommu->iommu, dev);
 492
 493         iommu_group_remove_device(dev);
 494
 495         /* Remove dma-ops */
 496         dev->dma_ops = NULL;
 497
 498         /*
 499          * We keep dev_data around for unplugged devices and reuse it when the
 500          * device is re-plugged - not doing so would introduce a ton of races.
 501          */
 502 }
 503
 504 /****************************************************************************
 505  *
 506  * Interrupt handling functions
 507  *
 508  ****************************************************************************/
 509
 510 static void dump_dte_entry(u16 devid)
 511 {
 512         int i;
 513
 514         for (i = 0; i < 4; ++i)
 515                 pr_err("DTE[%d]: %016llx\n", i,
 516                         amd_iommu_dev_table[devid].data[i]);
 517 }
 518
 519 static void dump_command(unsigned long phys_addr)
 520 {
 521         struct iommu_cmd *cmd = iommu_phys_to_virt(phys_addr);
 522         int i;
 523
 524         for (i = 0; i < 4; ++i)
 525                 pr_err("CMD[%d]: %08x\n", i, cmd->data[i]);
 526 }
 527
 528 static void amd_iommu_report_page_fault(u16 devid, u16 domain_id,
 529                                         u64 address, int flags)
 530 {
 531         struct iommu_dev_data *dev_data = NULL;
 532         struct pci_dev *pdev;
 533
 534         pdev = pci_get_domain_bus_and_slot(0, PCI_BUS_NUM(devid),
 535                                            devid & 0xff);
 536         if (pdev)
 537                 dev_data = get_dev_data(&pdev->dev);
 538
 539         if (dev_data && __ratelimit(&dev_data->rs)) {
 540                 pci_err(pdev, "Event logged [IO_PAGE_FAULT domain=0x%04x address=0x%llx flags=0x%04x]\n",
 541                         domain_id, address, flags);
 542         } else if (printk_ratelimit()) {
 543                 pr_err("Event logged [IO_PAGE_FAULT device=%02x:%02x.%x domain=0x%04x address=0x%llx flags=0x%04x]\n",
 544                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 545                         domain_id, address, flags);
 546         }
 547
 548         if (pdev)
 549                 pci_dev_put(pdev);
 550 }
 551
 552 static void iommu_print_event(struct amd_iommu *iommu, void *__evt)
 553 {
 554         struct device *dev = iommu->iommu.dev;
 555         int type, devid, pasid, flags, tag;
 556         volatile u32 *event = __evt;
 557         int count = 0;
 558         u64 address;
 559
 560 retry:
 561         type    = (event[1] >> EVENT_TYPE_SHIFT)  & EVENT_TYPE_MASK;
 562         devid   = (event[0] >> EVENT_DEVID_SHIFT) & EVENT_DEVID_MASK;
 563         pasid   = PPR_PASID(*(u64 *)&event[0]);
 564         flags   = (event[1] >> EVENT_FLAGS_SHIFT) & EVENT_FLAGS_MASK;
 565         address = (u64)(((u64)event[3]) << 32) | event[2];
 566
 567         if (type == 0) {
 568                 /* Did we hit the erratum? */
 569                 if (++count == LOOP_TIMEOUT) {
 570                         pr_err("No event written to event log\n");
 571                         return;
 572                 }
 573                 udelay(1);
 574                 goto retry;
 575         }
 576
 577         if (type == EVENT_TYPE_IO_FAULT) {
 578                 amd_iommu_report_page_fault(devid, pasid, address, flags);
 579                 return;
 580         }
 581
 582         switch (type) {
 583         case EVENT_TYPE_ILL_DEV:
 584                 dev_err(dev, "Event logged [ILLEGAL_DEV_TABLE_ENTRY device=%02x:%02x.%x pasid=0x%05x address=0x%llx flags=0x%04x]\n",
 585                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 586                         pasid, address, flags);
 587                 dump_dte_entry(devid);
 588                 break;
 589         case EVENT_TYPE_DEV_TAB_ERR:
 590                 dev_err(dev, "Event logged [DEV_TAB_HARDWARE_ERROR device=%02x:%02x.%x "
 591                         "address=0x%llx flags=0x%04x]\n",
 592                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 593                         address, flags);
 594                 break;
 595         case EVENT_TYPE_PAGE_TAB_ERR:
 596                 dev_err(dev, "Event logged [PAGE_TAB_HARDWARE_ERROR device=%02x:%02x.%x domain=0x%04x address=0x%llx flags=0x%04x]\n",
 597                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 598                         pasid, address, flags);
 599                 break;
 600         case EVENT_TYPE_ILL_CMD:
 601                 dev_err(dev, "Event logged [ILLEGAL_COMMAND_ERROR address=0x%llx]\n", address);
 602                 dump_command(address);
 603                 break;
 604         case EVENT_TYPE_CMD_HARD_ERR:
 605                 dev_err(dev, "Event logged [COMMAND_HARDWARE_ERROR address=0x%llx flags=0x%04x]\n",
 606                         address, flags);
 607                 break;
 608         case EVENT_TYPE_IOTLB_INV_TO:
 609                 dev_err(dev, "Event logged [IOTLB_INV_TIMEOUT device=%02x:%02x.%x address=0x%llx]\n",
 610                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 611                         address);
 612                 break;
 613         case EVENT_TYPE_INV_DEV_REQ:
 614                 dev_err(dev, "Event logged [INVALID_DEVICE_REQUEST device=%02x:%02x.%x pasid=0x%05x address=0x%llx flags=0x%04x]\n",
 615                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 616                         pasid, address, flags);
 617                 break;
 618         case EVENT_TYPE_INV_PPR_REQ:
 619                 pasid = ((event[0] >> 16) & 0xFFFF)
 620                         | ((event[1] << 6) & 0xF0000);
 621                 tag = event[1] & 0x03FF;
 622                 dev_err(dev, "Event logged [INVALID_PPR_REQUEST device=%02x:%02x.%x pasid=0x%05x address=0x%llx flags=0x%04x tag=0x%03x]\n",
 623                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 624                         pasid, address, flags, tag);
 625                 break;
 626         default:
 627                 dev_err(dev, "Event logged [UNKNOWN event[0]=0x%08x event[1]=0x%08x event[2]=0x%08x event[3]=0x%08x\n",
 628                         event[0], event[1], event[2], event[3]);
 629         }
 630
 631         memset(__evt, 0, 4 * sizeof(u32));
 632 }
 633
 634 static void iommu_poll_events(struct amd_iommu *iommu)
 635 {
 636         u32 head, tail;
 637
 638         head = readl(iommu->mmio_base + MMIO_EVT_HEAD_OFFSET);
 639         tail = readl(iommu->mmio_base + MMIO_EVT_TAIL_OFFSET);
 640
 641         while (head != tail) {
 642                 iommu_print_event(iommu, iommu->evt_buf + head);
 643                 head = (head + EVENT_ENTRY_SIZE) % EVT_BUFFER_SIZE;
 644         }
 645
 646         writel(head, iommu->mmio_base + MMIO_EVT_HEAD_OFFSET);
 647 }
 648
 649 static void iommu_handle_ppr_entry(struct amd_iommu *iommu, u64 *raw)
 650 {
 651         struct amd_iommu_fault fault;
 652
 653         if (PPR_REQ_TYPE(raw[0]) != PPR_REQ_FAULT) {
 654                 pr_err_ratelimited("Unknown PPR request received\n");
 655                 return;
 656         }
 657
 658         fault.address   = raw[1];
 659         fault.pasid     = PPR_PASID(raw[0]);
 660         fault.device_id = PPR_DEVID(raw[0]);
 661         fault.tag       = PPR_TAG(raw[0]);
 662         fault.flags     = PPR_FLAGS(raw[0]);
 663
 664         atomic_notifier_call_chain(&ppr_notifier, 0, &fault);
 665 }
 666
 667 static void iommu_poll_ppr_log(struct amd_iommu *iommu)
 668 {
 669         u32 head, tail;
 670
 671         if (iommu->ppr_log == NULL)
 672                 return;
 673
 674         head = readl(iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 675         tail = readl(iommu->mmio_base + MMIO_PPR_TAIL_OFFSET);
 676
 677         while (head != tail) {
 678                 volatile u64 *raw;
 679                 u64 entry[2];
 680                 int i;
 681
 682                 raw = (u64 *)(iommu->ppr_log + head);
 683
 684                 /*
 685                  * Hardware bug: Interrupt may arrive before the entry is
 686                  * written to memory. If this happens we need to wait for the
 687                  * entry to arrive.
 688                  */
 689                 for (i = 0; i < LOOP_TIMEOUT; ++i) {
 690                         if (PPR_REQ_TYPE(raw[0]) != 0)
 691                                 break;
 692                         udelay(1);
 693                 }
 694
 695                 /* Avoid memcpy function-call overhead */
 696                 entry[0] = raw[0];
 697                 entry[1] = raw[1];
 698
 699                 /*
 700                  * To detect the hardware bug we need to clear the entry
 701                  * back to zero.
 702                  */
 703                 raw[0] = raw[1] = 0UL;
 704
 705                 /* Update head pointer of hardware ring-buffer */
 706                 head = (head + PPR_ENTRY_SIZE) % PPR_LOG_SIZE;
 707                 writel(head, iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 708
 709                 /* Handle PPR entry */
 710                 iommu_handle_ppr_entry(iommu, entry);
 711
 712                 /* Refresh ring-buffer information */
 713                 head = readl(iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 714                 tail = readl(iommu->mmio_base + MMIO_PPR_TAIL_OFFSET);
 715         }
 716 }
 717
 718 #ifdef CONFIG_IRQ_REMAP
 719 static int (*iommu_ga_log_notifier)(u32);
 720
 721 int amd_iommu_register_ga_log_notifier(int (*notifier)(u32))
 722 {
 723         iommu_ga_log_notifier = notifier;
 724
 725         return 0;
 726 }
 727 EXPORT_SYMBOL(amd_iommu_register_ga_log_notifier);
 728
 729 static void iommu_poll_ga_log(struct amd_iommu *iommu)
 730 {
 731         u32 head, tail, cnt = 0;
 732
 733         if (iommu->ga_log == NULL)
 734                 return;
 735
 736         head = readl(iommu->mmio_base + MMIO_GA_HEAD_OFFSET);
 737         tail = readl(iommu->mmio_base + MMIO_GA_TAIL_OFFSET);
 738
 739         while (head != tail) {
 740                 volatile u64 *raw;
 741                 u64 log_entry;
 742
 743                 raw = (u64 *)(iommu->ga_log + head);
 744                 cnt++;
 745
 746                 /* Avoid memcpy function-call overhead */
 747                 log_entry = *raw;
 748
 749                 /* Update head pointer of hardware ring-buffer */
 750                 head = (head + GA_ENTRY_SIZE) % GA_LOG_SIZE;
 751                 writel(head, iommu->mmio_base + MMIO_GA_HEAD_OFFSET);
 752
 753                 /* Handle GA entry */
 754                 switch (GA_REQ_TYPE(log_entry)) {
 755                 case GA_GUEST_NR:
 756                         if (!iommu_ga_log_notifier)
 757                                 break;
 758
 759                         pr_debug("%s: devid=%#x, ga_tag=%#x\n",
 760                                  __func__, GA_DEVID(log_entry),
 761                                  GA_TAG(log_entry));
 762
 763                         if (iommu_ga_log_notifier(GA_TAG(log_entry)) != 0)
 764                                 pr_err("GA log notifier failed.\n");
 765                         break;
 766                 default:
 767                         break;
 768                 }
 769         }
 770 }
 771 #endif /* CONFIG_IRQ_REMAP */
 772
 773 #define AMD_IOMMU_INT_MASK      \
 774         (MMIO_STATUS_EVT_INT_MASK | \
 775          MMIO_STATUS_PPR_INT_MASK | \
 776          MMIO_STATUS_GALOG_INT_MASK)
 777
 778 irqreturn_t amd_iommu_int_thread(int irq, void *data)
 779 {
 780         struct amd_iommu *iommu = (struct amd_iommu *) data;
 781         u32 status = readl(iommu->mmio_base + MMIO_STATUS_OFFSET);
 782
 783         while (status & AMD_IOMMU_INT_MASK) {
 784                 /* Enable EVT and PPR and GA interrupts again */
 785                 writel(AMD_IOMMU_INT_MASK,
 786                         iommu->mmio_base + MMIO_STATUS_OFFSET);
 787
 788                 if (status & MMIO_STATUS_EVT_INT_MASK) {
 789                         pr_devel("Processing IOMMU Event Log\n");
 790                         iommu_poll_events(iommu);
 791                 }
 792
 793                 if (status & MMIO_STATUS_PPR_INT_MASK) {
 794                         pr_devel("Processing IOMMU PPR Log\n");
 795                         iommu_poll_ppr_log(iommu);
 796                 }
 797
 798 #ifdef CONFIG_IRQ_REMAP
 799                 if (status & MMIO_STATUS_GALOG_INT_MASK) {
 800                         pr_devel("Processing IOMMU GA Log\n");
 801                         iommu_poll_ga_log(iommu);
 802                 }
 803 #endif
 804
 805                 /*
 806                  * Hardware bug: ERBT1312
 807                  * When re-enabling interrupt (by writing 1
 808                  * to clear the bit), the hardware might also try to set
 809                  * the interrupt bit in the event status register.
 810                  * In this scenario, the bit will be set, and disable
 811                  * subsequent interrupts.
 812                  *
 813                  * Workaround: The IOMMU driver should read back the
 814                  * status register and check if the interrupt bits are cleared.
 815                  * If not, driver will need to go through the interrupt handler
 816                  * again and re-clear the bits
 817                  */
 818                 status = readl(iommu->mmio_base + MMIO_STATUS_OFFSET);
 819         }
 820         return IRQ_HANDLED;
 821 }
 822
 823 irqreturn_t amd_iommu_int_handler(int irq, void *data)
 824 {
 825         return IRQ_WAKE_THREAD;
 826 }
 827
 828 /****************************************************************************
 829  *
 830  * IOMMU command queuing functions
 831  *
 832  ****************************************************************************/
 833
 834 static int wait_on_sem(volatile u64 *sem)
 835 {
 836         int i = 0;
 837
 838         while (*sem == 0 && i < LOOP_TIMEOUT) {
 839                 udelay(1);
 840                 i += 1;
 841         }
 842
 843         if (i == LOOP_TIMEOUT) {
 844                 pr_alert("Completion-Wait loop timed out\n");
 845                 return -EIO;
 846         }
 847
 848         return 0;
 849 }
 850
 851 static void copy_cmd_to_buffer(struct amd_iommu *iommu,
 852                                struct iommu_cmd *cmd)
 853 {
 854         u8 *target;
 855
 856         target = iommu->cmd_buf + iommu->cmd_buf_tail;
 857
 858         iommu->cmd_buf_tail += sizeof(*cmd);
 859         iommu->cmd_buf_tail %= CMD_BUFFER_SIZE;
 860
 861         /* Copy command to buffer */
 862         memcpy(target, cmd, sizeof(*cmd));
 863
 864         /* Tell the IOMMU about it */
 865         writel(iommu->cmd_buf_tail, iommu->mmio_base + MMIO_CMD_TAIL_OFFSET);
 866 }
 867
 868 static void build_completion_wait(struct iommu_cmd *cmd, u64 address)
 869 {
 870         u64 paddr = iommu_virt_to_phys((void *)address);
 871
 872         WARN_ON(address & 0x7ULL);
 873
 874         memset(cmd, 0, sizeof(*cmd));
 875         cmd->data[0] = lower_32_bits(paddr) | CMD_COMPL_WAIT_STORE_MASK;
 876         cmd->data[1] = upper_32_bits(paddr);
 877         cmd->data[2] = 1;
 878         CMD_SET_TYPE(cmd, CMD_COMPL_WAIT);
 879 }
 880
 881 static void build_inv_dte(struct iommu_cmd *cmd, u16 devid)
 882 {
 883         memset(cmd, 0, sizeof(*cmd));
 884         cmd->data[0] = devid;
 885         CMD_SET_TYPE(cmd, CMD_INV_DEV_ENTRY);
 886 }
 887
 888 static void build_inv_iommu_pages(struct iommu_cmd *cmd, u64 address,
 889                                   size_t size, u16 domid, int pde)
 890 {
 891         u64 pages;
 892         bool s;
 893
 894         pages = iommu_num_pages(address, size, PAGE_SIZE);
 895         s     = false;
 896
 897         if (pages > 1) {
 898                 /*
 899                  * If we have to flush more than one page, flush all
 900                  * TLB entries for this domain
 901                  */
 902                 address = CMD_INV_IOMMU_ALL_PAGES_ADDRESS;
 903                 s = true;
 904         }
 905
 906         address &= PAGE_MASK;
 907
 908         memset(cmd, 0, sizeof(*cmd));
 909         cmd->data[1] |= domid;
 910         cmd->data[2]  = lower_32_bits(address);
 911         cmd->data[3]  = upper_32_bits(address);
 912         CMD_SET_TYPE(cmd, CMD_INV_IOMMU_PAGES);
 913         if (s) /* size bit - we flush more than one 4kb page */
 914                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 915         if (pde) /* PDE bit - we want to flush everything, not only the PTEs */
 916                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_PDE_MASK;
 917 }
 918
 919 static void build_inv_iotlb_pages(struct iommu_cmd *cmd, u16 devid, int qdep,
 920                                   u64 address, size_t size)
 921 {
 922         u64 pages;
 923         bool s;
 924
 925         pages = iommu_num_pages(address, size, PAGE_SIZE);
 926         s     = false;
 927
 928         if (pages > 1) {
 929                 /*
 930                  * If we have to flush more than one page, flush all
 931                  * TLB entries for this domain
 932                  */
 933                 address = CMD_INV_IOMMU_ALL_PAGES_ADDRESS;
 934                 s = true;
 935         }
 936
 937         address &= PAGE_MASK;
 938
 939         memset(cmd, 0, sizeof(*cmd));
 940         cmd->data[0]  = devid;
 941         cmd->data[0] |= (qdep & 0xff) << 24;
 942         cmd->data[1]  = devid;
 943         cmd->data[2]  = lower_32_bits(address);
 944         cmd->data[3]  = upper_32_bits(address);
 945         CMD_SET_TYPE(cmd, CMD_INV_IOTLB_PAGES);
 946         if (s)
 947                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 948 }
 949
 950 static void build_inv_iommu_pasid(struct iommu_cmd *cmd, u16 domid, int pasid,
 951                                   u64 address, bool size)
 952 {
 953         memset(cmd, 0, sizeof(*cmd));
 954
 955         address &= ~(0xfffULL);
 956
 957         cmd->data[0]  = pasid;
 958         cmd->data[1]  = domid;
 959         cmd->data[2]  = lower_32_bits(address);
 960         cmd->data[3]  = upper_32_bits(address);
 961         cmd->data[2] |= CMD_INV_IOMMU_PAGES_PDE_MASK;
 962         cmd->data[2] |= CMD_INV_IOMMU_PAGES_GN_MASK;
 963         if (size)
 964                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 965         CMD_SET_TYPE(cmd, CMD_INV_IOMMU_PAGES);
 966 }
 967
 968 static void build_inv_iotlb_pasid(struct iommu_cmd *cmd, u16 devid, int pasid,
 969                                   int qdep, u64 address, bool size)
 970 {
 971         memset(cmd, 0, sizeof(*cmd));
 972
 973         address &= ~(0xfffULL);
 974
 975         cmd->data[0]  = devid;
 976         cmd->data[0] |= ((pasid >> 8) & 0xff) << 16;
 977         cmd->data[0] |= (qdep  & 0xff) << 24;
 978         cmd->data[1]  = devid;
 979         cmd->data[1] |= (pasid & 0xff) << 16;
 980         cmd->data[2]  = lower_32_bits(address);
 981         cmd->data[2] |= CMD_INV_IOMMU_PAGES_GN_MASK;
 982         cmd->data[3]  = upper_32_bits(address);
 983         if (size)
 984                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 985         CMD_SET_TYPE(cmd, CMD_INV_IOTLB_PAGES);
 986 }
 987
 988 static void build_complete_ppr(struct iommu_cmd *cmd, u16 devid, int pasid,
 989                                int status, int tag, bool gn)
 990 {
 991         memset(cmd, 0, sizeof(*cmd));
 992
 993         cmd->data[0]  = devid;
 994         if (gn) {
 995                 cmd->data[1]  = pasid;
 996                 cmd->data[2]  = CMD_INV_IOMMU_PAGES_GN_MASK;
 997         }
 998         cmd->data[3]  = tag & 0x1ff;
 999         cmd->data[3] |= (status & PPR_STATUS_MASK) << PPR_STATUS_SHIFT;
1000
1001         CMD_SET_TYPE(cmd, CMD_COMPLETE_PPR);
1002 }
1003
1004 static void build_inv_all(struct iommu_cmd *cmd)
1005 {
1006         memset(cmd, 0, sizeof(*cmd));
1007         CMD_SET_TYPE(cmd, CMD_INV_ALL);
1008 }
1009
1010 static void build_inv_irt(struct iommu_cmd *cmd, u16 devid)
1011 {
1012         memset(cmd, 0, sizeof(*cmd));
1013         cmd->data[0] = devid;
1014         CMD_SET_TYPE(cmd, CMD_INV_IRT);
1015 }
1016
1017 /*
1018  * Writes the command to the IOMMUs command buffer and informs the
1019  * hardware about the new command.
1020  */
1021 static int __iommu_queue_command_sync(struct amd_iommu *iommu,
1022                                       struct iommu_cmd *cmd,
1023                                       bool sync)
1024 {
1025         unsigned int count = 0;
1026         u32 left, next_tail;
1027
1028         next_tail = (iommu->cmd_buf_tail + sizeof(*cmd)) % CMD_BUFFER_SIZE;
1029 again:
1030         left      = (iommu->cmd_buf_head - next_tail) % CMD_BUFFER_SIZE;
1031
1032         if (left <= 0x20) {
1033                 /* Skip udelay() the first time around */
1034                 if (count++) {
1035                         if (count == LOOP_TIMEOUT) {
1036                                 pr_err("Command buffer timeout\n");
1037                                 return -EIO;
1038                         }
1039
1040                         udelay(1);
1041                 }
1042
1043                 /* Update head and recheck remaining space */
1044                 iommu->cmd_buf_head = readl(iommu->mmio_base +
1045                                             MMIO_CMD_HEAD_OFFSET);
1046
1047                 goto again;
1048         }
1049
1050         copy_cmd_to_buffer(iommu, cmd);
1051
1052         /* Do we need to make sure all commands are processed? */
1053         iommu->need_sync = sync;
1054
1055         return 0;
1056 }
1057
1058 static int iommu_queue_command_sync(struct amd_iommu *iommu,
1059                                     struct iommu_cmd *cmd,
1060                                     bool sync)
1061 {
1062         unsigned long flags;
1063         int ret;
1064
1065         raw_spin_lock_irqsave(&iommu->lock, flags);
1066         ret = __iommu_queue_command_sync(iommu, cmd, sync);
1067         raw_spin_unlock_irqrestore(&iommu->lock, flags);
1068
1069         return ret;
1070 }
1071
1072 static int iommu_queue_command(struct amd_iommu *iommu, struct iommu_cmd *cmd)
1073 {
1074         return iommu_queue_command_sync(iommu, cmd, true);
1075 }
1076
1077 /*
1078  * This function queues a completion wait command into the command
1079  * buffer of an IOMMU
1080  */
1081 static int iommu_completion_wait(struct amd_iommu *iommu)
1082 {
1083         struct iommu_cmd cmd;
1084         unsigned long flags;
1085         int ret;
1086
1087         if (!iommu->need_sync)
1088                 return 0;
1089
1090
1091         build_completion_wait(&cmd, (u64)&iommu->cmd_sem);
1092
1093         raw_spin_lock_irqsave(&iommu->lock, flags);
1094
1095         iommu->cmd_sem = 0;
1096
1097         ret = __iommu_queue_command_sync(iommu, &cmd, false);
1098         if (ret)
1099                 goto out_unlock;
1100
1101         ret = wait_on_sem(&iommu->cmd_sem);
1102
1103 out_unlock:
1104         raw_spin_unlock_irqrestore(&iommu->lock, flags);
1105
1106         return ret;
1107 }
1108
1109 static int iommu_flush_dte(struct amd_iommu *iommu, u16 devid)
1110 {
1111         struct iommu_cmd cmd;
1112
1113         build_inv_dte(&cmd, devid);
1114
1115         return iommu_queue_command(iommu, &cmd);
1116 }
1117
1118 static void amd_iommu_flush_dte_all(struct amd_iommu *iommu)
1119 {
1120         u32 devid;
1121
1122         for (devid = 0; devid <= 0xffff; ++devid)
1123                 iommu_flush_dte(iommu, devid);
1124
1125         iommu_completion_wait(iommu);
1126 }
1127
1128 /*
1129  * This function uses heavy locking and may disable irqs for some time. But
1130  * this is no issue because it is only called during resume.
1131  */
1132 static void amd_iommu_flush_tlb_all(struct amd_iommu *iommu)
1133 {
1134         u32 dom_id;
1135
1136         for (dom_id = 0; dom_id <= 0xffff; ++dom_id) {
1137                 struct iommu_cmd cmd;
1138                 build_inv_iommu_pages(&cmd, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS,
1139                                       dom_id, 1);
1140                 iommu_queue_command(iommu, &cmd);
1141         }
1142
1143         iommu_completion_wait(iommu);
1144 }
1145
1146 static void amd_iommu_flush_tlb_domid(struct amd_iommu *iommu, u32 dom_id)
1147 {
1148         struct iommu_cmd cmd;
1149
1150         build_inv_iommu_pages(&cmd, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS,
1151                               dom_id, 1);
1152         iommu_queue_command(iommu, &cmd);
1153
1154         iommu_completion_wait(iommu);
1155 }
1156
1157 static void amd_iommu_flush_all(struct amd_iommu *iommu)
1158 {
1159         struct iommu_cmd cmd;
1160
1161         build_inv_all(&cmd);
1162
1163         iommu_queue_command(iommu, &cmd);
1164         iommu_completion_wait(iommu);
1165 }
1166
1167 static void iommu_flush_irt(struct amd_iommu *iommu, u16 devid)
1168 {
1169         struct iommu_cmd cmd;
1170
1171         build_inv_irt(&cmd, devid);
1172
1173         iommu_queue_command(iommu, &cmd);
1174 }
1175
1176 static void amd_iommu_flush_irt_all(struct amd_iommu *iommu)
1177 {
1178         u32 devid;
1179
1180         for (devid = 0; devid <= MAX_DEV_TABLE_ENTRIES; devid++)
1181                 iommu_flush_irt(iommu, devid);
1182
1183         iommu_completion_wait(iommu);
1184 }
1185
1186 void iommu_flush_all_caches(struct amd_iommu *iommu)
1187 {
1188         if (iommu_feature(iommu, FEATURE_IA)) {
1189                 amd_iommu_flush_all(iommu);
1190         } else {
1191                 amd_iommu_flush_dte_all(iommu);
1192                 amd_iommu_flush_irt_all(iommu);
1193                 amd_iommu_flush_tlb_all(iommu);
1194         }
1195 }
1196
1197 /*
1198  * Command send function for flushing on-device TLB
1199  */
1200 static int device_flush_iotlb(struct iommu_dev_data *dev_data,
1201                               u64 address, size_t size)
1202 {
1203         struct amd_iommu *iommu;
1204         struct iommu_cmd cmd;
1205         int qdep;
1206
1207         qdep     = dev_data->ats.qdep;
1208         iommu    = amd_iommu_rlookup_table[dev_data->devid];
1209
1210         build_inv_iotlb_pages(&cmd, dev_data->devid, qdep, address, size);
1211
1212         return iommu_queue_command(iommu, &cmd);
1213 }
1214
1215 /*
1216  * Command send function for invalidating a device table entry
1217  */
1218 static int device_flush_dte(struct iommu_dev_data *dev_data)
1219 {
1220         struct amd_iommu *iommu;
1221         u16 alias;
1222         int ret;
1223
1224         iommu = amd_iommu_rlookup_table[dev_data->devid];
1225         alias = dev_data->alias;
1226
1227         ret = iommu_flush_dte(iommu, dev_data->devid);
1228         if (!ret && alias != dev_data->devid)
1229                 ret = iommu_flush_dte(iommu, alias);
1230         if (ret)
1231                 return ret;
1232
1233         if (dev_data->ats.enabled)
1234                 ret = device_flush_iotlb(dev_data, 0, ~0UL);
1235
1236         return ret;
1237 }
1238
1239 /*
1240  * TLB invalidation function which is called from the mapping functions.
1241  * It invalidates a single PTE if the range to flush is within a single
1242  * page. Otherwise it flushes the whole TLB of the IOMMU.
1243  */
1244 static void __domain_flush_pages(struct protection_domain *domain,
1245                                  u64 address, size_t size, int pde)
1246 {
1247         struct iommu_dev_data *dev_data;
1248         struct iommu_cmd cmd;
1249         int ret = 0, i;
1250
1251         build_inv_iommu_pages(&cmd, address, size, domain->id, pde);
1252
1253         for (i = 0; i < amd_iommu_get_num_iommus(); ++i) {
1254                 if (!domain->dev_iommu[i])
1255                         continue;
1256
1257                 /*
1258                  * Devices of this domain are behind this IOMMU
1259                  * We need a TLB flush
1260                  */
1261                 ret |= iommu_queue_command(amd_iommus[i], &cmd);
1262         }
1263
1264         list_for_each_entry(dev_data, &domain->dev_list, list) {
1265
1266                 if (!dev_data->ats.enabled)
1267                         continue;
1268
1269                 ret |= device_flush_iotlb(dev_data, address, size);
1270         }
1271
1272         WARN_ON(ret);
1273 }
1274
1275 static void domain_flush_pages(struct protection_domain *domain,
1276                                u64 address, size_t size)
1277 {
1278         __domain_flush_pages(domain, address, size, 0);
1279 }
1280
1281 /* Flush the whole IO/TLB for a given protection domain */
1282 static void domain_flush_tlb(struct protection_domain *domain)
1283 {
1284         __domain_flush_pages(domain, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS, 0);
1285 }
1286
1287 /* Flush the whole IO/TLB for a given protection domain - including PDE */
1288 static void domain_flush_tlb_pde(struct protection_domain *domain)
1289 {
1290         __domain_flush_pages(domain, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS, 1);
1291 }
1292
1293 static void domain_flush_complete(struct protection_domain *domain)
1294 {
1295         int i;
1296
1297         for (i = 0; i < amd_iommu_get_num_iommus(); ++i) {
1298                 if (domain && !domain->dev_iommu[i])
1299                         continue;
1300
1301                 /*
1302                  * Devices of this domain are behind this IOMMU
1303                  * We need to wait for completion of all commands.
1304                  */
1305                 iommu_completion_wait(amd_iommus[i]);
1306         }
1307 }
1308
1309 /* Flush the not present cache if it exists */
1310 static void domain_flush_np_cache(struct protection_domain *domain,
1311                 dma_addr_t iova, size_t size)
1312 {
1313         if (unlikely(amd_iommu_np_cache)) {
1314                 domain_flush_pages(domain, iova, size);
1315                 domain_flush_complete(domain);
1316         }
1317 }
1318
1319
1320 /*
1321  * This function flushes the DTEs for all devices in domain
1322  */
1323 static void domain_flush_devices(struct protection_domain *domain)
1324 {
1325         struct iommu_dev_data *dev_data;
1326
1327         list_for_each_entry(dev_data, &domain->dev_list, list)
1328                 device_flush_dte(dev_data);
1329 }
1330
1331 /****************************************************************************
1332  *
1333  * The functions below are used the create the page table mappings for
1334  * unity mapped regions.
1335  *
1336  ****************************************************************************/
1337
1338 static void free_page_list(struct page *freelist)
1339 {
1340         while (freelist != NULL) {
1341                 unsigned long p = (unsigned long)page_address(freelist);
1342                 freelist = freelist->freelist;
1343                 free_page(p);
1344         }
1345 }
1346
1347 static struct page *free_pt_page(unsigned long pt, struct page *freelist)
1348 {
1349         struct page *p = virt_to_page((void *)pt);
1350
1351         p->freelist = freelist;
1352
1353         return p;
1354 }
1355
1356 #define DEFINE_FREE_PT_FN(LVL, FN)                                              \
1357 static struct page *free_pt_##LVL (unsigned long __pt, struct page *freelist)   \
1358 {                                                                               \
1359         unsigned long p;                                                        \
1360         u64 *pt;                                                                \
1361         int i;                                                                  \
1362                                                                                 \
1363         pt = (u64 *)__pt;                                                       \
1364                                                                                 \
1365         for (i = 0; i < 512; ++i) {                                             \
1366                 /* PTE present? */                                              \
1367                 if (!IOMMU_PTE_PRESENT(pt[i]))                                  \
1368                         continue;                                               \
1369                                                                                 \
1370                 /* Large PTE? */                                                \
1371                 if (PM_PTE_LEVEL(pt[i]) == 0 ||                                 \
1372                     PM_PTE_LEVEL(pt[i]) == 7)                                   \
1373                         continue;                                               \
1374                                                                                 \
1375                 p = (unsigned long)IOMMU_PTE_PAGE(pt[i]);                       \
1376                 freelist = FN(p, freelist);                                     \
1377         }                                                                       \
1378                                                                                 \
1379         return free_pt_page((unsigned long)pt, freelist);                       \
1380 }
1381
1382 DEFINE_FREE_PT_FN(l2, free_pt_page)
1383 DEFINE_FREE_PT_FN(l3, free_pt_l2)
1384 DEFINE_FREE_PT_FN(l4, free_pt_l3)
1385 DEFINE_FREE_PT_FN(l5, free_pt_l4)
1386 DEFINE_FREE_PT_FN(l6, free_pt_l5)
1387
1388 static struct page *free_sub_pt(unsigned long root, int mode,
1389                                 struct page *freelist)
1390 {
1391         switch (mode) {
1392         case PAGE_MODE_NONE:
1393         case PAGE_MODE_7_LEVEL:
1394                 break;
1395         case PAGE_MODE_1_LEVEL:
1396                 freelist = free_pt_page(root, freelist);
1397                 break;
1398         case PAGE_MODE_2_LEVEL:
1399                 freelist = free_pt_l2(root, freelist);
1400                 break;
1401         case PAGE_MODE_3_LEVEL:
1402                 freelist = free_pt_l3(root, freelist);
1403                 break;
1404         case PAGE_MODE_4_LEVEL:
1405                 freelist = free_pt_l4(root, freelist);
1406                 break;
1407         case PAGE_MODE_5_LEVEL:
1408                 freelist = free_pt_l5(root, freelist);
1409                 break;
1410         case PAGE_MODE_6_LEVEL:
1411                 freelist = free_pt_l6(root, freelist);
1412                 break;
1413         default:
1414                 BUG();
1415         }
1416
1417         return freelist;
1418 }
1419
1420 static void free_pagetable(struct protection_domain *domain)
1421 {
1422         unsigned long root = (unsigned long)domain->pt_root;
1423         struct page *freelist = NULL;
1424
1425         BUG_ON(domain->mode < PAGE_MODE_NONE ||
1426                domain->mode > PAGE_MODE_6_LEVEL);
1427
1428         free_sub_pt(root, domain->mode, freelist);
1429
1430         free_page_list(freelist);
1431 }
1432
1433 /*
1434  * This function is used to add another level to an IO page table. Adding
1435  * another level increases the size of the address space by 9 bits to a size up
1436  * to 64 bits.
1437  */
1438 static void increase_address_space(struct protection_domain *domain,
1439                                    gfp_t gfp)
1440 {
1441         unsigned long flags;
1442         u64 *pte;
1443
1444         spin_lock_irqsave(&domain->lock, flags);
1445
1446         if (WARN_ON_ONCE(domain->mode == PAGE_MODE_6_LEVEL))
1447                 /* address space already 64 bit large */
1448                 goto out;
1449
1450         pte = (void *)get_zeroed_page(gfp);
1451         if (!pte)
1452                 goto out;
1453
1454         *pte             = PM_LEVEL_PDE(domain->mode,
1455                                         iommu_virt_to_phys(domain->pt_root));
1456         domain->pt_root  = pte;
1457         domain->mode    += 1;
1458         domain->updated  = true;
1459
1460 out:
1461         spin_unlock_irqrestore(&domain->lock, flags);
1462
1463         return;
1464 }
1465
1466 static u64 *alloc_pte(struct protection_domain *domain,
1467                       unsigned long address,
1468                       unsigned long page_size,
1469                       u64 **pte_page,
1470                       gfp_t gfp)
1471 {
1472         int level, end_lvl;
1473         u64 *pte, *page;
1474
1475         BUG_ON(!is_power_of_2(page_size));
1476
1477         while (address > PM_LEVEL_SIZE(domain->mode))
1478                 increase_address_space(domain, gfp);
1479
1480         level   = domain->mode - 1;
1481         pte     = &domain->pt_root[PM_LEVEL_INDEX(level, address)];
1482         address = PAGE_SIZE_ALIGN(address, page_size);
1483         end_lvl = PAGE_SIZE_LEVEL(page_size);
1484
1485         while (level > end_lvl) {
1486                 u64 __pte, __npte;
1487                 int pte_level;
1488
1489                 __pte     = *pte;
1490                 pte_level = PM_PTE_LEVEL(__pte);
1491
1492                 if (!IOMMU_PTE_PRESENT(__pte) ||
1493                     pte_level == PAGE_MODE_7_LEVEL) {
1494                         page = (u64 *)get_zeroed_page(gfp);
1495                         if (!page)
1496                                 return NULL;
1497
1498                         __npte = PM_LEVEL_PDE(level, iommu_virt_to_phys(page));
1499
1500                         /* pte could have been changed somewhere. */
1501                         if (cmpxchg64(pte, __pte, __npte) != __pte)
1502                                 free_page((unsigned long)page);
1503                         else if (pte_level == PAGE_MODE_7_LEVEL)
1504                                 domain->updated = true;
1505
1506                         continue;
1507                 }
1508
1509                 /* No level skipping support yet */
1510                 if (pte_level != level)
1511                         return NULL;
1512
1513                 level -= 1;
1514
1515                 pte = IOMMU_PTE_PAGE(__pte);
1516
1517                 if (pte_page && level == end_lvl)
1518                         *pte_page = pte;
1519
1520                 pte = &pte[PM_LEVEL_INDEX(level, address)];
1521         }
1522
1523         return pte;
1524 }
1525
1526 /*
1527  * This function checks if there is a PTE for a given dma address. If
1528  * there is one, it returns the pointer to it.
1529  */
1530 static u64 *fetch_pte(struct protection_domain *domain,
1531                       unsigned long address,
1532                       unsigned long *page_size)
1533 {
1534         int level;
1535         u64 *pte;
1536
1537         *page_size = 0;
1538
1539         if (address > PM_LEVEL_SIZE(domain->mode))
1540                 return NULL;
1541
1542         level      =  domain->mode - 1;
1543         pte        = &domain->pt_root[PM_LEVEL_INDEX(level, address)];
1544         *page_size =  PTE_LEVEL_PAGE_SIZE(level);
1545
1546         while (level > 0) {
1547
1548                 /* Not Present */
1549                 if (!IOMMU_PTE_PRESENT(*pte))
1550                         return NULL;
1551
1552                 /* Large PTE */
1553                 if (PM_PTE_LEVEL(*pte) == 7 ||
1554                     PM_PTE_LEVEL(*pte) == 0)
1555                         break;
1556
1557                 /* No level skipping support yet */
1558                 if (PM_PTE_LEVEL(*pte) != level)
1559                         return NULL;
1560
1561                 level -= 1;
1562
1563                 /* Walk to the next level */
1564                 pte        = IOMMU_PTE_PAGE(*pte);
1565                 pte        = &pte[PM_LEVEL_INDEX(level, address)];
1566                 *page_size = PTE_LEVEL_PAGE_SIZE(level);
1567         }
1568
1569         if (PM_PTE_LEVEL(*pte) == 0x07) {
1570                 unsigned long pte_mask;
1571
1572                 /*
1573                  * If we have a series of large PTEs, make
1574                  * sure to return a pointer to the first one.
1575                  */
1576                 *page_size = pte_mask = PTE_PAGE_SIZE(*pte);
1577                 pte_mask   = ~((PAGE_SIZE_PTE_COUNT(pte_mask) << 3) - 1);
1578                 pte        = (u64 *)(((unsigned long)pte) & pte_mask);
1579         }
1580
1581         return pte;
1582 }
1583
1584 static struct page *free_clear_pte(u64 *pte, u64 pteval, struct page *freelist)
1585 {
1586         unsigned long pt;
1587         int mode;
1588
1589         while (cmpxchg64(pte, pteval, 0) != pteval) {
1590                 pr_warn("AMD-Vi: IOMMU pte changed since we read it\n");
1591                 pteval = *pte;
1592         }
1593
1594         if (!IOMMU_PTE_PRESENT(pteval))
1595                 return freelist;
1596
1597         pt   = (unsigned long)IOMMU_PTE_PAGE(pteval);
1598         mode = IOMMU_PTE_MODE(pteval);
1599
1600         return free_sub_pt(pt, mode, freelist);
1601 }
1602
1603 /*
1604  * Generic mapping functions. It maps a physical address into a DMA
1605  * address space. It allocates the page table pages if necessary.
1606  * In the future it can be extended to a generic mapping function
1607  * supporting all features of AMD IOMMU page tables like level skipping
1608  * and full 64 bit address spaces.
1609  */
1610 static int iommu_map_page(struct protection_domain *dom,
1611                           unsigned long bus_addr,
1612                           unsigned long phys_addr,
1613                           unsigned long page_size,
1614                           int prot,
1615                           gfp_t gfp)
1616 {
1617         struct page *freelist = NULL;
1618         u64 __pte, *pte;
1619         int i, count;
1620
1621         BUG_ON(!IS_ALIGNED(bus_addr, page_size));
1622         BUG_ON(!IS_ALIGNED(phys_addr, page_size));
1623
1624         if (!(prot & IOMMU_PROT_MASK))
1625                 return -EINVAL;
1626
1627         count = PAGE_SIZE_PTE_COUNT(page_size);
1628         pte   = alloc_pte(dom, bus_addr, page_size, NULL, gfp);
1629
1630         if (!pte)
1631                 return -ENOMEM;
1632
1633         for (i = 0; i < count; ++i)
1634                 freelist = free_clear_pte(&pte[i], pte[i], freelist);
1635
1636         if (freelist != NULL)
1637                 dom->updated = true;
1638
1639         if (count > 1) {
1640                 __pte = PAGE_SIZE_PTE(__sme_set(phys_addr), page_size);
1641                 __pte |= PM_LEVEL_ENC(7) | IOMMU_PTE_PR | IOMMU_PTE_FC;
1642         } else
1643                 __pte = __sme_set(phys_addr) | IOMMU_PTE_PR | IOMMU_PTE_FC;
1644
1645         if (prot & IOMMU_PROT_IR)
1646                 __pte |= IOMMU_PTE_IR;
1647         if (prot & IOMMU_PROT_IW)
1648                 __pte |= IOMMU_PTE_IW;
1649
1650         for (i = 0; i < count; ++i)
1651                 pte[i] = __pte;
1652
1653         update_domain(dom);
1654
1655         /* Everything flushed out, free pages now */
1656         free_page_list(freelist);
1657
1658         return 0;
1659 }
1660
1661 static unsigned long iommu_unmap_page(struct protection_domain *dom,
1662                                       unsigned long bus_addr,
1663                                       unsigned long page_size)
1664 {
1665         unsigned long long unmapped;
1666         unsigned long unmap_size;
1667         u64 *pte;
1668
1669         BUG_ON(!is_power_of_2(page_size));
1670
1671         unmapped = 0;
1672
1673         while (unmapped < page_size) {
1674
1675                 pte = fetch_pte(dom, bus_addr, &unmap_size);
1676
1677                 if (pte) {
1678                         int i, count;
1679
1680                         count = PAGE_SIZE_PTE_COUNT(unmap_size);
1681                         for (i = 0; i < count; i++)
1682                                 pte[i] = 0ULL;
1683                 }
1684
1685                 bus_addr  = (bus_addr & ~(unmap_size - 1)) + unmap_size;
1686                 unmapped += unmap_size;
1687         }
1688
1689         BUG_ON(unmapped && !is_power_of_2(unmapped));
1690
1691         return unmapped;
1692 }
1693
1694 /****************************************************************************
1695  *
1696  * The next functions belong to the address allocator for the dma_ops
1697  * interface functions.
1698  *
1699  ****************************************************************************/
1700
1701
1702 static unsigned long dma_ops_alloc_iova(struct device *dev,
1703                                         struct dma_ops_domain *dma_dom,
1704                                         unsigned int pages, u64 dma_mask)
1705 {
1706         unsigned long pfn = 0;
1707
1708         pages = __roundup_pow_of_two(pages);
1709
1710         if (dma_mask > DMA_BIT_MASK(32))
1711                 pfn = alloc_iova_fast(&dma_dom->iovad, pages,
1712                                       IOVA_PFN(DMA_BIT_MASK(32)), false);
1713
1714         if (!pfn)
1715                 pfn = alloc_iova_fast(&dma_dom->iovad, pages,
1716                                       IOVA_PFN(dma_mask), true);
1717
1718         return (pfn << PAGE_SHIFT);
1719 }
1720
1721 static void dma_ops_free_iova(struct dma_ops_domain *dma_dom,
1722                               unsigned long address,
1723                               unsigned int pages)
1724 {
1725         pages = __roundup_pow_of_two(pages);
1726         address >>= PAGE_SHIFT;
1727
1728         free_iova_fast(&dma_dom->iovad, address, pages);
1729 }
1730
1731 /****************************************************************************
1732  *
1733  * The next functions belong to the domain allocation. A domain is
1734  * allocated for every IOMMU as the default domain. If device isolation
1735  * is enabled, every device get its own domain. The most important thing
1736  * about domains is the page table mapping the DMA address space they
1737  * contain.
1738  *
1739  ****************************************************************************/
1740
1741 static u16 domain_id_alloc(void)
1742 {
1743         int id;
1744
1745         spin_lock(&pd_bitmap_lock);
1746         id = find_first_zero_bit(amd_iommu_pd_alloc_bitmap, MAX_DOMAIN_ID);
1747         BUG_ON(id == 0);
1748         if (id > 0 && id < MAX_DOMAIN_ID)
1749                 __set_bit(id, amd_iommu_pd_alloc_bitmap);
1750         else
1751                 id = 0;
1752         spin_unlock(&pd_bitmap_lock);
1753
1754         return id;
1755 }
1756
1757 static void domain_id_free(int id)
1758 {
1759         spin_lock(&pd_bitmap_lock);
1760         if (id > 0 && id < MAX_DOMAIN_ID)
1761                 __clear_bit(id, amd_iommu_pd_alloc_bitmap);
1762         spin_unlock(&pd_bitmap_lock);
1763 }
1764
1765 static void free_gcr3_tbl_level1(u64 *tbl)
1766 {
1767         u64 *ptr;
1768         int i;
1769
1770         for (i = 0; i < 512; ++i) {
1771                 if (!(tbl[i] & GCR3_VALID))
1772                         continue;
1773
1774                 ptr = iommu_phys_to_virt(tbl[i] & PAGE_MASK);
1775
1776                 free_page((unsigned long)ptr);
1777         }
1778 }
1779
1780 static void free_gcr3_tbl_level2(u64 *tbl)
1781 {
1782         u64 *ptr;
1783         int i;
1784
1785         for (i = 0; i < 512; ++i) {
1786                 if (!(tbl[i] & GCR3_VALID))
1787                         continue;
1788
1789                 ptr = iommu_phys_to_virt(tbl[i] & PAGE_MASK);
1790
1791                 free_gcr3_tbl_level1(ptr);
1792         }
1793 }
1794
1795 static void free_gcr3_table(struct protection_domain *domain)
1796 {
1797         if (domain->glx == 2)
1798                 free_gcr3_tbl_level2(domain->gcr3_tbl);
1799         else if (domain->glx == 1)
1800                 free_gcr3_tbl_level1(domain->gcr3_tbl);
1801         else
1802                 BUG_ON(domain->glx != 0);
1803
1804         free_page((unsigned long)domain->gcr3_tbl);
1805 }
1806
1807 static void dma_ops_domain_flush_tlb(struct dma_ops_domain *dom)
1808 {
1809         domain_flush_tlb(&dom->domain);
1810         domain_flush_complete(&dom->domain);
1811 }
1812
1813 static void iova_domain_flush_tlb(struct iova_domain *iovad)
1814 {
1815         struct dma_ops_domain *dom;
1816
1817         dom = container_of(iovad, struct dma_ops_domain, iovad);
1818
1819         dma_ops_domain_flush_tlb(dom);
1820 }
1821
1822 /*
1823  * Free a domain, only used if something went wrong in the
1824  * allocation path and we need to free an already allocated page table
1825  */
1826 static void dma_ops_domain_free(struct dma_ops_domain *dom)
1827 {
1828         if (!dom)
1829                 return;
1830
1831         put_iova_domain(&dom->iovad);
1832
1833         free_pagetable(&dom->domain);
1834
1835         if (dom->domain.id)
1836                 domain_id_free(dom->domain.id);
1837
1838         kfree(dom);
1839 }
1840
1841 /*
1842  * Allocates a new protection domain usable for the dma_ops functions.
1843  * It also initializes the page table and the address allocator data
1844  * structures required for the dma_ops interface
1845  */
1846 static struct dma_ops_domain *dma_ops_domain_alloc(void)
1847 {
1848         struct dma_ops_domain *dma_dom;
1849
1850         dma_dom = kzalloc(sizeof(struct dma_ops_domain), GFP_KERNEL);
1851         if (!dma_dom)
1852                 return NULL;
1853
1854         if (protection_domain_init(&dma_dom->domain))
1855                 goto free_dma_dom;
1856
1857         dma_dom->domain.mode = PAGE_MODE_3_LEVEL;
1858         dma_dom->domain.pt_root = (void *)get_zeroed_page(GFP_KERNEL);
1859         dma_dom->domain.flags = PD_DMA_OPS_MASK;
1860         if (!dma_dom->domain.pt_root)
1861                 goto free_dma_dom;
1862
1863         init_iova_domain(&dma_dom->iovad, PAGE_SIZE, IOVA_START_PFN);
1864
1865         if (init_iova_flush_queue(&dma_dom->iovad, iova_domain_flush_tlb, NULL))
1866                 goto free_dma_dom;
1867
1868         /* Initialize reserved ranges */
1869         copy_reserved_iova(&reserved_iova_ranges, &dma_dom->iovad);
1870
1871         return dma_dom;
1872
1873 free_dma_dom:
1874         dma_ops_domain_free(dma_dom);
1875
1876         return NULL;
1877 }
1878
1879 /*
1880  * little helper function to check whether a given protection domain is a
1881  * dma_ops domain
1882  */
1883 static bool dma_ops_domain(struct protection_domain *domain)
1884 {
1885         return domain->flags & PD_DMA_OPS_MASK;
1886 }
1887
1888 static void set_dte_entry(u16 devid, struct protection_domain *domain,
1889                           bool ats, bool ppr)
1890 {
1891         u64 pte_root = 0;
1892         u64 flags = 0;
1893         u32 old_domid;
1894
1895         if (domain->mode != PAGE_MODE_NONE)
1896                 pte_root = iommu_virt_to_phys(domain->pt_root);
1897
1898         pte_root |= (domain->mode & DEV_ENTRY_MODE_MASK)
1899                     << DEV_ENTRY_MODE_SHIFT;
1900         pte_root |= DTE_FLAG_IR | DTE_FLAG_IW | DTE_FLAG_V | DTE_FLAG_TV;
1901
1902         flags = amd_iommu_dev_table[devid].data[1];
1903
1904         if (ats)
1905                 flags |= DTE_FLAG_IOTLB;
1906
1907         if (ppr) {
1908                 struct amd_iommu *iommu = amd_iommu_rlookup_table[devid];
1909
1910                 if (iommu_feature(iommu, FEATURE_EPHSUP))
1911                         pte_root |= 1ULL << DEV_ENTRY_PPR;
1912         }
1913
1914         if (domain->flags & PD_IOMMUV2_MASK) {
1915                 u64 gcr3 = iommu_virt_to_phys(domain->gcr3_tbl);
1916                 u64 glx  = domain->glx;
1917                 u64 tmp;
1918
1919                 pte_root |= DTE_FLAG_GV;
1920                 pte_root |= (glx & DTE_GLX_MASK) << DTE_GLX_SHIFT;
1921
1922                 /* First mask out possible old values for GCR3 table */
1923                 tmp = DTE_GCR3_VAL_B(~0ULL) << DTE_GCR3_SHIFT_B;
1924                 flags    &= ~tmp;
1925
1926                 tmp = DTE_GCR3_VAL_C(~0ULL) << DTE_GCR3_SHIFT_C;
1927                 flags    &= ~tmp;
1928
1929                 /* Encode GCR3 table into DTE */
1930                 tmp = DTE_GCR3_VAL_A(gcr3) << DTE_GCR3_SHIFT_A;
1931                 pte_root |= tmp;
1932
1933                 tmp = DTE_GCR3_VAL_B(gcr3) << DTE_GCR3_SHIFT_B;
1934                 flags    |= tmp;
1935
1936                 tmp = DTE_GCR3_VAL_C(gcr3) << DTE_GCR3_SHIFT_C;
1937                 flags    |= tmp;
1938         }
1939
1940         flags &= ~DEV_DOMID_MASK;
1941         flags |= domain->id;
1942
1943         old_domid = amd_iommu_dev_table[devid].data[1] & DEV_DOMID_MASK;
1944         amd_iommu_dev_table[devid].data[1]  = flags;
1945         amd_iommu_dev_table[devid].data[0]  = pte_root;
1946
1947         /*
1948          * A kdump kernel might be replacing a domain ID that was copied from
1949          * the previous kernel--if so, it needs to flush the translation cache
1950          * entries for the old domain ID that is being overwritten
1951          */
1952         if (old_domid) {
1953                 struct amd_iommu *iommu = amd_iommu_rlookup_table[devid];
1954
1955                 amd_iommu_flush_tlb_domid(iommu, old_domid);
1956         }
1957 }
1958
1959 static void clear_dte_entry(u16 devid)
1960 {
1961         /* remove entry from the device table seen by the hardware */
1962         amd_iommu_dev_table[devid].data[0]  = DTE_FLAG_V | DTE_FLAG_TV;
1963         amd_iommu_dev_table[devid].data[1] &= DTE_FLAG_MASK;
1964
1965         amd_iommu_apply_erratum_63(devid);
1966 }
1967
1968 static void do_attach(struct iommu_dev_data *dev_data,
1969                       struct protection_domain *domain)
1970 {
1971         struct amd_iommu *iommu;
1972         u16 alias;
1973         bool ats;
1974
1975         iommu = amd_iommu_rlookup_table[dev_data->devid];
1976         alias = dev_data->alias;
1977         ats   = dev_data->ats.enabled;
1978
1979         /* Update data structures */
1980         dev_data->domain = domain;
1981         list_add(&dev_data->list, &domain->dev_list);
1982
1983         /* Do reference counting */
1984         domain->dev_iommu[iommu->index] += 1;
1985         domain->dev_cnt                 += 1;
1986
1987         /* Update device table */
1988         set_dte_entry(dev_data->devid, domain, ats, dev_data->iommu_v2);
1989         if (alias != dev_data->devid)
1990                 set_dte_entry(alias, domain, ats, dev_data->iommu_v2);
1991
1992         device_flush_dte(dev_data);
1993 }
1994
1995 static void do_detach(struct iommu_dev_data *dev_data)
1996 {
1997         struct protection_domain *domain = dev_data->domain;
1998         struct amd_iommu *iommu;
1999         u16 alias;
2000
2001         iommu = amd_iommu_rlookup_table[dev_data->devid];
2002         alias = dev_data->alias;
2003
2004         /* Update data structures */
2005         dev_data->domain = NULL;
2006         list_del(&dev_data->list);
2007         clear_dte_entry(dev_data->devid);
2008         if (alias != dev_data->devid)
2009                 clear_dte_entry(alias);
2010
2011         /* Flush the DTE entry */
2012         device_flush_dte(dev_data);
2013
2014         /* Flush IOTLB */
2015         domain_flush_tlb_pde(domain);
2016
2017         /* Wait for the flushes to finish */
2018         domain_flush_complete(domain);
2019
2020         /* decrease reference counters - needs to happen after the flushes */
2021         domain->dev_iommu[iommu->index] -= 1;
2022         domain->dev_cnt                 -= 1;
2023 }
2024
2025 /*
2026  * If a device is not yet associated with a domain, this function makes the
2027  * device visible in the domain
2028  */
2029 static int __attach_device(struct iommu_dev_data *dev_data,
2030                            struct protection_domain *domain)
2031 {
2032         int ret;
2033
2034         /* lock domain */
2035         spin_lock(&domain->lock);
2036
2037         ret = -EBUSY;
2038         if (dev_data->domain != NULL)
2039                 goto out_unlock;
2040
2041         /* Attach alias group root */
2042         do_attach(dev_data, domain);
2043
2044         ret = 0;
2045
2046 out_unlock:
2047
2048         /* ready */
2049         spin_unlock(&domain->lock);
2050
2051         return ret;
2052 }
2053
2054
2055 static void pdev_iommuv2_disable(struct pci_dev *pdev)
2056 {
2057         pci_disable_ats(pdev);
2058         pci_disable_pri(pdev);
2059         pci_disable_pasid(pdev);
2060 }
2061
2062 /* FIXME: Change generic reset-function to do the same */
2063 static int pri_reset_while_enabled(struct pci_dev *pdev)
2064 {
2065         u16 control;
2066         int pos;
2067
2068         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
2069         if (!pos)
2070                 return -EINVAL;
2071
2072         pci_read_config_word(pdev, pos + PCI_PRI_CTRL, &control);
2073         control |= PCI_PRI_CTRL_RESET;
2074         pci_write_config_word(pdev, pos + PCI_PRI_CTRL, control);
2075
2076         return 0;
2077 }
2078
2079 static int pdev_iommuv2_enable(struct pci_dev *pdev)
2080 {
2081         bool reset_enable;
2082         int reqs, ret;
2083
2084         /* FIXME: Hardcode number of outstanding requests for now */
2085         reqs = 32;
2086         if (pdev_pri_erratum(pdev, AMD_PRI_DEV_ERRATUM_LIMIT_REQ_ONE))
2087                 reqs = 1;
2088         reset_enable = pdev_pri_erratum(pdev, AMD_PRI_DEV_ERRATUM_ENABLE_RESET);
2089
2090         /* Only allow access to user-accessible pages */
2091         ret = pci_enable_pasid(pdev, 0);
2092         if (ret)
2093                 goto out_err;
2094
2095         /* First reset the PRI state of the device */
2096         ret = pci_reset_pri(pdev);
2097         if (ret)
2098                 goto out_err;
2099
2100         /* Enable PRI */
2101         ret = pci_enable_pri(pdev, reqs);
2102         if (ret)
2103                 goto out_err;
2104
2105         if (reset_enable) {
2106                 ret = pri_reset_while_enabled(pdev);
2107                 if (ret)
2108                         goto out_err;
2109         }
2110
2111         ret = pci_enable_ats(pdev, PAGE_SHIFT);
2112         if (ret)
2113                 goto out_err;
2114
2115         return 0;
2116
2117 out_err:
2118         pci_disable_pri(pdev);
2119         pci_disable_pasid(pdev);
2120
2121         return ret;
2122 }
2123
2124 /*
2125  * If a device is not yet associated with a domain, this function makes the
2126  * device visible in the domain
2127  */
2128 static int attach_device(struct device *dev,
2129                          struct protection_domain *domain)
2130 {
2131         struct pci_dev *pdev;
2132         struct iommu_dev_data *dev_data;
2133         unsigned long flags;
2134         int ret;
2135
2136         dev_data = get_dev_data(dev);
2137
2138         if (!dev_is_pci(dev))
2139                 goto skip_ats_check;
2140
2141         pdev = to_pci_dev(dev);
2142         if (domain->flags & PD_IOMMUV2_MASK) {
2143                 if (!dev_data->passthrough)
2144                         return -EINVAL;
2145
2146                 if (dev_data->iommu_v2) {
2147                         if (pdev_iommuv2_enable(pdev) != 0)
2148                                 return -EINVAL;
2149
2150                         dev_data->ats.enabled = true;
2151                         dev_data->ats.qdep    = pci_ats_queue_depth(pdev);
2152                         dev_data->pri_tlp     = pci_prg_resp_pasid_required(pdev);
2153                 }
2154         } else if (amd_iommu_iotlb_sup &&
2155                    pci_enable_ats(pdev, PAGE_SHIFT) == 0) {
2156                 dev_data->ats.enabled = true;
2157                 dev_data->ats.qdep    = pci_ats_queue_depth(pdev);
2158         }
2159
2160 skip_ats_check:
2161         spin_lock_irqsave(&amd_iommu_devtable_lock, flags);
2162         ret = __attach_device(dev_data, domain);
2163         spin_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2164
2165         /*
2166          * We might boot into a crash-kernel here. The crashed kernel
2167          * left the caches in the IOMMU dirty. So we have to flush
2168          * here to evict all dirty stuff.
2169          */
2170         domain_flush_tlb_pde(domain);
2171
2172         return ret;
2173 }
2174
2175 /*
2176  * Removes a device from a protection domain (unlocked)
2177  */
2178 static void __detach_device(struct iommu_dev_data *dev_data)
2179 {
2180         struct protection_domain *domain;
2181
2182         domain = dev_data->domain;
2183
2184         spin_lock(&domain->lock);
2185
2186         do_detach(dev_data);
2187
2188         spin_unlock(&domain->lock);
2189 }
2190
2191 /*
2192  * Removes a device from a protection domain (with devtable_lock held)
2193  */
2194 static void detach_device(struct device *dev)
2195 {
2196         struct protection_domain *domain;
2197         struct iommu_dev_data *dev_data;
2198         unsigned long flags;
2199
2200         dev_data = get_dev_data(dev);
2201         domain   = dev_data->domain;
2202
2203         /*
2204          * First check if the device is still attached. It might already
2205          * be detached from its domain because the generic
2206          * iommu_detach_group code detached it and we try again here in
2207          * our alias handling.
2208          */
2209         if (WARN_ON(!dev_data->domain))
2210                 return;
2211
2212         /* lock device table */
2213         spin_lock_irqsave(&amd_iommu_devtable_lock, flags);
2214         __detach_device(dev_data);
2215         spin_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2216
2217         if (!dev_is_pci(dev))
2218                 return;
2219
2220         if (domain->flags & PD_IOMMUV2_MASK && dev_data->iommu_v2)
2221                 pdev_iommuv2_disable(to_pci_dev(dev));
2222         else if (dev_data->ats.enabled)
2223                 pci_disable_ats(to_pci_dev(dev));
2224
2225         dev_data->ats.enabled = false;
2226 }
2227
2228 static int amd_iommu_add_device(struct device *dev)
2229 {
2230         struct iommu_dev_data *dev_data;
2231         struct iommu_domain *domain;
2232         struct amd_iommu *iommu;
2233         int ret, devid;
2234
2235         if (!check_device(dev) || get_dev_data(dev))
2236                 return 0;
2237
2238         devid = get_device_id(dev);
2239         if (devid < 0)
2240                 return devid;
2241
2242         iommu = amd_iommu_rlookup_table[devid];
2243
2244         ret = iommu_init_device(dev);
2245         if (ret) {
2246                 if (ret != -ENOTSUPP)
2247                         dev_err(dev, "Failed to initialize - trying to proceed anyway\n");
2248
2249                 iommu_ignore_device(dev);
2250                 dev->dma_ops = NULL;
2251                 goto out;
2252         }
2253         init_iommu_group(dev);
2254
2255         dev_data = get_dev_data(dev);
2256
2257         BUG_ON(!dev_data);
2258
2259         if (dev_data->iommu_v2)
2260                 iommu_request_dm_for_dev(dev);
2261
2262         /* Domains are initialized for this device - have a look what we ended up with */
2263         domain = iommu_get_domain_for_dev(dev);
2264         if (domain->type == IOMMU_DOMAIN_IDENTITY)
2265                 dev_data->passthrough = true;
2266         else
2267                 dev->dma_ops = &amd_iommu_dma_ops;
2268
2269 out:
2270         iommu_completion_wait(iommu);
2271
2272         return 0;
2273 }
2274
2275 static void amd_iommu_remove_device(struct device *dev)
2276 {
2277         struct amd_iommu *iommu;
2278         int devid;
2279
2280         if (!check_device(dev))
2281                 return;
2282
2283         devid = get_device_id(dev);
2284         if (devid < 0)
2285                 return;
2286
2287         iommu = amd_iommu_rlookup_table[devid];
2288
2289         iommu_uninit_device(dev);
2290         iommu_completion_wait(iommu);
2291 }
2292
2293 static struct iommu_group *amd_iommu_device_group(struct device *dev)
2294 {
2295         if (dev_is_pci(dev))
2296                 return pci_device_group(dev);
2297
2298         return acpihid_device_group(dev);
2299 }
2300
2301 /*****************************************************************************
2302  *
2303  * The next functions belong to the dma_ops mapping/unmapping code.
2304  *
2305  *****************************************************************************/
2306
2307 /*
2308  * In the dma_ops path we only have the struct device. This function
2309  * finds the corresponding IOMMU, the protection domain and the
2310  * requestor id for a given device.
2311  * If the device is not yet associated with a domain this is also done
2312  * in this function.
2313  */
2314 static struct protection_domain *get_domain(struct device *dev)
2315 {
2316         struct protection_domain *domain;
2317         struct iommu_domain *io_domain;
2318
2319         if (!check_device(dev))
2320                 return ERR_PTR(-EINVAL);
2321
2322         domain = get_dev_data(dev)->domain;
2323         if (domain == NULL && get_dev_data(dev)->defer_attach) {
2324                 get_dev_data(dev)->defer_attach = false;
2325                 io_domain = iommu_get_domain_for_dev(dev);
2326                 domain = to_pdomain(io_domain);
2327                 attach_device(dev, domain);
2328         }
2329         if (domain == NULL)
2330                 return ERR_PTR(-EBUSY);
2331
2332         if (!dma_ops_domain(domain))
2333                 return ERR_PTR(-EBUSY);
2334
2335         return domain;
2336 }
2337
2338 static void update_device_table(struct protection_domain *domain)
2339 {
2340         struct iommu_dev_data *dev_data;
2341
2342         list_for_each_entry(dev_data, &domain->dev_list, list) {
2343                 set_dte_entry(dev_data->devid, domain, dev_data->ats.enabled,
2344                               dev_data->iommu_v2);
2345
2346                 if (dev_data->devid == dev_data->alias)
2347                         continue;
2348
2349                 /* There is an alias, update device table entry for it */
2350                 set_dte_entry(dev_data->alias, domain, dev_data->ats.enabled,
2351                               dev_data->iommu_v2);
2352         }
2353 }
2354
2355 static void update_domain(struct protection_domain *domain)
2356 {
2357         if (!domain->updated)
2358                 return;
2359
2360         update_device_table(domain);
2361
2362         domain_flush_devices(domain);
2363         domain_flush_tlb_pde(domain);
2364
2365         domain->updated = false;
2366 }
2367
2368 static int dir2prot(enum dma_data_direction direction)
2369 {
2370         if (direction == DMA_TO_DEVICE)
2371                 return IOMMU_PROT_IR;
2372         else if (direction == DMA_FROM_DEVICE)
2373                 return IOMMU_PROT_IW;
2374         else if (direction == DMA_BIDIRECTIONAL)
2375                 return IOMMU_PROT_IW | IOMMU_PROT_IR;
2376         else
2377                 return 0;
2378 }
2379
2380 /*
2381  * This function contains common code for mapping of a physically
2382  * contiguous memory region into DMA address space. It is used by all
2383  * mapping functions provided with this IOMMU driver.
2384  * Must be called with the domain lock held.
2385  */
2386 static dma_addr_t __map_single(struct device *dev,
2387                                struct dma_ops_domain *dma_dom,
2388                                phys_addr_t paddr,
2389                                size_t size,
2390                                enum dma_data_direction direction,
2391                                u64 dma_mask)
2392 {
2393         dma_addr_t offset = paddr & ~PAGE_MASK;
2394         dma_addr_t address, start, ret;
2395         unsigned int pages;
2396         int prot = 0;
2397         int i;
2398
2399         pages = iommu_num_pages(paddr, size, PAGE_SIZE);
2400         paddr &= PAGE_MASK;
2401
2402         address = dma_ops_alloc_iova(dev, dma_dom, pages, dma_mask);
2403         if (!address)
2404                 goto out;
2405
2406         prot = dir2prot(direction);
2407
2408         start = address;
2409         for (i = 0; i < pages; ++i) {
2410                 ret = iommu_map_page(&dma_dom->domain, start, paddr,
2411                                      PAGE_SIZE, prot, GFP_ATOMIC);
2412                 if (ret)
2413                         goto out_unmap;
2414
2415                 paddr += PAGE_SIZE;
2416                 start += PAGE_SIZE;
2417         }
2418         address += offset;
2419
2420         domain_flush_np_cache(&dma_dom->domain, address, size);
2421
2422 out:
2423         return address;
2424
2425 out_unmap:
2426
2427         for (--i; i >= 0; --i) {
2428                 start -= PAGE_SIZE;
2429                 iommu_unmap_page(&dma_dom->domain, start, PAGE_SIZE);
2430         }
2431
2432         domain_flush_tlb(&dma_dom->domain);
2433         domain_flush_complete(&dma_dom->domain);
2434
2435         dma_ops_free_iova(dma_dom, address, pages);
2436
2437         return DMA_MAPPING_ERROR;
2438 }
2439
2440 /*
2441  * Does the reverse of the __map_single function. Must be called with
2442  * the domain lock held too
2443  */
2444 static void __unmap_single(struct dma_ops_domain *dma_dom,
2445                            dma_addr_t dma_addr,
2446                            size_t size,
2447                            int dir)
2448 {
2449         dma_addr_t i, start;
2450         unsigned int pages;
2451
2452         pages = iommu_num_pages(dma_addr, size, PAGE_SIZE);
2453         dma_addr &= PAGE_MASK;
2454         start = dma_addr;
2455
2456         for (i = 0; i < pages; ++i) {
2457                 iommu_unmap_page(&dma_dom->domain, start, PAGE_SIZE);
2458                 start += PAGE_SIZE;
2459         }
2460
2461         if (amd_iommu_unmap_flush) {
2462                 domain_flush_tlb(&dma_dom->domain);
2463                 domain_flush_complete(&dma_dom->domain);
2464                 dma_ops_free_iova(dma_dom, dma_addr, pages);
2465         } else {
2466                 pages = __roundup_pow_of_two(pages);
2467                 queue_iova(&dma_dom->iovad, dma_addr >> PAGE_SHIFT, pages, 0);
2468         }
2469 }
2470
2471 /*
2472  * The exported map_single function for dma_ops.
2473  */
2474 static dma_addr_t map_page(struct device *dev, struct page *page,
2475                            unsigned long offset, size_t size,
2476                            enum dma_data_direction dir,
2477                            unsigned long attrs)
2478 {
2479         phys_addr_t paddr = page_to_phys(page) + offset;
2480         struct protection_domain *domain;
2481         struct dma_ops_domain *dma_dom;
2482         u64 dma_mask;
2483
2484         domain = get_domain(dev);
2485         if (PTR_ERR(domain) == -EINVAL)
2486                 return (dma_addr_t)paddr;
2487         else if (IS_ERR(domain))
2488                 return DMA_MAPPING_ERROR;
2489
2490         dma_mask = *dev->dma_mask;
2491         dma_dom = to_dma_ops_domain(domain);
2492
2493         return __map_single(dev, dma_dom, paddr, size, dir, dma_mask);
2494 }
2495
2496 /*
2497  * The exported unmap_single function for dma_ops.
2498  */
2499 static void unmap_page(struct device *dev, dma_addr_t dma_addr, size_t size,
2500                        enum dma_data_direction dir, unsigned long attrs)
2501 {
2502         struct protection_domain *domain;
2503         struct dma_ops_domain *dma_dom;
2504
2505         domain = get_domain(dev);
2506         if (IS_ERR(domain))
2507                 return;
2508
2509         dma_dom = to_dma_ops_domain(domain);
2510
2511         __unmap_single(dma_dom, dma_addr, size, dir);
2512 }
2513
2514 static int sg_num_pages(struct device *dev,
2515                         struct scatterlist *sglist,
2516                         int nelems)
2517 {
2518         unsigned long mask, boundary_size;
2519         struct scatterlist *s;
2520         int i, npages = 0;
2521
2522         mask          = dma_get_seg_boundary(dev);
2523         boundary_size = mask + 1 ? ALIGN(mask + 1, PAGE_SIZE) >> PAGE_SHIFT :
2524                                    1UL << (BITS_PER_LONG - PAGE_SHIFT);
2525
2526         for_each_sg(sglist, s, nelems, i) {
2527                 int p, n;
2528
2529                 s->dma_address = npages << PAGE_SHIFT;
2530                 p = npages % boundary_size;
2531                 n = iommu_num_pages(sg_phys(s), s->length, PAGE_SIZE);
2532                 if (p + n > boundary_size)
2533                         npages += boundary_size - p;
2534                 npages += n;
2535         }
2536
2537         return npages;
2538 }
2539
2540 /*
2541  * The exported map_sg function for dma_ops (handles scatter-gather
2542  * lists).
2543  */
2544 static int map_sg(struct device *dev, struct scatterlist *sglist,
2545                   int nelems, enum dma_data_direction direction,
2546                   unsigned long attrs)
2547 {
2548         int mapped_pages = 0, npages = 0, prot = 0, i;
2549         struct protection_domain *domain;
2550         struct dma_ops_domain *dma_dom;
2551         struct scatterlist *s;
2552         unsigned long address;
2553         u64 dma_mask;
2554         int ret;
2555
2556         domain = get_domain(dev);
2557         if (IS_ERR(domain))
2558                 return 0;
2559
2560         dma_dom  = to_dma_ops_domain(domain);
2561         dma_mask = *dev->dma_mask;
2562
2563         npages = sg_num_pages(dev, sglist, nelems);
2564
2565         address = dma_ops_alloc_iova(dev, dma_dom, npages, dma_mask);
2566         if (!address)
2567                 goto out_err;
2568
2569         prot = dir2prot(direction);
2570
2571         /* Map all sg entries */
2572         for_each_sg(sglist, s, nelems, i) {
2573                 int j, pages = iommu_num_pages(sg_phys(s), s->length, PAGE_SIZE);
2574
2575                 for (j = 0; j < pages; ++j) {
2576                         unsigned long bus_addr, phys_addr;
2577
2578                         bus_addr  = address + s->dma_address + (j << PAGE_SHIFT);
2579                         phys_addr = (sg_phys(s) & PAGE_MASK) + (j << PAGE_SHIFT);
2580                         ret = iommu_map_page(domain, bus_addr, phys_addr,
2581                                              PAGE_SIZE, prot,
2582                                              GFP_ATOMIC | __GFP_NOWARN);
2583                         if (ret)
2584                                 goto out_unmap;
2585
2586                         mapped_pages += 1;
2587                 }
2588         }
2589
2590         /* Everything is mapped - write the right values into s->dma_address */
2591         for_each_sg(sglist, s, nelems, i) {
2592                 /*
2593                  * Add in the remaining piece of the scatter-gather offset that
2594                  * was masked out when we were determining the physical address
2595                  * via (sg_phys(s) & PAGE_MASK) earlier.
2596                  */
2597                 s->dma_address += address + (s->offset & ~PAGE_MASK);
2598                 s->dma_length   = s->length;
2599         }
2600
2601         if (s)
2602                 domain_flush_np_cache(domain, s->dma_address, s->dma_length);
2603
2604         return nelems;
2605
2606 out_unmap:
2607         dev_err(dev, "IOMMU mapping error in map_sg (io-pages: %d reason: %d)\n",
2608                 npages, ret);
2609
2610         for_each_sg(sglist, s, nelems, i) {
2611                 int j, pages = iommu_num_pages(sg_phys(s), s->length, PAGE_SIZE);
2612
2613                 for (j = 0; j < pages; ++j) {
2614                         unsigned long bus_addr;
2615
2616                         bus_addr  = address + s->dma_address + (j << PAGE_SHIFT);
2617                         iommu_unmap_page(domain, bus_addr, PAGE_SIZE);
2618
2619                         if (--mapped_pages == 0)
2620                                 goto out_free_iova;
2621                 }
2622         }
2623
2624 out_free_iova:
2625         free_iova_fast(&dma_dom->iovad, address >> PAGE_SHIFT, npages);
2626
2627 out_err:
2628         return 0;
2629 }
2630
2631 /*
2632  * The exported map_sg function for dma_ops (handles scatter-gather
2633  * lists).
2634  */
2635 static void unmap_sg(struct device *dev, struct scatterlist *sglist,
2636                      int nelems, enum dma_data_direction dir,
2637                      unsigned long attrs)
2638 {
2639         struct protection_domain *domain;
2640         struct dma_ops_domain *dma_dom;
2641         unsigned long startaddr;
2642         int npages;
2643
2644         domain = get_domain(dev);
2645         if (IS_ERR(domain))
2646                 return;
2647
2648         startaddr = sg_dma_address(sglist) & PAGE_MASK;
2649         dma_dom   = to_dma_ops_domain(domain);
2650         npages    = sg_num_pages(dev, sglist, nelems);
2651
2652         __unmap_single(dma_dom, startaddr, npages << PAGE_SHIFT, dir);
2653 }
2654
2655 /*
2656  * The exported alloc_coherent function for dma_ops.
2657  */
2658 static void *alloc_coherent(struct device *dev, size_t size,
2659                             dma_addr_t *dma_addr, gfp_t flag,
2660                             unsigned long attrs)
2661 {
2662         u64 dma_mask = dev->coherent_dma_mask;
2663         struct protection_domain *domain;
2664         struct dma_ops_domain *dma_dom;
2665         struct page *page;
2666
2667         domain = get_domain(dev);
2668         if (PTR_ERR(domain) == -EINVAL) {
2669                 page = alloc_pages(flag, get_order(size));
2670                 *dma_addr = page_to_phys(page);
2671                 return page_address(page);
2672         } else if (IS_ERR(domain))
2673                 return NULL;
2674
2675         dma_dom   = to_dma_ops_domain(domain);
2676         size      = PAGE_ALIGN(size);
2677         dma_mask  = dev->coherent_dma_mask;
2678         flag     &= ~(__GFP_DMA | __GFP_HIGHMEM | __GFP_DMA32);
2679         flag     |= __GFP_ZERO;
2680
2681         page = alloc_pages(flag | __GFP_NOWARN,  get_order(size));
2682         if (!page) {
2683                 if (!gfpflags_allow_blocking(flag))
2684                         return NULL;
2685
2686                 page = dma_alloc_from_contiguous(dev, size >> PAGE_SHIFT,
2687                                         get_order(size), flag & __GFP_NOWARN);
2688                 if (!page)
2689                         return NULL;
2690         }
2691
2692         if (!dma_mask)
2693                 dma_mask = *dev->dma_mask;
2694
2695         *dma_addr = __map_single(dev, dma_dom, page_to_phys(page),
2696                                  size, DMA_BIDIRECTIONAL, dma_mask);
2697
2698         if (*dma_addr == DMA_MAPPING_ERROR)
2699                 goto out_free;
2700
2701         return page_address(page);
2702
2703 out_free:
2704
2705         if (!dma_release_from_contiguous(dev, page, size >> PAGE_SHIFT))
2706                 __free_pages(page, get_order(size));
2707
2708         return NULL;
2709 }
2710
2711 /*
2712  * The exported free_coherent function for dma_ops.
2713  */
2714 static void free_coherent(struct device *dev, size_t size,
2715                           void *virt_addr, dma_addr_t dma_addr,
2716                           unsigned long attrs)
2717 {
2718         struct protection_domain *domain;
2719         struct dma_ops_domain *dma_dom;
2720         struct page *page;
2721
2722         page = virt_to_page(virt_addr);
2723         size = PAGE_ALIGN(size);
2724
2725         domain = get_domain(dev);
2726         if (IS_ERR(domain))
2727                 goto free_mem;
2728
2729         dma_dom = to_dma_ops_domain(domain);
2730
2731         __unmap_single(dma_dom, dma_addr, size, DMA_BIDIRECTIONAL);
2732
2733 free_mem:
2734         if (!dma_release_from_contiguous(dev, page, size >> PAGE_SHIFT))
2735                 __free_pages(page, get_order(size));
2736 }
2737
2738 /*
2739  * This function is called by the DMA layer to find out if we can handle a
2740  * particular device. It is part of the dma_ops.
2741  */
2742 static int amd_iommu_dma_supported(struct device *dev, u64 mask)
2743 {
2744         if (!dma_direct_supported(dev, mask))
2745                 return 0;
2746         return check_device(dev);
2747 }
2748
2749 static const struct dma_map_ops amd_iommu_dma_ops = {
2750         .alloc          = alloc_coherent,
2751         .free           = free_coherent,
2752         .map_page       = map_page,
2753         .unmap_page     = unmap_page,
2754         .map_sg         = map_sg,
2755         .unmap_sg       = unmap_sg,
2756         .dma_supported  = amd_iommu_dma_supported,
2757 };
2758
2759 static int init_reserved_iova_ranges(void)
2760 {
2761         struct pci_dev *pdev = NULL;
2762         struct iova *val;
2763
2764         init_iova_domain(&reserved_iova_ranges, PAGE_SIZE, IOVA_START_PFN);
2765
2766         lockdep_set_class(&reserved_iova_ranges.iova_rbtree_lock,
2767                           &reserved_rbtree_key);
2768
2769         /* MSI memory range */
2770         val = reserve_iova(&reserved_iova_ranges,
2771                            IOVA_PFN(MSI_RANGE_START), IOVA_PFN(MSI_RANGE_END));
2772         if (!val) {
2773                 pr_err("Reserving MSI range failed\n");
2774                 return -ENOMEM;
2775         }
2776
2777         /* HT memory range */
2778         val = reserve_iova(&reserved_iova_ranges,
2779                            IOVA_PFN(HT_RANGE_START), IOVA_PFN(HT_RANGE_END));
2780         if (!val) {
2781                 pr_err("Reserving HT range failed\n");
2782                 return -ENOMEM;
2783         }
2784
2785         /*
2786          * Memory used for PCI resources
2787          * FIXME: Check whether we can reserve the PCI-hole completly
2788          */
2789         for_each_pci_dev(pdev) {
2790                 int i;
2791
2792                 for (i = 0; i < PCI_NUM_RESOURCES; ++i) {
2793                         struct resource *r = &pdev->resource[i];
2794
2795                         if (!(r->flags & IORESOURCE_MEM))
2796                                 continue;
2797
2798                         val = reserve_iova(&reserved_iova_ranges,
2799                                            IOVA_PFN(r->start),
2800                                            IOVA_PFN(r->end));
2801                         if (!val) {
2802                                 pci_err(pdev, "Reserve pci-resource range %pR failed\n", r);
2803                                 return -ENOMEM;
2804                         }
2805                 }
2806         }
2807
2808         return 0;
2809 }
2810
2811 int __init amd_iommu_init_api(void)
2812 {
2813         int ret, err = 0;
2814
2815         ret = iova_cache_get();
2816         if (ret)
2817                 return ret;
2818
2819         ret = init_reserved_iova_ranges();
2820         if (ret)
2821                 return ret;
2822
2823         err = bus_set_iommu(&pci_bus_type, &amd_iommu_ops);
2824         if (err)
2825                 return err;
2826 #ifdef CONFIG_ARM_AMBA
2827         err = bus_set_iommu(&amba_bustype, &amd_iommu_ops);
2828         if (err)
2829                 return err;
2830 #endif
2831         err = bus_set_iommu(&platform_bus_type, &amd_iommu_ops);
2832         if (err)
2833                 return err;
2834
2835         return 0;
2836 }
2837
2838 int __init amd_iommu_init_dma_ops(void)
2839 {
2840         swiotlb        = (iommu_default_passthrough() || sme_me_mask) ? 1 : 0;
2841         iommu_detected = 1;
2842
2843         if (amd_iommu_unmap_flush)
2844                 pr_info("IO/TLB flush on unmap enabled\n");
2845         else
2846                 pr_info("Lazy IO/TLB flushing enabled\n");
2847
2848         return 0;
2849
2850 }
2851
2852 /*****************************************************************************
2853  *
2854  * The following functions belong to the exported interface of AMD IOMMU
2855  *
2856  * This interface allows access to lower level functions of the IOMMU
2857  * like protection domain handling and assignement of devices to domains
2858  * which is not possible with the dma_ops interface.
2859  *
2860  *****************************************************************************/
2861
2862 static void cleanup_domain(struct protection_domain *domain)
2863 {
2864         struct iommu_dev_data *entry;
2865         unsigned long flags;
2866
2867         spin_lock_irqsave(&amd_iommu_devtable_lock, flags);
2868
2869         while (!list_empty(&domain->dev_list)) {
2870                 entry = list_first_entry(&domain->dev_list,
2871                                          struct iommu_dev_data, list);
2872                 BUG_ON(!entry->domain);
2873                 __detach_device(entry);
2874         }
2875
2876         spin_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2877 }
2878
2879 static void protection_domain_free(struct protection_domain *domain)
2880 {
2881         if (!domain)
2882                 return;
2883
2884         if (domain->id)
2885                 domain_id_free(domain->id);
2886
2887         kfree(domain);
2888 }
2889
2890 static int protection_domain_init(struct protection_domain *domain)
2891 {
2892         spin_lock_init(&domain->lock);
2893         mutex_init(&domain->api_lock);
2894         domain->id = domain_id_alloc();
2895         if (!domain->id)
2896                 return -ENOMEM;
2897         INIT_LIST_HEAD(&domain->dev_list);
2898
2899         return 0;
2900 }
2901
2902 static struct protection_domain *protection_domain_alloc(void)
2903 {
2904         struct protection_domain *domain;
2905
2906         domain = kzalloc(sizeof(*domain), GFP_KERNEL);
2907         if (!domain)
2908                 return NULL;
2909
2910         if (protection_domain_init(domain))
2911                 goto out_err;
2912
2913         return domain;
2914
2915 out_err:
2916         kfree(domain);
2917
2918         return NULL;
2919 }
2920
2921 static struct iommu_domain *amd_iommu_domain_alloc(unsigned type)
2922 {
2923         struct protection_domain *pdomain;
2924         struct dma_ops_domain *dma_domain;
2925
2926         switch (type) {
2927         case IOMMU_DOMAIN_UNMANAGED:
2928                 pdomain = protection_domain_alloc();
2929                 if (!pdomain)
2930                         return NULL;
2931
2932                 pdomain->mode    = PAGE_MODE_3_LEVEL;
2933                 pdomain->pt_root = (void *)get_zeroed_page(GFP_KERNEL);
2934                 if (!pdomain->pt_root) {
2935                         protection_domain_free(pdomain);
2936                         return NULL;
2937                 }
2938
2939                 pdomain->domain.geometry.aperture_start = 0;
2940                 pdomain->domain.geometry.aperture_end   = ~0ULL;
2941                 pdomain->domain.geometry.force_aperture = true;
2942
2943                 break;
2944         case IOMMU_DOMAIN_DMA:
2945                 dma_domain = dma_ops_domain_alloc();
2946                 if (!dma_domain) {
2947                         pr_err("Failed to allocate\n");
2948                         return NULL;
2949                 }
2950                 pdomain = &dma_domain->domain;
2951                 break;
2952         case IOMMU_DOMAIN_IDENTITY:
2953                 pdomain = protection_domain_alloc();
2954                 if (!pdomain)
2955                         return NULL;
2956
2957                 pdomain->mode = PAGE_MODE_NONE;
2958                 break;
2959         default:
2960                 return NULL;
2961         }
2962
2963         return &pdomain->domain;
2964 }
2965
2966 static void amd_iommu_domain_free(struct iommu_domain *dom)
2967 {
2968         struct protection_domain *domain;
2969         struct dma_ops_domain *dma_dom;
2970
2971         domain = to_pdomain(dom);
2972
2973         if (domain->dev_cnt > 0)
2974                 cleanup_domain(domain);
2975
2976         BUG_ON(domain->dev_cnt != 0);
2977
2978         if (!dom)
2979                 return;
2980
2981         switch (dom->type) {
2982         case IOMMU_DOMAIN_DMA:
2983                 /* Now release the domain */
2984                 dma_dom = to_dma_ops_domain(domain);
2985                 dma_ops_domain_free(dma_dom);
2986                 break;
2987         default:
2988                 if (domain->mode != PAGE_MODE_NONE)
2989                         free_pagetable(domain);
2990
2991                 if (domain->flags & PD_IOMMUV2_MASK)
2992                         free_gcr3_table(domain);
2993
2994                 protection_domain_free(domain);
2995                 break;
2996         }
2997 }
2998
2999 static void amd_iommu_detach_device(struct iommu_domain *dom,
3000                                     struct device *dev)
3001 {
3002         struct iommu_dev_data *dev_data = dev->archdata.iommu;
3003         struct amd_iommu *iommu;
3004         int devid;
3005
3006         if (!check_device(dev))
3007                 return;
3008
3009         devid = get_device_id(dev);
3010         if (devid < 0)
3011                 return;
3012
3013         if (dev_data->domain != NULL)
3014                 detach_device(dev);
3015
3016         iommu = amd_iommu_rlookup_table[devid];
3017         if (!iommu)
3018                 return;
3019
3020 #ifdef CONFIG_IRQ_REMAP
3021         if (AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir) &&
3022             (dom->type == IOMMU_DOMAIN_UNMANAGED))
3023                 dev_data->use_vapic = 0;
3024 #endif
3025
3026         iommu_completion_wait(iommu);
3027 }
3028
3029 static int amd_iommu_attach_device(struct iommu_domain *dom,
3030                                    struct device *dev)
3031 {
3032         struct protection_domain *domain = to_pdomain(dom);
3033         struct iommu_dev_data *dev_data;
3034         struct amd_iommu *iommu;
3035         int ret;
3036
3037         if (!check_device(dev))
3038                 return -EINVAL;
3039
3040         dev_data = dev->archdata.iommu;
3041
3042         iommu = amd_iommu_rlookup_table[dev_data->devid];
3043         if (!iommu)
3044                 return -EINVAL;
3045
3046         if (dev_data->domain)
3047                 detach_device(dev);
3048
3049         ret = attach_device(dev, domain);
3050
3051 #ifdef CONFIG_IRQ_REMAP
3052         if (AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir)) {
3053                 if (dom->type == IOMMU_DOMAIN_UNMANAGED)
3054                         dev_data->use_vapic = 1;
3055                 else
3056                         dev_data->use_vapic = 0;
3057         }
3058 #endif
3059
3060         iommu_completion_wait(iommu);
3061
3062         return ret;
3063 }
3064
3065 static int amd_iommu_map(struct iommu_domain *dom, unsigned long iova,
3066                          phys_addr_t paddr, size_t page_size, int iommu_prot)
3067 {
3068         struct protection_domain *domain = to_pdomain(dom);
3069         int prot = 0;
3070         int ret;
3071
3072         if (domain->mode == PAGE_MODE_NONE)
3073                 return -EINVAL;
3074
3075         if (iommu_prot & IOMMU_READ)
3076                 prot |= IOMMU_PROT_IR;
3077         if (iommu_prot & IOMMU_WRITE)
3078                 prot |= IOMMU_PROT_IW;
3079
3080         mutex_lock(&domain->api_lock);
3081         ret = iommu_map_page(domain, iova, paddr, page_size, prot, GFP_KERNEL);
3082         mutex_unlock(&domain->api_lock);
3083
3084         domain_flush_np_cache(domain, iova, page_size);
3085
3086         return ret;
3087 }
3088
3089 static size_t amd_iommu_unmap(struct iommu_domain *dom, unsigned long iova,
3090                               size_t page_size,
3091                               struct iommu_iotlb_gather *gather)
3092 {
3093         struct protection_domain *domain = to_pdomain(dom);
3094         size_t unmap_size;
3095
3096         if (domain->mode == PAGE_MODE_NONE)
3097                 return 0;
3098
3099         mutex_lock(&domain->api_lock);
3100         unmap_size = iommu_unmap_page(domain, iova, page_size);
3101         mutex_unlock(&domain->api_lock);
3102
3103         return unmap_size;
3104 }
3105
3106 static phys_addr_t amd_iommu_iova_to_phys(struct iommu_domain *dom,
3107                                           dma_addr_t iova)
3108 {
3109         struct protection_domain *domain = to_pdomain(dom);
3110         unsigned long offset_mask, pte_pgsize;
3111         u64 *pte, __pte;
3112
3113         if (domain->mode == PAGE_MODE_NONE)
3114                 return iova;
3115
3116         pte = fetch_pte(domain, iova, &pte_pgsize);
3117
3118         if (!pte || !IOMMU_PTE_PRESENT(*pte))
3119                 return 0;
3120
3121         offset_mask = pte_pgsize - 1;
3122         __pte       = __sme_clr(*pte & PM_ADDR_MASK);
3123
3124         return (__pte & ~offset_mask) | (iova & offset_mask);
3125 }
3126
3127 static bool amd_iommu_capable(enum iommu_cap cap)
3128 {
3129         switch (cap) {
3130         case IOMMU_CAP_CACHE_COHERENCY:
3131                 return true;
3132         case IOMMU_CAP_INTR_REMAP:
3133                 return (irq_remapping_enabled == 1);
3134         case IOMMU_CAP_NOEXEC:
3135                 return false;
3136         default:
3137                 break;
3138         }
3139
3140         return false;
3141 }
3142
3143 static void amd_iommu_get_resv_regions(struct device *dev,
3144                                        struct list_head *head)
3145 {
3146         struct iommu_resv_region *region;
3147         struct unity_map_entry *entry;
3148         int devid;
3149
3150         devid = get_device_id(dev);
3151         if (devid < 0)
3152                 return;
3153
3154         list_for_each_entry(entry, &amd_iommu_unity_map, list) {
3155                 int type, prot = 0;
3156                 size_t length;
3157
3158                 if (devid < entry->devid_start || devid > entry->devid_end)
3159                         continue;
3160
3161                 type   = IOMMU_RESV_DIRECT;
3162                 length = entry->address_end - entry->address_start;
3163                 if (entry->prot & IOMMU_PROT_IR)
3164                         prot |= IOMMU_READ;
3165                 if (entry->prot & IOMMU_PROT_IW)
3166                         prot |= IOMMU_WRITE;
3167                 if (entry->prot & IOMMU_UNITY_MAP_FLAG_EXCL_RANGE)
3168                         /* Exclusion range */
3169                         type = IOMMU_RESV_RESERVED;
3170
3171                 region = iommu_alloc_resv_region(entry->address_start,
3172                                                  length, prot, type);
3173                 if (!region) {
3174                         dev_err(dev, "Out of memory allocating dm-regions\n");
3175                         return;
3176                 }
3177                 list_add_tail(&region->list, head);
3178         }
3179
3180         region = iommu_alloc_resv_region(MSI_RANGE_START,
3181                                          MSI_RANGE_END - MSI_RANGE_START + 1,
3182                                          0, IOMMU_RESV_MSI);
3183         if (!region)
3184                 return;
3185         list_add_tail(&region->list, head);
3186
3187         region = iommu_alloc_resv_region(HT_RANGE_START,
3188                                          HT_RANGE_END - HT_RANGE_START + 1,
3189                                          0, IOMMU_RESV_RESERVED);
3190         if (!region)
3191                 return;
3192         list_add_tail(&region->list, head);
3193 }
3194
3195 static void amd_iommu_put_resv_regions(struct device *dev,
3196                                      struct list_head *head)
3197 {
3198         struct iommu_resv_region *entry, *next;
3199
3200         list_for_each_entry_safe(entry, next, head, list)
3201                 kfree(entry);
3202 }
3203
3204 static void amd_iommu_apply_resv_region(struct device *dev,
3205                                       struct iommu_domain *domain,
3206                                       struct iommu_resv_region *region)
3207 {
3208         struct dma_ops_domain *dma_dom = to_dma_ops_domain(to_pdomain(domain));
3209         unsigned long start, end;
3210
3211         start = IOVA_PFN(region->start);
3212         end   = IOVA_PFN(region->start + region->length - 1);
3213
3214         WARN_ON_ONCE(reserve_iova(&dma_dom->iovad, start, end) == NULL);
3215 }
3216
3217 static bool amd_iommu_is_attach_deferred(struct iommu_domain *domain,
3218                                          struct device *dev)
3219 {
3220         struct iommu_dev_data *dev_data = dev->archdata.iommu;
3221         return dev_data->defer_attach;
3222 }
3223
3224 static void amd_iommu_flush_iotlb_all(struct iommu_domain *domain)
3225 {
3226         struct protection_domain *dom = to_pdomain(domain);
3227
3228         domain_flush_tlb_pde(dom);
3229         domain_flush_complete(dom);
3230 }
3231
3232 static void amd_iommu_iotlb_sync(struct iommu_domain *domain,
3233                                  struct iommu_iotlb_gather *gather)
3234 {
3235         amd_iommu_flush_iotlb_all(domain);
3236 }
3237
3238 const struct iommu_ops amd_iommu_ops = {
3239         .capable = amd_iommu_capable,
3240         .domain_alloc = amd_iommu_domain_alloc,
3241         .domain_free  = amd_iommu_domain_free,
3242         .attach_dev = amd_iommu_attach_device,
3243         .detach_dev = amd_iommu_detach_device,
3244         .map = amd_iommu_map,
3245         .unmap = amd_iommu_unmap,
3246         .iova_to_phys = amd_iommu_iova_to_phys,
3247         .add_device = amd_iommu_add_device,
3248         .remove_device = amd_iommu_remove_device,
3249         .device_group = amd_iommu_device_group,
3250         .get_resv_regions = amd_iommu_get_resv_regions,
3251         .put_resv_regions = amd_iommu_put_resv_regions,
3252         .apply_resv_region = amd_iommu_apply_resv_region,
3253         .is_attach_deferred = amd_iommu_is_attach_deferred,
3254         .pgsize_bitmap  = AMD_IOMMU_PGSIZES,
3255         .flush_iotlb_all = amd_iommu_flush_iotlb_all,
3256         .iotlb_sync = amd_iommu_iotlb_sync,
3257 };
3258
3259 /*****************************************************************************
3260  *
3261  * The next functions do a basic initialization of IOMMU for pass through
3262  * mode
3263  *
3264  * In passthrough mode the IOMMU is initialized and enabled but not used for
3265  * DMA-API translation.
3266  *
3267  *****************************************************************************/
3268
3269 /* IOMMUv2 specific functions */
3270 int amd_iommu_register_ppr_notifier(struct notifier_block *nb)
3271 {
3272         return atomic_notifier_chain_register(&ppr_notifier, nb);
3273 }
3274 EXPORT_SYMBOL(amd_iommu_register_ppr_notifier);
3275
3276 int amd_iommu_unregister_ppr_notifier(struct notifier_block *nb)
3277 {
3278         return atomic_notifier_chain_unregister(&ppr_notifier, nb);
3279 }
3280 EXPORT_SYMBOL(amd_iommu_unregister_ppr_notifier);
3281
3282 void amd_iommu_domain_direct_map(struct iommu_domain *dom)
3283 {
3284         struct protection_domain *domain = to_pdomain(dom);
3285         unsigned long flags;
3286
3287         spin_lock_irqsave(&domain->lock, flags);
3288
3289         /* Update data structure */
3290         domain->mode    = PAGE_MODE_NONE;
3291         domain->updated = true;
3292
3293         /* Make changes visible to IOMMUs */
3294         update_domain(domain);
3295
3296         /* Page-table is not visible to IOMMU anymore, so free it */
3297         free_pagetable(domain);
3298
3299         spin_unlock_irqrestore(&domain->lock, flags);
3300 }
3301 EXPORT_SYMBOL(amd_iommu_domain_direct_map);
3302
3303 int amd_iommu_domain_enable_v2(struct iommu_domain *dom, int pasids)
3304 {
3305         struct protection_domain *domain = to_pdomain(dom);
3306         unsigned long flags;
3307         int levels, ret;
3308
3309         if (pasids <= 0 || pasids > (PASID_MASK + 1))
3310                 return -EINVAL;
3311
3312         /* Number of GCR3 table levels required */
3313         for (levels = 0; (pasids - 1) & ~0x1ff; pasids >>= 9)
3314                 levels += 1;
3315
3316         if (levels > amd_iommu_max_glx_val)
3317                 return -EINVAL;
3318
3319         spin_lock_irqsave(&domain->lock, flags);
3320
3321         /*
3322          * Save us all sanity checks whether devices already in the
3323          * domain support IOMMUv2. Just force that the domain has no
3324          * devices attached when it is switched into IOMMUv2 mode.
3325          */
3326         ret = -EBUSY;
3327         if (domain->dev_cnt > 0 || domain->flags & PD_IOMMUV2_MASK)
3328                 goto out;
3329
3330         ret = -ENOMEM;
3331         domain->gcr3_tbl = (void *)get_zeroed_page(GFP_ATOMIC);
3332         if (domain->gcr3_tbl == NULL)
3333                 goto out;
3334
3335         domain->glx      = levels;
3336         domain->flags   |= PD_IOMMUV2_MASK;
3337         domain->updated  = true;
3338
3339         update_domain(domain);
3340
3341         ret = 0;
3342
3343 out:
3344         spin_unlock_irqrestore(&domain->lock, flags);
3345
3346         return ret;
3347 }
3348 EXPORT_SYMBOL(amd_iommu_domain_enable_v2);
3349
3350 static int __flush_pasid(struct protection_domain *domain, int pasid,
3351                          u64 address, bool size)
3352 {
3353         struct iommu_dev_data *dev_data;
3354         struct iommu_cmd cmd;
3355         int i, ret;
3356
3357         if (!(domain->flags & PD_IOMMUV2_MASK))
3358                 return -EINVAL;
3359
3360         build_inv_iommu_pasid(&cmd, domain->id, pasid, address, size);
3361
3362         /*
3363          * IOMMU TLB needs to be flushed before Device TLB to
3364          * prevent device TLB refill from IOMMU TLB
3365          */
3366         for (i = 0; i < amd_iommu_get_num_iommus(); ++i) {
3367                 if (domain->dev_iommu[i] == 0)
3368                         continue;
3369
3370                 ret = iommu_queue_command(amd_iommus[i], &cmd);
3371                 if (ret != 0)
3372                         goto out;
3373         }
3374
3375         /* Wait until IOMMU TLB flushes are complete */
3376         domain_flush_complete(domain);
3377
3378         /* Now flush device TLBs */
3379         list_for_each_entry(dev_data, &domain->dev_list, list) {
3380                 struct amd_iommu *iommu;
3381                 int qdep;
3382
3383                 /*
3384                    There might be non-IOMMUv2 capable devices in an IOMMUv2
3385                  * domain.
3386                  */
3387                 if (!dev_data->ats.enabled)
3388                         continue;
3389
3390                 qdep  = dev_data->ats.qdep;
3391                 iommu = amd_iommu_rlookup_table[dev_data->devid];
3392
3393                 build_inv_iotlb_pasid(&cmd, dev_data->devid, pasid,
3394                                       qdep, address, size);
3395
3396                 ret = iommu_queue_command(iommu, &cmd);
3397                 if (ret != 0)
3398                         goto out;
3399         }
3400
3401         /* Wait until all device TLBs are flushed */
3402         domain_flush_complete(domain);
3403
3404         ret = 0;
3405
3406 out:
3407
3408         return ret;
3409 }
3410
3411 static int __amd_iommu_flush_page(struct protection_domain *domain, int pasid,
3412                                   u64 address)
3413 {
3414         return __flush_pasid(domain, pasid, address, false);
3415 }
3416
3417 int amd_iommu_flush_page(struct iommu_domain *dom, int pasid,
3418                          u64 address)
3419 {
3420         struct protection_domain *domain = to_pdomain(dom);
3421         unsigned long flags;
3422         int ret;
3423
3424         spin_lock_irqsave(&domain->lock, flags);
3425         ret = __amd_iommu_flush_page(domain, pasid, address);
3426         spin_unlock_irqrestore(&domain->lock, flags);
3427
3428         return ret;
3429 }
3430 EXPORT_SYMBOL(amd_iommu_flush_page);
3431
3432 static int __amd_iommu_flush_tlb(struct protection_domain *domain, int pasid)
3433 {
3434         return __flush_pasid(domain, pasid, CMD_INV_IOMMU_ALL_PAGES_ADDRESS,
3435                              true);
3436 }
3437
3438 int amd_iommu_flush_tlb(struct iommu_domain *dom, int pasid)
3439 {
3440         struct protection_domain *domain = to_pdomain(dom);
3441         unsigned long flags;
3442         int ret;
3443
3444         spin_lock_irqsave(&domain->lock, flags);
3445         ret = __amd_iommu_flush_tlb(domain, pasid);
3446         spin_unlock_irqrestore(&domain->lock, flags);
3447
3448         return ret;
3449 }
3450 EXPORT_SYMBOL(amd_iommu_flush_tlb);
3451
3452 static u64 *__get_gcr3_pte(u64 *root, int level, int pasid, bool alloc)
3453 {
3454         int index;
3455         u64 *pte;
3456
3457         while (true) {
3458
3459                 index = (pasid >> (9 * level)) & 0x1ff;
3460                 pte   = &root[index];
3461
3462                 if (level == 0)
3463                         break;
3464
3465                 if (!(*pte & GCR3_VALID)) {
3466                         if (!alloc)
3467                                 return NULL;
3468
3469                         root = (void *)get_zeroed_page(GFP_ATOMIC);
3470                         if (root == NULL)
3471                                 return NULL;
3472
3473                         *pte = iommu_virt_to_phys(root) | GCR3_VALID;
3474                 }
3475
3476                 root = iommu_phys_to_virt(*pte & PAGE_MASK);
3477
3478                 level -= 1;
3479         }
3480
3481         return pte;
3482 }
3483
3484 static int __set_gcr3(struct protection_domain *domain, int pasid,
3485                       unsigned long cr3)
3486 {
3487         u64 *pte;
3488
3489         if (domain->mode != PAGE_MODE_NONE)
3490                 return -EINVAL;
3491
3492         pte = __get_gcr3_pte(domain->gcr3_tbl, domain->glx, pasid, true);
3493         if (pte == NULL)
3494                 return -ENOMEM;
3495
3496         *pte = (cr3 & PAGE_MASK) | GCR3_VALID;
3497
3498         return __amd_iommu_flush_tlb(domain, pasid);
3499 }
3500
3501 static int __clear_gcr3(struct protection_domain *domain, int pasid)
3502 {
3503         u64 *pte;
3504
3505         if (domain->mode != PAGE_MODE_NONE)
3506                 return -EINVAL;
3507
3508         pte = __get_gcr3_pte(domain->gcr3_tbl, domain->glx, pasid, false);
3509         if (pte == NULL)
3510                 return 0;
3511
3512         *pte = 0;
3513
3514         return __amd_iommu_flush_tlb(domain, pasid);
3515 }
3516
3517 int amd_iommu_domain_set_gcr3(struct iommu_domain *dom, int pasid,
3518                               unsigned long cr3)
3519 {
3520         struct protection_domain *domain = to_pdomain(dom);
3521         unsigned long flags;
3522         int ret;
3523
3524         spin_lock_irqsave(&domain->lock, flags);
3525         ret = __set_gcr3(domain, pasid, cr3);
3526         spin_unlock_irqrestore(&domain->lock, flags);
3527
3528         return ret;
3529 }
3530 EXPORT_SYMBOL(amd_iommu_domain_set_gcr3);
3531
3532 int amd_iommu_domain_clear_gcr3(struct iommu_domain *dom, int pasid)
3533 {
3534         struct protection_domain *domain = to_pdomain(dom);
3535         unsigned long flags;
3536         int ret;
3537
3538         spin_lock_irqsave(&domain->lock, flags);
3539         ret = __clear_gcr3(domain, pasid);
3540         spin_unlock_irqrestore(&domain->lock, flags);
3541
3542         return ret;
3543 }
3544 EXPORT_SYMBOL(amd_iommu_domain_clear_gcr3);
3545
3546 int amd_iommu_complete_ppr(struct pci_dev *pdev, int pasid,
3547                            int status, int tag)
3548 {
3549         struct iommu_dev_data *dev_data;
3550         struct amd_iommu *iommu;
3551         struct iommu_cmd cmd;
3552
3553         dev_data = get_dev_data(&pdev->dev);
3554         iommu    = amd_iommu_rlookup_table[dev_data->devid];
3555
3556         build_complete_ppr(&cmd, dev_data->devid, pasid, status,
3557                            tag, dev_data->pri_tlp);
3558
3559         return iommu_queue_command(iommu, &cmd);
3560 }
3561 EXPORT_SYMBOL(amd_iommu_complete_ppr);
3562
3563 struct iommu_domain *amd_iommu_get_v2_domain(struct pci_dev *pdev)
3564 {
3565         struct protection_domain *pdomain;
3566
3567         pdomain = get_domain(&pdev->dev);
3568         if (IS_ERR(pdomain))
3569                 return NULL;
3570
3571         /* Only return IOMMUv2 domains */
3572         if (!(pdomain->flags & PD_IOMMUV2_MASK))
3573                 return NULL;
3574
3575         return &pdomain->domain;
3576 }
3577 EXPORT_SYMBOL(amd_iommu_get_v2_domain);
3578
3579 void amd_iommu_enable_device_erratum(struct pci_dev *pdev, u32 erratum)
3580 {
3581         struct iommu_dev_data *dev_data;
3582
3583         if (!amd_iommu_v2_supported())
3584                 return;
3585
3586         dev_data = get_dev_data(&pdev->dev);
3587         dev_data->errata |= (1 << erratum);
3588 }
3589 EXPORT_SYMBOL(amd_iommu_enable_device_erratum);
3590
3591 int amd_iommu_device_info(struct pci_dev *pdev,
3592                           struct amd_iommu_device_info *info)
3593 {
3594         int max_pasids;
3595         int pos;
3596
3597         if (pdev == NULL || info == NULL)
3598                 return -EINVAL;
3599
3600         if (!amd_iommu_v2_supported())
3601                 return -EINVAL;
3602
3603         memset(info, 0, sizeof(*info));
3604
3605         if (!pci_ats_disabled()) {
3606                 pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_ATS);
3607                 if (pos)
3608                         info->flags |= AMD_IOMMU_DEVICE_FLAG_ATS_SUP;
3609         }
3610
3611         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
3612         if (pos)
3613                 info->flags |= AMD_IOMMU_DEVICE_FLAG_PRI_SUP;
3614
3615         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PASID);
3616         if (pos) {
3617                 int features;
3618
3619                 max_pasids = 1 << (9 * (amd_iommu_max_glx_val + 1));
3620                 max_pasids = min(max_pasids, (1 << 20));
3621
3622                 info->flags |= AMD_IOMMU_DEVICE_FLAG_PASID_SUP;
3623                 info->max_pasids = min(pci_max_pasids(pdev), max_pasids);
3624
3625                 features = pci_pasid_features(pdev);
3626                 if (features & PCI_PASID_CAP_EXEC)
3627                         info->flags |= AMD_IOMMU_DEVICE_FLAG_EXEC_SUP;
3628                 if (features & PCI_PASID_CAP_PRIV)
3629                         info->flags |= AMD_IOMMU_DEVICE_FLAG_PRIV_SUP;
3630         }
3631
3632         return 0;
3633 }
3634 EXPORT_SYMBOL(amd_iommu_device_info);
3635
3636 #ifdef CONFIG_IRQ_REMAP
3637
3638 /*****************************************************************************
3639  *
3640  * Interrupt Remapping Implementation
3641  *
3642  *****************************************************************************/
3643
3644 static struct irq_chip amd_ir_chip;
3645 static DEFINE_SPINLOCK(iommu_table_lock);
3646
3647 static void set_dte_irq_entry(u16 devid, struct irq_remap_table *table)
3648 {
3649         u64 dte;
3650
3651         dte     = amd_iommu_dev_table[devid].data[2];
3652         dte     &= ~DTE_IRQ_PHYS_ADDR_MASK;
3653         dte     |= iommu_virt_to_phys(table->table);
3654         dte     |= DTE_IRQ_REMAP_INTCTL;
3655         dte     |= DTE_IRQ_TABLE_LEN;
3656         dte     |= DTE_IRQ_REMAP_ENABLE;
3657
3658         amd_iommu_dev_table[devid].data[2] = dte;
3659 }
3660
3661 static struct irq_remap_table *get_irq_table(u16 devid)
3662 {
3663         struct irq_remap_table *table;
3664
3665         if (WARN_ONCE(!amd_iommu_rlookup_table[devid],
3666                       "%s: no iommu for devid %x\n", __func__, devid))
3667                 return NULL;
3668
3669         table = irq_lookup_table[devid];
3670         if (WARN_ONCE(!table, "%s: no table for devid %x\n", __func__, devid))
3671                 return NULL;
3672
3673         return table;
3674 }
3675
3676 static struct irq_remap_table *__alloc_irq_table(void)
3677 {
3678         struct irq_remap_table *table;
3679
3680         table = kzalloc(sizeof(*table), GFP_KERNEL);
3681         if (!table)
3682                 return NULL;
3683
3684         table->table = kmem_cache_alloc(amd_iommu_irq_cache, GFP_KERNEL);
3685         if (!table->table) {
3686                 kfree(table);
3687                 return NULL;
3688         }
3689         raw_spin_lock_init(&table->lock);
3690
3691         if (!AMD_IOMMU_GUEST_IR_GA(amd_iommu_guest_ir))
3692                 memset(table->table, 0,
3693                        MAX_IRQS_PER_TABLE * sizeof(u32));
3694         else
3695                 memset(table->table, 0,
3696                        (MAX_IRQS_PER_TABLE * (sizeof(u64) * 2)));
3697         return table;
3698 }
3699
3700 static void set_remap_table_entry(struct amd_iommu *iommu, u16 devid,
3701                                   struct irq_remap_table *table)
3702 {
3703         irq_lookup_table[devid] = table;
3704         set_dte_irq_entry(devid, table);
3705         iommu_flush_dte(iommu, devid);
3706 }
3707
3708 static struct irq_remap_table *alloc_irq_table(u16 devid)
3709 {
3710         struct irq_remap_table *table = NULL;
3711         struct irq_remap_table *new_table = NULL;
3712         struct amd_iommu *iommu;
3713         unsigned long flags;
3714         u16 alias;
3715
3716         spin_lock_irqsave(&iommu_table_lock, flags);
3717
3718         iommu = amd_iommu_rlookup_table[devid];
3719         if (!iommu)
3720                 goto out_unlock;
3721
3722         table = irq_lookup_table[devid];
3723         if (table)
3724                 goto out_unlock;
3725
3726         alias = amd_iommu_alias_table[devid];
3727         table = irq_lookup_table[alias];
3728         if (table) {
3729                 set_remap_table_entry(iommu, devid, table);
3730                 goto out_wait;
3731         }
3732         spin_unlock_irqrestore(&iommu_table_lock, flags);
3733
3734         /* Nothing there yet, allocate new irq remapping table */
3735         new_table = __alloc_irq_table();
3736         if (!new_table)
3737                 return NULL;
3738
3739         spin_lock_irqsave(&iommu_table_lock, flags);
3740
3741         table = irq_lookup_table[devid];
3742         if (table)
3743                 goto out_unlock;
3744
3745         table = irq_lookup_table[alias];
3746         if (table) {
3747                 set_remap_table_entry(iommu, devid, table);
3748                 goto out_wait;
3749         }
3750
3751         table = new_table;
3752         new_table = NULL;
3753
3754         set_remap_table_entry(iommu, devid, table);
3755         if (devid != alias)
3756                 set_remap_table_entry(iommu, alias, table);
3757
3758 out_wait:
3759         iommu_completion_wait(iommu);
3760
3761 out_unlock:
3762         spin_unlock_irqrestore(&iommu_table_lock, flags);
3763
3764         if (new_table) {
3765                 kmem_cache_free(amd_iommu_irq_cache, new_table->table);
3766                 kfree(new_table);
3767         }
3768         return table;
3769 }
3770
3771 static int alloc_irq_index(u16 devid, int count, bool align)
3772 {
3773         struct irq_remap_table *table;
3774         int index, c, alignment = 1;
3775         unsigned long flags;
3776         struct amd_iommu *iommu = amd_iommu_rlookup_table[devid];
3777
3778         if (!iommu)
3779                 return -ENODEV;
3780
3781         table = alloc_irq_table(devid);
3782         if (!table)
3783                 return -ENODEV;
3784
3785         if (align)
3786                 alignment = roundup_pow_of_two(count);
3787
3788         raw_spin_lock_irqsave(&table->lock, flags);
3789
3790         /* Scan table for free entries */
3791         for (index = ALIGN(table->min_index, alignment), c = 0;
3792              index < MAX_IRQS_PER_TABLE;) {
3793                 if (!iommu->irte_ops->is_allocated(table, index)) {
3794                         c += 1;
3795                 } else {
3796                         c     = 0;
3797                         index = ALIGN(index + 1, alignment);
3798                         continue;
3799                 }
3800
3801                 if (c == count) {
3802                         for (; c != 0; --c)
3803                                 iommu->irte_ops->set_allocated(table, index - c + 1);
3804
3805                         index -= count - 1;
3806                         goto out;
3807                 }
3808
3809                 index++;
3810         }
3811
3812         index = -ENOSPC;
3813
3814 out:
3815         raw_spin_unlock_irqrestore(&table->lock, flags);
3816
3817         return index;
3818 }
3819
3820 static int modify_irte_ga(u16 devid, int index, struct irte_ga *irte,
3821                           struct amd_ir_data *data)
3822 {
3823         struct irq_remap_table *table;
3824         struct amd_iommu *iommu;
3825         unsigned long flags;
3826         struct irte_ga *entry;
3827
3828         iommu = amd_iommu_rlookup_table[devid];
3829         if (iommu == NULL)
3830                 return -EINVAL;
3831
3832         table = get_irq_table(devid);
3833         if (!table)
3834                 return -ENOMEM;
3835
3836         raw_spin_lock_irqsave(&table->lock, flags);
3837
3838         entry = (struct irte_ga *)table->table;
3839         entry = &entry[index];
3840         entry->lo.fields_remap.valid = 0;
3841         entry->hi.val = irte->hi.val;
3842         entry->lo.val = irte->lo.val;
3843         entry->lo.fields_remap.valid = 1;
3844         if (data)
3845                 data->ref = entry;
3846
3847         raw_spin_unlock_irqrestore(&table->lock, flags);
3848
3849         iommu_flush_irt(iommu, devid);
3850         iommu_completion_wait(iommu);
3851
3852         return 0;
3853 }
3854
3855 static int modify_irte(u16 devid, int index, union irte *irte)
3856 {
3857         struct irq_remap_table *table;
3858         struct amd_iommu *iommu;
3859         unsigned long flags;
3860
3861         iommu = amd_iommu_rlookup_table[devid];
3862         if (iommu == NULL)
3863                 return -EINVAL;
3864
3865         table = get_irq_table(devid);
3866         if (!table)
3867                 return -ENOMEM;
3868
3869         raw_spin_lock_irqsave(&table->lock, flags);
3870         table->table[index] = irte->val;
3871         raw_spin_unlock_irqrestore(&table->lock, flags);
3872
3873         iommu_flush_irt(iommu, devid);
3874         iommu_completion_wait(iommu);
3875
3876         return 0;
3877 }
3878
3879 static void free_irte(u16 devid, int index)
3880 {
3881         struct irq_remap_table *table;
3882         struct amd_iommu *iommu;
3883         unsigned long flags;
3884
3885         iommu = amd_iommu_rlookup_table[devid];
3886         if (iommu == NULL)
3887                 return;
3888
3889         table = get_irq_table(devid);
3890         if (!table)
3891                 return;
3892
3893         raw_spin_lock_irqsave(&table->lock, flags);
3894         iommu->irte_ops->clear_allocated(table, index);
3895         raw_spin_unlock_irqrestore(&table->lock, flags);
3896
3897         iommu_flush_irt(iommu, devid);
3898         iommu_completion_wait(iommu);
3899 }
3900
3901 static void irte_prepare(void *entry,
3902                          u32 delivery_mode, u32 dest_mode,
3903                          u8 vector, u32 dest_apicid, int devid)
3904 {
3905         union irte *irte = (union irte *) entry;
3906
3907         irte->val                = 0;
3908         irte->fields.vector      = vector;
3909         irte->fields.int_type    = delivery_mode;
3910         irte->fields.destination = dest_apicid;
3911         irte->fields.dm          = dest_mode;
3912         irte->fields.valid       = 1;
3913 }
3914
3915 static void irte_ga_prepare(void *entry,
3916                             u32 delivery_mode, u32 dest_mode,
3917                             u8 vector, u32 dest_apicid, int devid)
3918 {
3919         struct irte_ga *irte = (struct irte_ga *) entry;
3920
3921         irte->lo.val                      = 0;
3922         irte->hi.val                      = 0;
3923         irte->lo.fields_remap.int_type    = delivery_mode;
3924         irte->lo.fields_remap.dm          = dest_mode;
3925         irte->hi.fields.vector            = vector;
3926         irte->lo.fields_remap.destination = APICID_TO_IRTE_DEST_LO(dest_apicid);
3927         irte->hi.fields.destination       = APICID_TO_IRTE_DEST_HI(dest_apicid);
3928         irte->lo.fields_remap.valid       = 1;
3929 }
3930
3931 static void irte_activate(void *entry, u16 devid, u16 index)
3932 {
3933         union irte *irte = (union irte *) entry;
3934
3935         irte->fields.valid = 1;
3936         modify_irte(devid, index, irte);
3937 }
3938
3939 static void irte_ga_activate(void *entry, u16 devid, u16 index)
3940 {
3941         struct irte_ga *irte = (struct irte_ga *) entry;
3942
3943         irte->lo.fields_remap.valid = 1;
3944         modify_irte_ga(devid, index, irte, NULL);
3945 }
3946
3947 static void irte_deactivate(void *entry, u16 devid, u16 index)
3948 {
3949         union irte *irte = (union irte *) entry;
3950
3951         irte->fields.valid = 0;
3952         modify_irte(devid, index, irte);
3953 }
3954
3955 static void irte_ga_deactivate(void *entry, u16 devid, u16 index)
3956 {
3957         struct irte_ga *irte = (struct irte_ga *) entry;
3958
3959         irte->lo.fields_remap.valid = 0;
3960         modify_irte_ga(devid, index, irte, NULL);
3961 }
3962
3963 static void irte_set_affinity(void *entry, u16 devid, u16 index,
3964                               u8 vector, u32 dest_apicid)
3965 {
3966         union irte *irte = (union irte *) entry;
3967
3968         irte->fields.vector = vector;
3969         irte->fields.destination = dest_apicid;
3970         modify_irte(devid, index, irte);
3971 }
3972
3973 static void irte_ga_set_affinity(void *entry, u16 devid, u16 index,
3974                                  u8 vector, u32 dest_apicid)
3975 {
3976         struct irte_ga *irte = (struct irte_ga *) entry;
3977
3978         if (!irte->lo.fields_remap.guest_mode) {
3979                 irte->hi.fields.vector = vector;
3980                 irte->lo.fields_remap.destination =
3981                                         APICID_TO_IRTE_DEST_LO(dest_apicid);
3982                 irte->hi.fields.destination =
3983                                         APICID_TO_IRTE_DEST_HI(dest_apicid);
3984                 modify_irte_ga(devid, index, irte, NULL);
3985         }
3986 }
3987
3988 #define IRTE_ALLOCATED (~1U)
3989 static void irte_set_allocated(struct irq_remap_table *table, int index)
3990 {
3991         table->table[index] = IRTE_ALLOCATED;
3992 }
3993
3994 static void irte_ga_set_allocated(struct irq_remap_table *table, int index)
3995 {
3996         struct irte_ga *ptr = (struct irte_ga *)table->table;
3997         struct irte_ga *irte = &ptr[index];
3998
3999         memset(&irte->lo.val, 0, sizeof(u64));
4000         memset(&irte->hi.val, 0, sizeof(u64));
4001         irte->hi.fields.vector = 0xff;
4002 }
4003
4004 static bool irte_is_allocated(struct irq_remap_table *table, int index)
4005 {
4006         union irte *ptr = (union irte *)table->table;
4007         union irte *irte = &ptr[index];
4008
4009         return irte->val != 0;
4010 }
4011
4012 static bool irte_ga_is_allocated(struct irq_remap_table *table, int index)
4013 {
4014         struct irte_ga *ptr = (struct irte_ga *)table->table;
4015         struct irte_ga *irte = &ptr[index];
4016
4017         return irte->hi.fields.vector != 0;
4018 }
4019
4020 static void irte_clear_allocated(struct irq_remap_table *table, int index)
4021 {
4022         table->table[index] = 0;
4023 }
4024
4025 static void irte_ga_clear_allocated(struct irq_remap_table *table, int index)
4026 {
4027         struct irte_ga *ptr = (struct irte_ga *)table->table;
4028         struct irte_ga *irte = &ptr[index];
4029
4030         memset(&irte->lo.val, 0, sizeof(u64));
4031         memset(&irte->hi.val, 0, sizeof(u64));
4032 }
4033
4034 static int get_devid(struct irq_alloc_info *info)
4035 {
4036         int devid = -1;
4037
4038         switch (info->type) {
4039         case X86_IRQ_ALLOC_TYPE_IOAPIC:
4040                 devid     = get_ioapic_devid(info->ioapic_id);
4041                 break;
4042         case X86_IRQ_ALLOC_TYPE_HPET:
4043                 devid     = get_hpet_devid(info->hpet_id);
4044                 break;
4045         case X86_IRQ_ALLOC_TYPE_MSI:
4046         case X86_IRQ_ALLOC_TYPE_MSIX:
4047                 devid = get_device_id(&info->msi_dev->dev);
4048                 break;
4049         default:
4050                 BUG_ON(1);
4051                 break;
4052         }
4053
4054         return devid;
4055 }
4056
4057 static struct irq_domain *get_ir_irq_domain(struct irq_alloc_info *info)
4058 {
4059         struct amd_iommu *iommu;
4060         int devid;
4061
4062         if (!info)
4063                 return NULL;
4064
4065         devid = get_devid(info);
4066         if (devid >= 0) {
4067                 iommu = amd_iommu_rlookup_table[devid];
4068                 if (iommu)
4069                         return iommu->ir_domain;
4070         }
4071
4072         return NULL;
4073 }
4074
4075 static struct irq_domain *get_irq_domain(struct irq_alloc_info *info)
4076 {
4077         struct amd_iommu *iommu;
4078         int devid;
4079
4080         if (!info)
4081                 return NULL;
4082
4083         switch (info->type) {
4084         case X86_IRQ_ALLOC_TYPE_MSI:
4085         case X86_IRQ_ALLOC_TYPE_MSIX:
4086                 devid = get_device_id(&info->msi_dev->dev);
4087                 if (devid < 0)
4088                         return NULL;
4089
4090                 iommu = amd_iommu_rlookup_table[devid];
4091                 if (iommu)
4092                         return iommu->msi_domain;
4093                 break;
4094         default:
4095                 break;
4096         }
4097
4098         return NULL;
4099 }
4100
4101 struct irq_remap_ops amd_iommu_irq_ops = {
4102         .prepare                = amd_iommu_prepare,
4103         .enable                 = amd_iommu_enable,
4104         .disable                = amd_iommu_disable,
4105         .reenable               = amd_iommu_reenable,
4106         .enable_faulting        = amd_iommu_enable_faulting,
4107         .get_ir_irq_domain      = get_ir_irq_domain,
4108         .get_irq_domain         = get_irq_domain,
4109 };
4110
4111 static void irq_remapping_prepare_irte(struct amd_ir_data *data,
4112                                        struct irq_cfg *irq_cfg,
4113                                        struct irq_alloc_info *info,
4114                                        int devid, int index, int sub_handle)
4115 {
4116         struct irq_2_irte *irte_info = &data->irq_2_irte;
4117         struct msi_msg *msg = &data->msi_entry;
4118         struct IO_APIC_route_entry *entry;
4119         struct amd_iommu *iommu = amd_iommu_rlookup_table[devid];
4120
4121         if (!iommu)
4122                 return;
4123
4124         data->irq_2_irte.devid = devid;
4125         data->irq_2_irte.index = index + sub_handle;
4126         iommu->irte_ops->prepare(data->entry, apic->irq_delivery_mode,
4127                                  apic->irq_dest_mode, irq_cfg->vector,
4128                                  irq_cfg->dest_apicid, devid);
4129
4130         switch (info->type) {
4131         case X86_IRQ_ALLOC_TYPE_IOAPIC:
4132                 /* Setup IOAPIC entry */
4133                 entry = info->ioapic_entry;
4134                 info->ioapic_entry = NULL;
4135                 memset(entry, 0, sizeof(*entry));
4136                 entry->vector        = index;
4137                 entry->mask          = 0;
4138                 entry->trigger       = info->ioapic_trigger;
4139                 entry->polarity      = info->ioapic_polarity;
4140                 /* Mask level triggered irqs. */
4141                 if (info->ioapic_trigger)
4142                         entry->mask = 1;
4143                 break;
4144
4145         case X86_IRQ_ALLOC_TYPE_HPET:
4146         case X86_IRQ_ALLOC_TYPE_MSI:
4147         case X86_IRQ_ALLOC_TYPE_MSIX:
4148                 msg->address_hi = MSI_ADDR_BASE_HI;
4149                 msg->address_lo = MSI_ADDR_BASE_LO;
4150                 msg->data = irte_info->index;
4151                 break;
4152
4153         default:
4154                 BUG_ON(1);
4155                 break;
4156         }
4157 }
4158
4159 struct amd_irte_ops irte_32_ops = {
4160         .prepare = irte_prepare,
4161         .activate = irte_activate,
4162         .deactivate = irte_deactivate,
4163         .set_affinity = irte_set_affinity,
4164         .set_allocated = irte_set_allocated,
4165         .is_allocated = irte_is_allocated,
4166         .clear_allocated = irte_clear_allocated,
4167 };
4168
4169 struct amd_irte_ops irte_128_ops = {
4170         .prepare = irte_ga_prepare,
4171         .activate = irte_ga_activate,
4172         .deactivate = irte_ga_deactivate,
4173         .set_affinity = irte_ga_set_affinity,
4174         .set_allocated = irte_ga_set_allocated,
4175         .is_allocated = irte_ga_is_allocated,
4176         .clear_allocated = irte_ga_clear_allocated,
4177 };
4178
4179 static int irq_remapping_alloc(struct irq_domain *domain, unsigned int virq,
4180                                unsigned int nr_irqs, void *arg)
4181 {
4182         struct irq_alloc_info *info = arg;
4183         struct irq_data *irq_data;
4184         struct amd_ir_data *data = NULL;
4185         struct irq_cfg *cfg;
4186         int i, ret, devid;
4187         int index;
4188
4189         if (!info)
4190                 return -EINVAL;
4191         if (nr_irqs > 1 && info->type != X86_IRQ_ALLOC_TYPE_MSI &&
4192             info->type != X86_IRQ_ALLOC_TYPE_MSIX)
4193                 return -EINVAL;
4194
4195         /*
4196          * With IRQ remapping enabled, don't need contiguous CPU vectors
4197          * to support multiple MSI interrupts.
4198          */
4199         if (info->type == X86_IRQ_ALLOC_TYPE_MSI)
4200                 info->flags &= ~X86_IRQ_ALLOC_CONTIGUOUS_VECTORS;
4201
4202         devid = get_devid(info);
4203         if (devid < 0)
4204                 return -EINVAL;
4205
4206         ret = irq_domain_alloc_irqs_parent(domain, virq, nr_irqs, arg);
4207         if (ret < 0)
4208                 return ret;
4209
4210         if (info->type == X86_IRQ_ALLOC_TYPE_IOAPIC) {
4211                 struct irq_remap_table *table;
4212                 struct amd_iommu *iommu;
4213
4214                 table = alloc_irq_table(devid);
4215                 if (table) {
4216                         if (!table->min_index) {
4217                                 /*
4218                                  * Keep the first 32 indexes free for IOAPIC
4219                                  * interrupts.
4220                                  */
4221                                 table->min_index = 32;
4222                                 iommu = amd_iommu_rlookup_table[devid];
4223                                 for (i = 0; i < 32; ++i)
4224                                         iommu->irte_ops->set_allocated(table, i);
4225                         }
4226                         WARN_ON(table->min_index != 32);
4227                         index = info->ioapic_pin;
4228                 } else {
4229                         index = -ENOMEM;
4230                 }
4231         } else {
4232                 bool align = (info->type == X86_IRQ_ALLOC_TYPE_MSI);
4233
4234                 index = alloc_irq_index(devid, nr_irqs, align);
4235         }
4236         if (index < 0) {
4237                 pr_warn("Failed to allocate IRTE\n");
4238                 ret = index;
4239                 goto out_free_parent;
4240         }
4241
4242         for (i = 0; i < nr_irqs; i++) {
4243                 irq_data = irq_domain_get_irq_data(domain, virq + i);
4244                 cfg = irqd_cfg(irq_data);
4245                 if (!irq_data || !cfg) {
4246                         ret = -EINVAL;
4247                         goto out_free_data;
4248                 }
4249
4250                 ret = -ENOMEM;
4251                 data = kzalloc(sizeof(*data), GFP_KERNEL);
4252                 if (!data)
4253                         goto out_free_data;
4254
4255                 if (!AMD_IOMMU_GUEST_IR_GA(amd_iommu_guest_ir))
4256                         data->entry = kzalloc(sizeof(union irte), GFP_KERNEL);
4257                 else
4258                         data->entry = kzalloc(sizeof(struct irte_ga),
4259                                                      GFP_KERNEL);
4260                 if (!data->entry) {
4261                         kfree(data);
4262                         goto out_free_data;
4263                 }
4264
4265                 irq_data->hwirq = (devid << 16) + i;
4266                 irq_data->chip_data = data;
4267                 irq_data->chip = &amd_ir_chip;
4268                 irq_remapping_prepare_irte(data, cfg, info, devid, index, i);
4269                 irq_set_status_flags(virq + i, IRQ_MOVE_PCNTXT);
4270         }
4271
4272         return 0;
4273
4274 out_free_data:
4275         for (i--; i >= 0; i--) {
4276                 irq_data = irq_domain_get_irq_data(domain, virq + i);
4277                 if (irq_data)
4278                         kfree(irq_data->chip_data);
4279         }
4280         for (i = 0; i < nr_irqs; i++)
4281                 free_irte(devid, index + i);
4282 out_free_parent:
4283         irq_domain_free_irqs_common(domain, virq, nr_irqs);
4284         return ret;
4285 }
4286
4287 static void irq_remapping_free(struct irq_domain *domain, unsigned int virq,
4288                                unsigned int nr_irqs)
4289 {
4290         struct irq_2_irte *irte_info;
4291         struct irq_data *irq_data;
4292         struct amd_ir_data *data;
4293         int i;
4294
4295         for (i = 0; i < nr_irqs; i++) {
4296                 irq_data = irq_domain_get_irq_data(domain, virq  + i);
4297                 if (irq_data && irq_data->chip_data) {
4298                         data = irq_data->chip_data;
4299                         irte_info = &data->irq_2_irte;
4300                         free_irte(irte_info->devid, irte_info->index);
4301                         kfree(data->entry);
4302                         kfree(data);
4303                 }
4304         }
4305         irq_domain_free_irqs_common(domain, virq, nr_irqs);
4306 }
4307
4308 static void amd_ir_update_irte(struct irq_data *irqd, struct amd_iommu *iommu,
4309                                struct amd_ir_data *ir_data,
4310                                struct irq_2_irte *irte_info,
4311                                struct irq_cfg *cfg);
4312
4313 static int irq_remapping_activate(struct irq_domain *domain,
4314                                   struct irq_data *irq_data, bool reserve)
4315 {
4316         struct amd_ir_data *data = irq_data->chip_data;
4317         struct irq_2_irte *irte_info = &data->irq_2_irte;
4318         struct amd_iommu *iommu = amd_iommu_rlookup_table[irte_info->devid];
4319         struct irq_cfg *cfg = irqd_cfg(irq_data);
4320
4321         if (!iommu)
4322                 return 0;
4323
4324         iommu->irte_ops->activate(data->entry, irte_info->devid,
4325                                   irte_info->index);
4326         amd_ir_update_irte(irq_data, iommu, data, irte_info, cfg);
4327         return 0;
4328 }
4329
4330 static void irq_remapping_deactivate(struct irq_domain *domain,
4331                                      struct irq_data *irq_data)
4332 {
4333         struct amd_ir_data *data = irq_data->chip_data;
4334         struct irq_2_irte *irte_info = &data->irq_2_irte;
4335         struct amd_iommu *iommu = amd_iommu_rlookup_table[irte_info->devid];
4336
4337         if (iommu)
4338                 iommu->irte_ops->deactivate(data->entry, irte_info->devid,
4339                                             irte_info->index);
4340 }
4341
4342 static const struct irq_domain_ops amd_ir_domain_ops = {
4343         .alloc = irq_remapping_alloc,
4344         .free = irq_remapping_free,
4345         .activate = irq_remapping_activate,
4346         .deactivate = irq_remapping_deactivate,
4347 };
4348
4349 int amd_iommu_activate_guest_mode(void *data)
4350 {
4351         struct amd_ir_data *ir_data = (struct amd_ir_data *)data;
4352         struct irte_ga *entry = (struct irte_ga *) ir_data->entry;
4353
4354         if (!AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir) ||
4355             !entry || entry->lo.fields_vapic.guest_mode)
4356                 return 0;
4357
4358         entry->lo.val = 0;
4359         entry->hi.val = 0;
4360
4361         entry->lo.fields_vapic.guest_mode  = 1;
4362         entry->lo.fields_vapic.ga_log_intr = 1;
4363         entry->hi.fields.ga_root_ptr       = ir_data->ga_root_ptr;
4364         entry->hi.fields.vector            = ir_data->ga_vector;
4365         entry->lo.fields_vapic.ga_tag      = ir_data->ga_tag;
4366
4367         return modify_irte_ga(ir_data->irq_2_irte.devid,
4368                               ir_data->irq_2_irte.index, entry, NULL);
4369 }
4370 EXPORT_SYMBOL(amd_iommu_activate_guest_mode);
4371
4372 int amd_iommu_deactivate_guest_mode(void *data)
4373 {
4374         struct amd_ir_data *ir_data = (struct amd_ir_data *)data;
4375         struct irte_ga *entry = (struct irte_ga *) ir_data->entry;
4376         struct irq_cfg *cfg = ir_data->cfg;
4377
4378         if (!AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir) ||
4379             !entry || !entry->lo.fields_vapic.guest_mode)
4380                 return 0;
4381
4382         entry->lo.val = 0;
4383         entry->hi.val = 0;
4384
4385         entry->lo.fields_remap.dm          = apic->irq_dest_mode;
4386         entry->lo.fields_remap.int_type    = apic->irq_delivery_mode;
4387         entry->hi.fields.vector            = cfg->vector;
4388         entry->lo.fields_remap.destination =
4389                                 APICID_TO_IRTE_DEST_LO(cfg->dest_apicid);
4390         entry->hi.fields.destination =
4391                                 APICID_TO_IRTE_DEST_HI(cfg->dest_apicid);
4392
4393         return modify_irte_ga(ir_data->irq_2_irte.devid,
4394                               ir_data->irq_2_irte.index, entry, NULL);
4395 }
4396 EXPORT_SYMBOL(amd_iommu_deactivate_guest_mode);
4397
4398 static int amd_ir_set_vcpu_affinity(struct irq_data *data, void *vcpu_info)
4399 {
4400         int ret;
4401         struct amd_iommu *iommu;
4402         struct amd_iommu_pi_data *pi_data = vcpu_info;
4403         struct vcpu_data *vcpu_pi_info = pi_data->vcpu_data;
4404         struct amd_ir_data *ir_data = data->chip_data;
4405         struct irq_2_irte *irte_info = &ir_data->irq_2_irte;
4406         struct iommu_dev_data *dev_data = search_dev_data(irte_info->devid);
4407
4408         /* Note:
4409          * This device has never been set up for guest mode.
4410          * we should not modify the IRTE
4411          */
4412         if (!dev_data || !dev_data->use_vapic)
4413                 return 0;
4414
4415         ir_data->cfg = irqd_cfg(data);
4416         pi_data->ir_data = ir_data;
4417
4418         /* Note:
4419          * SVM tries to set up for VAPIC mode, but we are in
4420          * legacy mode. So, we force legacy mode instead.
4421          */
4422         if (!AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir)) {
4423                 pr_debug("%s: Fall back to using intr legacy remap\n",
4424                          __func__);
4425                 pi_data->is_guest_mode = false;
4426         }
4427
4428         iommu = amd_iommu_rlookup_table[irte_info->devid];
4429         if (iommu == NULL)
4430                 return -EINVAL;
4431
4432         pi_data->prev_ga_tag = ir_data->cached_ga_tag;
4433         if (pi_data->is_guest_mode) {
4434                 ir_data->ga_root_ptr = (pi_data->base >> 12);
4435                 ir_data->ga_vector = vcpu_pi_info->vector;
4436                 ir_data->ga_tag = pi_data->ga_tag;
4437                 ret = amd_iommu_activate_guest_mode(ir_data);
4438                 if (!ret)
4439                         ir_data->cached_ga_tag = pi_data->ga_tag;
4440         } else {
4441                 ret = amd_iommu_deactivate_guest_mode(ir_data);
4442
4443                 /*
4444                  * This communicates the ga_tag back to the caller
4445                  * so that it can do all the necessary clean up.
4446                  */
4447                 if (!ret)
4448                         ir_data->cached_ga_tag = 0;
4449         }
4450
4451         return ret;
4452 }
4453
4454
4455 static void amd_ir_update_irte(struct irq_data *irqd, struct amd_iommu *iommu,
4456                                struct amd_ir_data *ir_data,
4457                                struct irq_2_irte *irte_info,
4458                                struct irq_cfg *cfg)
4459 {
4460
4461         /*
4462          * Atomically updates the IRTE with the new destination, vector
4463          * and flushes the interrupt entry cache.
4464          */
4465         iommu->irte_ops->set_affinity(ir_data->entry, irte_info->devid,
4466                                       irte_info->index, cfg->vector,
4467                                       cfg->dest_apicid);
4468 }
4469
4470 static int amd_ir_set_affinity(struct irq_data *data,
4471                                const struct cpumask *mask, bool force)
4472 {
4473         struct amd_ir_data *ir_data = data->chip_data;
4474         struct irq_2_irte *irte_info = &ir_data->irq_2_irte;
4475         struct irq_cfg *cfg = irqd_cfg(data);
4476         struct irq_data *parent = data->parent_data;
4477         struct amd_iommu *iommu = amd_iommu_rlookup_table[irte_info->devid];
4478         int ret;
4479
4480         if (!iommu)
4481                 return -ENODEV;
4482
4483         ret = parent->chip->irq_set_affinity(parent, mask, force);
4484         if (ret < 0 || ret == IRQ_SET_MASK_OK_DONE)
4485                 return ret;
4486
4487         amd_ir_update_irte(data, iommu, ir_data, irte_info, cfg);
4488         /*
4489          * After this point, all the interrupts will start arriving
4490          * at the new destination. So, time to cleanup the previous
4491          * vector allocation.
4492          */
4493         send_cleanup_vector(cfg);
4494
4495         return IRQ_SET_MASK_OK_DONE;
4496 }
4497
4498 static void ir_compose_msi_msg(struct irq_data *irq_data, struct msi_msg *msg)
4499 {
4500         struct amd_ir_data *ir_data = irq_data->chip_data;
4501
4502         *msg = ir_data->msi_entry;
4503 }
4504
4505 static struct irq_chip amd_ir_chip = {
4506         .name                   = "AMD-IR",
4507         .irq_ack                = apic_ack_irq,
4508         .irq_set_affinity       = amd_ir_set_affinity,
4509         .irq_set_vcpu_affinity  = amd_ir_set_vcpu_affinity,
4510         .irq_compose_msi_msg    = ir_compose_msi_msg,
4511 };
4512
4513 int amd_iommu_create_irq_domain(struct amd_iommu *iommu)
4514 {
4515         struct fwnode_handle *fn;
4516
4517         fn = irq_domain_alloc_named_id_fwnode("AMD-IR", iommu->index);
4518         if (!fn)
4519                 return -ENOMEM;
4520         iommu->ir_domain = irq_domain_create_tree(fn, &amd_ir_domain_ops, iommu);
4521         irq_domain_free_fwnode(fn);
4522         if (!iommu->ir_domain)
4523                 return -ENOMEM;
4524
4525         iommu->ir_domain->parent = arch_get_ir_parent_domain();
4526         iommu->msi_domain = arch_create_remap_msi_irq_domain(iommu->ir_domain,
4527                                                              "AMD-IR-MSI",
4528                                                              iommu->index);
4529         return 0;
4530 }
4531
4532 int amd_iommu_update_ga(int cpu, bool is_run, void *data)
4533 {
4534         unsigned long flags;
4535         struct amd_iommu *iommu;
4536         struct irq_remap_table *table;
4537         struct amd_ir_data *ir_data = (struct amd_ir_data *)data;
4538         int devid = ir_data->irq_2_irte.devid;
4539         struct irte_ga *entry = (struct irte_ga *) ir_data->entry;
4540         struct irte_ga *ref = (struct irte_ga *) ir_data->ref;
4541
4542         if (!AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir) ||
4543             !ref || !entry || !entry->lo.fields_vapic.guest_mode)
4544                 return 0;
4545
4546         iommu = amd_iommu_rlookup_table[devid];
4547         if (!iommu)
4548                 return -ENODEV;
4549
4550         table = get_irq_table(devid);
4551         if (!table)
4552                 return -ENODEV;
4553
4554         raw_spin_lock_irqsave(&table->lock, flags);
4555
4556         if (ref->lo.fields_vapic.guest_mode) {
4557                 if (cpu >= 0) {
4558                         ref->lo.fields_vapic.destination =
4559                                                 APICID_TO_IRTE_DEST_LO(cpu);
4560                         ref->hi.fields.destination =
4561                                                 APICID_TO_IRTE_DEST_HI(cpu);
4562                 }
4563                 ref->lo.fields_vapic.is_run = is_run;
4564                 barrier();
4565         }
4566
4567         raw_spin_unlock_irqrestore(&table->lock, flags);
4568
4569         iommu_flush_irt(iommu, devid);
4570         iommu_completion_wait(iommu);
4571         return 0;
4572 }
4573 EXPORT_SYMBOL(amd_iommu_update_ga);
4574 #endif