drivers/iommu/amd/init.c

   1 // SPDX-License-Identifier: GPL-2.0-only
   2 /*
   3  * Copyright (C) 2007-2010 Advanced Micro Devices, Inc.
   4  * Author: Joerg Roedel <jroedel@suse.de>
   5  *         Leo Duran <leo.duran@amd.com>
   6  */
   7
   8 #define pr_fmt(fmt)     "AMD-Vi: " fmt
   9 #define dev_fmt(fmt)    pr_fmt(fmt)
  10
  11 #include <linux/pci.h>
  12 #include <linux/acpi.h>
  13 #include <linux/list.h>
  14 #include <linux/bitmap.h>
  15 #include <linux/delay.h>
  16 #include <linux/slab.h>
  17 #include <linux/syscore_ops.h>
  18 #include <linux/interrupt.h>
  19 #include <linux/msi.h>
  20 #include <linux/irq.h>
  21 #include <linux/amd-iommu.h>
  22 #include <linux/export.h>
  23 #include <linux/kmemleak.h>
  24 #include <linux/mem_encrypt.h>
  25 #include <asm/pci-direct.h>
  26 #include <asm/iommu.h>
  27 #include <asm/apic.h>
  28 #include <asm/gart.h>
  29 #include <asm/x86_init.h>
  30 #include <asm/iommu_table.h>
  31 #include <asm/io_apic.h>
  32 #include <asm/irq_remapping.h>
  33 #include <asm/set_memory.h>
  34
  35 #include <linux/crash_dump.h>
  36
  37 #include "amd_iommu.h"
  38 #include "../irq_remapping.h"
  39
  40 /*
  41  * definitions for the ACPI scanning code
  42  */
  43 #define IVRS_HEADER_LENGTH 48
  44
  45 #define ACPI_IVHD_TYPE_MAX_SUPPORTED    0x40
  46 #define ACPI_IVMD_TYPE_ALL              0x20
  47 #define ACPI_IVMD_TYPE                  0x21
  48 #define ACPI_IVMD_TYPE_RANGE            0x22
  49
  50 #define IVHD_DEV_ALL                    0x01
  51 #define IVHD_DEV_SELECT                 0x02
  52 #define IVHD_DEV_SELECT_RANGE_START     0x03
  53 #define IVHD_DEV_RANGE_END              0x04
  54 #define IVHD_DEV_ALIAS                  0x42
  55 #define IVHD_DEV_ALIAS_RANGE            0x43
  56 #define IVHD_DEV_EXT_SELECT             0x46
  57 #define IVHD_DEV_EXT_SELECT_RANGE       0x47
  58 #define IVHD_DEV_SPECIAL                0x48
  59 #define IVHD_DEV_ACPI_HID               0xf0
  60
  61 #define UID_NOT_PRESENT                 0
  62 #define UID_IS_INTEGER                  1
  63 #define UID_IS_CHARACTER                2
  64
  65 #define IVHD_SPECIAL_IOAPIC             1
  66 #define IVHD_SPECIAL_HPET               2
  67
  68 #define IVHD_FLAG_HT_TUN_EN_MASK        0x01
  69 #define IVHD_FLAG_PASSPW_EN_MASK        0x02
  70 #define IVHD_FLAG_RESPASSPW_EN_MASK     0x04
  71 #define IVHD_FLAG_ISOC_EN_MASK          0x08
  72
  73 #define IVMD_FLAG_EXCL_RANGE            0x08
  74 #define IVMD_FLAG_IW                    0x04
  75 #define IVMD_FLAG_IR                    0x02
  76 #define IVMD_FLAG_UNITY_MAP             0x01
  77
  78 #define ACPI_DEVFLAG_INITPASS           0x01
  79 #define ACPI_DEVFLAG_EXTINT             0x02
  80 #define ACPI_DEVFLAG_NMI                0x04
  81 #define ACPI_DEVFLAG_SYSMGT1            0x10
  82 #define ACPI_DEVFLAG_SYSMGT2            0x20
  83 #define ACPI_DEVFLAG_LINT0              0x40
  84 #define ACPI_DEVFLAG_LINT1              0x80
  85 #define ACPI_DEVFLAG_ATSDIS             0x10000000
  86
  87 #define LOOP_TIMEOUT    100000
  88 /*
  89  * ACPI table definitions
  90  *
  91  * These data structures are laid over the table to parse the important values
  92  * out of it.
  93  */
  94
  95 extern const struct iommu_ops amd_iommu_ops;
  96
  97 /*
  98  * structure describing one IOMMU in the ACPI table. Typically followed by one
  99  * or more ivhd_entrys.
 100  */
 101 struct ivhd_header {
 102         u8 type;
 103         u8 flags;
 104         u16 length;
 105         u16 devid;
 106         u16 cap_ptr;
 107         u64 mmio_phys;
 108         u16 pci_seg;
 109         u16 info;
 110         u32 efr_attr;
 111
 112         /* Following only valid on IVHD type 11h and 40h */
 113         u64 efr_reg; /* Exact copy of MMIO_EXT_FEATURES */
 114         u64 res;
 115 } __attribute__((packed));
 116
 117 /*
 118  * A device entry describing which devices a specific IOMMU translates and
 119  * which requestor ids they use.
 120  */
 121 struct ivhd_entry {
 122         u8 type;
 123         u16 devid;
 124         u8 flags;
 125         u32 ext;
 126         u32 hidh;
 127         u64 cid;
 128         u8 uidf;
 129         u8 uidl;
 130         u8 uid;
 131 } __attribute__((packed));
 132
 133 /*
 134  * An AMD IOMMU memory definition structure. It defines things like exclusion
 135  * ranges for devices and regions that should be unity mapped.
 136  */
 137 struct ivmd_header {
 138         u8 type;
 139         u8 flags;
 140         u16 length;
 141         u16 devid;
 142         u16 aux;
 143         u64 resv;
 144         u64 range_start;
 145         u64 range_length;
 146 } __attribute__((packed));
 147
 148 bool amd_iommu_dump;
 149 bool amd_iommu_irq_remap __read_mostly;
 150
 151 enum io_pgtable_fmt amd_iommu_pgtable = AMD_IOMMU_V1;
 152
 153 int amd_iommu_guest_ir = AMD_IOMMU_GUEST_IR_VAPIC;
 154 static int amd_iommu_xt_mode = IRQ_REMAP_XAPIC_MODE;
 155
 156 static bool amd_iommu_detected;
 157 static bool __initdata amd_iommu_disabled;
 158 static int amd_iommu_target_ivhd_type;
 159
 160 u16 amd_iommu_last_bdf;                 /* largest PCI device id we have
 161                                            to handle */
 162 LIST_HEAD(amd_iommu_unity_map);         /* a list of required unity mappings
 163                                            we find in ACPI */
 164 bool amd_iommu_unmap_flush;             /* if true, flush on every unmap */
 165
 166 LIST_HEAD(amd_iommu_list);              /* list of all AMD IOMMUs in the
 167                                            system */
 168
 169 /* Array to assign indices to IOMMUs*/
 170 struct amd_iommu *amd_iommus[MAX_IOMMUS];
 171
 172 /* Number of IOMMUs present in the system */
 173 static int amd_iommus_present;
 174
 175 /* IOMMUs have a non-present cache? */
 176 bool amd_iommu_np_cache __read_mostly;
 177 bool amd_iommu_iotlb_sup __read_mostly = true;
 178
 179 u32 amd_iommu_max_pasid __read_mostly = ~0;
 180
 181 bool amd_iommu_v2_present __read_mostly;
 182 static bool amd_iommu_pc_present __read_mostly;
 183
 184 bool amd_iommu_force_isolation __read_mostly;
 185
 186 /*
 187  * Pointer to the device table which is shared by all AMD IOMMUs
 188  * it is indexed by the PCI device id or the HT unit id and contains
 189  * information about the domain the device belongs to as well as the
 190  * page table root pointer.
 191  */
 192 struct dev_table_entry *amd_iommu_dev_table;
 193 /*
 194  * Pointer to a device table which the content of old device table
 195  * will be copied to. It's only be used in kdump kernel.
 196  */
 197 static struct dev_table_entry *old_dev_tbl_cpy;
 198
 199 /*
 200  * The alias table is a driver specific data structure which contains the
 201  * mappings of the PCI device ids to the actual requestor ids on the IOMMU.
 202  * More than one device can share the same requestor id.
 203  */
 204 u16 *amd_iommu_alias_table;
 205
 206 /*
 207  * The rlookup table is used to find the IOMMU which is responsible
 208  * for a specific device. It is also indexed by the PCI device id.
 209  */
 210 struct amd_iommu **amd_iommu_rlookup_table;
 211
 212 /*
 213  * This table is used to find the irq remapping table for a given device id
 214  * quickly.
 215  */
 216 struct irq_remap_table **irq_lookup_table;
 217
 218 /*
 219  * AMD IOMMU allows up to 2^16 different protection domains. This is a bitmap
 220  * to know which ones are already in use.
 221  */
 222 unsigned long *amd_iommu_pd_alloc_bitmap;
 223
 224 static u32 dev_table_size;      /* size of the device table */
 225 static u32 alias_table_size;    /* size of the alias table */
 226 static u32 rlookup_table_size;  /* size if the rlookup table */
 227
 228 enum iommu_init_state {
 229         IOMMU_START_STATE,
 230         IOMMU_IVRS_DETECTED,
 231         IOMMU_ACPI_FINISHED,
 232         IOMMU_ENABLED,
 233         IOMMU_PCI_INIT,
 234         IOMMU_INTERRUPTS_EN,
 235         IOMMU_DMA_OPS,
 236         IOMMU_INITIALIZED,
 237         IOMMU_NOT_FOUND,
 238         IOMMU_INIT_ERROR,
 239         IOMMU_CMDLINE_DISABLED,
 240 };
 241
 242 /* Early ioapic and hpet maps from kernel command line */
 243 #define EARLY_MAP_SIZE          4
 244 static struct devid_map __initdata early_ioapic_map[EARLY_MAP_SIZE];
 245 static struct devid_map __initdata early_hpet_map[EARLY_MAP_SIZE];
 246 static struct acpihid_map_entry __initdata early_acpihid_map[EARLY_MAP_SIZE];
 247
 248 static int __initdata early_ioapic_map_size;
 249 static int __initdata early_hpet_map_size;
 250 static int __initdata early_acpihid_map_size;
 251
 252 static bool __initdata cmdline_maps;
 253
 254 static enum iommu_init_state init_state = IOMMU_START_STATE;
 255
 256 static int amd_iommu_enable_interrupts(void);
 257 static int __init iommu_go_to_state(enum iommu_init_state state);
 258 static void init_device_table_dma(void);
 259 static int iommu_pc_get_set_reg(struct amd_iommu *iommu, u8 bank, u8 cntr,
 260                                 u8 fxn, u64 *value, bool is_write);
 261
 262 static bool amd_iommu_pre_enabled = true;
 263
 264 static u32 amd_iommu_ivinfo __initdata;
 265
 266 bool translation_pre_enabled(struct amd_iommu *iommu)
 267 {
 268         return (iommu->flags & AMD_IOMMU_FLAG_TRANS_PRE_ENABLED);
 269 }
 270
 271 static void clear_translation_pre_enabled(struct amd_iommu *iommu)
 272 {
 273         iommu->flags &= ~AMD_IOMMU_FLAG_TRANS_PRE_ENABLED;
 274 }
 275
 276 static void init_translation_status(struct amd_iommu *iommu)
 277 {
 278         u64 ctrl;
 279
 280         ctrl = readq(iommu->mmio_base + MMIO_CONTROL_OFFSET);
 281         if (ctrl & (1<<CONTROL_IOMMU_EN))
 282                 iommu->flags |= AMD_IOMMU_FLAG_TRANS_PRE_ENABLED;
 283 }
 284
 285 static inline void update_last_devid(u16 devid)
 286 {
 287         if (devid > amd_iommu_last_bdf)
 288                 amd_iommu_last_bdf = devid;
 289 }
 290
 291 static inline unsigned long tbl_size(int entry_size)
 292 {
 293         unsigned shift = PAGE_SHIFT +
 294                          get_order(((int)amd_iommu_last_bdf + 1) * entry_size);
 295
 296         return 1UL << shift;
 297 }
 298
 299 int amd_iommu_get_num_iommus(void)
 300 {
 301         return amd_iommus_present;
 302 }
 303
 304 /*
 305  * For IVHD type 0x11/0x40, EFR is also available via IVHD.
 306  * Default to IVHD EFR since it is available sooner
 307  * (i.e. before PCI init).
 308  */
 309 static void __init early_iommu_features_init(struct amd_iommu *iommu,
 310                                              struct ivhd_header *h)
 311 {
 312         if (amd_iommu_ivinfo & IOMMU_IVINFO_EFRSUP)
 313                 iommu->features = h->efr_reg;
 314 }
 315
 316 /* Access to l1 and l2 indexed register spaces */
 317
 318 static u32 iommu_read_l1(struct amd_iommu *iommu, u16 l1, u8 address)
 319 {
 320         u32 val;
 321
 322         pci_write_config_dword(iommu->dev, 0xf8, (address | l1 << 16));
 323         pci_read_config_dword(iommu->dev, 0xfc, &val);
 324         return val;
 325 }
 326
 327 static void iommu_write_l1(struct amd_iommu *iommu, u16 l1, u8 address, u32 val)
 328 {
 329         pci_write_config_dword(iommu->dev, 0xf8, (address | l1 << 16 | 1 << 31));
 330         pci_write_config_dword(iommu->dev, 0xfc, val);
 331         pci_write_config_dword(iommu->dev, 0xf8, (address | l1 << 16));
 332 }
 333
 334 static u32 iommu_read_l2(struct amd_iommu *iommu, u8 address)
 335 {
 336         u32 val;
 337
 338         pci_write_config_dword(iommu->dev, 0xf0, address);
 339         pci_read_config_dword(iommu->dev, 0xf4, &val);
 340         return val;
 341 }
 342
 343 static void iommu_write_l2(struct amd_iommu *iommu, u8 address, u32 val)
 344 {
 345         pci_write_config_dword(iommu->dev, 0xf0, (address | 1 << 8));
 346         pci_write_config_dword(iommu->dev, 0xf4, val);
 347 }
 348
 349 /****************************************************************************
 350  *
 351  * AMD IOMMU MMIO register space handling functions
 352  *
 353  * These functions are used to program the IOMMU device registers in
 354  * MMIO space required for that driver.
 355  *
 356  ****************************************************************************/
 357
 358 /*
 359  * This function set the exclusion range in the IOMMU. DMA accesses to the
 360  * exclusion range are passed through untranslated
 361  */
 362 static void iommu_set_exclusion_range(struct amd_iommu *iommu)
 363 {
 364         u64 start = iommu->exclusion_start & PAGE_MASK;
 365         u64 limit = (start + iommu->exclusion_length - 1) & PAGE_MASK;
 366         u64 entry;
 367
 368         if (!iommu->exclusion_start)
 369                 return;
 370
 371         entry = start | MMIO_EXCL_ENABLE_MASK;
 372         memcpy_toio(iommu->mmio_base + MMIO_EXCL_BASE_OFFSET,
 373                         &entry, sizeof(entry));
 374
 375         entry = limit;
 376         memcpy_toio(iommu->mmio_base + MMIO_EXCL_LIMIT_OFFSET,
 377                         &entry, sizeof(entry));
 378 }
 379
 380 static void iommu_set_cwwb_range(struct amd_iommu *iommu)
 381 {
 382         u64 start = iommu_virt_to_phys((void *)iommu->cmd_sem);
 383         u64 entry = start & PM_ADDR_MASK;
 384
 385         if (!iommu_feature(iommu, FEATURE_SNP))
 386                 return;
 387
 388         /* Note:
 389          * Re-purpose Exclusion base/limit registers for Completion wait
 390          * write-back base/limit.
 391          */
 392         memcpy_toio(iommu->mmio_base + MMIO_EXCL_BASE_OFFSET,
 393                     &entry, sizeof(entry));
 394
 395         /* Note:
 396          * Default to 4 Kbytes, which can be specified by setting base
 397          * address equal to the limit address.
 398          */
 399         memcpy_toio(iommu->mmio_base + MMIO_EXCL_LIMIT_OFFSET,
 400                     &entry, sizeof(entry));
 401 }
 402
 403 /* Programs the physical address of the device table into the IOMMU hardware */
 404 static void iommu_set_device_table(struct amd_iommu *iommu)
 405 {
 406         u64 entry;
 407
 408         BUG_ON(iommu->mmio_base == NULL);
 409
 410         entry = iommu_virt_to_phys(amd_iommu_dev_table);
 411         entry |= (dev_table_size >> 12) - 1;
 412         memcpy_toio(iommu->mmio_base + MMIO_DEV_TABLE_OFFSET,
 413                         &entry, sizeof(entry));
 414 }
 415
 416 /* Generic functions to enable/disable certain features of the IOMMU. */
 417 static void iommu_feature_enable(struct amd_iommu *iommu, u8 bit)
 418 {
 419         u64 ctrl;
 420
 421         ctrl = readq(iommu->mmio_base +  MMIO_CONTROL_OFFSET);
 422         ctrl |= (1ULL << bit);
 423         writeq(ctrl, iommu->mmio_base +  MMIO_CONTROL_OFFSET);
 424 }
 425
 426 static void iommu_feature_disable(struct amd_iommu *iommu, u8 bit)
 427 {
 428         u64 ctrl;
 429
 430         ctrl = readq(iommu->mmio_base + MMIO_CONTROL_OFFSET);
 431         ctrl &= ~(1ULL << bit);
 432         writeq(ctrl, iommu->mmio_base + MMIO_CONTROL_OFFSET);
 433 }
 434
 435 static void iommu_set_inv_tlb_timeout(struct amd_iommu *iommu, int timeout)
 436 {
 437         u64 ctrl;
 438
 439         ctrl = readq(iommu->mmio_base + MMIO_CONTROL_OFFSET);
 440         ctrl &= ~CTRL_INV_TO_MASK;
 441         ctrl |= (timeout << CONTROL_INV_TIMEOUT) & CTRL_INV_TO_MASK;
 442         writeq(ctrl, iommu->mmio_base + MMIO_CONTROL_OFFSET);
 443 }
 444
 445 /* Function to enable the hardware */
 446 static void iommu_enable(struct amd_iommu *iommu)
 447 {
 448         iommu_feature_enable(iommu, CONTROL_IOMMU_EN);
 449 }
 450
 451 static void iommu_disable(struct amd_iommu *iommu)
 452 {
 453         if (!iommu->mmio_base)
 454                 return;
 455
 456         /* Disable command buffer */
 457         iommu_feature_disable(iommu, CONTROL_CMDBUF_EN);
 458
 459         /* Disable event logging and event interrupts */
 460         iommu_feature_disable(iommu, CONTROL_EVT_INT_EN);
 461         iommu_feature_disable(iommu, CONTROL_EVT_LOG_EN);
 462
 463         /* Disable IOMMU GA_LOG */
 464         iommu_feature_disable(iommu, CONTROL_GALOG_EN);
 465         iommu_feature_disable(iommu, CONTROL_GAINT_EN);
 466
 467         /* Disable IOMMU hardware itself */
 468         iommu_feature_disable(iommu, CONTROL_IOMMU_EN);
 469 }
 470
 471 /*
 472  * mapping and unmapping functions for the IOMMU MMIO space. Each AMD IOMMU in
 473  * the system has one.
 474  */
 475 static u8 __iomem * __init iommu_map_mmio_space(u64 address, u64 end)
 476 {
 477         if (!request_mem_region(address, end, "amd_iommu")) {
 478                 pr_err("Can not reserve memory region %llx-%llx for mmio\n",
 479                         address, end);
 480                 pr_err("This is a BIOS bug. Please contact your hardware vendor\n");
 481                 return NULL;
 482         }
 483
 484         return (u8 __iomem *)ioremap(address, end);
 485 }
 486
 487 static void __init iommu_unmap_mmio_space(struct amd_iommu *iommu)
 488 {
 489         if (iommu->mmio_base)
 490                 iounmap(iommu->mmio_base);
 491         release_mem_region(iommu->mmio_phys, iommu->mmio_phys_end);
 492 }
 493
 494 static inline u32 get_ivhd_header_size(struct ivhd_header *h)
 495 {
 496         u32 size = 0;
 497
 498         switch (h->type) {
 499         case 0x10:
 500                 size = 24;
 501                 break;
 502         case 0x11:
 503         case 0x40:
 504                 size = 40;
 505                 break;
 506         }
 507         return size;
 508 }
 509
 510 /****************************************************************************
 511  *
 512  * The functions below belong to the first pass of AMD IOMMU ACPI table
 513  * parsing. In this pass we try to find out the highest device id this
 514  * code has to handle. Upon this information the size of the shared data
 515  * structures is determined later.
 516  *
 517  ****************************************************************************/
 518
 519 /*
 520  * This function calculates the length of a given IVHD entry
 521  */
 522 static inline int ivhd_entry_length(u8 *ivhd)
 523 {
 524         u32 type = ((struct ivhd_entry *)ivhd)->type;
 525
 526         if (type < 0x80) {
 527                 return 0x04 << (*ivhd >> 6);
 528         } else if (type == IVHD_DEV_ACPI_HID) {
 529                 /* For ACPI_HID, offset 21 is uid len */
 530                 return *((u8 *)ivhd + 21) + 22;
 531         }
 532         return 0;
 533 }
 534
 535 /*
 536  * After reading the highest device id from the IOMMU PCI capability header
 537  * this function looks if there is a higher device id defined in the ACPI table
 538  */
 539 static int __init find_last_devid_from_ivhd(struct ivhd_header *h)
 540 {
 541         u8 *p = (void *)h, *end = (void *)h;
 542         struct ivhd_entry *dev;
 543
 544         u32 ivhd_size = get_ivhd_header_size(h);
 545
 546         if (!ivhd_size) {
 547                 pr_err("Unsupported IVHD type %#x\n", h->type);
 548                 return -EINVAL;
 549         }
 550
 551         p += ivhd_size;
 552         end += h->length;
 553
 554         while (p < end) {
 555                 dev = (struct ivhd_entry *)p;
 556                 switch (dev->type) {
 557                 case IVHD_DEV_ALL:
 558                         /* Use maximum BDF value for DEV_ALL */
 559                         update_last_devid(0xffff);
 560                         break;
 561                 case IVHD_DEV_SELECT:
 562                 case IVHD_DEV_RANGE_END:
 563                 case IVHD_DEV_ALIAS:
 564                 case IVHD_DEV_EXT_SELECT:
 565                         /* all the above subfield types refer to device ids */
 566                         update_last_devid(dev->devid);
 567                         break;
 568                 default:
 569                         break;
 570                 }
 571                 p += ivhd_entry_length(p);
 572         }
 573
 574         WARN_ON(p != end);
 575
 576         return 0;
 577 }
 578
 579 static int __init check_ivrs_checksum(struct acpi_table_header *table)
 580 {
 581         int i;
 582         u8 checksum = 0, *p = (u8 *)table;
 583
 584         for (i = 0; i < table->length; ++i)
 585                 checksum += p[i];
 586         if (checksum != 0) {
 587                 /* ACPI table corrupt */
 588                 pr_err(FW_BUG "IVRS invalid checksum\n");
 589                 return -ENODEV;
 590         }
 591
 592         return 0;
 593 }
 594
 595 /*
 596  * Iterate over all IVHD entries in the ACPI table and find the highest device
 597  * id which we need to handle. This is the first of three functions which parse
 598  * the ACPI table. So we check the checksum here.
 599  */
 600 static int __init find_last_devid_acpi(struct acpi_table_header *table)
 601 {
 602         u8 *p = (u8 *)table, *end = (u8 *)table;
 603         struct ivhd_header *h;
 604
 605         p += IVRS_HEADER_LENGTH;
 606
 607         end += table->length;
 608         while (p < end) {
 609                 h = (struct ivhd_header *)p;
 610                 if (h->type == amd_iommu_target_ivhd_type) {
 611                         int ret = find_last_devid_from_ivhd(h);
 612
 613                         if (ret)
 614                                 return ret;
 615                 }
 616                 p += h->length;
 617         }
 618         WARN_ON(p != end);
 619
 620         return 0;
 621 }
 622
 623 /****************************************************************************
 624  *
 625  * The following functions belong to the code path which parses the ACPI table
 626  * the second time. In this ACPI parsing iteration we allocate IOMMU specific
 627  * data structures, initialize the device/alias/rlookup table and also
 628  * basically initialize the hardware.
 629  *
 630  ****************************************************************************/
 631
 632 /*
 633  * Allocates the command buffer. This buffer is per AMD IOMMU. We can
 634  * write commands to that buffer later and the IOMMU will execute them
 635  * asynchronously
 636  */
 637 static int __init alloc_command_buffer(struct amd_iommu *iommu)
 638 {
 639         iommu->cmd_buf = (void *)__get_free_pages(GFP_KERNEL | __GFP_ZERO,
 640                                                   get_order(CMD_BUFFER_SIZE));
 641
 642         return iommu->cmd_buf ? 0 : -ENOMEM;
 643 }
 644
 645 /*
 646  * This function resets the command buffer if the IOMMU stopped fetching
 647  * commands from it.
 648  */
 649 void amd_iommu_reset_cmd_buffer(struct amd_iommu *iommu)
 650 {
 651         iommu_feature_disable(iommu, CONTROL_CMDBUF_EN);
 652
 653         writel(0x00, iommu->mmio_base + MMIO_CMD_HEAD_OFFSET);
 654         writel(0x00, iommu->mmio_base + MMIO_CMD_TAIL_OFFSET);
 655         iommu->cmd_buf_head = 0;
 656         iommu->cmd_buf_tail = 0;
 657
 658         iommu_feature_enable(iommu, CONTROL_CMDBUF_EN);
 659 }
 660
 661 /*
 662  * This function writes the command buffer address to the hardware and
 663  * enables it.
 664  */
 665 static void iommu_enable_command_buffer(struct amd_iommu *iommu)
 666 {
 667         u64 entry;
 668
 669         BUG_ON(iommu->cmd_buf == NULL);
 670
 671         entry = iommu_virt_to_phys(iommu->cmd_buf);
 672         entry |= MMIO_CMD_SIZE_512;
 673
 674         memcpy_toio(iommu->mmio_base + MMIO_CMD_BUF_OFFSET,
 675                     &entry, sizeof(entry));
 676
 677         amd_iommu_reset_cmd_buffer(iommu);
 678 }
 679
 680 /*
 681  * This function disables the command buffer
 682  */
 683 static void iommu_disable_command_buffer(struct amd_iommu *iommu)
 684 {
 685         iommu_feature_disable(iommu, CONTROL_CMDBUF_EN);
 686 }
 687
 688 static void __init free_command_buffer(struct amd_iommu *iommu)
 689 {
 690         free_pages((unsigned long)iommu->cmd_buf, get_order(CMD_BUFFER_SIZE));
 691 }
 692
 693 static void *__init iommu_alloc_4k_pages(struct amd_iommu *iommu,
 694                                          gfp_t gfp, size_t size)
 695 {
 696         int order = get_order(size);
 697         void *buf = (void *)__get_free_pages(gfp, order);
 698
 699         if (buf &&
 700             iommu_feature(iommu, FEATURE_SNP) &&
 701             set_memory_4k((unsigned long)buf, (1 << order))) {
 702                 free_pages((unsigned long)buf, order);
 703                 buf = NULL;
 704         }
 705
 706         return buf;
 707 }
 708
 709 /* allocates the memory where the IOMMU will log its events to */
 710 static int __init alloc_event_buffer(struct amd_iommu *iommu)
 711 {
 712         iommu->evt_buf = iommu_alloc_4k_pages(iommu, GFP_KERNEL | __GFP_ZERO,
 713                                               EVT_BUFFER_SIZE);
 714
 715         return iommu->evt_buf ? 0 : -ENOMEM;
 716 }
 717
 718 static void iommu_enable_event_buffer(struct amd_iommu *iommu)
 719 {
 720         u64 entry;
 721
 722         BUG_ON(iommu->evt_buf == NULL);
 723
 724         entry = iommu_virt_to_phys(iommu->evt_buf) | EVT_LEN_MASK;
 725
 726         memcpy_toio(iommu->mmio_base + MMIO_EVT_BUF_OFFSET,
 727                     &entry, sizeof(entry));
 728
 729         /* set head and tail to zero manually */
 730         writel(0x00, iommu->mmio_base + MMIO_EVT_HEAD_OFFSET);
 731         writel(0x00, iommu->mmio_base + MMIO_EVT_TAIL_OFFSET);
 732
 733         iommu_feature_enable(iommu, CONTROL_EVT_LOG_EN);
 734 }
 735
 736 /*
 737  * This function disables the event log buffer
 738  */
 739 static void iommu_disable_event_buffer(struct amd_iommu *iommu)
 740 {
 741         iommu_feature_disable(iommu, CONTROL_EVT_LOG_EN);
 742 }
 743
 744 static void __init free_event_buffer(struct amd_iommu *iommu)
 745 {
 746         free_pages((unsigned long)iommu->evt_buf, get_order(EVT_BUFFER_SIZE));
 747 }
 748
 749 /* allocates the memory where the IOMMU will log its events to */
 750 static int __init alloc_ppr_log(struct amd_iommu *iommu)
 751 {
 752         iommu->ppr_log = iommu_alloc_4k_pages(iommu, GFP_KERNEL | __GFP_ZERO,
 753                                               PPR_LOG_SIZE);
 754
 755         return iommu->ppr_log ? 0 : -ENOMEM;
 756 }
 757
 758 static void iommu_enable_ppr_log(struct amd_iommu *iommu)
 759 {
 760         u64 entry;
 761
 762         if (iommu->ppr_log == NULL)
 763                 return;
 764
 765         entry = iommu_virt_to_phys(iommu->ppr_log) | PPR_LOG_SIZE_512;
 766
 767         memcpy_toio(iommu->mmio_base + MMIO_PPR_LOG_OFFSET,
 768                     &entry, sizeof(entry));
 769
 770         /* set head and tail to zero manually */
 771         writel(0x00, iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 772         writel(0x00, iommu->mmio_base + MMIO_PPR_TAIL_OFFSET);
 773
 774         iommu_feature_enable(iommu, CONTROL_PPRLOG_EN);
 775         iommu_feature_enable(iommu, CONTROL_PPR_EN);
 776 }
 777
 778 static void __init free_ppr_log(struct amd_iommu *iommu)
 779 {
 780         free_pages((unsigned long)iommu->ppr_log, get_order(PPR_LOG_SIZE));
 781 }
 782
 783 static void free_ga_log(struct amd_iommu *iommu)
 784 {
 785 #ifdef CONFIG_IRQ_REMAP
 786         free_pages((unsigned long)iommu->ga_log, get_order(GA_LOG_SIZE));
 787         free_pages((unsigned long)iommu->ga_log_tail, get_order(8));
 788 #endif
 789 }
 790
 791 static int iommu_ga_log_enable(struct amd_iommu *iommu)
 792 {
 793 #ifdef CONFIG_IRQ_REMAP
 794         u32 status, i;
 795
 796         if (!iommu->ga_log)
 797                 return -EINVAL;
 798
 799         status = readl(iommu->mmio_base + MMIO_STATUS_OFFSET);
 800
 801         /* Check if already running */
 802         if (status & (MMIO_STATUS_GALOG_RUN_MASK))
 803                 return 0;
 804
 805         iommu_feature_enable(iommu, CONTROL_GAINT_EN);
 806         iommu_feature_enable(iommu, CONTROL_GALOG_EN);
 807
 808         for (i = 0; i < LOOP_TIMEOUT; ++i) {
 809                 status = readl(iommu->mmio_base + MMIO_STATUS_OFFSET);
 810                 if (status & (MMIO_STATUS_GALOG_RUN_MASK))
 811                         break;
 812         }
 813
 814         if (i >= LOOP_TIMEOUT)
 815                 return -EINVAL;
 816 #endif /* CONFIG_IRQ_REMAP */
 817         return 0;
 818 }
 819
 820 #ifdef CONFIG_IRQ_REMAP
 821 static int iommu_init_ga_log(struct amd_iommu *iommu)
 822 {
 823         u64 entry;
 824
 825         if (!AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir))
 826                 return 0;
 827
 828         iommu->ga_log = (u8 *)__get_free_pages(GFP_KERNEL | __GFP_ZERO,
 829                                         get_order(GA_LOG_SIZE));
 830         if (!iommu->ga_log)
 831                 goto err_out;
 832
 833         iommu->ga_log_tail = (u8 *)__get_free_pages(GFP_KERNEL | __GFP_ZERO,
 834                                         get_order(8));
 835         if (!iommu->ga_log_tail)
 836                 goto err_out;
 837
 838         entry = iommu_virt_to_phys(iommu->ga_log) | GA_LOG_SIZE_512;
 839         memcpy_toio(iommu->mmio_base + MMIO_GA_LOG_BASE_OFFSET,
 840                     &entry, sizeof(entry));
 841         entry = (iommu_virt_to_phys(iommu->ga_log_tail) &
 842                  (BIT_ULL(52)-1)) & ~7ULL;
 843         memcpy_toio(iommu->mmio_base + MMIO_GA_LOG_TAIL_OFFSET,
 844                     &entry, sizeof(entry));
 845         writel(0x00, iommu->mmio_base + MMIO_GA_HEAD_OFFSET);
 846         writel(0x00, iommu->mmio_base + MMIO_GA_TAIL_OFFSET);
 847
 848         return 0;
 849 err_out:
 850         free_ga_log(iommu);
 851         return -EINVAL;
 852 }
 853 #endif /* CONFIG_IRQ_REMAP */
 854
 855 static int iommu_init_ga(struct amd_iommu *iommu)
 856 {
 857         int ret = 0;
 858
 859 #ifdef CONFIG_IRQ_REMAP
 860         /* Note: We have already checked GASup from IVRS table.
 861          *       Now, we need to make sure that GAMSup is set.
 862          */
 863         if (AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir) &&
 864             !iommu_feature(iommu, FEATURE_GAM_VAPIC))
 865                 amd_iommu_guest_ir = AMD_IOMMU_GUEST_IR_LEGACY_GA;
 866
 867         ret = iommu_init_ga_log(iommu);
 868 #endif /* CONFIG_IRQ_REMAP */
 869
 870         return ret;
 871 }
 872
 873 static int __init alloc_cwwb_sem(struct amd_iommu *iommu)
 874 {
 875         iommu->cmd_sem = iommu_alloc_4k_pages(iommu, GFP_KERNEL | __GFP_ZERO, 1);
 876
 877         return iommu->cmd_sem ? 0 : -ENOMEM;
 878 }
 879
 880 static void __init free_cwwb_sem(struct amd_iommu *iommu)
 881 {
 882         if (iommu->cmd_sem)
 883                 free_page((unsigned long)iommu->cmd_sem);
 884 }
 885
 886 static void iommu_enable_xt(struct amd_iommu *iommu)
 887 {
 888 #ifdef CONFIG_IRQ_REMAP
 889         /*
 890          * XT mode (32-bit APIC destination ID) requires
 891          * GA mode (128-bit IRTE support) as a prerequisite.
 892          */
 893         if (AMD_IOMMU_GUEST_IR_GA(amd_iommu_guest_ir) &&
 894             amd_iommu_xt_mode == IRQ_REMAP_X2APIC_MODE)
 895                 iommu_feature_enable(iommu, CONTROL_XT_EN);
 896 #endif /* CONFIG_IRQ_REMAP */
 897 }
 898
 899 static void iommu_enable_gt(struct amd_iommu *iommu)
 900 {
 901         if (!iommu_feature(iommu, FEATURE_GT))
 902                 return;
 903
 904         iommu_feature_enable(iommu, CONTROL_GT_EN);
 905 }
 906
 907 /* sets a specific bit in the device table entry. */
 908 static void set_dev_entry_bit(u16 devid, u8 bit)
 909 {
 910         int i = (bit >> 6) & 0x03;
 911         int _bit = bit & 0x3f;
 912
 913         amd_iommu_dev_table[devid].data[i] |= (1UL << _bit);
 914 }
 915
 916 static int get_dev_entry_bit(u16 devid, u8 bit)
 917 {
 918         int i = (bit >> 6) & 0x03;
 919         int _bit = bit & 0x3f;
 920
 921         return (amd_iommu_dev_table[devid].data[i] & (1UL << _bit)) >> _bit;
 922 }
 923
 924
 925 static bool copy_device_table(void)
 926 {
 927         u64 int_ctl, int_tab_len, entry = 0, last_entry = 0;
 928         struct dev_table_entry *old_devtb = NULL;
 929         u32 lo, hi, devid, old_devtb_size;
 930         phys_addr_t old_devtb_phys;
 931         struct amd_iommu *iommu;
 932         u16 dom_id, dte_v, irq_v;
 933         gfp_t gfp_flag;
 934         u64 tmp;
 935
 936         if (!amd_iommu_pre_enabled)
 937                 return false;
 938
 939         pr_warn("Translation is already enabled - trying to copy translation structures\n");
 940         for_each_iommu(iommu) {
 941                 /* All IOMMUs should use the same device table with the same size */
 942                 lo = readl(iommu->mmio_base + MMIO_DEV_TABLE_OFFSET);
 943                 hi = readl(iommu->mmio_base + MMIO_DEV_TABLE_OFFSET + 4);
 944                 entry = (((u64) hi) << 32) + lo;
 945                 if (last_entry && last_entry != entry) {
 946                         pr_err("IOMMU:%d should use the same dev table as others!\n",
 947                                 iommu->index);
 948                         return false;
 949                 }
 950                 last_entry = entry;
 951
 952                 old_devtb_size = ((entry & ~PAGE_MASK) + 1) << 12;
 953                 if (old_devtb_size != dev_table_size) {
 954                         pr_err("The device table size of IOMMU:%d is not expected!\n",
 955                                 iommu->index);
 956                         return false;
 957                 }
 958         }
 959
 960         /*
 961          * When SME is enabled in the first kernel, the entry includes the
 962          * memory encryption mask(sme_me_mask), we must remove the memory
 963          * encryption mask to obtain the true physical address in kdump kernel.
 964          */
 965         old_devtb_phys = __sme_clr(entry) & PAGE_MASK;
 966
 967         if (old_devtb_phys >= 0x100000000ULL) {
 968                 pr_err("The address of old device table is above 4G, not trustworthy!\n");
 969                 return false;
 970         }
 971         old_devtb = (sme_active() && is_kdump_kernel())
 972                     ? (__force void *)ioremap_encrypted(old_devtb_phys,
 973                                                         dev_table_size)
 974                     : memremap(old_devtb_phys, dev_table_size, MEMREMAP_WB);
 975
 976         if (!old_devtb)
 977                 return false;
 978
 979         gfp_flag = GFP_KERNEL | __GFP_ZERO | GFP_DMA32;
 980         old_dev_tbl_cpy = (void *)__get_free_pages(gfp_flag,
 981                                 get_order(dev_table_size));
 982         if (old_dev_tbl_cpy == NULL) {
 983                 pr_err("Failed to allocate memory for copying old device table!\n");
 984                 return false;
 985         }
 986
 987         for (devid = 0; devid <= amd_iommu_last_bdf; ++devid) {
 988                 old_dev_tbl_cpy[devid] = old_devtb[devid];
 989                 dom_id = old_devtb[devid].data[1] & DEV_DOMID_MASK;
 990                 dte_v = old_devtb[devid].data[0] & DTE_FLAG_V;
 991
 992                 if (dte_v && dom_id) {
 993                         old_dev_tbl_cpy[devid].data[0] = old_devtb[devid].data[0];
 994                         old_dev_tbl_cpy[devid].data[1] = old_devtb[devid].data[1];
 995                         __set_bit(dom_id, amd_iommu_pd_alloc_bitmap);
 996                         /* If gcr3 table existed, mask it out */
 997                         if (old_devtb[devid].data[0] & DTE_FLAG_GV) {
 998                                 tmp = DTE_GCR3_VAL_B(~0ULL) << DTE_GCR3_SHIFT_B;
 999                                 tmp |= DTE_GCR3_VAL_C(~0ULL) << DTE_GCR3_SHIFT_C;
1000                                 old_dev_tbl_cpy[devid].data[1] &= ~tmp;
1001                                 tmp = DTE_GCR3_VAL_A(~0ULL) << DTE_GCR3_SHIFT_A;
1002                                 tmp |= DTE_FLAG_GV;
1003                                 old_dev_tbl_cpy[devid].data[0] &= ~tmp;
1004                         }
1005                 }
1006
1007                 irq_v = old_devtb[devid].data[2] & DTE_IRQ_REMAP_ENABLE;
1008                 int_ctl = old_devtb[devid].data[2] & DTE_IRQ_REMAP_INTCTL_MASK;
1009                 int_tab_len = old_devtb[devid].data[2] & DTE_INTTABLEN_MASK;
1010                 if (irq_v && (int_ctl || int_tab_len)) {
1011                         if ((int_ctl != DTE_IRQ_REMAP_INTCTL) ||
1012                             (int_tab_len != DTE_INTTABLEN)) {
1013                                 pr_err("Wrong old irq remapping flag: %#x\n", devid);
1014                                 return false;
1015                         }
1016
1017                         old_dev_tbl_cpy[devid].data[2] = old_devtb[devid].data[2];
1018                 }
1019         }
1020         memunmap(old_devtb);
1021
1022         return true;
1023 }
1024
1025 void amd_iommu_apply_erratum_63(u16 devid)
1026 {
1027         int sysmgt;
1028
1029         sysmgt = get_dev_entry_bit(devid, DEV_ENTRY_SYSMGT1) |
1030                  (get_dev_entry_bit(devid, DEV_ENTRY_SYSMGT2) << 1);
1031
1032         if (sysmgt == 0x01)
1033                 set_dev_entry_bit(devid, DEV_ENTRY_IW);
1034 }
1035
1036 /* Writes the specific IOMMU for a device into the rlookup table */
1037 static void __init set_iommu_for_device(struct amd_iommu *iommu, u16 devid)
1038 {
1039         amd_iommu_rlookup_table[devid] = iommu;
1040 }
1041
1042 /*
1043  * This function takes the device specific flags read from the ACPI
1044  * table and sets up the device table entry with that information
1045  */
1046 static void __init set_dev_entry_from_acpi(struct amd_iommu *iommu,
1047                                            u16 devid, u32 flags, u32 ext_flags)
1048 {
1049         if (flags & ACPI_DEVFLAG_INITPASS)
1050                 set_dev_entry_bit(devid, DEV_ENTRY_INIT_PASS);
1051         if (flags & ACPI_DEVFLAG_EXTINT)
1052                 set_dev_entry_bit(devid, DEV_ENTRY_EINT_PASS);
1053         if (flags & ACPI_DEVFLAG_NMI)
1054                 set_dev_entry_bit(devid, DEV_ENTRY_NMI_PASS);
1055         if (flags & ACPI_DEVFLAG_SYSMGT1)
1056                 set_dev_entry_bit(devid, DEV_ENTRY_SYSMGT1);
1057         if (flags & ACPI_DEVFLAG_SYSMGT2)
1058                 set_dev_entry_bit(devid, DEV_ENTRY_SYSMGT2);
1059         if (flags & ACPI_DEVFLAG_LINT0)
1060                 set_dev_entry_bit(devid, DEV_ENTRY_LINT0_PASS);
1061         if (flags & ACPI_DEVFLAG_LINT1)
1062                 set_dev_entry_bit(devid, DEV_ENTRY_LINT1_PASS);
1063
1064         amd_iommu_apply_erratum_63(devid);
1065
1066         set_iommu_for_device(iommu, devid);
1067 }
1068
1069 int __init add_special_device(u8 type, u8 id, u16 *devid, bool cmd_line)
1070 {
1071         struct devid_map *entry;
1072         struct list_head *list;
1073
1074         if (type == IVHD_SPECIAL_IOAPIC)
1075                 list = &ioapic_map;
1076         else if (type == IVHD_SPECIAL_HPET)
1077                 list = &hpet_map;
1078         else
1079                 return -EINVAL;
1080
1081         list_for_each_entry(entry, list, list) {
1082                 if (!(entry->id == id && entry->cmd_line))
1083                         continue;
1084
1085                 pr_info("Command-line override present for %s id %d - ignoring\n",
1086                         type == IVHD_SPECIAL_IOAPIC ? "IOAPIC" : "HPET", id);
1087
1088                 *devid = entry->devid;
1089
1090                 return 0;
1091         }
1092
1093         entry = kzalloc(sizeof(*entry), GFP_KERNEL);
1094         if (!entry)
1095                 return -ENOMEM;
1096
1097         entry->id       = id;
1098         entry->devid    = *devid;
1099         entry->cmd_line = cmd_line;
1100
1101         list_add_tail(&entry->list, list);
1102
1103         return 0;
1104 }
1105
1106 static int __init add_acpi_hid_device(u8 *hid, u8 *uid, u16 *devid,
1107                                       bool cmd_line)
1108 {
1109         struct acpihid_map_entry *entry;
1110         struct list_head *list = &acpihid_map;
1111
1112         list_for_each_entry(entry, list, list) {
1113                 if (strcmp(entry->hid, hid) ||
1114                     (*uid && *entry->uid && strcmp(entry->uid, uid)) ||
1115                     !entry->cmd_line)
1116                         continue;
1117
1118                 pr_info("Command-line override for hid:%s uid:%s\n",
1119                         hid, uid);
1120                 *devid = entry->devid;
1121                 return 0;
1122         }
1123
1124         entry = kzalloc(sizeof(*entry), GFP_KERNEL);
1125         if (!entry)
1126                 return -ENOMEM;
1127
1128         memcpy(entry->uid, uid, strlen(uid));
1129         memcpy(entry->hid, hid, strlen(hid));
1130         entry->devid = *devid;
1131         entry->cmd_line = cmd_line;
1132         entry->root_devid = (entry->devid & (~0x7));
1133
1134         pr_info("%s, add hid:%s, uid:%s, rdevid:%d\n",
1135                 entry->cmd_line ? "cmd" : "ivrs",
1136                 entry->hid, entry->uid, entry->root_devid);
1137
1138         list_add_tail(&entry->list, list);
1139         return 0;
1140 }
1141
1142 static int __init add_early_maps(void)
1143 {
1144         int i, ret;
1145
1146         for (i = 0; i < early_ioapic_map_size; ++i) {
1147                 ret = add_special_device(IVHD_SPECIAL_IOAPIC,
1148                                          early_ioapic_map[i].id,
1149                                          &early_ioapic_map[i].devid,
1150                                          early_ioapic_map[i].cmd_line);
1151                 if (ret)
1152                         return ret;
1153         }
1154
1155         for (i = 0; i < early_hpet_map_size; ++i) {
1156                 ret = add_special_device(IVHD_SPECIAL_HPET,
1157                                          early_hpet_map[i].id,
1158                                          &early_hpet_map[i].devid,
1159                                          early_hpet_map[i].cmd_line);
1160                 if (ret)
1161                         return ret;
1162         }
1163
1164         for (i = 0; i < early_acpihid_map_size; ++i) {
1165                 ret = add_acpi_hid_device(early_acpihid_map[i].hid,
1166                                           early_acpihid_map[i].uid,
1167                                           &early_acpihid_map[i].devid,
1168                                           early_acpihid_map[i].cmd_line);
1169                 if (ret)
1170                         return ret;
1171         }
1172
1173         return 0;
1174 }
1175
1176 /*
1177  * Takes a pointer to an AMD IOMMU entry in the ACPI table and
1178  * initializes the hardware and our data structures with it.
1179  */
1180 static int __init init_iommu_from_acpi(struct amd_iommu *iommu,
1181                                         struct ivhd_header *h)
1182 {
1183         u8 *p = (u8 *)h;
1184         u8 *end = p, flags = 0;
1185         u16 devid = 0, devid_start = 0, devid_to = 0;
1186         u32 dev_i, ext_flags = 0;
1187         bool alias = false;
1188         struct ivhd_entry *e;
1189         u32 ivhd_size;
1190         int ret;
1191
1192
1193         ret = add_early_maps();
1194         if (ret)
1195                 return ret;
1196
1197         amd_iommu_apply_ivrs_quirks();
1198
1199         /*
1200          * First save the recommended feature enable bits from ACPI
1201          */
1202         iommu->acpi_flags = h->flags;
1203
1204         /*
1205          * Done. Now parse the device entries
1206          */
1207         ivhd_size = get_ivhd_header_size(h);
1208         if (!ivhd_size) {
1209                 pr_err("Unsupported IVHD type %#x\n", h->type);
1210                 return -EINVAL;
1211         }
1212
1213         p += ivhd_size;
1214
1215         end += h->length;
1216
1217
1218         while (p < end) {
1219                 e = (struct ivhd_entry *)p;
1220                 switch (e->type) {
1221                 case IVHD_DEV_ALL:
1222
1223                         DUMP_printk("  DEV_ALL\t\t\tflags: %02x\n", e->flags);
1224
1225                         for (dev_i = 0; dev_i <= amd_iommu_last_bdf; ++dev_i)
1226                                 set_dev_entry_from_acpi(iommu, dev_i, e->flags, 0);
1227                         break;
1228                 case IVHD_DEV_SELECT:
1229
1230                         DUMP_printk("  DEV_SELECT\t\t\t devid: %02x:%02x.%x "
1231                                     "flags: %02x\n",
1232                                     PCI_BUS_NUM(e->devid),
1233                                     PCI_SLOT(e->devid),
1234                                     PCI_FUNC(e->devid),
1235                                     e->flags);
1236
1237                         devid = e->devid;
1238                         set_dev_entry_from_acpi(iommu, devid, e->flags, 0);
1239                         break;
1240                 case IVHD_DEV_SELECT_RANGE_START:
1241
1242                         DUMP_printk("  DEV_SELECT_RANGE_START\t "
1243                                     "devid: %02x:%02x.%x flags: %02x\n",
1244                                     PCI_BUS_NUM(e->devid),
1245                                     PCI_SLOT(e->devid),
1246                                     PCI_FUNC(e->devid),
1247                                     e->flags);
1248
1249                         devid_start = e->devid;
1250                         flags = e->flags;
1251                         ext_flags = 0;
1252                         alias = false;
1253                         break;
1254                 case IVHD_DEV_ALIAS:
1255
1256                         DUMP_printk("  DEV_ALIAS\t\t\t devid: %02x:%02x.%x "
1257                                     "flags: %02x devid_to: %02x:%02x.%x\n",
1258                                     PCI_BUS_NUM(e->devid),
1259                                     PCI_SLOT(e->devid),
1260                                     PCI_FUNC(e->devid),
1261                                     e->flags,
1262                                     PCI_BUS_NUM(e->ext >> 8),
1263                                     PCI_SLOT(e->ext >> 8),
1264                                     PCI_FUNC(e->ext >> 8));
1265
1266                         devid = e->devid;
1267                         devid_to = e->ext >> 8;
1268                         set_dev_entry_from_acpi(iommu, devid   , e->flags, 0);
1269                         set_dev_entry_from_acpi(iommu, devid_to, e->flags, 0);
1270                         amd_iommu_alias_table[devid] = devid_to;
1271                         break;
1272                 case IVHD_DEV_ALIAS_RANGE:
1273
1274                         DUMP_printk("  DEV_ALIAS_RANGE\t\t "
1275                                     "devid: %02x:%02x.%x flags: %02x "
1276                                     "devid_to: %02x:%02x.%x\n",
1277                                     PCI_BUS_NUM(e->devid),
1278                                     PCI_SLOT(e->devid),
1279                                     PCI_FUNC(e->devid),
1280                                     e->flags,
1281                                     PCI_BUS_NUM(e->ext >> 8),
1282                                     PCI_SLOT(e->ext >> 8),
1283                                     PCI_FUNC(e->ext >> 8));
1284
1285                         devid_start = e->devid;
1286                         flags = e->flags;
1287                         devid_to = e->ext >> 8;
1288                         ext_flags = 0;
1289                         alias = true;
1290                         break;
1291                 case IVHD_DEV_EXT_SELECT:
1292
1293                         DUMP_printk("  DEV_EXT_SELECT\t\t devid: %02x:%02x.%x "
1294                                     "flags: %02x ext: %08x\n",
1295                                     PCI_BUS_NUM(e->devid),
1296                                     PCI_SLOT(e->devid),
1297                                     PCI_FUNC(e->devid),
1298                                     e->flags, e->ext);
1299
1300                         devid = e->devid;
1301                         set_dev_entry_from_acpi(iommu, devid, e->flags,
1302                                                 e->ext);
1303                         break;
1304                 case IVHD_DEV_EXT_SELECT_RANGE:
1305
1306                         DUMP_printk("  DEV_EXT_SELECT_RANGE\t devid: "
1307                                     "%02x:%02x.%x flags: %02x ext: %08x\n",
1308                                     PCI_BUS_NUM(e->devid),
1309                                     PCI_SLOT(e->devid),
1310                                     PCI_FUNC(e->devid),
1311                                     e->flags, e->ext);
1312
1313                         devid_start = e->devid;
1314                         flags = e->flags;
1315                         ext_flags = e->ext;
1316                         alias = false;
1317                         break;
1318                 case IVHD_DEV_RANGE_END:
1319
1320                         DUMP_printk("  DEV_RANGE_END\t\t devid: %02x:%02x.%x\n",
1321                                     PCI_BUS_NUM(e->devid),
1322                                     PCI_SLOT(e->devid),
1323                                     PCI_FUNC(e->devid));
1324
1325                         devid = e->devid;
1326                         for (dev_i = devid_start; dev_i <= devid; ++dev_i) {
1327                                 if (alias) {
1328                                         amd_iommu_alias_table[dev_i] = devid_to;
1329                                         set_dev_entry_from_acpi(iommu,
1330                                                 devid_to, flags, ext_flags);
1331                                 }
1332                                 set_dev_entry_from_acpi(iommu, dev_i,
1333                                                         flags, ext_flags);
1334                         }
1335                         break;
1336                 case IVHD_DEV_SPECIAL: {
1337                         u8 handle, type;
1338                         const char *var;
1339                         u16 devid;
1340                         int ret;
1341
1342                         handle = e->ext & 0xff;
1343                         devid  = (e->ext >>  8) & 0xffff;
1344                         type   = (e->ext >> 24) & 0xff;
1345
1346                         if (type == IVHD_SPECIAL_IOAPIC)
1347                                 var = "IOAPIC";
1348                         else if (type == IVHD_SPECIAL_HPET)
1349                                 var = "HPET";
1350                         else
1351                                 var = "UNKNOWN";
1352
1353                         DUMP_printk("  DEV_SPECIAL(%s[%d])\t\tdevid: %02x:%02x.%x\n",
1354                                     var, (int)handle,
1355                                     PCI_BUS_NUM(devid),
1356                                     PCI_SLOT(devid),
1357                                     PCI_FUNC(devid));
1358
1359                         ret = add_special_device(type, handle, &devid, false);
1360                         if (ret)
1361                                 return ret;
1362
1363                         /*
1364                          * add_special_device might update the devid in case a
1365                          * command-line override is present. So call
1366                          * set_dev_entry_from_acpi after add_special_device.
1367                          */
1368                         set_dev_entry_from_acpi(iommu, devid, e->flags, 0);
1369
1370                         break;
1371                 }
1372                 case IVHD_DEV_ACPI_HID: {
1373                         u16 devid;
1374                         u8 hid[ACPIHID_HID_LEN];
1375                         u8 uid[ACPIHID_UID_LEN];
1376                         int ret;
1377
1378                         if (h->type != 0x40) {
1379                                 pr_err(FW_BUG "Invalid IVHD device type %#x\n",
1380                                        e->type);
1381                                 break;
1382                         }
1383
1384                         memcpy(hid, (u8 *)(&e->ext), ACPIHID_HID_LEN - 1);
1385                         hid[ACPIHID_HID_LEN - 1] = '\0';
1386
1387                         if (!(*hid)) {
1388                                 pr_err(FW_BUG "Invalid HID.\n");
1389                                 break;
1390                         }
1391
1392                         uid[0] = '\0';
1393                         switch (e->uidf) {
1394                         case UID_NOT_PRESENT:
1395
1396                                 if (e->uidl != 0)
1397                                         pr_warn(FW_BUG "Invalid UID length.\n");
1398
1399                                 break;
1400                         case UID_IS_INTEGER:
1401
1402                                 sprintf(uid, "%d", e->uid);
1403
1404                                 break;
1405                         case UID_IS_CHARACTER:
1406
1407                                 memcpy(uid, &e->uid, e->uidl);
1408                                 uid[e->uidl] = '\0';
1409
1410                                 break;
1411                         default:
1412                                 break;
1413                         }
1414
1415                         devid = e->devid;
1416                         DUMP_printk("  DEV_ACPI_HID(%s[%s])\t\tdevid: %02x:%02x.%x\n",
1417                                     hid, uid,
1418                                     PCI_BUS_NUM(devid),
1419                                     PCI_SLOT(devid),
1420                                     PCI_FUNC(devid));
1421
1422                         flags = e->flags;
1423
1424                         ret = add_acpi_hid_device(hid, uid, &devid, false);
1425                         if (ret)
1426                                 return ret;
1427
1428                         /*
1429                          * add_special_device might update the devid in case a
1430                          * command-line override is present. So call
1431                          * set_dev_entry_from_acpi after add_special_device.
1432                          */
1433                         set_dev_entry_from_acpi(iommu, devid, e->flags, 0);
1434
1435                         break;
1436                 }
1437                 default:
1438                         break;
1439                 }
1440
1441                 p += ivhd_entry_length(p);
1442         }
1443
1444         return 0;
1445 }
1446
1447 static void __init free_iommu_one(struct amd_iommu *iommu)
1448 {
1449         free_cwwb_sem(iommu);
1450         free_command_buffer(iommu);
1451         free_event_buffer(iommu);
1452         free_ppr_log(iommu);
1453         free_ga_log(iommu);
1454         iommu_unmap_mmio_space(iommu);
1455 }
1456
1457 static void __init free_iommu_all(void)
1458 {
1459         struct amd_iommu *iommu, *next;
1460
1461         for_each_iommu_safe(iommu, next) {
1462                 list_del(&iommu->list);
1463                 free_iommu_one(iommu);
1464                 kfree(iommu);
1465         }
1466 }
1467
1468 /*
1469  * Family15h Model 10h-1fh erratum 746 (IOMMU Logging May Stall Translations)
1470  * Workaround:
1471  *     BIOS should disable L2B micellaneous clock gating by setting
1472  *     L2_L2B_CK_GATE_CONTROL[CKGateL2BMiscDisable](D0F2xF4_x90[2]) = 1b
1473  */
1474 static void amd_iommu_erratum_746_workaround(struct amd_iommu *iommu)
1475 {
1476         u32 value;
1477
1478         if ((boot_cpu_data.x86 != 0x15) ||
1479             (boot_cpu_data.x86_model < 0x10) ||
1480             (boot_cpu_data.x86_model > 0x1f))
1481                 return;
1482
1483         pci_write_config_dword(iommu->dev, 0xf0, 0x90);
1484         pci_read_config_dword(iommu->dev, 0xf4, &value);
1485
1486         if (value & BIT(2))
1487                 return;
1488
1489         /* Select NB indirect register 0x90 and enable writing */
1490         pci_write_config_dword(iommu->dev, 0xf0, 0x90 | (1 << 8));
1491
1492         pci_write_config_dword(iommu->dev, 0xf4, value | 0x4);
1493         pci_info(iommu->dev, "Applying erratum 746 workaround\n");
1494
1495         /* Clear the enable writing bit */
1496         pci_write_config_dword(iommu->dev, 0xf0, 0x90);
1497 }
1498
1499 /*
1500  * Family15h Model 30h-3fh (IOMMU Mishandles ATS Write Permission)
1501  * Workaround:
1502  *     BIOS should enable ATS write permission check by setting
1503  *     L2_DEBUG_3[AtsIgnoreIWDis](D0F2xF4_x47[0]) = 1b
1504  */
1505 static void amd_iommu_ats_write_check_workaround(struct amd_iommu *iommu)
1506 {
1507         u32 value;
1508
1509         if ((boot_cpu_data.x86 != 0x15) ||
1510             (boot_cpu_data.x86_model < 0x30) ||
1511             (boot_cpu_data.x86_model > 0x3f))
1512                 return;
1513
1514         /* Test L2_DEBUG_3[AtsIgnoreIWDis] == 1 */
1515         value = iommu_read_l2(iommu, 0x47);
1516
1517         if (value & BIT(0))
1518                 return;
1519
1520         /* Set L2_DEBUG_3[AtsIgnoreIWDis] = 1 */
1521         iommu_write_l2(iommu, 0x47, value | BIT(0));
1522
1523         pci_info(iommu->dev, "Applying ATS write check workaround\n");
1524 }
1525
1526 /*
1527  * This function clues the initialization function for one IOMMU
1528  * together and also allocates the command buffer and programs the
1529  * hardware. It does NOT enable the IOMMU. This is done afterwards.
1530  */
1531 static int __init init_iommu_one(struct amd_iommu *iommu, struct ivhd_header *h)
1532 {
1533         int ret;
1534
1535         raw_spin_lock_init(&iommu->lock);
1536         iommu->cmd_sem_val = 0;
1537
1538         /* Add IOMMU to internal data structures */
1539         list_add_tail(&iommu->list, &amd_iommu_list);
1540         iommu->index = amd_iommus_present++;
1541
1542         if (unlikely(iommu->index >= MAX_IOMMUS)) {
1543                 WARN(1, "System has more IOMMUs than supported by this driver\n");
1544                 return -ENOSYS;
1545         }
1546
1547         /* Index is fine - add IOMMU to the array */
1548         amd_iommus[iommu->index] = iommu;
1549
1550         /*
1551          * Copy data from ACPI table entry to the iommu struct
1552          */
1553         iommu->devid   = h->devid;
1554         iommu->cap_ptr = h->cap_ptr;
1555         iommu->pci_seg = h->pci_seg;
1556         iommu->mmio_phys = h->mmio_phys;
1557
1558         switch (h->type) {
1559         case 0x10:
1560                 /* Check if IVHD EFR contains proper max banks/counters */
1561                 if ((h->efr_attr != 0) &&
1562                     ((h->efr_attr & (0xF << 13)) != 0) &&
1563                     ((h->efr_attr & (0x3F << 17)) != 0))
1564                         iommu->mmio_phys_end = MMIO_REG_END_OFFSET;
1565                 else
1566                         iommu->mmio_phys_end = MMIO_CNTR_CONF_OFFSET;
1567
1568                 /*
1569                  * Note: GA (128-bit IRTE) mode requires cmpxchg16b supports.
1570                  * GAM also requires GA mode. Therefore, we need to
1571                  * check cmpxchg16b support before enabling it.
1572                  */
1573                 if (!boot_cpu_has(X86_FEATURE_CX16) ||
1574                     ((h->efr_attr & (0x1 << IOMMU_FEAT_GASUP_SHIFT)) == 0))
1575                         amd_iommu_guest_ir = AMD_IOMMU_GUEST_IR_LEGACY;
1576                 break;
1577         case 0x11:
1578         case 0x40:
1579                 if (h->efr_reg & (1 << 9))
1580                         iommu->mmio_phys_end = MMIO_REG_END_OFFSET;
1581                 else
1582                         iommu->mmio_phys_end = MMIO_CNTR_CONF_OFFSET;
1583
1584                 /*
1585                  * Note: GA (128-bit IRTE) mode requires cmpxchg16b supports.
1586                  * XT, GAM also requires GA mode. Therefore, we need to
1587                  * check cmpxchg16b support before enabling them.
1588                  */
1589                 if (!boot_cpu_has(X86_FEATURE_CX16) ||
1590                     ((h->efr_reg & (0x1 << IOMMU_EFR_GASUP_SHIFT)) == 0)) {
1591                         amd_iommu_guest_ir = AMD_IOMMU_GUEST_IR_LEGACY;
1592                         break;
1593                 }
1594
1595                 if (h->efr_reg & BIT(IOMMU_EFR_XTSUP_SHIFT))
1596                         amd_iommu_xt_mode = IRQ_REMAP_X2APIC_MODE;
1597
1598                 early_iommu_features_init(iommu, h);
1599
1600                 break;
1601         default:
1602                 return -EINVAL;
1603         }
1604
1605         iommu->mmio_base = iommu_map_mmio_space(iommu->mmio_phys,
1606                                                 iommu->mmio_phys_end);
1607         if (!iommu->mmio_base)
1608                 return -ENOMEM;
1609
1610         if (alloc_cwwb_sem(iommu))
1611                 return -ENOMEM;
1612
1613         if (alloc_command_buffer(iommu))
1614                 return -ENOMEM;
1615
1616         if (alloc_event_buffer(iommu))
1617                 return -ENOMEM;
1618
1619         iommu->int_enabled = false;
1620
1621         init_translation_status(iommu);
1622         if (translation_pre_enabled(iommu) && !is_kdump_kernel()) {
1623                 iommu_disable(iommu);
1624                 clear_translation_pre_enabled(iommu);
1625                 pr_warn("Translation was enabled for IOMMU:%d but we are not in kdump mode\n",
1626                         iommu->index);
1627         }
1628         if (amd_iommu_pre_enabled)
1629                 amd_iommu_pre_enabled = translation_pre_enabled(iommu);
1630
1631         ret = init_iommu_from_acpi(iommu, h);
1632         if (ret)
1633                 return ret;
1634
1635         if (amd_iommu_irq_remap) {
1636                 ret = amd_iommu_create_irq_domain(iommu);
1637                 if (ret)
1638                         return ret;
1639         }
1640
1641         /*
1642          * Make sure IOMMU is not considered to translate itself. The IVRS
1643          * table tells us so, but this is a lie!
1644          */
1645         amd_iommu_rlookup_table[iommu->devid] = NULL;
1646
1647         return 0;
1648 }
1649
1650 /**
1651  * get_highest_supported_ivhd_type - Look up the appropriate IVHD type
1652  * @ivrs: Pointer to the IVRS header
1653  *
1654  * This function search through all IVDB of the maximum supported IVHD
1655  */
1656 static u8 get_highest_supported_ivhd_type(struct acpi_table_header *ivrs)
1657 {
1658         u8 *base = (u8 *)ivrs;
1659         struct ivhd_header *ivhd = (struct ivhd_header *)
1660                                         (base + IVRS_HEADER_LENGTH);
1661         u8 last_type = ivhd->type;
1662         u16 devid = ivhd->devid;
1663
1664         while (((u8 *)ivhd - base < ivrs->length) &&
1665                (ivhd->type <= ACPI_IVHD_TYPE_MAX_SUPPORTED)) {
1666                 u8 *p = (u8 *) ivhd;
1667
1668                 if (ivhd->devid == devid)
1669                         last_type = ivhd->type;
1670                 ivhd = (struct ivhd_header *)(p + ivhd->length);
1671         }
1672
1673         return last_type;
1674 }
1675
1676 /*
1677  * Iterates over all IOMMU entries in the ACPI table, allocates the
1678  * IOMMU structure and initializes it with init_iommu_one()
1679  */
1680 static int __init init_iommu_all(struct acpi_table_header *table)
1681 {
1682         u8 *p = (u8 *)table, *end = (u8 *)table;
1683         struct ivhd_header *h;
1684         struct amd_iommu *iommu;
1685         int ret;
1686
1687         end += table->length;
1688         p += IVRS_HEADER_LENGTH;
1689
1690         while (p < end) {
1691                 h = (struct ivhd_header *)p;
1692                 if (*p == amd_iommu_target_ivhd_type) {
1693
1694                         DUMP_printk("device: %02x:%02x.%01x cap: %04x "
1695                                     "seg: %d flags: %01x info %04x\n",
1696                                     PCI_BUS_NUM(h->devid), PCI_SLOT(h->devid),
1697                                     PCI_FUNC(h->devid), h->cap_ptr,
1698                                     h->pci_seg, h->flags, h->info);
1699                         DUMP_printk("       mmio-addr: %016llx\n",
1700                                     h->mmio_phys);
1701
1702                         iommu = kzalloc(sizeof(struct amd_iommu), GFP_KERNEL);
1703                         if (iommu == NULL)
1704                                 return -ENOMEM;
1705
1706                         ret = init_iommu_one(iommu, h);
1707                         if (ret)
1708                                 return ret;
1709                 }
1710                 p += h->length;
1711
1712         }
1713         WARN_ON(p != end);
1714
1715         return 0;
1716 }
1717
1718 static void __init init_iommu_perf_ctr(struct amd_iommu *iommu)
1719 {
1720         int retry;
1721         struct pci_dev *pdev = iommu->dev;
1722         u64 val = 0xabcd, val2 = 0, save_reg, save_src;
1723
1724         if (!iommu_feature(iommu, FEATURE_PC))
1725                 return;
1726
1727         amd_iommu_pc_present = true;
1728
1729         /* save the value to restore, if writable */
1730         if (iommu_pc_get_set_reg(iommu, 0, 0, 0, &save_reg, false) ||
1731             iommu_pc_get_set_reg(iommu, 0, 0, 8, &save_src, false))
1732                 goto pc_false;
1733
1734         /*
1735          * Disable power gating by programing the performance counter
1736          * source to 20 (i.e. counts the reads and writes from/to IOMMU
1737          * Reserved Register [MMIO Offset 1FF8h] that are ignored.),
1738          * which never get incremented during this init phase.
1739          * (Note: The event is also deprecated.)
1740          */
1741         val = 20;
1742         if (iommu_pc_get_set_reg(iommu, 0, 0, 8, &val, true))
1743                 goto pc_false;
1744
1745         /* Check if the performance counters can be written to */
1746         val = 0xabcd;
1747         for (retry = 5; retry; retry--) {
1748                 if (iommu_pc_get_set_reg(iommu, 0, 0, 0, &val, true) ||
1749                     iommu_pc_get_set_reg(iommu, 0, 0, 0, &val2, false) ||
1750                     val2)
1751                         break;
1752
1753                 /* Wait about 20 msec for power gating to disable and retry. */
1754                 msleep(20);
1755         }
1756
1757         /* restore */
1758         if (iommu_pc_get_set_reg(iommu, 0, 0, 0, &save_reg, true) ||
1759             iommu_pc_get_set_reg(iommu, 0, 0, 8, &save_src, true))
1760                 goto pc_false;
1761
1762         if (val != val2)
1763                 goto pc_false;
1764
1765         pci_info(pdev, "IOMMU performance counters supported\n");
1766
1767         val = readl(iommu->mmio_base + MMIO_CNTR_CONF_OFFSET);
1768         iommu->max_banks = (u8) ((val >> 12) & 0x3f);
1769         iommu->max_counters = (u8) ((val >> 7) & 0xf);
1770
1771         return;
1772
1773 pc_false:
1774         pci_err(pdev, "Unable to read/write to IOMMU perf counter.\n");
1775         amd_iommu_pc_present = false;
1776         return;
1777 }
1778
1779 static ssize_t amd_iommu_show_cap(struct device *dev,
1780                                   struct device_attribute *attr,
1781                                   char *buf)
1782 {
1783         struct amd_iommu *iommu = dev_to_amd_iommu(dev);
1784         return sprintf(buf, "%x\n", iommu->cap);
1785 }
1786 static DEVICE_ATTR(cap, S_IRUGO, amd_iommu_show_cap, NULL);
1787
1788 static ssize_t amd_iommu_show_features(struct device *dev,
1789                                        struct device_attribute *attr,
1790                                        char *buf)
1791 {
1792         struct amd_iommu *iommu = dev_to_amd_iommu(dev);
1793         return sprintf(buf, "%llx\n", iommu->features);
1794 }
1795 static DEVICE_ATTR(features, S_IRUGO, amd_iommu_show_features, NULL);
1796
1797 static struct attribute *amd_iommu_attrs[] = {
1798         &dev_attr_cap.attr,
1799         &dev_attr_features.attr,
1800         NULL,
1801 };
1802
1803 static struct attribute_group amd_iommu_group = {
1804         .name = "amd-iommu",
1805         .attrs = amd_iommu_attrs,
1806 };
1807
1808 static const struct attribute_group *amd_iommu_groups[] = {
1809         &amd_iommu_group,
1810         NULL,
1811 };
1812
1813 /*
1814  * Note: IVHD 0x11 and 0x40 also contains exact copy
1815  * of the IOMMU Extended Feature Register [MMIO Offset 0030h].
1816  * Default to EFR in IVHD since it is available sooner (i.e. before PCI init).
1817  */
1818 static void __init late_iommu_features_init(struct amd_iommu *iommu)
1819 {
1820         u64 features;
1821
1822         if (!(iommu->cap & (1 << IOMMU_CAP_EFR)))
1823                 return;
1824
1825         /* read extended feature bits */
1826         features = readq(iommu->mmio_base + MMIO_EXT_FEATURES);
1827
1828         if (!iommu->features) {
1829                 iommu->features = features;
1830                 return;
1831         }
1832
1833         /*
1834          * Sanity check and warn if EFR values from
1835          * IVHD and MMIO conflict.
1836          */
1837         if (features != iommu->features)
1838                 pr_warn(FW_WARN "EFR mismatch. Use IVHD EFR (%#llx : %#llx\n).",
1839                         features, iommu->features);
1840 }
1841
1842 static int __init iommu_init_pci(struct amd_iommu *iommu)
1843 {
1844         int cap_ptr = iommu->cap_ptr;
1845         int ret;
1846
1847         iommu->dev = pci_get_domain_bus_and_slot(0, PCI_BUS_NUM(iommu->devid),
1848                                                  iommu->devid & 0xff);
1849         if (!iommu->dev)
1850                 return -ENODEV;
1851
1852         /* Prevent binding other PCI device drivers to IOMMU devices */
1853         iommu->dev->match_driver = false;
1854
1855         pci_read_config_dword(iommu->dev, cap_ptr + MMIO_CAP_HDR_OFFSET,
1856                               &iommu->cap);
1857
1858         if (!(iommu->cap & (1 << IOMMU_CAP_IOTLB)))
1859                 amd_iommu_iotlb_sup = false;
1860
1861         late_iommu_features_init(iommu);
1862
1863         if (iommu_feature(iommu, FEATURE_GT)) {
1864                 int glxval;
1865                 u32 max_pasid;
1866                 u64 pasmax;
1867
1868                 pasmax = iommu->features & FEATURE_PASID_MASK;
1869                 pasmax >>= FEATURE_PASID_SHIFT;
1870                 max_pasid  = (1 << (pasmax + 1)) - 1;
1871
1872                 amd_iommu_max_pasid = min(amd_iommu_max_pasid, max_pasid);
1873
1874                 BUG_ON(amd_iommu_max_pasid & ~PASID_MASK);
1875
1876                 glxval   = iommu->features & FEATURE_GLXVAL_MASK;
1877                 glxval >>= FEATURE_GLXVAL_SHIFT;
1878
1879                 if (amd_iommu_max_glx_val == -1)
1880                         amd_iommu_max_glx_val = glxval;
1881                 else
1882                         amd_iommu_max_glx_val = min(amd_iommu_max_glx_val, glxval);
1883         }
1884
1885         if (iommu_feature(iommu, FEATURE_GT) &&
1886             iommu_feature(iommu, FEATURE_PPR)) {
1887                 iommu->is_iommu_v2   = true;
1888                 amd_iommu_v2_present = true;
1889         }
1890
1891         if (iommu_feature(iommu, FEATURE_PPR) && alloc_ppr_log(iommu))
1892                 return -ENOMEM;
1893
1894         ret = iommu_init_ga(iommu);
1895         if (ret)
1896                 return ret;
1897
1898         if (iommu->cap & (1UL << IOMMU_CAP_NPCACHE))
1899                 amd_iommu_np_cache = true;
1900
1901         init_iommu_perf_ctr(iommu);
1902
1903         if (is_rd890_iommu(iommu->dev)) {
1904                 int i, j;
1905
1906                 iommu->root_pdev =
1907                         pci_get_domain_bus_and_slot(0, iommu->dev->bus->number,
1908                                                     PCI_DEVFN(0, 0));
1909
1910                 /*
1911                  * Some rd890 systems may not be fully reconfigured by the
1912                  * BIOS, so it's necessary for us to store this information so
1913                  * it can be reprogrammed on resume
1914                  */
1915                 pci_read_config_dword(iommu->dev, iommu->cap_ptr + 4,
1916                                 &iommu->stored_addr_lo);
1917                 pci_read_config_dword(iommu->dev, iommu->cap_ptr + 8,
1918                                 &iommu->stored_addr_hi);
1919
1920                 /* Low bit locks writes to configuration space */
1921                 iommu->stored_addr_lo &= ~1;
1922
1923                 for (i = 0; i < 6; i++)
1924                         for (j = 0; j < 0x12; j++)
1925                                 iommu->stored_l1[i][j] = iommu_read_l1(iommu, i, j);
1926
1927                 for (i = 0; i < 0x83; i++)
1928                         iommu->stored_l2[i] = iommu_read_l2(iommu, i);
1929         }
1930
1931         amd_iommu_erratum_746_workaround(iommu);
1932         amd_iommu_ats_write_check_workaround(iommu);
1933
1934         iommu_device_sysfs_add(&iommu->iommu, &iommu->dev->dev,
1935                                amd_iommu_groups, "ivhd%d", iommu->index);
1936         iommu_device_set_ops(&iommu->iommu, &amd_iommu_ops);
1937         iommu_device_register(&iommu->iommu);
1938
1939         return pci_enable_device(iommu->dev);
1940 }
1941
1942 static void print_iommu_info(void)
1943 {
1944         static const char * const feat_str[] = {
1945                 "PreF", "PPR", "X2APIC", "NX", "GT", "[5]",
1946                 "IA", "GA", "HE", "PC"
1947         };
1948         struct amd_iommu *iommu;
1949
1950         for_each_iommu(iommu) {
1951                 struct pci_dev *pdev = iommu->dev;
1952                 int i;
1953
1954                 pci_info(pdev, "Found IOMMU cap 0x%x\n", iommu->cap_ptr);
1955
1956                 if (iommu->cap & (1 << IOMMU_CAP_EFR)) {
1957                         pci_info(pdev, "Extended features (%#llx):",
1958                                  iommu->features);
1959                         for (i = 0; i < ARRAY_SIZE(feat_str); ++i) {
1960                                 if (iommu_feature(iommu, (1ULL << i)))
1961                                         pr_cont(" %s", feat_str[i]);
1962                         }
1963
1964                         if (iommu->features & FEATURE_GAM_VAPIC)
1965                                 pr_cont(" GA_vAPIC");
1966
1967                         pr_cont("\n");
1968                 }
1969         }
1970         if (irq_remapping_enabled) {
1971                 pr_info("Interrupt remapping enabled\n");
1972                 if (AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir))
1973                         pr_info("Virtual APIC enabled\n");
1974                 if (amd_iommu_xt_mode == IRQ_REMAP_X2APIC_MODE)
1975                         pr_info("X2APIC enabled\n");
1976         }
1977 }
1978
1979 static int __init amd_iommu_init_pci(void)
1980 {
1981         struct amd_iommu *iommu;
1982         int ret;
1983
1984         for_each_iommu(iommu) {
1985                 ret = iommu_init_pci(iommu);
1986                 if (ret)
1987                         break;
1988
1989                 /* Need to setup range after PCI init */
1990                 iommu_set_cwwb_range(iommu);
1991         }
1992
1993         /*
1994          * Order is important here to make sure any unity map requirements are
1995          * fulfilled. The unity mappings are created and written to the device
1996          * table during the amd_iommu_init_api() call.
1997          *
1998          * After that we call init_device_table_dma() to make sure any
1999          * uninitialized DTE will block DMA, and in the end we flush the caches
2000          * of all IOMMUs to make sure the changes to the device table are
2001          * active.
2002          */
2003         ret = amd_iommu_init_api();
2004
2005         init_device_table_dma();
2006
2007         for_each_iommu(iommu)
2008                 iommu_flush_all_caches(iommu);
2009
2010         if (!ret)
2011                 print_iommu_info();
2012
2013         return ret;
2014 }
2015
2016 /****************************************************************************
2017  *
2018  * The following functions initialize the MSI interrupts for all IOMMUs
2019  * in the system. It's a bit challenging because there could be multiple
2020  * IOMMUs per PCI BDF but we can call pci_enable_msi(x) only once per
2021  * pci_dev.
2022  *
2023  ****************************************************************************/
2024
2025 static int iommu_setup_msi(struct amd_iommu *iommu)
2026 {
2027         int r;
2028
2029         r = pci_enable_msi(iommu->dev);
2030         if (r)
2031                 return r;
2032
2033         r = request_threaded_irq(iommu->dev->irq,
2034                                  amd_iommu_int_handler,
2035                                  amd_iommu_int_thread,
2036                                  0, "AMD-Vi",
2037                                  iommu);
2038
2039         if (r) {
2040                 pci_disable_msi(iommu->dev);
2041                 return r;
2042         }
2043
2044         return 0;
2045 }
2046
2047 union intcapxt {
2048         u64     capxt;
2049         struct {
2050                 u64     reserved_0              :  2,
2051                         dest_mode_logical       :  1,
2052                         reserved_1              :  5,
2053                         destid_0_23             : 24,
2054                         vector                  :  8,
2055                         reserved_2              : 16,
2056                         destid_24_31            :  8;
2057         };
2058 } __attribute__ ((packed));
2059
2060 /*
2061  * There isn't really any need to mask/unmask at the irqchip level because
2062  * the 64-bit INTCAPXT registers can be updated atomically without tearing
2063  * when the affinity is being updated.
2064  */
2065 static void intcapxt_unmask_irq(struct irq_data *data)
2066 {
2067 }
2068
2069 static void intcapxt_mask_irq(struct irq_data *data)
2070 {
2071 }
2072
2073 static struct irq_chip intcapxt_controller;
2074
2075 static int intcapxt_irqdomain_activate(struct irq_domain *domain,
2076                                        struct irq_data *irqd, bool reserve)
2077 {
2078         struct amd_iommu *iommu = irqd->chip_data;
2079         struct irq_cfg *cfg = irqd_cfg(irqd);
2080         union intcapxt xt;
2081
2082         xt.capxt = 0ULL;
2083         xt.dest_mode_logical = apic->dest_mode_logical;
2084         xt.vector = cfg->vector;
2085         xt.destid_0_23 = cfg->dest_apicid & GENMASK(23, 0);
2086         xt.destid_24_31 = cfg->dest_apicid >> 24;
2087
2088         /**
2089          * Current IOMMU implemtation uses the same IRQ for all
2090          * 3 IOMMU interrupts.
2091          */
2092         writeq(xt.capxt, iommu->mmio_base + MMIO_INTCAPXT_EVT_OFFSET);
2093         writeq(xt.capxt, iommu->mmio_base + MMIO_INTCAPXT_PPR_OFFSET);
2094         writeq(xt.capxt, iommu->mmio_base + MMIO_INTCAPXT_GALOG_OFFSET);
2095         return 0;
2096 }
2097
2098 static void intcapxt_irqdomain_deactivate(struct irq_domain *domain,
2099                                           struct irq_data *irqd)
2100 {
2101         intcapxt_mask_irq(irqd);
2102 }
2103
2104
2105 static int intcapxt_irqdomain_alloc(struct irq_domain *domain, unsigned int virq,
2106                                     unsigned int nr_irqs, void *arg)
2107 {
2108         struct irq_alloc_info *info = arg;
2109         int i, ret;
2110
2111         if (!info || info->type != X86_IRQ_ALLOC_TYPE_AMDVI)
2112                 return -EINVAL;
2113
2114         ret = irq_domain_alloc_irqs_parent(domain, virq, nr_irqs, arg);
2115         if (ret < 0)
2116                 return ret;
2117
2118         for (i = virq; i < virq + nr_irqs; i++) {
2119                 struct irq_data *irqd = irq_domain_get_irq_data(domain, i);
2120
2121                 irqd->chip = &intcapxt_controller;
2122                 irqd->chip_data = info->data;
2123                 __irq_set_handler(i, handle_edge_irq, 0, "edge");
2124         }
2125
2126         return ret;
2127 }
2128
2129 static void intcapxt_irqdomain_free(struct irq_domain *domain, unsigned int virq,
2130                                     unsigned int nr_irqs)
2131 {
2132         irq_domain_free_irqs_top(domain, virq, nr_irqs);
2133 }
2134
2135 static int intcapxt_set_affinity(struct irq_data *irqd,
2136                                  const struct cpumask *mask, bool force)
2137 {
2138         struct irq_data *parent = irqd->parent_data;
2139         int ret;
2140
2141         ret = parent->chip->irq_set_affinity(parent, mask, force);
2142         if (ret < 0 || ret == IRQ_SET_MASK_OK_DONE)
2143                 return ret;
2144
2145         return intcapxt_irqdomain_activate(irqd->domain, irqd, false);
2146 }
2147
2148 static struct irq_chip intcapxt_controller = {
2149         .name                   = "IOMMU-MSI",
2150         .irq_unmask             = intcapxt_unmask_irq,
2151         .irq_mask               = intcapxt_mask_irq,
2152         .irq_ack                = irq_chip_ack_parent,
2153         .irq_retrigger          = irq_chip_retrigger_hierarchy,
2154         .irq_set_affinity       = intcapxt_set_affinity,
2155         .flags                  = IRQCHIP_SKIP_SET_WAKE,
2156 };
2157
2158 static const struct irq_domain_ops intcapxt_domain_ops = {
2159         .alloc                  = intcapxt_irqdomain_alloc,
2160         .free                   = intcapxt_irqdomain_free,
2161         .activate               = intcapxt_irqdomain_activate,
2162         .deactivate             = intcapxt_irqdomain_deactivate,
2163 };
2164
2165
2166 static struct irq_domain *iommu_irqdomain;
2167
2168 static struct irq_domain *iommu_get_irqdomain(void)
2169 {
2170         struct fwnode_handle *fn;
2171
2172         /* No need for locking here (yet) as the init is single-threaded */
2173         if (iommu_irqdomain)
2174                 return iommu_irqdomain;
2175
2176         fn = irq_domain_alloc_named_fwnode("AMD-Vi-MSI");
2177         if (!fn)
2178                 return NULL;
2179
2180         iommu_irqdomain = irq_domain_create_hierarchy(x86_vector_domain, 0, 0,
2181                                                       fn, &intcapxt_domain_ops,
2182                                                       NULL);
2183         if (!iommu_irqdomain)
2184                 irq_domain_free_fwnode(fn);
2185
2186         return iommu_irqdomain;
2187 }
2188
2189 static int iommu_setup_intcapxt(struct amd_iommu *iommu)
2190 {
2191         struct irq_domain *domain;
2192         struct irq_alloc_info info;
2193         int irq, ret;
2194
2195         domain = iommu_get_irqdomain();
2196         if (!domain)
2197                 return -ENXIO;
2198
2199         init_irq_alloc_info(&info, NULL);
2200         info.type = X86_IRQ_ALLOC_TYPE_AMDVI;
2201         info.data = iommu;
2202
2203         irq = irq_domain_alloc_irqs(domain, 1, NUMA_NO_NODE, &info);
2204         if (irq < 0) {
2205                 irq_domain_remove(domain);
2206                 return irq;
2207         }
2208
2209         ret = request_threaded_irq(irq, amd_iommu_int_handler,
2210                                    amd_iommu_int_thread, 0, "AMD-Vi", iommu);
2211         if (ret) {
2212                 irq_domain_free_irqs(irq, 1);
2213                 irq_domain_remove(domain);
2214                 return ret;
2215         }
2216
2217         iommu_feature_enable(iommu, CONTROL_INTCAPXT_EN);
2218         return 0;
2219 }
2220
2221 static int iommu_init_irq(struct amd_iommu *iommu)
2222 {
2223         int ret;
2224
2225         if (iommu->int_enabled)
2226                 goto enable_faults;
2227
2228         if (amd_iommu_xt_mode == IRQ_REMAP_X2APIC_MODE)
2229                 ret = iommu_setup_intcapxt(iommu);
2230         else if (iommu->dev->msi_cap)
2231                 ret = iommu_setup_msi(iommu);
2232         else
2233                 ret = -ENODEV;
2234
2235         if (ret)
2236                 return ret;
2237
2238         iommu->int_enabled = true;
2239 enable_faults:
2240         iommu_feature_enable(iommu, CONTROL_EVT_INT_EN);
2241
2242         if (iommu->ppr_log != NULL)
2243                 iommu_feature_enable(iommu, CONTROL_PPRINT_EN);
2244
2245         iommu_ga_log_enable(iommu);
2246
2247         return 0;
2248 }
2249
2250 /****************************************************************************
2251  *
2252  * The next functions belong to the third pass of parsing the ACPI
2253  * table. In this last pass the memory mapping requirements are
2254  * gathered (like exclusion and unity mapping ranges).
2255  *
2256  ****************************************************************************/
2257
2258 static void __init free_unity_maps(void)
2259 {
2260         struct unity_map_entry *entry, *next;
2261
2262         list_for_each_entry_safe(entry, next, &amd_iommu_unity_map, list) {
2263                 list_del(&entry->list);
2264                 kfree(entry);
2265         }
2266 }
2267
2268 /* called for unity map ACPI definition */
2269 static int __init init_unity_map_range(struct ivmd_header *m)
2270 {
2271         struct unity_map_entry *e = NULL;
2272         char *s;
2273
2274         e = kzalloc(sizeof(*e), GFP_KERNEL);
2275         if (e == NULL)
2276                 return -ENOMEM;
2277
2278         switch (m->type) {
2279         default:
2280                 kfree(e);
2281                 return 0;
2282         case ACPI_IVMD_TYPE:
2283                 s = "IVMD_TYPEi\t\t\t";
2284                 e->devid_start = e->devid_end = m->devid;
2285                 break;
2286         case ACPI_IVMD_TYPE_ALL:
2287                 s = "IVMD_TYPE_ALL\t\t";
2288                 e->devid_start = 0;
2289                 e->devid_end = amd_iommu_last_bdf;
2290                 break;
2291         case ACPI_IVMD_TYPE_RANGE:
2292                 s = "IVMD_TYPE_RANGE\t\t";
2293                 e->devid_start = m->devid;
2294                 e->devid_end = m->aux;
2295                 break;
2296         }
2297         e->address_start = PAGE_ALIGN(m->range_start);
2298         e->address_end = e->address_start + PAGE_ALIGN(m->range_length);
2299         e->prot = m->flags >> 1;
2300
2301         /*
2302          * Treat per-device exclusion ranges as r/w unity-mapped regions
2303          * since some buggy BIOSes might lead to the overwritten exclusion
2304          * range (exclusion_start and exclusion_length members). This
2305          * happens when there are multiple exclusion ranges (IVMD entries)
2306          * defined in ACPI table.
2307          */
2308         if (m->flags & IVMD_FLAG_EXCL_RANGE)
2309                 e->prot = (IVMD_FLAG_IW | IVMD_FLAG_IR) >> 1;
2310
2311         DUMP_printk("%s devid_start: %02x:%02x.%x devid_end: %02x:%02x.%x"
2312                     " range_start: %016llx range_end: %016llx flags: %x\n", s,
2313                     PCI_BUS_NUM(e->devid_start), PCI_SLOT(e->devid_start),
2314                     PCI_FUNC(e->devid_start), PCI_BUS_NUM(e->devid_end),
2315                     PCI_SLOT(e->devid_end), PCI_FUNC(e->devid_end),
2316                     e->address_start, e->address_end, m->flags);
2317
2318         list_add_tail(&e->list, &amd_iommu_unity_map);
2319
2320         return 0;
2321 }
2322
2323 /* iterates over all memory definitions we find in the ACPI table */
2324 static int __init init_memory_definitions(struct acpi_table_header *table)
2325 {
2326         u8 *p = (u8 *)table, *end = (u8 *)table;
2327         struct ivmd_header *m;
2328
2329         end += table->length;
2330         p += IVRS_HEADER_LENGTH;
2331
2332         while (p < end) {
2333                 m = (struct ivmd_header *)p;
2334                 if (m->flags & (IVMD_FLAG_UNITY_MAP | IVMD_FLAG_EXCL_RANGE))
2335                         init_unity_map_range(m);
2336
2337                 p += m->length;
2338         }
2339
2340         return 0;
2341 }
2342
2343 /*
2344  * Init the device table to not allow DMA access for devices
2345  */
2346 static void init_device_table_dma(void)
2347 {
2348         u32 devid;
2349
2350         for (devid = 0; devid <= amd_iommu_last_bdf; ++devid) {
2351                 set_dev_entry_bit(devid, DEV_ENTRY_VALID);
2352                 set_dev_entry_bit(devid, DEV_ENTRY_TRANSLATION);
2353         }
2354 }
2355
2356 static void __init uninit_device_table_dma(void)
2357 {
2358         u32 devid;
2359
2360         for (devid = 0; devid <= amd_iommu_last_bdf; ++devid) {
2361                 amd_iommu_dev_table[devid].data[0] = 0ULL;
2362                 amd_iommu_dev_table[devid].data[1] = 0ULL;
2363         }
2364 }
2365
2366 static void init_device_table(void)
2367 {
2368         u32 devid;
2369
2370         if (!amd_iommu_irq_remap)
2371                 return;
2372
2373         for (devid = 0; devid <= amd_iommu_last_bdf; ++devid)
2374                 set_dev_entry_bit(devid, DEV_ENTRY_IRQ_TBL_EN);
2375 }
2376
2377 static void iommu_init_flags(struct amd_iommu *iommu)
2378 {
2379         iommu->acpi_flags & IVHD_FLAG_HT_TUN_EN_MASK ?
2380                 iommu_feature_enable(iommu, CONTROL_HT_TUN_EN) :
2381                 iommu_feature_disable(iommu, CONTROL_HT_TUN_EN);
2382
2383         iommu->acpi_flags & IVHD_FLAG_PASSPW_EN_MASK ?
2384                 iommu_feature_enable(iommu, CONTROL_PASSPW_EN) :
2385                 iommu_feature_disable(iommu, CONTROL_PASSPW_EN);
2386
2387         iommu->acpi_flags & IVHD_FLAG_RESPASSPW_EN_MASK ?
2388                 iommu_feature_enable(iommu, CONTROL_RESPASSPW_EN) :
2389                 iommu_feature_disable(iommu, CONTROL_RESPASSPW_EN);
2390
2391         iommu->acpi_flags & IVHD_FLAG_ISOC_EN_MASK ?
2392                 iommu_feature_enable(iommu, CONTROL_ISOC_EN) :
2393                 iommu_feature_disable(iommu, CONTROL_ISOC_EN);
2394
2395         /*
2396          * make IOMMU memory accesses cache coherent
2397          */
2398         iommu_feature_enable(iommu, CONTROL_COHERENT_EN);
2399
2400         /* Set IOTLB invalidation timeout to 1s */
2401         iommu_set_inv_tlb_timeout(iommu, CTRL_INV_TO_1S);
2402 }
2403
2404 static void iommu_apply_resume_quirks(struct amd_iommu *iommu)
2405 {
2406         int i, j;
2407         u32 ioc_feature_control;
2408         struct pci_dev *pdev = iommu->root_pdev;
2409
2410         /* RD890 BIOSes may not have completely reconfigured the iommu */
2411         if (!is_rd890_iommu(iommu->dev) || !pdev)
2412                 return;
2413
2414         /*
2415          * First, we need to ensure that the iommu is enabled. This is
2416          * controlled by a register in the northbridge
2417          */
2418
2419         /* Select Northbridge indirect register 0x75 and enable writing */
2420         pci_write_config_dword(pdev, 0x60, 0x75 | (1 << 7));
2421         pci_read_config_dword(pdev, 0x64, &ioc_feature_control);
2422
2423         /* Enable the iommu */
2424         if (!(ioc_feature_control & 0x1))
2425                 pci_write_config_dword(pdev, 0x64, ioc_feature_control | 1);
2426
2427         /* Restore the iommu BAR */
2428         pci_write_config_dword(iommu->dev, iommu->cap_ptr + 4,
2429                                iommu->stored_addr_lo);
2430         pci_write_config_dword(iommu->dev, iommu->cap_ptr + 8,
2431                                iommu->stored_addr_hi);
2432
2433         /* Restore the l1 indirect regs for each of the 6 l1s */
2434         for (i = 0; i < 6; i++)
2435                 for (j = 0; j < 0x12; j++)
2436                         iommu_write_l1(iommu, i, j, iommu->stored_l1[i][j]);
2437
2438         /* Restore the l2 indirect regs */
2439         for (i = 0; i < 0x83; i++)
2440                 iommu_write_l2(iommu, i, iommu->stored_l2[i]);
2441
2442         /* Lock PCI setup registers */
2443         pci_write_config_dword(iommu->dev, iommu->cap_ptr + 4,
2444                                iommu->stored_addr_lo | 1);
2445 }
2446
2447 static void iommu_enable_ga(struct amd_iommu *iommu)
2448 {
2449 #ifdef CONFIG_IRQ_REMAP
2450         switch (amd_iommu_guest_ir) {
2451         case AMD_IOMMU_GUEST_IR_VAPIC:
2452                 iommu_feature_enable(iommu, CONTROL_GAM_EN);
2453                 fallthrough;
2454         case AMD_IOMMU_GUEST_IR_LEGACY_GA:
2455                 iommu_feature_enable(iommu, CONTROL_GA_EN);
2456                 iommu->irte_ops = &irte_128_ops;
2457                 break;
2458         default:
2459                 iommu->irte_ops = &irte_32_ops;
2460                 break;
2461         }
2462 #endif
2463 }
2464
2465 static void early_enable_iommu(struct amd_iommu *iommu)
2466 {
2467         iommu_disable(iommu);
2468         iommu_init_flags(iommu);
2469         iommu_set_device_table(iommu);
2470         iommu_enable_command_buffer(iommu);
2471         iommu_enable_event_buffer(iommu);
2472         iommu_set_exclusion_range(iommu);
2473         iommu_enable_ga(iommu);
2474         iommu_enable_xt(iommu);
2475         iommu_enable(iommu);
2476         iommu_flush_all_caches(iommu);
2477 }
2478
2479 /*
2480  * This function finally enables all IOMMUs found in the system after
2481  * they have been initialized.
2482  *
2483  * Or if in kdump kernel and IOMMUs are all pre-enabled, try to copy
2484  * the old content of device table entries. Not this case or copy failed,
2485  * just continue as normal kernel does.
2486  */
2487 static void early_enable_iommus(void)
2488 {
2489         struct amd_iommu *iommu;
2490
2491
2492         if (!copy_device_table()) {
2493                 /*
2494                  * If come here because of failure in copying device table from old
2495                  * kernel with all IOMMUs enabled, print error message and try to
2496                  * free allocated old_dev_tbl_cpy.
2497                  */
2498                 if (amd_iommu_pre_enabled)
2499                         pr_err("Failed to copy DEV table from previous kernel.\n");
2500                 if (old_dev_tbl_cpy != NULL)
2501                         free_pages((unsigned long)old_dev_tbl_cpy,
2502                                         get_order(dev_table_size));
2503
2504                 for_each_iommu(iommu) {
2505                         clear_translation_pre_enabled(iommu);
2506                         early_enable_iommu(iommu);
2507                 }
2508         } else {
2509                 pr_info("Copied DEV table from previous kernel.\n");
2510                 free_pages((unsigned long)amd_iommu_dev_table,
2511                                 get_order(dev_table_size));
2512                 amd_iommu_dev_table = old_dev_tbl_cpy;
2513                 for_each_iommu(iommu) {
2514                         iommu_disable_command_buffer(iommu);
2515                         iommu_disable_event_buffer(iommu);
2516                         iommu_enable_command_buffer(iommu);
2517                         iommu_enable_event_buffer(iommu);
2518                         iommu_enable_ga(iommu);
2519                         iommu_enable_xt(iommu);
2520                         iommu_set_device_table(iommu);
2521                         iommu_flush_all_caches(iommu);
2522                 }
2523         }
2524
2525 #ifdef CONFIG_IRQ_REMAP
2526         if (AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir))
2527                 amd_iommu_irq_ops.capability |= (1 << IRQ_POSTING_CAP);
2528 #endif
2529 }
2530
2531 static void enable_iommus_v2(void)
2532 {
2533         struct amd_iommu *iommu;
2534
2535         for_each_iommu(iommu) {
2536                 iommu_enable_ppr_log(iommu);
2537                 iommu_enable_gt(iommu);
2538         }
2539 }
2540
2541 static void enable_iommus(void)
2542 {
2543         early_enable_iommus();
2544
2545         enable_iommus_v2();
2546 }
2547
2548 static void disable_iommus(void)
2549 {
2550         struct amd_iommu *iommu;
2551
2552         for_each_iommu(iommu)
2553                 iommu_disable(iommu);
2554
2555 #ifdef CONFIG_IRQ_REMAP
2556         if (AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir))
2557                 amd_iommu_irq_ops.capability &= ~(1 << IRQ_POSTING_CAP);
2558 #endif
2559 }
2560
2561 /*
2562  * Suspend/Resume support
2563  * disable suspend until real resume implemented
2564  */
2565
2566 static void amd_iommu_resume(void)
2567 {
2568         struct amd_iommu *iommu;
2569
2570         for_each_iommu(iommu)
2571                 iommu_apply_resume_quirks(iommu);
2572
2573         /* re-load the hardware */
2574         enable_iommus();
2575
2576         amd_iommu_enable_interrupts();
2577 }
2578
2579 static int amd_iommu_suspend(void)
2580 {
2581         /* disable IOMMUs to go out of the way for BIOS */
2582         disable_iommus();
2583
2584         return 0;
2585 }
2586
2587 static struct syscore_ops amd_iommu_syscore_ops = {
2588         .suspend = amd_iommu_suspend,
2589         .resume = amd_iommu_resume,
2590 };
2591
2592 static void __init free_iommu_resources(void)
2593 {
2594         kmemleak_free(irq_lookup_table);
2595         free_pages((unsigned long)irq_lookup_table,
2596                    get_order(rlookup_table_size));
2597         irq_lookup_table = NULL;
2598
2599         kmem_cache_destroy(amd_iommu_irq_cache);
2600         amd_iommu_irq_cache = NULL;
2601
2602         free_pages((unsigned long)amd_iommu_rlookup_table,
2603                    get_order(rlookup_table_size));
2604         amd_iommu_rlookup_table = NULL;
2605
2606         free_pages((unsigned long)amd_iommu_alias_table,
2607                    get_order(alias_table_size));
2608         amd_iommu_alias_table = NULL;
2609
2610         free_pages((unsigned long)amd_iommu_dev_table,
2611                    get_order(dev_table_size));
2612         amd_iommu_dev_table = NULL;
2613
2614         free_iommu_all();
2615 }
2616
2617 /* SB IOAPIC is always on this device in AMD systems */
2618 #define IOAPIC_SB_DEVID         ((0x00 << 8) | PCI_DEVFN(0x14, 0))
2619
2620 static bool __init check_ioapic_information(void)
2621 {
2622         const char *fw_bug = FW_BUG;
2623         bool ret, has_sb_ioapic;
2624         int idx;
2625
2626         has_sb_ioapic = false;
2627         ret           = false;
2628
2629         /*
2630          * If we have map overrides on the kernel command line the
2631          * messages in this function might not describe firmware bugs
2632          * anymore - so be careful
2633          */
2634         if (cmdline_maps)
2635                 fw_bug = "";
2636
2637         for (idx = 0; idx < nr_ioapics; idx++) {
2638                 int devid, id = mpc_ioapic_id(idx);
2639
2640                 devid = get_ioapic_devid(id);
2641                 if (devid < 0) {
2642                         pr_err("%s: IOAPIC[%d] not in IVRS table\n",
2643                                 fw_bug, id);
2644                         ret = false;
2645                 } else if (devid == IOAPIC_SB_DEVID) {
2646                         has_sb_ioapic = true;
2647                         ret           = true;
2648                 }
2649         }
2650
2651         if (!has_sb_ioapic) {
2652                 /*
2653                  * We expect the SB IOAPIC to be listed in the IVRS
2654                  * table. The system timer is connected to the SB IOAPIC
2655                  * and if we don't have it in the list the system will
2656                  * panic at boot time.  This situation usually happens
2657                  * when the BIOS is buggy and provides us the wrong
2658                  * device id for the IOAPIC in the system.
2659                  */
2660                 pr_err("%s: No southbridge IOAPIC found\n", fw_bug);
2661         }
2662
2663         if (!ret)
2664                 pr_err("Disabling interrupt remapping\n");
2665
2666         return ret;
2667 }
2668
2669 static void __init free_dma_resources(void)
2670 {
2671         free_pages((unsigned long)amd_iommu_pd_alloc_bitmap,
2672                    get_order(MAX_DOMAIN_ID/8));
2673         amd_iommu_pd_alloc_bitmap = NULL;
2674
2675         free_unity_maps();
2676 }
2677
2678 static void __init ivinfo_init(void *ivrs)
2679 {
2680         amd_iommu_ivinfo = *((u32 *)(ivrs + IOMMU_IVINFO_OFFSET));
2681 }
2682
2683 /*
2684  * This is the hardware init function for AMD IOMMU in the system.
2685  * This function is called either from amd_iommu_init or from the interrupt
2686  * remapping setup code.
2687  *
2688  * This function basically parses the ACPI table for AMD IOMMU (IVRS)
2689  * four times:
2690  *
2691  *      1 pass) Discover the most comprehensive IVHD type to use.
2692  *
2693  *      2 pass) Find the highest PCI device id the driver has to handle.
2694  *              Upon this information the size of the data structures is
2695  *              determined that needs to be allocated.
2696  *
2697  *      3 pass) Initialize the data structures just allocated with the
2698  *              information in the ACPI table about available AMD IOMMUs
2699  *              in the system. It also maps the PCI devices in the
2700  *              system to specific IOMMUs
2701  *
2702  *      4 pass) After the basic data structures are allocated and
2703  *              initialized we update them with information about memory
2704  *              remapping requirements parsed out of the ACPI table in
2705  *              this last pass.
2706  *
2707  * After everything is set up the IOMMUs are enabled and the necessary
2708  * hotplug and suspend notifiers are registered.
2709  */
2710 static int __init early_amd_iommu_init(void)
2711 {
2712         struct acpi_table_header *ivrs_base;
2713         int i, remap_cache_sz, ret;
2714         acpi_status status;
2715         u32 pci_id;
2716
2717         if (!amd_iommu_detected)
2718                 return -ENODEV;
2719
2720         status = acpi_get_table("IVRS", 0, &ivrs_base);
2721         if (status == AE_NOT_FOUND)
2722                 return -ENODEV;
2723         else if (ACPI_FAILURE(status)) {
2724                 const char *err = acpi_format_exception(status);
2725                 pr_err("IVRS table error: %s\n", err);
2726                 return -EINVAL;
2727         }
2728
2729         /*
2730          * Validate checksum here so we don't need to do it when
2731          * we actually parse the table
2732          */
2733         ret = check_ivrs_checksum(ivrs_base);
2734         if (ret)
2735                 goto out;
2736
2737         ivinfo_init(ivrs_base);
2738
2739         amd_iommu_target_ivhd_type = get_highest_supported_ivhd_type(ivrs_base);
2740         DUMP_printk("Using IVHD type %#x\n", amd_iommu_target_ivhd_type);
2741
2742         /*
2743          * First parse ACPI tables to find the largest Bus/Dev/Func
2744          * we need to handle. Upon this information the shared data
2745          * structures for the IOMMUs in the system will be allocated
2746          */
2747         ret = find_last_devid_acpi(ivrs_base);
2748         if (ret)
2749                 goto out;
2750
2751         dev_table_size     = tbl_size(DEV_TABLE_ENTRY_SIZE);
2752         alias_table_size   = tbl_size(ALIAS_TABLE_ENTRY_SIZE);
2753         rlookup_table_size = tbl_size(RLOOKUP_TABLE_ENTRY_SIZE);
2754
2755         /* Device table - directly used by all IOMMUs */
2756         ret = -ENOMEM;
2757         amd_iommu_dev_table = (void *)__get_free_pages(
2758                                       GFP_KERNEL | __GFP_ZERO | GFP_DMA32,
2759                                       get_order(dev_table_size));
2760         if (amd_iommu_dev_table == NULL)
2761                 goto out;
2762
2763         /*
2764          * Alias table - map PCI Bus/Dev/Func to Bus/Dev/Func the
2765          * IOMMU see for that device
2766          */
2767         amd_iommu_alias_table = (void *)__get_free_pages(GFP_KERNEL,
2768                         get_order(alias_table_size));
2769         if (amd_iommu_alias_table == NULL)
2770                 goto out;
2771
2772         /* IOMMU rlookup table - find the IOMMU for a specific device */
2773         amd_iommu_rlookup_table = (void *)__get_free_pages(
2774                         GFP_KERNEL | __GFP_ZERO,
2775                         get_order(rlookup_table_size));
2776         if (amd_iommu_rlookup_table == NULL)
2777                 goto out;
2778
2779         amd_iommu_pd_alloc_bitmap = (void *)__get_free_pages(
2780                                             GFP_KERNEL | __GFP_ZERO,
2781                                             get_order(MAX_DOMAIN_ID/8));
2782         if (amd_iommu_pd_alloc_bitmap == NULL)
2783                 goto out;
2784
2785         /*
2786          * let all alias entries point to itself
2787          */
2788         for (i = 0; i <= amd_iommu_last_bdf; ++i)
2789                 amd_iommu_alias_table[i] = i;
2790
2791         /*
2792          * never allocate domain 0 because its used as the non-allocated and
2793          * error value placeholder
2794          */
2795         __set_bit(0, amd_iommu_pd_alloc_bitmap);
2796
2797         /*
2798          * now the data structures are allocated and basically initialized
2799          * start the real acpi table scan
2800          */
2801         ret = init_iommu_all(ivrs_base);
2802         if (ret)
2803                 goto out;
2804
2805         /* Disable IOMMU if there's Stoney Ridge graphics */
2806         for (i = 0; i < 32; i++) {
2807                 pci_id = read_pci_config(0, i, 0, 0);
2808                 if ((pci_id & 0xffff) == 0x1002 && (pci_id >> 16) == 0x98e4) {
2809                         pr_info("Disable IOMMU on Stoney Ridge\n");
2810                         amd_iommu_disabled = true;
2811                         break;
2812                 }
2813         }
2814
2815         /* Disable any previously enabled IOMMUs */
2816         if (!is_kdump_kernel() || amd_iommu_disabled)
2817                 disable_iommus();
2818
2819         if (amd_iommu_irq_remap)
2820                 amd_iommu_irq_remap = check_ioapic_information();
2821
2822         if (amd_iommu_irq_remap) {
2823                 /*
2824                  * Interrupt remapping enabled, create kmem_cache for the
2825                  * remapping tables.
2826                  */
2827                 ret = -ENOMEM;
2828                 if (!AMD_IOMMU_GUEST_IR_GA(amd_iommu_guest_ir))
2829                         remap_cache_sz = MAX_IRQS_PER_TABLE * sizeof(u32);
2830                 else
2831                         remap_cache_sz = MAX_IRQS_PER_TABLE * (sizeof(u64) * 2);
2832                 amd_iommu_irq_cache = kmem_cache_create("irq_remap_cache",
2833                                                         remap_cache_sz,
2834                                                         DTE_INTTAB_ALIGNMENT,
2835                                                         0, NULL);
2836                 if (!amd_iommu_irq_cache)
2837                         goto out;
2838
2839                 irq_lookup_table = (void *)__get_free_pages(
2840                                 GFP_KERNEL | __GFP_ZERO,
2841                                 get_order(rlookup_table_size));
2842                 kmemleak_alloc(irq_lookup_table, rlookup_table_size,
2843                                1, GFP_KERNEL);
2844                 if (!irq_lookup_table)
2845                         goto out;
2846         }
2847
2848         ret = init_memory_definitions(ivrs_base);
2849         if (ret)
2850                 goto out;
2851
2852         /* init the device table */
2853         init_device_table();
2854
2855 out:
2856         /* Don't leak any ACPI memory */
2857         acpi_put_table(ivrs_base);
2858
2859         return ret;
2860 }
2861
2862 static int amd_iommu_enable_interrupts(void)
2863 {
2864         struct amd_iommu *iommu;
2865         int ret = 0;
2866
2867         for_each_iommu(iommu) {
2868                 ret = iommu_init_irq(iommu);
2869                 if (ret)
2870                         goto out;
2871         }
2872
2873 out:
2874         return ret;
2875 }
2876
2877 static bool detect_ivrs(void)
2878 {
2879         struct acpi_table_header *ivrs_base;
2880         acpi_status status;
2881
2882         status = acpi_get_table("IVRS", 0, &ivrs_base);
2883         if (status == AE_NOT_FOUND)
2884                 return false;
2885         else if (ACPI_FAILURE(status)) {
2886                 const char *err = acpi_format_exception(status);
2887                 pr_err("IVRS table error: %s\n", err);
2888                 return false;
2889         }
2890
2891         acpi_put_table(ivrs_base);
2892
2893         /* Make sure ACS will be enabled during PCI probe */
2894         pci_request_acs();
2895
2896         return true;
2897 }
2898
2899 /****************************************************************************
2900  *
2901  * AMD IOMMU Initialization State Machine
2902  *
2903  ****************************************************************************/
2904
2905 static int __init state_next(void)
2906 {
2907         int ret = 0;
2908
2909         switch (init_state) {
2910         case IOMMU_START_STATE:
2911                 if (!detect_ivrs()) {
2912                         init_state      = IOMMU_NOT_FOUND;
2913                         ret             = -ENODEV;
2914                 } else {
2915                         init_state      = IOMMU_IVRS_DETECTED;
2916                 }
2917                 break;
2918         case IOMMU_IVRS_DETECTED:
2919                 ret = early_amd_iommu_init();
2920                 init_state = ret ? IOMMU_INIT_ERROR : IOMMU_ACPI_FINISHED;
2921                 if (init_state == IOMMU_ACPI_FINISHED && amd_iommu_disabled) {
2922                         pr_info("AMD IOMMU disabled\n");
2923                         init_state = IOMMU_CMDLINE_DISABLED;
2924                         ret = -EINVAL;
2925                 }
2926                 break;
2927         case IOMMU_ACPI_FINISHED:
2928                 early_enable_iommus();
2929                 x86_platform.iommu_shutdown = disable_iommus;
2930                 init_state = IOMMU_ENABLED;
2931                 break;
2932         case IOMMU_ENABLED:
2933                 register_syscore_ops(&amd_iommu_syscore_ops);
2934                 ret = amd_iommu_init_pci();
2935                 init_state = ret ? IOMMU_INIT_ERROR : IOMMU_PCI_INIT;
2936                 enable_iommus_v2();
2937                 break;
2938         case IOMMU_PCI_INIT:
2939                 ret = amd_iommu_enable_interrupts();
2940                 init_state = ret ? IOMMU_INIT_ERROR : IOMMU_INTERRUPTS_EN;
2941                 break;
2942         case IOMMU_INTERRUPTS_EN:
2943                 ret = amd_iommu_init_dma_ops();
2944                 init_state = ret ? IOMMU_INIT_ERROR : IOMMU_DMA_OPS;
2945                 break;
2946         case IOMMU_DMA_OPS:
2947                 init_state = IOMMU_INITIALIZED;
2948                 break;
2949         case IOMMU_INITIALIZED:
2950                 /* Nothing to do */
2951                 break;
2952         case IOMMU_NOT_FOUND:
2953         case IOMMU_INIT_ERROR:
2954         case IOMMU_CMDLINE_DISABLED:
2955                 /* Error states => do nothing */
2956                 ret = -EINVAL;
2957                 break;
2958         default:
2959                 /* Unknown state */
2960                 BUG();
2961         }
2962
2963         if (ret) {
2964                 free_dma_resources();
2965                 if (!irq_remapping_enabled) {
2966                         disable_iommus();
2967                         free_iommu_resources();
2968                 } else {
2969                         struct amd_iommu *iommu;
2970
2971                         uninit_device_table_dma();
2972                         for_each_iommu(iommu)
2973                                 iommu_flush_all_caches(iommu);
2974                 }
2975         }
2976         return ret;
2977 }
2978
2979 static int __init iommu_go_to_state(enum iommu_init_state state)
2980 {
2981         int ret = -EINVAL;
2982
2983         while (init_state != state) {
2984                 if (init_state == IOMMU_NOT_FOUND         ||
2985                     init_state == IOMMU_INIT_ERROR        ||
2986                     init_state == IOMMU_CMDLINE_DISABLED)
2987                         break;
2988                 ret = state_next();
2989         }
2990
2991         return ret;
2992 }
2993
2994 #ifdef CONFIG_IRQ_REMAP
2995 int __init amd_iommu_prepare(void)
2996 {
2997         int ret;
2998
2999         amd_iommu_irq_remap = true;
3000
3001         ret = iommu_go_to_state(IOMMU_ACPI_FINISHED);
3002         if (ret)
3003                 return ret;
3004         return amd_iommu_irq_remap ? 0 : -ENODEV;
3005 }
3006
3007 int __init amd_iommu_enable(void)
3008 {
3009         int ret;
3010
3011         ret = iommu_go_to_state(IOMMU_ENABLED);
3012         if (ret)
3013                 return ret;
3014
3015         irq_remapping_enabled = 1;
3016         return amd_iommu_xt_mode;
3017 }
3018
3019 void amd_iommu_disable(void)
3020 {
3021         amd_iommu_suspend();
3022 }
3023
3024 int amd_iommu_reenable(int mode)
3025 {
3026         amd_iommu_resume();
3027
3028         return 0;
3029 }
3030
3031 int __init amd_iommu_enable_faulting(void)
3032 {
3033         /* We enable MSI later when PCI is initialized */
3034         return 0;
3035 }
3036 #endif
3037
3038 /*
3039  * This is the core init function for AMD IOMMU hardware in the system.
3040  * This function is called from the generic x86 DMA layer initialization
3041  * code.
3042  */
3043 static int __init amd_iommu_init(void)
3044 {
3045         struct amd_iommu *iommu;
3046         int ret;
3047
3048         ret = iommu_go_to_state(IOMMU_INITIALIZED);
3049 #ifdef CONFIG_GART_IOMMU
3050         if (ret && list_empty(&amd_iommu_list)) {
3051                 /*
3052                  * We failed to initialize the AMD IOMMU - try fallback
3053                  * to GART if possible.
3054                  */
3055                 gart_iommu_init();
3056         }
3057 #endif
3058
3059         for_each_iommu(iommu)
3060                 amd_iommu_debugfs_setup(iommu);
3061
3062         return ret;
3063 }
3064
3065 static bool amd_iommu_sme_check(void)
3066 {
3067         if (!sme_active() || (boot_cpu_data.x86 != 0x17))
3068                 return true;
3069
3070         /* For Fam17h, a specific level of support is required */
3071         if (boot_cpu_data.microcode >= 0x08001205)
3072                 return true;
3073
3074         if ((boot_cpu_data.microcode >= 0x08001126) &&
3075             (boot_cpu_data.microcode <= 0x080011ff))
3076                 return true;
3077
3078         pr_notice("IOMMU not currently supported when SME is active\n");
3079
3080         return false;
3081 }
3082
3083 /****************************************************************************
3084  *
3085  * Early detect code. This code runs at IOMMU detection time in the DMA
3086  * layer. It just looks if there is an IVRS ACPI table to detect AMD
3087  * IOMMUs
3088  *
3089  ****************************************************************************/
3090 int __init amd_iommu_detect(void)
3091 {
3092         int ret;
3093
3094         if (no_iommu || (iommu_detected && !gart_iommu_aperture))
3095                 return -ENODEV;
3096
3097         if (!amd_iommu_sme_check())
3098                 return -ENODEV;
3099
3100         ret = iommu_go_to_state(IOMMU_IVRS_DETECTED);
3101         if (ret)
3102                 return ret;
3103
3104         amd_iommu_detected = true;
3105         iommu_detected = 1;
3106         x86_init.iommu.iommu_init = amd_iommu_init;
3107
3108         return 1;
3109 }
3110
3111 /****************************************************************************
3112  *
3113  * Parsing functions for the AMD IOMMU specific kernel command line
3114  * options.
3115  *
3116  ****************************************************************************/
3117
3118 static int __init parse_amd_iommu_dump(char *str)
3119 {
3120         amd_iommu_dump = true;
3121
3122         return 1;
3123 }
3124
3125 static int __init parse_amd_iommu_intr(char *str)
3126 {
3127         for (; *str; ++str) {
3128                 if (strncmp(str, "legacy", 6) == 0) {
3129                         amd_iommu_guest_ir = AMD_IOMMU_GUEST_IR_LEGACY_GA;
3130                         break;
3131                 }
3132                 if (strncmp(str, "vapic", 5) == 0) {
3133                         amd_iommu_guest_ir = AMD_IOMMU_GUEST_IR_VAPIC;
3134                         break;
3135                 }
3136         }
3137         return 1;
3138 }
3139
3140 static int __init parse_amd_iommu_options(char *str)
3141 {
3142         for (; *str; ++str) {
3143                 if (strncmp(str, "fullflush", 9) == 0)
3144                         amd_iommu_unmap_flush = true;
3145                 if (strncmp(str, "off", 3) == 0)
3146                         amd_iommu_disabled = true;
3147                 if (strncmp(str, "force_isolation", 15) == 0)
3148                         amd_iommu_force_isolation = true;
3149         }
3150
3151         return 1;
3152 }
3153
3154 static int __init parse_ivrs_ioapic(char *str)
3155 {
3156         unsigned int bus, dev, fn;
3157         int ret, id, i;
3158         u16 devid;
3159
3160         ret = sscanf(str, "[%d]=%x:%x.%x", &id, &bus, &dev, &fn);
3161
3162         if (ret != 4) {
3163                 pr_err("Invalid command line: ivrs_ioapic%s\n", str);
3164                 return 1;
3165         }
3166
3167         if (early_ioapic_map_size == EARLY_MAP_SIZE) {
3168                 pr_err("Early IOAPIC map overflow - ignoring ivrs_ioapic%s\n",
3169                         str);
3170                 return 1;
3171         }
3172
3173         devid = ((bus & 0xff) << 8) | ((dev & 0x1f) << 3) | (fn & 0x7);
3174
3175         cmdline_maps                    = true;
3176         i                               = early_ioapic_map_size++;
3177         early_ioapic_map[i].id          = id;
3178         early_ioapic_map[i].devid       = devid;
3179         early_ioapic_map[i].cmd_line    = true;
3180
3181         return 1;
3182 }
3183
3184 static int __init parse_ivrs_hpet(char *str)
3185 {
3186         unsigned int bus, dev, fn;
3187         int ret, id, i;
3188         u16 devid;
3189
3190         ret = sscanf(str, "[%d]=%x:%x.%x", &id, &bus, &dev, &fn);
3191
3192         if (ret != 4) {
3193                 pr_err("Invalid command line: ivrs_hpet%s\n", str);
3194                 return 1;
3195         }
3196
3197         if (early_hpet_map_size == EARLY_MAP_SIZE) {
3198                 pr_err("Early HPET map overflow - ignoring ivrs_hpet%s\n",
3199                         str);
3200                 return 1;
3201         }
3202
3203         devid = ((bus & 0xff) << 8) | ((dev & 0x1f) << 3) | (fn & 0x7);
3204
3205         cmdline_maps                    = true;
3206         i                               = early_hpet_map_size++;
3207         early_hpet_map[i].id            = id;
3208         early_hpet_map[i].devid         = devid;
3209         early_hpet_map[i].cmd_line      = true;
3210
3211         return 1;
3212 }
3213
3214 static int __init parse_ivrs_acpihid(char *str)
3215 {
3216         u32 bus, dev, fn;
3217         char *hid, *uid, *p;
3218         char acpiid[ACPIHID_UID_LEN + ACPIHID_HID_LEN] = {0};
3219         int ret, i;
3220
3221         ret = sscanf(str, "[%x:%x.%x]=%s", &bus, &dev, &fn, acpiid);
3222         if (ret != 4) {
3223                 pr_err("Invalid command line: ivrs_acpihid(%s)\n", str);
3224                 return 1;
3225         }
3226
3227         p = acpiid;
3228         hid = strsep(&p, ":");
3229         uid = p;
3230
3231         if (!hid || !(*hid) || !uid) {
3232                 pr_err("Invalid command line: hid or uid\n");
3233                 return 1;
3234         }
3235
3236         i = early_acpihid_map_size++;
3237         memcpy(early_acpihid_map[i].hid, hid, strlen(hid));
3238         memcpy(early_acpihid_map[i].uid, uid, strlen(uid));
3239         early_acpihid_map[i].devid =
3240                 ((bus & 0xff) << 8) | ((dev & 0x1f) << 3) | (fn & 0x7);
3241         early_acpihid_map[i].cmd_line   = true;
3242
3243         return 1;
3244 }
3245
3246 __setup("amd_iommu_dump",       parse_amd_iommu_dump);
3247 __setup("amd_iommu=",           parse_amd_iommu_options);
3248 __setup("amd_iommu_intr=",      parse_amd_iommu_intr);
3249 __setup("ivrs_ioapic",          parse_ivrs_ioapic);
3250 __setup("ivrs_hpet",            parse_ivrs_hpet);
3251 __setup("ivrs_acpihid",         parse_ivrs_acpihid);
3252
3253 IOMMU_INIT_FINISH(amd_iommu_detect,
3254                   gart_iommu_hole_init,
3255                   NULL,
3256                   NULL);
3257
3258 bool amd_iommu_v2_supported(void)
3259 {
3260         return amd_iommu_v2_present;
3261 }
3262 EXPORT_SYMBOL(amd_iommu_v2_supported);
3263
3264 struct amd_iommu *get_amd_iommu(unsigned int idx)
3265 {
3266         unsigned int i = 0;
3267         struct amd_iommu *iommu;
3268
3269         for_each_iommu(iommu)
3270                 if (i++ == idx)
3271                         return iommu;
3272         return NULL;
3273 }
3274
3275 /****************************************************************************
3276  *
3277  * IOMMU EFR Performance Counter support functionality. This code allows
3278  * access to the IOMMU PC functionality.
3279  *
3280  ****************************************************************************/
3281
3282 u8 amd_iommu_pc_get_max_banks(unsigned int idx)
3283 {
3284         struct amd_iommu *iommu = get_amd_iommu(idx);
3285
3286         if (iommu)
3287                 return iommu->max_banks;
3288
3289         return 0;
3290 }
3291 EXPORT_SYMBOL(amd_iommu_pc_get_max_banks);
3292
3293 bool amd_iommu_pc_supported(void)
3294 {
3295         return amd_iommu_pc_present;
3296 }
3297 EXPORT_SYMBOL(amd_iommu_pc_supported);
3298
3299 u8 amd_iommu_pc_get_max_counters(unsigned int idx)
3300 {
3301         struct amd_iommu *iommu = get_amd_iommu(idx);
3302
3303         if (iommu)
3304                 return iommu->max_counters;
3305
3306         return 0;
3307 }
3308 EXPORT_SYMBOL(amd_iommu_pc_get_max_counters);
3309
3310 static int iommu_pc_get_set_reg(struct amd_iommu *iommu, u8 bank, u8 cntr,
3311                                 u8 fxn, u64 *value, bool is_write)
3312 {
3313         u32 offset;
3314         u32 max_offset_lim;
3315
3316         /* Make sure the IOMMU PC resource is available */
3317         if (!amd_iommu_pc_present)
3318                 return -ENODEV;
3319
3320         /* Check for valid iommu and pc register indexing */
3321         if (WARN_ON(!iommu || (fxn > 0x28) || (fxn & 7)))
3322                 return -ENODEV;
3323
3324         offset = (u32)(((0x40 | bank) << 12) | (cntr << 8) | fxn);
3325
3326         /* Limit the offset to the hw defined mmio region aperture */
3327         max_offset_lim = (u32)(((0x40 | iommu->max_banks) << 12) |
3328                                 (iommu->max_counters << 8) | 0x28);
3329         if ((offset < MMIO_CNTR_REG_OFFSET) ||
3330             (offset > max_offset_lim))
3331                 return -EINVAL;
3332
3333         if (is_write) {
3334                 u64 val = *value & GENMASK_ULL(47, 0);
3335
3336                 writel((u32)val, iommu->mmio_base + offset);
3337                 writel((val >> 32), iommu->mmio_base + offset + 4);
3338         } else {
3339                 *value = readl(iommu->mmio_base + offset + 4);
3340                 *value <<= 32;
3341                 *value |= readl(iommu->mmio_base + offset);
3342                 *value &= GENMASK_ULL(47, 0);
3343         }
3344
3345         return 0;
3346 }
3347
3348 int amd_iommu_pc_get_reg(struct amd_iommu *iommu, u8 bank, u8 cntr, u8 fxn, u64 *value)
3349 {
3350         if (!iommu)
3351                 return -EINVAL;
3352
3353         return iommu_pc_get_set_reg(iommu, bank, cntr, fxn, value, false);
3354 }
3355
3356 int amd_iommu_pc_set_reg(struct amd_iommu *iommu, u8 bank, u8 cntr, u8 fxn, u64 *value)
3357 {
3358         if (!iommu)
3359                 return -EINVAL;
3360
3361         return iommu_pc_get_set_reg(iommu, bank, cntr, fxn, value, true);
3362 }