drivers/gpu/drm/msm/msm_gpu.h

   1 /* SPDX-License-Identifier: GPL-2.0-only */
   2 /*
   3  * Copyright (C) 2013 Red Hat
   4  * Author: Rob Clark <robdclark@gmail.com>
   5  */
   6
   7 #ifndef __MSM_GPU_H__
   8 #define __MSM_GPU_H__
   9
  10 #include <linux/adreno-smmu-priv.h>
  11 #include <linux/clk.h>
  12 #include <linux/interconnect.h>
  13 #include <linux/pm_opp.h>
  14 #include <linux/regulator/consumer.h>
  15
  16 #include "msm_drv.h"
  17 #include "msm_fence.h"
  18 #include "msm_ringbuffer.h"
  19 #include "msm_gem.h"
  20
  21 struct msm_gem_submit;
  22 struct msm_gpu_perfcntr;
  23 struct msm_gpu_state;
  24
  25 struct msm_gpu_config {
  26         const char *ioname;
  27         unsigned int nr_rings;
  28 };
  29
  30 /* So far, with hardware that I've seen to date, we can have:
  31  *  + zero, one, or two z180 2d cores
  32  *  + a3xx or a2xx 3d core, which share a common CP (the firmware
  33  *    for the CP seems to implement some different PM4 packet types
  34  *    but the basics of cmdstream submission are the same)
  35  *
  36  * Which means that the eventual complete "class" hierarchy, once
  37  * support for all past and present hw is in place, becomes:
  38  *  + msm_gpu
  39  *    + adreno_gpu
  40  *      + a3xx_gpu
  41  *      + a2xx_gpu
  42  *    + z180_gpu
  43  */
  44 struct msm_gpu_funcs {
  45         int (*get_param)(struct msm_gpu *gpu, uint32_t param, uint64_t *value);
  46         int (*hw_init)(struct msm_gpu *gpu);
  47         int (*pm_suspend)(struct msm_gpu *gpu);
  48         int (*pm_resume)(struct msm_gpu *gpu);
  49         void (*submit)(struct msm_gpu *gpu, struct msm_gem_submit *submit);
  50         void (*flush)(struct msm_gpu *gpu, struct msm_ringbuffer *ring);
  51         irqreturn_t (*irq)(struct msm_gpu *irq);
  52         struct msm_ringbuffer *(*active_ring)(struct msm_gpu *gpu);
  53         void (*recover)(struct msm_gpu *gpu);
  54         void (*destroy)(struct msm_gpu *gpu);
  55 #if defined(CONFIG_DEBUG_FS) || defined(CONFIG_DEV_COREDUMP)
  56         /* show GPU status in debugfs: */
  57         void (*show)(struct msm_gpu *gpu, struct msm_gpu_state *state,
  58                         struct drm_printer *p);
  59         /* for generation specific debugfs: */
  60         void (*debugfs_init)(struct msm_gpu *gpu, struct drm_minor *minor);
  61 #endif
  62         unsigned long (*gpu_busy)(struct msm_gpu *gpu);
  63         struct msm_gpu_state *(*gpu_state_get)(struct msm_gpu *gpu);
  64         int (*gpu_state_put)(struct msm_gpu_state *state);
  65         unsigned long (*gpu_get_freq)(struct msm_gpu *gpu);
  66         void (*gpu_set_freq)(struct msm_gpu *gpu, struct dev_pm_opp *opp);
  67         struct msm_gem_address_space *(*create_address_space)
  68                 (struct msm_gpu *gpu, struct platform_device *pdev);
  69         struct msm_gem_address_space *(*create_private_address_space)
  70                 (struct msm_gpu *gpu);
  71         uint32_t (*get_rptr)(struct msm_gpu *gpu, struct msm_ringbuffer *ring);
  72 };
  73
  74 /* Additional state for iommu faults: */
  75 struct msm_gpu_fault_info {
  76         u64 ttbr0;
  77         unsigned long iova;
  78         int flags;
  79         const char *type;
  80         const char *block;
  81 };
  82
  83 /**
  84  * struct msm_gpu_devfreq - devfreq related state
  85  */
  86 struct msm_gpu_devfreq {
  87         /** devfreq: devfreq instance */
  88         struct devfreq *devfreq;
  89
  90         /**
  91          * idle_constraint:
  92          *
  93          * A PM QoS constraint to limit max freq while the GPU is idle.
  94          */
  95         struct dev_pm_qos_request idle_freq;
  96
  97         /**
  98          * boost_constraint:
  99          *
 100          * A PM QoS constraint to boost min freq for a period of time
 101          * until the boost expires.
 102          */
 103         struct dev_pm_qos_request boost_freq;
 104
 105         /**
 106          * busy_cycles:
 107          *
 108          * Used by implementation of gpu->gpu_busy() to track the last
 109          * busy counter value, for calculating elapsed busy cycles since
 110          * last sampling period.
 111          */
 112         u64 busy_cycles;
 113
 114         /** time: Time of last sampling period. */
 115         ktime_t time;
 116
 117         /** idle_time: Time of last transition to idle: */
 118         ktime_t idle_time;
 119
 120         /**
 121          * idle_work:
 122          *
 123          * Used to delay clamping to idle freq on active->idle transition.
 124          */
 125         struct msm_hrtimer_work idle_work;
 126
 127         /**
 128          * boost_work:
 129          *
 130          * Used to reset the boost_constraint after the boost period has
 131          * elapsed
 132          */
 133         struct msm_hrtimer_work boost_work;
 134 };
 135
 136 struct msm_gpu {
 137         const char *name;
 138         struct drm_device *dev;
 139         struct platform_device *pdev;
 140         const struct msm_gpu_funcs *funcs;
 141
 142         struct adreno_smmu_priv adreno_smmu;
 143
 144         /* performance counters (hw & sw): */
 145         spinlock_t perf_lock;
 146         bool perfcntr_active;
 147         struct {
 148                 bool active;
 149                 ktime_t time;
 150         } last_sample;
 151         uint32_t totaltime, activetime;    /* sw counters */
 152         uint32_t last_cntrs[5];            /* hw counters */
 153         const struct msm_gpu_perfcntr *perfcntrs;
 154         uint32_t num_perfcntrs;
 155
 156         struct msm_ringbuffer *rb[MSM_GPU_MAX_RINGS];
 157         int nr_rings;
 158
 159         /**
 160          * cur_ctx_seqno:
 161          *
 162          * The ctx->seqno value of the last context to submit rendering,
 163          * and the one with current pgtables installed (for generations
 164          * that support per-context pgtables).  Tracked by seqno rather
 165          * than pointer value to avoid dangling pointers, and cases where
 166          * a ctx can be freed and a new one created with the same address.
 167          */
 168         int cur_ctx_seqno;
 169
 170         /*
 171          * List of GEM active objects on this gpu.  Protected by
 172          * msm_drm_private::mm_lock
 173          */
 174         struct list_head active_list;
 175
 176         /**
 177          * lock:
 178          *
 179          * General lock for serializing all the gpu things.
 180          *
 181          * TODO move to per-ring locking where feasible (ie. submit/retire
 182          * path, etc)
 183          */
 184         struct mutex lock;
 185
 186         /**
 187          * active_submits:
 188          *
 189          * The number of submitted but not yet retired submits, used to
 190          * determine transitions between active and idle.
 191          *
 192          * Protected by active_lock
 193          */
 194         int active_submits;
 195
 196         /** lock: protects active_submits and idle/active transitions */
 197         struct mutex active_lock;
 198
 199         /* does gpu need hw_init? */
 200         bool needs_hw_init;
 201
 202         /* number of GPU hangs (for all contexts) */
 203         int global_faults;
 204
 205         void __iomem *mmio;
 206         int irq;
 207
 208         struct msm_gem_address_space *aspace;
 209
 210         /* Power Control: */
 211         struct regulator *gpu_reg, *gpu_cx;
 212         struct clk_bulk_data *grp_clks;
 213         int nr_clocks;
 214         struct clk *ebi1_clk, *core_clk, *rbbmtimer_clk;
 215         uint32_t fast_rate;
 216
 217         /* Hang and Inactivity Detection:
 218          */
 219 #define DRM_MSM_INACTIVE_PERIOD   66 /* in ms (roughly four frames) */
 220
 221 #define DRM_MSM_HANGCHECK_DEFAULT_PERIOD 500 /* in ms */
 222         struct timer_list hangcheck_timer;
 223
 224         /* Fault info for most recent iova fault: */
 225         struct msm_gpu_fault_info fault_info;
 226
 227         /* work for handling GPU ioval faults: */
 228         struct kthread_work fault_work;
 229
 230         /* work for handling GPU recovery: */
 231         struct kthread_work recover_work;
 232
 233         /** retire_event: notified when submits are retired: */
 234         wait_queue_head_t retire_event;
 235
 236         /* work for handling active-list retiring: */
 237         struct kthread_work retire_work;
 238
 239         /* worker for retire/recover: */
 240         struct kthread_worker *worker;
 241
 242         struct drm_gem_object *memptrs_bo;
 243
 244         struct msm_gpu_devfreq devfreq;
 245
 246         uint32_t suspend_count;
 247
 248         struct msm_gpu_state *crashstate;
 249
 250         /* Enable clamping to idle freq when inactive: */
 251         bool clamp_to_idle;
 252
 253         /* True if the hardware supports expanded apriv (a650 and newer) */
 254         bool hw_apriv;
 255
 256         struct thermal_cooling_device *cooling;
 257 };
 258
 259 static inline struct msm_gpu *dev_to_gpu(struct device *dev)
 260 {
 261         struct adreno_smmu_priv *adreno_smmu = dev_get_drvdata(dev);
 262         return container_of(adreno_smmu, struct msm_gpu, adreno_smmu);
 263 }
 264
 265 /* It turns out that all targets use the same ringbuffer size */
 266 #define MSM_GPU_RINGBUFFER_SZ SZ_32K
 267 #define MSM_GPU_RINGBUFFER_BLKSIZE 32
 268
 269 #define MSM_GPU_RB_CNTL_DEFAULT \
 270                 (AXXX_CP_RB_CNTL_BUFSZ(ilog2(MSM_GPU_RINGBUFFER_SZ / 8)) | \
 271                 AXXX_CP_RB_CNTL_BLKSZ(ilog2(MSM_GPU_RINGBUFFER_BLKSIZE / 8)))
 272
 273 static inline bool msm_gpu_active(struct msm_gpu *gpu)
 274 {
 275         int i;
 276
 277         for (i = 0; i < gpu->nr_rings; i++) {
 278                 struct msm_ringbuffer *ring = gpu->rb[i];
 279
 280                 if (fence_after(ring->seqno, ring->memptrs->fence))
 281                         return true;
 282         }
 283
 284         return false;
 285 }
 286
 287 /* Perf-Counters:
 288  * The select_reg and select_val are just there for the benefit of the child
 289  * class that actually enables the perf counter..  but msm_gpu base class
 290  * will handle sampling/displaying the counters.
 291  */
 292
 293 struct msm_gpu_perfcntr {
 294         uint32_t select_reg;
 295         uint32_t sample_reg;
 296         uint32_t select_val;
 297         const char *name;
 298 };
 299
 300 /*
 301  * The number of priority levels provided by drm gpu scheduler.  The
 302  * DRM_SCHED_PRIORITY_KERNEL priority level is treated specially in some
 303  * cases, so we don't use it (no need for kernel generated jobs).
 304  */
 305 #define NR_SCHED_PRIORITIES (1 + DRM_SCHED_PRIORITY_HIGH - DRM_SCHED_PRIORITY_MIN)
 306
 307 /**
 308  * struct msm_file_private - per-drm_file context
 309  *
 310  * @queuelock:    synchronizes access to submitqueues list
 311  * @submitqueues: list of &msm_gpu_submitqueue created by userspace
 312  * @queueid:      counter incremented each time a submitqueue is created,
 313  *                used to assign &msm_gpu_submitqueue.id
 314  * @aspace:       the per-process GPU address-space
 315  * @ref:          reference count
 316  * @seqno:        unique per process seqno
 317  */
 318 struct msm_file_private {
 319         rwlock_t queuelock;
 320         struct list_head submitqueues;
 321         int queueid;
 322         struct msm_gem_address_space *aspace;
 323         struct kref ref;
 324         int seqno;
 325
 326         /**
 327          * entities:
 328          *
 329          * Table of per-priority-level sched entities used by submitqueues
 330          * associated with this &drm_file.  Because some userspace apps
 331          * make assumptions about rendering from multiple gl contexts
 332          * (of the same priority) within the process happening in FIFO
 333          * order without requiring any fencing beyond MakeCurrent(), we
 334          * create at most one &drm_sched_entity per-process per-priority-
 335          * level.
 336          */
 337         struct drm_sched_entity *entities[NR_SCHED_PRIORITIES * MSM_GPU_MAX_RINGS];
 338 };
 339
 340 /**
 341  * msm_gpu_convert_priority - Map userspace priority to ring # and sched priority
 342  *
 343  * @gpu:        the gpu instance
 344  * @prio:       the userspace priority level
 345  * @ring_nr:    [out] the ringbuffer the userspace priority maps to
 346  * @sched_prio: [out] the gpu scheduler priority level which the userspace
 347  *              priority maps to
 348  *
 349  * With drm/scheduler providing it's own level of prioritization, our total
 350  * number of available priority levels is (nr_rings * NR_SCHED_PRIORITIES).
 351  * Each ring is associated with it's own scheduler instance.  However, our
 352  * UABI is that lower numerical values are higher priority.  So mapping the
 353  * single userspace priority level into ring_nr and sched_prio takes some
 354  * care.  The userspace provided priority (when a submitqueue is created)
 355  * is mapped to ring nr and scheduler priority as such:
 356  *
 357  *   ring_nr    = userspace_prio / NR_SCHED_PRIORITIES
 358  *   sched_prio = NR_SCHED_PRIORITIES -
 359  *                (userspace_prio % NR_SCHED_PRIORITIES) - 1
 360  *
 361  * This allows generations without preemption (nr_rings==1) to have some
 362  * amount of prioritization, and provides more priority levels for gens
 363  * that do have preemption.
 364  */
 365 static inline int msm_gpu_convert_priority(struct msm_gpu *gpu, int prio,
 366                 unsigned *ring_nr, enum drm_sched_priority *sched_prio)
 367 {
 368         unsigned rn, sp;
 369
 370         rn = div_u64_rem(prio, NR_SCHED_PRIORITIES, &sp);
 371
 372         /* invert sched priority to map to higher-numeric-is-higher-
 373          * priority convention
 374          */
 375         sp = NR_SCHED_PRIORITIES - sp - 1;
 376
 377         if (rn >= gpu->nr_rings)
 378                 return -EINVAL;
 379
 380         *ring_nr = rn;
 381         *sched_prio = sp;
 382
 383         return 0;
 384 }
 385
 386 /**
 387  * struct msm_gpu_submitqueues - Userspace created context.
 388  *
 389  * A submitqueue is associated with a gl context or vk queue (or equiv)
 390  * in userspace.
 391  *
 392  * @id:        userspace id for the submitqueue, unique within the drm_file
 393  * @flags:     userspace flags for the submitqueue, specified at creation
 394  *             (currently unusued)
 395  * @ring_nr:   the ringbuffer used by this submitqueue, which is determined
 396  *             by the submitqueue's priority
 397  * @faults:    the number of GPU hangs associated with this submitqueue
 398  * @last_fence: the sequence number of the last allocated fence (for error
 399  *             checking)
 400  * @ctx:       the per-drm_file context associated with the submitqueue (ie.
 401  *             which set of pgtables do submits jobs associated with the
 402  *             submitqueue use)
 403  * @node:      node in the context's list of submitqueues
 404  * @fence_idr: maps fence-id to dma_fence for userspace visible fence
 405  *             seqno, protected by submitqueue lock
 406  * @lock:      submitqueue lock
 407  * @ref:       reference count
 408  * @entity:    the submit job-queue
 409  */
 410 struct msm_gpu_submitqueue {
 411         int id;
 412         u32 flags;
 413         u32 ring_nr;
 414         int faults;
 415         uint32_t last_fence;
 416         struct msm_file_private *ctx;
 417         struct list_head node;
 418         struct idr fence_idr;
 419         struct mutex lock;
 420         struct kref ref;
 421         struct drm_sched_entity *entity;
 422 };
 423
 424 struct msm_gpu_state_bo {
 425         u64 iova;
 426         size_t size;
 427         void *data;
 428         bool encoded;
 429 };
 430
 431 struct msm_gpu_state {
 432         struct kref ref;
 433         struct timespec64 time;
 434
 435         struct {
 436                 u64 iova;
 437                 u32 fence;
 438                 u32 seqno;
 439                 u32 rptr;
 440                 u32 wptr;
 441                 void *data;
 442                 int data_size;
 443                 bool encoded;
 444         } ring[MSM_GPU_MAX_RINGS];
 445
 446         int nr_registers;
 447         u32 *registers;
 448
 449         u32 rbbm_status;
 450
 451         char *comm;
 452         char *cmd;
 453
 454         struct msm_gpu_fault_info fault_info;
 455
 456         int nr_bos;
 457         struct msm_gpu_state_bo *bos;
 458 };
 459
 460 static inline void gpu_write(struct msm_gpu *gpu, u32 reg, u32 data)
 461 {
 462         msm_writel(data, gpu->mmio + (reg << 2));
 463 }
 464
 465 static inline u32 gpu_read(struct msm_gpu *gpu, u32 reg)
 466 {
 467         return msm_readl(gpu->mmio + (reg << 2));
 468 }
 469
 470 static inline void gpu_rmw(struct msm_gpu *gpu, u32 reg, u32 mask, u32 or)
 471 {
 472         msm_rmw(gpu->mmio + (reg << 2), mask, or);
 473 }
 474
 475 static inline u64 gpu_read64(struct msm_gpu *gpu, u32 lo, u32 hi)
 476 {
 477         u64 val;
 478
 479         /*
 480          * Why not a readq here? Two reasons: 1) many of the LO registers are
 481          * not quad word aligned and 2) the GPU hardware designers have a bit
 482          * of a history of putting registers where they fit, especially in
 483          * spins. The longer a GPU family goes the higher the chance that
 484          * we'll get burned.  We could do a series of validity checks if we
 485          * wanted to, but really is a readq() that much better? Nah.
 486          */
 487
 488         /*
 489          * For some lo/hi registers (like perfcounters), the hi value is latched
 490          * when the lo is read, so make sure to read the lo first to trigger
 491          * that
 492          */
 493         val = (u64) msm_readl(gpu->mmio + (lo << 2));
 494         val |= ((u64) msm_readl(gpu->mmio + (hi << 2)) << 32);
 495
 496         return val;
 497 }
 498
 499 static inline void gpu_write64(struct msm_gpu *gpu, u32 lo, u32 hi, u64 val)
 500 {
 501         /* Why not a writeq here? Read the screed above */
 502         msm_writel(lower_32_bits(val), gpu->mmio + (lo << 2));
 503         msm_writel(upper_32_bits(val), gpu->mmio + (hi << 2));
 504 }
 505
 506 int msm_gpu_pm_suspend(struct msm_gpu *gpu);
 507 int msm_gpu_pm_resume(struct msm_gpu *gpu);
 508
 509 int msm_submitqueue_init(struct drm_device *drm, struct msm_file_private *ctx);
 510 struct msm_gpu_submitqueue *msm_submitqueue_get(struct msm_file_private *ctx,
 511                 u32 id);
 512 int msm_submitqueue_create(struct drm_device *drm,
 513                 struct msm_file_private *ctx,
 514                 u32 prio, u32 flags, u32 *id);
 515 int msm_submitqueue_query(struct drm_device *drm, struct msm_file_private *ctx,
 516                 struct drm_msm_submitqueue_query *args);
 517 int msm_submitqueue_remove(struct msm_file_private *ctx, u32 id);
 518 void msm_submitqueue_close(struct msm_file_private *ctx);
 519
 520 void msm_submitqueue_destroy(struct kref *kref);
 521
 522 void __msm_file_private_destroy(struct kref *kref);
 523
 524 static inline void msm_file_private_put(struct msm_file_private *ctx)
 525 {
 526         kref_put(&ctx->ref, __msm_file_private_destroy);
 527 }
 528
 529 static inline struct msm_file_private *msm_file_private_get(
 530         struct msm_file_private *ctx)
 531 {
 532         kref_get(&ctx->ref);
 533         return ctx;
 534 }
 535
 536 void msm_devfreq_init(struct msm_gpu *gpu);
 537 void msm_devfreq_cleanup(struct msm_gpu *gpu);
 538 void msm_devfreq_resume(struct msm_gpu *gpu);
 539 void msm_devfreq_suspend(struct msm_gpu *gpu);
 540 void msm_devfreq_boost(struct msm_gpu *gpu, unsigned factor);
 541 void msm_devfreq_active(struct msm_gpu *gpu);
 542 void msm_devfreq_idle(struct msm_gpu *gpu);
 543
 544 int msm_gpu_hw_init(struct msm_gpu *gpu);
 545
 546 void msm_gpu_perfcntr_start(struct msm_gpu *gpu);
 547 void msm_gpu_perfcntr_stop(struct msm_gpu *gpu);
 548 int msm_gpu_perfcntr_sample(struct msm_gpu *gpu, uint32_t *activetime,
 549                 uint32_t *totaltime, uint32_t ncntrs, uint32_t *cntrs);
 550
 551 void msm_gpu_retire(struct msm_gpu *gpu);
 552 void msm_gpu_submit(struct msm_gpu *gpu, struct msm_gem_submit *submit);
 553
 554 int msm_gpu_init(struct drm_device *drm, struct platform_device *pdev,
 555                 struct msm_gpu *gpu, const struct msm_gpu_funcs *funcs,
 556                 const char *name, struct msm_gpu_config *config);
 557
 558 struct msm_gem_address_space *
 559 msm_gpu_create_private_address_space(struct msm_gpu *gpu, struct task_struct *task);
 560
 561 void msm_gpu_cleanup(struct msm_gpu *gpu);
 562
 563 struct msm_gpu *adreno_load_gpu(struct drm_device *dev);
 564 void __init adreno_register(void);
 565 void __exit adreno_unregister(void);
 566
 567 static inline void msm_submitqueue_put(struct msm_gpu_submitqueue *queue)
 568 {
 569         if (queue)
 570                 kref_put(&queue->ref, msm_submitqueue_destroy);
 571 }
 572
 573 static inline struct msm_gpu_state *msm_gpu_crashstate_get(struct msm_gpu *gpu)
 574 {
 575         struct msm_gpu_state *state = NULL;
 576
 577         mutex_lock(&gpu->lock);
 578
 579         if (gpu->crashstate) {
 580                 kref_get(&gpu->crashstate->ref);
 581                 state = gpu->crashstate;
 582         }
 583
 584         mutex_unlock(&gpu->lock);
 585
 586         return state;
 587 }
 588
 589 static inline void msm_gpu_crashstate_put(struct msm_gpu *gpu)
 590 {
 591         mutex_lock(&gpu->lock);
 592
 593         if (gpu->crashstate) {
 594                 if (gpu->funcs->gpu_state_put(gpu->crashstate))
 595                         gpu->crashstate = NULL;
 596         }
 597
 598         mutex_unlock(&gpu->lock);
 599 }
 600
 601 /*
 602  * Simple macro to semi-cleanly add the MAP_PRIV flag for targets that can
 603  * support expanded privileges
 604  */
 605 #define check_apriv(gpu, flags) \
 606         (((gpu)->hw_apriv ? MSM_BO_MAP_PRIV : 0) | (flags))
 607
 608
 609 #endif /* __MSM_GPU_H__ */