drivers/gpu/drm/msm/dsi/phy/dsi_phy_14nm.c

   1 // SPDX-License-Identifier: GPL-2.0-only
   2 /*
   3  * Copyright (c) 2016, The Linux Foundation. All rights reserved.
   4  */
   5
   6 #include <linux/clk.h>
   7 #include <linux/clk-provider.h>
   8 #include <linux/delay.h>
   9
  10 #include "dsi_phy.h"
  11 #include "dsi_pll.h"
  12 #include "dsi.xml.h"
  13
  14 #define PHY_14NM_CKLN_IDX       4
  15
  16 /*
  17  * DSI PLL 14nm - clock diagram (eg: DSI0):
  18  *
  19  *         dsi0n1_postdiv_clk
  20  *                         |
  21  *                         |
  22  *                 +----+  |  +----+
  23  *  dsi0vco_clk ---| n1 |--o--| /8 |-- dsi0pllbyte
  24  *                 +----+  |  +----+
  25  *                         |           dsi0n1_postdivby2_clk
  26  *                         |   +----+  |
  27  *                         o---| /2 |--o--|\
  28  *                         |   +----+     | \   +----+
  29  *                         |              |  |--| n2 |-- dsi0pll
  30  *                         o--------------| /   +----+
  31  *                                        |/
  32  */
  33
  34 #define POLL_MAX_READS                  15
  35 #define POLL_TIMEOUT_US                 1000
  36
  37 #define VCO_REF_CLK_RATE                19200000
  38 #define VCO_MIN_RATE                    1300000000UL
  39 #define VCO_MAX_RATE                    2600000000UL
  40
  41 #define DSI_PLL_DEFAULT_VCO_POSTDIV     1
  42
  43 struct dsi_pll_input {
  44         u32 fref;       /* reference clk */
  45         u32 fdata;      /* bit clock rate */
  46         u32 dsiclk_sel; /* Mux configuration (see diagram) */
  47         u32 ssc_en;     /* SSC enable/disable */
  48         u32 ldo_en;
  49
  50         /* fixed params */
  51         u32 refclk_dbler_en;
  52         u32 vco_measure_time;
  53         u32 kvco_measure_time;
  54         u32 bandgap_timer;
  55         u32 pll_wakeup_timer;
  56         u32 plllock_cnt;
  57         u32 plllock_rng;
  58         u32 ssc_center;
  59         u32 ssc_adj_period;
  60         u32 ssc_spread;
  61         u32 ssc_freq;
  62         u32 pll_ie_trim;
  63         u32 pll_ip_trim;
  64         u32 pll_iptat_trim;
  65         u32 pll_cpcset_cur;
  66         u32 pll_cpmset_cur;
  67
  68         u32 pll_icpmset;
  69         u32 pll_icpcset;
  70
  71         u32 pll_icpmset_p;
  72         u32 pll_icpmset_m;
  73
  74         u32 pll_icpcset_p;
  75         u32 pll_icpcset_m;
  76
  77         u32 pll_lpf_res1;
  78         u32 pll_lpf_cap1;
  79         u32 pll_lpf_cap2;
  80         u32 pll_c3ctrl;
  81         u32 pll_r3ctrl;
  82 };
  83
  84 struct dsi_pll_output {
  85         u32 pll_txclk_en;
  86         u32 dec_start;
  87         u32 div_frac_start;
  88         u32 ssc_period;
  89         u32 ssc_step_size;
  90         u32 plllock_cmp;
  91         u32 pll_vco_div_ref;
  92         u32 pll_vco_count;
  93         u32 pll_kvco_div_ref;
  94         u32 pll_kvco_count;
  95         u32 pll_misc1;
  96         u32 pll_lpf2_postdiv;
  97         u32 pll_resetsm_cntrl;
  98         u32 pll_resetsm_cntrl2;
  99         u32 pll_resetsm_cntrl5;
 100         u32 pll_kvco_code;
 101
 102         u32 cmn_clk_cfg0;
 103         u32 cmn_clk_cfg1;
 104         u32 cmn_ldo_cntrl;
 105
 106         u32 pll_postdiv;
 107         u32 fcvo;
 108 };
 109
 110 struct pll_14nm_cached_state {
 111         unsigned long vco_rate;
 112         u8 n2postdiv;
 113         u8 n1postdiv;
 114 };
 115
 116 struct dsi_pll_14nm {
 117         struct msm_dsi_pll base;
 118
 119         int id;
 120         struct platform_device *pdev;
 121
 122         void __iomem *phy_cmn_mmio;
 123         void __iomem *mmio;
 124
 125         struct dsi_pll_input in;
 126         struct dsi_pll_output out;
 127
 128         /* protects REG_DSI_14nm_PHY_CMN_CLK_CFG0 register */
 129         spinlock_t postdiv_lock;
 130
 131         u64 vco_current_rate;
 132         u64 vco_ref_clk_rate;
 133
 134         struct pll_14nm_cached_state cached_state;
 135
 136         enum msm_dsi_phy_usecase uc;
 137         struct dsi_pll_14nm *slave;
 138 };
 139
 140 #define to_pll_14nm(x)  container_of(x, struct dsi_pll_14nm, base)
 141
 142 /*
 143  * Private struct for N1/N2 post-divider clocks. These clocks are similar to
 144  * the generic clk_divider class of clocks. The only difference is that it
 145  * also sets the slave DSI PLL's post-dividers if in Dual DSI mode
 146  */
 147 struct dsi_pll_14nm_postdiv {
 148         struct clk_hw hw;
 149
 150         /* divider params */
 151         u8 shift;
 152         u8 width;
 153         u8 flags; /* same flags as used by clk_divider struct */
 154
 155         struct dsi_pll_14nm *pll;
 156 };
 157
 158 #define to_pll_14nm_postdiv(_hw) container_of(_hw, struct dsi_pll_14nm_postdiv, hw)
 159
 160 /*
 161  * Global list of private DSI PLL struct pointers. We need this for Dual DSI
 162  * mode, where the master PLL's clk_ops needs access the slave's private data
 163  */
 164 static struct dsi_pll_14nm *pll_14nm_list[DSI_MAX];
 165
 166 static bool pll_14nm_poll_for_ready(struct dsi_pll_14nm *pll_14nm,
 167                                     u32 nb_tries, u32 timeout_us)
 168 {
 169         bool pll_locked = false;
 170         void __iomem *base = pll_14nm->mmio;
 171         u32 tries, val;
 172
 173         tries = nb_tries;
 174         while (tries--) {
 175                 val = pll_read(base +
 176                                REG_DSI_14nm_PHY_PLL_RESET_SM_READY_STATUS);
 177                 pll_locked = !!(val & BIT(5));
 178
 179                 if (pll_locked)
 180                         break;
 181
 182                 udelay(timeout_us);
 183         }
 184
 185         if (!pll_locked) {
 186                 tries = nb_tries;
 187                 while (tries--) {
 188                         val = pll_read(base +
 189                                 REG_DSI_14nm_PHY_PLL_RESET_SM_READY_STATUS);
 190                         pll_locked = !!(val & BIT(0));
 191
 192                         if (pll_locked)
 193                                 break;
 194
 195                         udelay(timeout_us);
 196                 }
 197         }
 198
 199         DBG("DSI PLL is %slocked", pll_locked ? "" : "*not* ");
 200
 201         return pll_locked;
 202 }
 203
 204 static void dsi_pll_14nm_input_init(struct dsi_pll_14nm *pll)
 205 {
 206         pll->in.fref = pll->vco_ref_clk_rate;
 207         pll->in.fdata = 0;
 208         pll->in.dsiclk_sel = 1; /* Use the /2 path in Mux */
 209         pll->in.ldo_en = 0;     /* disabled for now */
 210
 211         /* fixed input */
 212         pll->in.refclk_dbler_en = 0;
 213         pll->in.vco_measure_time = 5;
 214         pll->in.kvco_measure_time = 5;
 215         pll->in.bandgap_timer = 4;
 216         pll->in.pll_wakeup_timer = 5;
 217         pll->in.plllock_cnt = 1;
 218         pll->in.plllock_rng = 0;
 219
 220         /*
 221          * SSC is enabled by default. We might need DT props for configuring
 222          * some SSC params like PPM and center/down spread etc.
 223          */
 224         pll->in.ssc_en = 1;
 225         pll->in.ssc_center = 0;         /* down spread by default */
 226         pll->in.ssc_spread = 5;         /* PPM / 1000 */
 227         pll->in.ssc_freq = 31500;       /* default recommended */
 228         pll->in.ssc_adj_period = 37;
 229
 230         pll->in.pll_ie_trim = 4;
 231         pll->in.pll_ip_trim = 4;
 232         pll->in.pll_cpcset_cur = 1;
 233         pll->in.pll_cpmset_cur = 1;
 234         pll->in.pll_icpmset = 4;
 235         pll->in.pll_icpcset = 4;
 236         pll->in.pll_icpmset_p = 0;
 237         pll->in.pll_icpmset_m = 0;
 238         pll->in.pll_icpcset_p = 0;
 239         pll->in.pll_icpcset_m = 0;
 240         pll->in.pll_lpf_res1 = 3;
 241         pll->in.pll_lpf_cap1 = 11;
 242         pll->in.pll_lpf_cap2 = 1;
 243         pll->in.pll_iptat_trim = 7;
 244         pll->in.pll_c3ctrl = 2;
 245         pll->in.pll_r3ctrl = 1;
 246 }
 247
 248 #define CEIL(x, y)              (((x) + ((y) - 1)) / (y))
 249
 250 static void pll_14nm_ssc_calc(struct dsi_pll_14nm *pll)
 251 {
 252         u32 period, ssc_period;
 253         u32 ref, rem;
 254         u64 step_size;
 255
 256         DBG("vco=%lld ref=%lld", pll->vco_current_rate, pll->vco_ref_clk_rate);
 257
 258         ssc_period = pll->in.ssc_freq / 500;
 259         period = (u32)pll->vco_ref_clk_rate / 1000;
 260         ssc_period  = CEIL(period, ssc_period);
 261         ssc_period -= 1;
 262         pll->out.ssc_period = ssc_period;
 263
 264         DBG("ssc freq=%d spread=%d period=%d", pll->in.ssc_freq,
 265             pll->in.ssc_spread, pll->out.ssc_period);
 266
 267         step_size = (u32)pll->vco_current_rate;
 268         ref = pll->vco_ref_clk_rate;
 269         ref /= 1000;
 270         step_size = div_u64(step_size, ref);
 271         step_size <<= 20;
 272         step_size = div_u64(step_size, 1000);
 273         step_size *= pll->in.ssc_spread;
 274         step_size = div_u64(step_size, 1000);
 275         step_size *= (pll->in.ssc_adj_period + 1);
 276
 277         rem = 0;
 278         step_size = div_u64_rem(step_size, ssc_period + 1, &rem);
 279         if (rem)
 280                 step_size++;
 281
 282         DBG("step_size=%lld", step_size);
 283
 284         step_size &= 0x0ffff;   /* take lower 16 bits */
 285
 286         pll->out.ssc_step_size = step_size;
 287 }
 288
 289 static void pll_14nm_dec_frac_calc(struct dsi_pll_14nm *pll)
 290 {
 291         struct dsi_pll_input *pin = &pll->in;
 292         struct dsi_pll_output *pout = &pll->out;
 293         u64 multiplier = BIT(20);
 294         u64 dec_start_multiple, dec_start, pll_comp_val;
 295         u32 duration, div_frac_start;
 296         u64 vco_clk_rate = pll->vco_current_rate;
 297         u64 fref = pll->vco_ref_clk_rate;
 298
 299         DBG("vco_clk_rate=%lld ref_clk_rate=%lld", vco_clk_rate, fref);
 300
 301         dec_start_multiple = div_u64(vco_clk_rate * multiplier, fref);
 302         div_u64_rem(dec_start_multiple, multiplier, &div_frac_start);
 303
 304         dec_start = div_u64(dec_start_multiple, multiplier);
 305
 306         pout->dec_start = (u32)dec_start;
 307         pout->div_frac_start = div_frac_start;
 308
 309         if (pin->plllock_cnt == 0)
 310                 duration = 1024;
 311         else if (pin->plllock_cnt == 1)
 312                 duration = 256;
 313         else if (pin->plllock_cnt == 2)
 314                 duration = 128;
 315         else
 316                 duration = 32;
 317
 318         pll_comp_val = duration * dec_start_multiple;
 319         pll_comp_val = div_u64(pll_comp_val, multiplier);
 320         do_div(pll_comp_val, 10);
 321
 322         pout->plllock_cmp = (u32)pll_comp_val;
 323
 324         pout->pll_txclk_en = 1;
 325         pout->cmn_ldo_cntrl = 0x3c;
 326 }
 327
 328 static u32 pll_14nm_kvco_slop(u32 vrate)
 329 {
 330         u32 slop = 0;
 331
 332         if (vrate > VCO_MIN_RATE && vrate <= 1800000000UL)
 333                 slop =  600;
 334         else if (vrate > 1800000000UL && vrate < 2300000000UL)
 335                 slop = 400;
 336         else if (vrate > 2300000000UL && vrate < VCO_MAX_RATE)
 337                 slop = 280;
 338
 339         return slop;
 340 }
 341
 342 static void pll_14nm_calc_vco_count(struct dsi_pll_14nm *pll)
 343 {
 344         struct dsi_pll_input *pin = &pll->in;
 345         struct dsi_pll_output *pout = &pll->out;
 346         u64 vco_clk_rate = pll->vco_current_rate;
 347         u64 fref = pll->vco_ref_clk_rate;
 348         u64 data;
 349         u32 cnt;
 350
 351         data = fref * pin->vco_measure_time;
 352         do_div(data, 1000000);
 353         data &= 0x03ff; /* 10 bits */
 354         data -= 2;
 355         pout->pll_vco_div_ref = data;
 356
 357         data = div_u64(vco_clk_rate, 1000000);  /* unit is Mhz */
 358         data *= pin->vco_measure_time;
 359         do_div(data, 10);
 360         pout->pll_vco_count = data;
 361
 362         data = fref * pin->kvco_measure_time;
 363         do_div(data, 1000000);
 364         data &= 0x03ff; /* 10 bits */
 365         data -= 1;
 366         pout->pll_kvco_div_ref = data;
 367
 368         cnt = pll_14nm_kvco_slop(vco_clk_rate);
 369         cnt *= 2;
 370         cnt /= 100;
 371         cnt *= pin->kvco_measure_time;
 372         pout->pll_kvco_count = cnt;
 373
 374         pout->pll_misc1 = 16;
 375         pout->pll_resetsm_cntrl = 48;
 376         pout->pll_resetsm_cntrl2 = pin->bandgap_timer << 3;
 377         pout->pll_resetsm_cntrl5 = pin->pll_wakeup_timer;
 378         pout->pll_kvco_code = 0;
 379 }
 380
 381 static void pll_db_commit_ssc(struct dsi_pll_14nm *pll)
 382 {
 383         void __iomem *base = pll->mmio;
 384         struct dsi_pll_input *pin = &pll->in;
 385         struct dsi_pll_output *pout = &pll->out;
 386         u8 data;
 387
 388         data = pin->ssc_adj_period;
 389         data &= 0x0ff;
 390         pll_write(base + REG_DSI_14nm_PHY_PLL_SSC_ADJ_PER1, data);
 391         data = (pin->ssc_adj_period >> 8);
 392         data &= 0x03;
 393         pll_write(base + REG_DSI_14nm_PHY_PLL_SSC_ADJ_PER2, data);
 394
 395         data = pout->ssc_period;
 396         data &= 0x0ff;
 397         pll_write(base + REG_DSI_14nm_PHY_PLL_SSC_PER1, data);
 398         data = (pout->ssc_period >> 8);
 399         data &= 0x0ff;
 400         pll_write(base + REG_DSI_14nm_PHY_PLL_SSC_PER2, data);
 401
 402         data = pout->ssc_step_size;
 403         data &= 0x0ff;
 404         pll_write(base + REG_DSI_14nm_PHY_PLL_SSC_STEP_SIZE1, data);
 405         data = (pout->ssc_step_size >> 8);
 406         data &= 0x0ff;
 407         pll_write(base + REG_DSI_14nm_PHY_PLL_SSC_STEP_SIZE2, data);
 408
 409         data = (pin->ssc_center & 0x01);
 410         data <<= 1;
 411         data |= 0x01; /* enable */
 412         pll_write(base + REG_DSI_14nm_PHY_PLL_SSC_EN_CENTER, data);
 413
 414         wmb();  /* make sure register committed */
 415 }
 416
 417 static void pll_db_commit_common(struct dsi_pll_14nm *pll,
 418                                  struct dsi_pll_input *pin,
 419                                  struct dsi_pll_output *pout)
 420 {
 421         void __iomem *base = pll->mmio;
 422         u8 data;
 423
 424         /* confgiure the non frequency dependent pll registers */
 425         data = 0;
 426         pll_write(base + REG_DSI_14nm_PHY_PLL_SYSCLK_EN_RESET, data);
 427
 428         data = pout->pll_txclk_en;
 429         pll_write(base + REG_DSI_14nm_PHY_PLL_TXCLK_EN, data);
 430
 431         data = pout->pll_resetsm_cntrl;
 432         pll_write(base + REG_DSI_14nm_PHY_PLL_RESETSM_CNTRL, data);
 433         data = pout->pll_resetsm_cntrl2;
 434         pll_write(base + REG_DSI_14nm_PHY_PLL_RESETSM_CNTRL2, data);
 435         data = pout->pll_resetsm_cntrl5;
 436         pll_write(base + REG_DSI_14nm_PHY_PLL_RESETSM_CNTRL5, data);
 437
 438         data = pout->pll_vco_div_ref & 0xff;
 439         pll_write(base + REG_DSI_14nm_PHY_PLL_VCO_DIV_REF1, data);
 440         data = (pout->pll_vco_div_ref >> 8) & 0x3;
 441         pll_write(base + REG_DSI_14nm_PHY_PLL_VCO_DIV_REF2, data);
 442
 443         data = pout->pll_kvco_div_ref & 0xff;
 444         pll_write(base + REG_DSI_14nm_PHY_PLL_KVCO_DIV_REF1, data);
 445         data = (pout->pll_kvco_div_ref >> 8) & 0x3;
 446         pll_write(base + REG_DSI_14nm_PHY_PLL_KVCO_DIV_REF2, data);
 447
 448         data = pout->pll_misc1;
 449         pll_write(base + REG_DSI_14nm_PHY_PLL_PLL_MISC1, data);
 450
 451         data = pin->pll_ie_trim;
 452         pll_write(base + REG_DSI_14nm_PHY_PLL_IE_TRIM, data);
 453
 454         data = pin->pll_ip_trim;
 455         pll_write(base + REG_DSI_14nm_PHY_PLL_IP_TRIM, data);
 456
 457         data = pin->pll_cpmset_cur << 3 | pin->pll_cpcset_cur;
 458         pll_write(base + REG_DSI_14nm_PHY_PLL_CP_SET_CUR, data);
 459
 460         data = pin->pll_icpcset_p << 3 | pin->pll_icpcset_m;
 461         pll_write(base + REG_DSI_14nm_PHY_PLL_PLL_ICPCSET, data);
 462
 463         data = pin->pll_icpmset_p << 3 | pin->pll_icpcset_m;
 464         pll_write(base + REG_DSI_14nm_PHY_PLL_PLL_ICPMSET, data);
 465
 466         data = pin->pll_icpmset << 3 | pin->pll_icpcset;
 467         pll_write(base + REG_DSI_14nm_PHY_PLL_PLL_ICP_SET, data);
 468
 469         data = pin->pll_lpf_cap2 << 4 | pin->pll_lpf_cap1;
 470         pll_write(base + REG_DSI_14nm_PHY_PLL_PLL_LPF1, data);
 471
 472         data = pin->pll_iptat_trim;
 473         pll_write(base + REG_DSI_14nm_PHY_PLL_IPTAT_TRIM, data);
 474
 475         data = pin->pll_c3ctrl | pin->pll_r3ctrl << 4;
 476         pll_write(base + REG_DSI_14nm_PHY_PLL_PLL_CRCTRL, data);
 477 }
 478
 479 static void pll_14nm_software_reset(struct dsi_pll_14nm *pll_14nm)
 480 {
 481         void __iomem *cmn_base = pll_14nm->phy_cmn_mmio;
 482
 483         /* de assert pll start and apply pll sw reset */
 484
 485         /* stop pll */
 486         pll_write(cmn_base + REG_DSI_14nm_PHY_CMN_PLL_CNTRL, 0);
 487
 488         /* pll sw reset */
 489         pll_write_udelay(cmn_base + REG_DSI_14nm_PHY_CMN_CTRL_1, 0x20, 10);
 490         wmb();  /* make sure register committed */
 491
 492         pll_write(cmn_base + REG_DSI_14nm_PHY_CMN_CTRL_1, 0);
 493         wmb();  /* make sure register committed */
 494 }
 495
 496 static void pll_db_commit_14nm(struct dsi_pll_14nm *pll,
 497                                struct dsi_pll_input *pin,
 498                                struct dsi_pll_output *pout)
 499 {
 500         void __iomem *base = pll->mmio;
 501         void __iomem *cmn_base = pll->phy_cmn_mmio;
 502         u8 data;
 503
 504         DBG("DSI%d PLL", pll->id);
 505
 506         data = pout->cmn_ldo_cntrl;
 507         pll_write(cmn_base + REG_DSI_14nm_PHY_CMN_LDO_CNTRL, data);
 508
 509         pll_db_commit_common(pll, pin, pout);
 510
 511         pll_14nm_software_reset(pll);
 512
 513         data = pin->dsiclk_sel; /* set dsiclk_sel = 1  */
 514         pll_write(cmn_base + REG_DSI_14nm_PHY_CMN_CLK_CFG1, data);
 515
 516         data = 0xff; /* data, clk, pll normal operation */
 517         pll_write(cmn_base + REG_DSI_14nm_PHY_CMN_CTRL_0, data);
 518
 519         /* configure the frequency dependent pll registers */
 520         data = pout->dec_start;
 521         pll_write(base + REG_DSI_14nm_PHY_PLL_DEC_START, data);
 522
 523         data = pout->div_frac_start & 0xff;
 524         pll_write(base + REG_DSI_14nm_PHY_PLL_DIV_FRAC_START1, data);
 525         data = (pout->div_frac_start >> 8) & 0xff;
 526         pll_write(base + REG_DSI_14nm_PHY_PLL_DIV_FRAC_START2, data);
 527         data = (pout->div_frac_start >> 16) & 0xf;
 528         pll_write(base + REG_DSI_14nm_PHY_PLL_DIV_FRAC_START3, data);
 529
 530         data = pout->plllock_cmp & 0xff;
 531         pll_write(base + REG_DSI_14nm_PHY_PLL_PLLLOCK_CMP1, data);
 532
 533         data = (pout->plllock_cmp >> 8) & 0xff;
 534         pll_write(base + REG_DSI_14nm_PHY_PLL_PLLLOCK_CMP2, data);
 535
 536         data = (pout->plllock_cmp >> 16) & 0x3;
 537         pll_write(base + REG_DSI_14nm_PHY_PLL_PLLLOCK_CMP3, data);
 538
 539         data = pin->plllock_cnt << 1 | pin->plllock_rng << 3;
 540         pll_write(base + REG_DSI_14nm_PHY_PLL_PLLLOCK_CMP_EN, data);
 541
 542         data = pout->pll_vco_count & 0xff;
 543         pll_write(base + REG_DSI_14nm_PHY_PLL_VCO_COUNT1, data);
 544         data = (pout->pll_vco_count >> 8) & 0xff;
 545         pll_write(base + REG_DSI_14nm_PHY_PLL_VCO_COUNT2, data);
 546
 547         data = pout->pll_kvco_count & 0xff;
 548         pll_write(base + REG_DSI_14nm_PHY_PLL_KVCO_COUNT1, data);
 549         data = (pout->pll_kvco_count >> 8) & 0x3;
 550         pll_write(base + REG_DSI_14nm_PHY_PLL_KVCO_COUNT2, data);
 551
 552         data = (pout->pll_postdiv - 1) << 4 | pin->pll_lpf_res1;
 553         pll_write(base + REG_DSI_14nm_PHY_PLL_PLL_LPF2_POSTDIV, data);
 554
 555         if (pin->ssc_en)
 556                 pll_db_commit_ssc(pll);
 557
 558         wmb();  /* make sure register committed */
 559 }
 560
 561 /*
 562  * VCO clock Callbacks
 563  */
 564 static int dsi_pll_14nm_vco_set_rate(struct clk_hw *hw, unsigned long rate,
 565                                      unsigned long parent_rate)
 566 {
 567         struct msm_dsi_pll *pll = hw_clk_to_pll(hw);
 568         struct dsi_pll_14nm *pll_14nm = to_pll_14nm(pll);
 569         struct dsi_pll_input *pin = &pll_14nm->in;
 570         struct dsi_pll_output *pout = &pll_14nm->out;
 571
 572         DBG("DSI PLL%d rate=%lu, parent's=%lu", pll_14nm->id, rate,
 573             parent_rate);
 574
 575         pll_14nm->vco_current_rate = rate;
 576         pll_14nm->vco_ref_clk_rate = VCO_REF_CLK_RATE;
 577
 578         dsi_pll_14nm_input_init(pll_14nm);
 579
 580         /*
 581          * This configures the post divider internal to the VCO. It's
 582          * fixed to divide by 1 for now.
 583          *
 584          * tx_band = pll_postdiv.
 585          * 0: divided by 1
 586          * 1: divided by 2
 587          * 2: divided by 4
 588          * 3: divided by 8
 589          */
 590         pout->pll_postdiv = DSI_PLL_DEFAULT_VCO_POSTDIV;
 591
 592         pll_14nm_dec_frac_calc(pll_14nm);
 593
 594         if (pin->ssc_en)
 595                 pll_14nm_ssc_calc(pll_14nm);
 596
 597         pll_14nm_calc_vco_count(pll_14nm);
 598
 599         /* commit the slave DSI PLL registers if we're master. Note that we
 600          * don't lock the slave PLL. We just ensure that the PLL/PHY registers
 601          * of the master and slave are identical
 602          */
 603         if (pll_14nm->uc == MSM_DSI_PHY_MASTER) {
 604                 struct dsi_pll_14nm *pll_14nm_slave = pll_14nm->slave;
 605
 606                 pll_db_commit_14nm(pll_14nm_slave, pin, pout);
 607         }
 608
 609         pll_db_commit_14nm(pll_14nm, pin, pout);
 610
 611         return 0;
 612 }
 613
 614 static unsigned long dsi_pll_14nm_vco_recalc_rate(struct clk_hw *hw,
 615                                                   unsigned long parent_rate)
 616 {
 617         struct msm_dsi_pll *pll = hw_clk_to_pll(hw);
 618         struct dsi_pll_14nm *pll_14nm = to_pll_14nm(pll);
 619         void __iomem *base = pll_14nm->mmio;
 620         u64 vco_rate, multiplier = BIT(20);
 621         u32 div_frac_start;
 622         u32 dec_start;
 623         u64 ref_clk = parent_rate;
 624
 625         dec_start = pll_read(base + REG_DSI_14nm_PHY_PLL_DEC_START);
 626         dec_start &= 0x0ff;
 627
 628         DBG("dec_start = %x", dec_start);
 629
 630         div_frac_start = (pll_read(base + REG_DSI_14nm_PHY_PLL_DIV_FRAC_START3)
 631                                 & 0xf) << 16;
 632         div_frac_start |= (pll_read(base + REG_DSI_14nm_PHY_PLL_DIV_FRAC_START2)
 633                                 & 0xff) << 8;
 634         div_frac_start |= pll_read(base + REG_DSI_14nm_PHY_PLL_DIV_FRAC_START1)
 635                                 & 0xff;
 636
 637         DBG("div_frac_start = %x", div_frac_start);
 638
 639         vco_rate = ref_clk * dec_start;
 640
 641         vco_rate += ((ref_clk * div_frac_start) / multiplier);
 642
 643         /*
 644          * Recalculating the rate from dec_start and frac_start doesn't end up
 645          * the rate we originally set. Convert the freq to KHz, round it up and
 646          * convert it back to MHz.
 647          */
 648         vco_rate = DIV_ROUND_UP_ULL(vco_rate, 1000) * 1000;
 649
 650         DBG("returning vco rate = %lu", (unsigned long)vco_rate);
 651
 652         return (unsigned long)vco_rate;
 653 }
 654
 655 static int dsi_pll_14nm_vco_prepare(struct clk_hw *hw)
 656 {
 657         struct msm_dsi_pll *pll = hw_clk_to_pll(hw);
 658         struct dsi_pll_14nm *pll_14nm = to_pll_14nm(pll);
 659         void __iomem *base = pll_14nm->mmio;
 660         void __iomem *cmn_base = pll_14nm->phy_cmn_mmio;
 661         bool locked;
 662
 663         DBG("");
 664
 665         if (unlikely(pll->pll_on))
 666                 return 0;
 667
 668         pll_write(base + REG_DSI_14nm_PHY_PLL_VREF_CFG1, 0x10);
 669         pll_write(cmn_base + REG_DSI_14nm_PHY_CMN_PLL_CNTRL, 1);
 670
 671         locked = pll_14nm_poll_for_ready(pll_14nm, POLL_MAX_READS,
 672                                          POLL_TIMEOUT_US);
 673
 674         if (unlikely(!locked)) {
 675                 DRM_DEV_ERROR(&pll_14nm->pdev->dev, "DSI PLL lock failed\n");
 676                 return -EINVAL;
 677         }
 678
 679         DBG("DSI PLL lock success");
 680         pll->pll_on = true;
 681
 682         return 0;
 683 }
 684
 685 static void dsi_pll_14nm_vco_unprepare(struct clk_hw *hw)
 686 {
 687         struct msm_dsi_pll *pll = hw_clk_to_pll(hw);
 688         struct dsi_pll_14nm *pll_14nm = to_pll_14nm(pll);
 689         void __iomem *cmn_base = pll_14nm->phy_cmn_mmio;
 690
 691         DBG("");
 692
 693         if (unlikely(!pll->pll_on))
 694                 return;
 695
 696         pll_write(cmn_base + REG_DSI_14nm_PHY_CMN_PLL_CNTRL, 0);
 697
 698         pll->pll_on = false;
 699 }
 700
 701 static const struct clk_ops clk_ops_dsi_pll_14nm_vco = {
 702         .round_rate = msm_dsi_pll_helper_clk_round_rate,
 703         .set_rate = dsi_pll_14nm_vco_set_rate,
 704         .recalc_rate = dsi_pll_14nm_vco_recalc_rate,
 705         .prepare = dsi_pll_14nm_vco_prepare,
 706         .unprepare = dsi_pll_14nm_vco_unprepare,
 707 };
 708
 709 /*
 710  * N1 and N2 post-divider clock callbacks
 711  */
 712 #define div_mask(width) ((1 << (width)) - 1)
 713 static unsigned long dsi_pll_14nm_postdiv_recalc_rate(struct clk_hw *hw,
 714                                                       unsigned long parent_rate)
 715 {
 716         struct dsi_pll_14nm_postdiv *postdiv = to_pll_14nm_postdiv(hw);
 717         struct dsi_pll_14nm *pll_14nm = postdiv->pll;
 718         void __iomem *base = pll_14nm->phy_cmn_mmio;
 719         u8 shift = postdiv->shift;
 720         u8 width = postdiv->width;
 721         u32 val;
 722
 723         DBG("DSI%d PLL parent rate=%lu", pll_14nm->id, parent_rate);
 724
 725         val = pll_read(base + REG_DSI_14nm_PHY_CMN_CLK_CFG0) >> shift;
 726         val &= div_mask(width);
 727
 728         return divider_recalc_rate(hw, parent_rate, val, NULL,
 729                                    postdiv->flags, width);
 730 }
 731
 732 static long dsi_pll_14nm_postdiv_round_rate(struct clk_hw *hw,
 733                                             unsigned long rate,
 734                                             unsigned long *prate)
 735 {
 736         struct dsi_pll_14nm_postdiv *postdiv = to_pll_14nm_postdiv(hw);
 737         struct dsi_pll_14nm *pll_14nm = postdiv->pll;
 738
 739         DBG("DSI%d PLL parent rate=%lu", pll_14nm->id, rate);
 740
 741         return divider_round_rate(hw, rate, prate, NULL,
 742                                   postdiv->width,
 743                                   postdiv->flags);
 744 }
 745
 746 static int dsi_pll_14nm_postdiv_set_rate(struct clk_hw *hw, unsigned long rate,
 747                                          unsigned long parent_rate)
 748 {
 749         struct dsi_pll_14nm_postdiv *postdiv = to_pll_14nm_postdiv(hw);
 750         struct dsi_pll_14nm *pll_14nm = postdiv->pll;
 751         void __iomem *base = pll_14nm->phy_cmn_mmio;
 752         spinlock_t *lock = &pll_14nm->postdiv_lock;
 753         u8 shift = postdiv->shift;
 754         u8 width = postdiv->width;
 755         unsigned int value;
 756         unsigned long flags = 0;
 757         u32 val;
 758
 759         DBG("DSI%d PLL parent rate=%lu parent rate %lu", pll_14nm->id, rate,
 760             parent_rate);
 761
 762         value = divider_get_val(rate, parent_rate, NULL, postdiv->width,
 763                                 postdiv->flags);
 764
 765         spin_lock_irqsave(lock, flags);
 766
 767         val = pll_read(base + REG_DSI_14nm_PHY_CMN_CLK_CFG0);
 768         val &= ~(div_mask(width) << shift);
 769
 770         val |= value << shift;
 771         pll_write(base + REG_DSI_14nm_PHY_CMN_CLK_CFG0, val);
 772
 773         /* If we're master in dual DSI mode, then the slave PLL's post-dividers
 774          * follow the master's post dividers
 775          */
 776         if (pll_14nm->uc == MSM_DSI_PHY_MASTER) {
 777                 struct dsi_pll_14nm *pll_14nm_slave = pll_14nm->slave;
 778                 void __iomem *slave_base = pll_14nm_slave->phy_cmn_mmio;
 779
 780                 pll_write(slave_base + REG_DSI_14nm_PHY_CMN_CLK_CFG0, val);
 781         }
 782
 783         spin_unlock_irqrestore(lock, flags);
 784
 785         return 0;
 786 }
 787
 788 static const struct clk_ops clk_ops_dsi_pll_14nm_postdiv = {
 789         .recalc_rate = dsi_pll_14nm_postdiv_recalc_rate,
 790         .round_rate = dsi_pll_14nm_postdiv_round_rate,
 791         .set_rate = dsi_pll_14nm_postdiv_set_rate,
 792 };
 793
 794 /*
 795  * PLL Callbacks
 796  */
 797
 798 static void dsi_pll_14nm_save_state(struct msm_dsi_pll *pll)
 799 {
 800         struct dsi_pll_14nm *pll_14nm = to_pll_14nm(pll);
 801         struct pll_14nm_cached_state *cached_state = &pll_14nm->cached_state;
 802         void __iomem *cmn_base = pll_14nm->phy_cmn_mmio;
 803         u32 data;
 804
 805         data = pll_read(cmn_base + REG_DSI_14nm_PHY_CMN_CLK_CFG0);
 806
 807         cached_state->n1postdiv = data & 0xf;
 808         cached_state->n2postdiv = (data >> 4) & 0xf;
 809
 810         DBG("DSI%d PLL save state %x %x", pll_14nm->id,
 811             cached_state->n1postdiv, cached_state->n2postdiv);
 812
 813         cached_state->vco_rate = clk_hw_get_rate(&pll->clk_hw);
 814 }
 815
 816 static int dsi_pll_14nm_restore_state(struct msm_dsi_pll *pll)
 817 {
 818         struct dsi_pll_14nm *pll_14nm = to_pll_14nm(pll);
 819         struct pll_14nm_cached_state *cached_state = &pll_14nm->cached_state;
 820         void __iomem *cmn_base = pll_14nm->phy_cmn_mmio;
 821         u32 data;
 822         int ret;
 823
 824         ret = dsi_pll_14nm_vco_set_rate(&pll->clk_hw,
 825                                         cached_state->vco_rate, 0);
 826         if (ret) {
 827                 DRM_DEV_ERROR(&pll_14nm->pdev->dev,
 828                         "restore vco rate failed. ret=%d\n", ret);
 829                 return ret;
 830         }
 831
 832         data = cached_state->n1postdiv | (cached_state->n2postdiv << 4);
 833
 834         DBG("DSI%d PLL restore state %x %x", pll_14nm->id,
 835             cached_state->n1postdiv, cached_state->n2postdiv);
 836
 837         pll_write(cmn_base + REG_DSI_14nm_PHY_CMN_CLK_CFG0, data);
 838
 839         /* also restore post-dividers for slave DSI PLL */
 840         if (pll_14nm->uc == MSM_DSI_PHY_MASTER) {
 841                 struct dsi_pll_14nm *pll_14nm_slave = pll_14nm->slave;
 842                 void __iomem *slave_base = pll_14nm_slave->phy_cmn_mmio;
 843
 844                 pll_write(slave_base + REG_DSI_14nm_PHY_CMN_CLK_CFG0, data);
 845         }
 846
 847         return 0;
 848 }
 849
 850 static int dsi_pll_14nm_set_usecase(struct msm_dsi_pll *pll,
 851                                     enum msm_dsi_phy_usecase uc)
 852 {
 853         struct dsi_pll_14nm *pll_14nm = to_pll_14nm(pll);
 854         void __iomem *base = pll_14nm->mmio;
 855         u32 clkbuflr_en, bandgap = 0;
 856
 857         switch (uc) {
 858         case MSM_DSI_PHY_STANDALONE:
 859                 clkbuflr_en = 0x1;
 860                 break;
 861         case MSM_DSI_PHY_MASTER:
 862                 clkbuflr_en = 0x3;
 863                 pll_14nm->slave = pll_14nm_list[(pll_14nm->id + 1) % DSI_MAX];
 864                 break;
 865         case MSM_DSI_PHY_SLAVE:
 866                 clkbuflr_en = 0x0;
 867                 bandgap = 0x3;
 868                 break;
 869         default:
 870                 return -EINVAL;
 871         }
 872
 873         pll_write(base + REG_DSI_14nm_PHY_PLL_CLKBUFLR_EN, clkbuflr_en);
 874         if (bandgap)
 875                 pll_write(base + REG_DSI_14nm_PHY_PLL_PLL_BANDGAP, bandgap);
 876
 877         pll_14nm->uc = uc;
 878
 879         return 0;
 880 }
 881
 882 static struct clk_hw *pll_14nm_postdiv_register(struct dsi_pll_14nm *pll_14nm,
 883                                                 const char *name,
 884                                                 const char *parent_name,
 885                                                 unsigned long flags,
 886                                                 u8 shift)
 887 {
 888         struct dsi_pll_14nm_postdiv *pll_postdiv;
 889         struct device *dev = &pll_14nm->pdev->dev;
 890         struct clk_init_data postdiv_init = {
 891                 .parent_names = (const char *[]) { parent_name },
 892                 .num_parents = 1,
 893                 .name = name,
 894                 .flags = flags,
 895                 .ops = &clk_ops_dsi_pll_14nm_postdiv,
 896         };
 897         int ret;
 898
 899         pll_postdiv = devm_kzalloc(dev, sizeof(*pll_postdiv), GFP_KERNEL);
 900         if (!pll_postdiv)
 901                 return ERR_PTR(-ENOMEM);
 902
 903         pll_postdiv->pll = pll_14nm;
 904         pll_postdiv->shift = shift;
 905         /* both N1 and N2 postdividers are 4 bits wide */
 906         pll_postdiv->width = 4;
 907         /* range of each divider is from 1 to 15 */
 908         pll_postdiv->flags = CLK_DIVIDER_ONE_BASED;
 909         pll_postdiv->hw.init = &postdiv_init;
 910
 911         ret = devm_clk_hw_register(dev, &pll_postdiv->hw);
 912         if (ret)
 913                 return ERR_PTR(ret);
 914
 915         return &pll_postdiv->hw;
 916 }
 917
 918 static int pll_14nm_register(struct dsi_pll_14nm *pll_14nm, struct clk_hw **provided_clocks)
 919 {
 920         char clk_name[32], parent[32], vco_name[32];
 921         struct clk_init_data vco_init = {
 922                 .parent_names = (const char *[]){ "xo" },
 923                 .num_parents = 1,
 924                 .name = vco_name,
 925                 .flags = CLK_IGNORE_UNUSED,
 926                 .ops = &clk_ops_dsi_pll_14nm_vco,
 927         };
 928         struct device *dev = &pll_14nm->pdev->dev;
 929         struct clk_hw *hw;
 930         int ret;
 931
 932         DBG("DSI%d", pll_14nm->id);
 933
 934         snprintf(vco_name, 32, "dsi%dvco_clk", pll_14nm->id);
 935         pll_14nm->base.clk_hw.init = &vco_init;
 936
 937         ret = devm_clk_hw_register(dev, &pll_14nm->base.clk_hw);
 938         if (ret)
 939                 return ret;
 940
 941         snprintf(clk_name, 32, "dsi%dn1_postdiv_clk", pll_14nm->id);
 942         snprintf(parent, 32, "dsi%dvco_clk", pll_14nm->id);
 943
 944         /* N1 postdiv, bits 0-3 in REG_DSI_14nm_PHY_CMN_CLK_CFG0 */
 945         hw = pll_14nm_postdiv_register(pll_14nm, clk_name, parent,
 946                                        CLK_SET_RATE_PARENT, 0);
 947         if (IS_ERR(hw))
 948                 return PTR_ERR(hw);
 949
 950         snprintf(clk_name, 32, "dsi%dpllbyte", pll_14nm->id);
 951         snprintf(parent, 32, "dsi%dn1_postdiv_clk", pll_14nm->id);
 952
 953         /* DSI Byte clock = VCO_CLK / N1 / 8 */
 954         hw = devm_clk_hw_register_fixed_factor(dev, clk_name, parent,
 955                                           CLK_SET_RATE_PARENT, 1, 8);
 956         if (IS_ERR(hw))
 957                 return PTR_ERR(hw);
 958
 959         provided_clocks[DSI_BYTE_PLL_CLK] = hw;
 960
 961         snprintf(clk_name, 32, "dsi%dn1_postdivby2_clk", pll_14nm->id);
 962         snprintf(parent, 32, "dsi%dn1_postdiv_clk", pll_14nm->id);
 963
 964         /*
 965          * Skip the mux for now, force DSICLK_SEL to 1, Add a /2 divider
 966          * on the way. Don't let it set parent.
 967          */
 968         hw = devm_clk_hw_register_fixed_factor(dev, clk_name, parent, 0, 1, 2);
 969         if (IS_ERR(hw))
 970                 return PTR_ERR(hw);
 971
 972         snprintf(clk_name, 32, "dsi%dpll", pll_14nm->id);
 973         snprintf(parent, 32, "dsi%dn1_postdivby2_clk", pll_14nm->id);
 974
 975         /* DSI pixel clock = VCO_CLK / N1 / 2 / N2
 976          * This is the output of N2 post-divider, bits 4-7 in
 977          * REG_DSI_14nm_PHY_CMN_CLK_CFG0. Don't let it set parent.
 978          */
 979         hw = pll_14nm_postdiv_register(pll_14nm, clk_name, parent, 0, 4);
 980         if (IS_ERR(hw))
 981                 return PTR_ERR(hw);
 982
 983         provided_clocks[DSI_PIXEL_PLL_CLK]      = hw;
 984
 985         return 0;
 986 }
 987
 988 static int dsi_pll_14nm_init(struct msm_dsi_phy *phy)
 989 {
 990         struct platform_device *pdev = phy->pdev;
 991         int id = phy->id;
 992         struct dsi_pll_14nm *pll_14nm;
 993         struct msm_dsi_pll *pll;
 994         int ret;
 995
 996         if (!pdev)
 997                 return -ENODEV;
 998
 999         pll_14nm = devm_kzalloc(&pdev->dev, sizeof(*pll_14nm), GFP_KERNEL);
1000         if (!pll_14nm)
1001                 return -ENOMEM;
1002
1003         DBG("PLL%d", id);
1004
1005         pll_14nm->pdev = pdev;
1006         pll_14nm->id = id;
1007         pll_14nm_list[id] = pll_14nm;
1008
1009         pll_14nm->phy_cmn_mmio = msm_ioremap(pdev, "dsi_phy", "DSI_PHY");
1010         if (IS_ERR_OR_NULL(pll_14nm->phy_cmn_mmio)) {
1011                 DRM_DEV_ERROR(&pdev->dev, "failed to map CMN PHY base\n");
1012                 return -ENOMEM;
1013         }
1014
1015         pll_14nm->mmio = msm_ioremap(pdev, "dsi_pll", "DSI_PLL");
1016         if (IS_ERR_OR_NULL(pll_14nm->mmio)) {
1017                 DRM_DEV_ERROR(&pdev->dev, "failed to map PLL base\n");
1018                 return -ENOMEM;
1019         }
1020
1021         spin_lock_init(&pll_14nm->postdiv_lock);
1022
1023         pll = &pll_14nm->base;
1024         pll->cfg = phy->cfg;
1025
1026         ret = pll_14nm_register(pll_14nm, phy->provided_clocks->hws);
1027         if (ret) {
1028                 DRM_DEV_ERROR(&pdev->dev, "failed to register PLL: %d\n", ret);
1029                 return ret;
1030         }
1031
1032         phy->pll = pll;
1033
1034         return 0;
1035 }
1036
1037 static void dsi_14nm_dphy_set_timing(struct msm_dsi_phy *phy,
1038                                      struct msm_dsi_dphy_timing *timing,
1039                                      int lane_idx)
1040 {
1041         void __iomem *base = phy->lane_base;
1042         bool clk_ln = (lane_idx == PHY_14NM_CKLN_IDX);
1043         u32 zero = clk_ln ? timing->clk_zero : timing->hs_zero;
1044         u32 prepare = clk_ln ? timing->clk_prepare : timing->hs_prepare;
1045         u32 trail = clk_ln ? timing->clk_trail : timing->hs_trail;
1046         u32 rqst = clk_ln ? timing->hs_rqst_ckln : timing->hs_rqst;
1047         u32 prep_dly = clk_ln ? timing->hs_prep_dly_ckln : timing->hs_prep_dly;
1048         u32 halfbyte_en = clk_ln ? timing->hs_halfbyte_en_ckln :
1049                                    timing->hs_halfbyte_en;
1050
1051         dsi_phy_write(base + REG_DSI_14nm_PHY_LN_TIMING_CTRL_4(lane_idx),
1052                       DSI_14nm_PHY_LN_TIMING_CTRL_4_HS_EXIT(timing->hs_exit));
1053         dsi_phy_write(base + REG_DSI_14nm_PHY_LN_TIMING_CTRL_5(lane_idx),
1054                       DSI_14nm_PHY_LN_TIMING_CTRL_5_HS_ZERO(zero));
1055         dsi_phy_write(base + REG_DSI_14nm_PHY_LN_TIMING_CTRL_6(lane_idx),
1056                       DSI_14nm_PHY_LN_TIMING_CTRL_6_HS_PREPARE(prepare));
1057         dsi_phy_write(base + REG_DSI_14nm_PHY_LN_TIMING_CTRL_7(lane_idx),
1058                       DSI_14nm_PHY_LN_TIMING_CTRL_7_HS_TRAIL(trail));
1059         dsi_phy_write(base + REG_DSI_14nm_PHY_LN_TIMING_CTRL_8(lane_idx),
1060                       DSI_14nm_PHY_LN_TIMING_CTRL_8_HS_RQST(rqst));
1061         dsi_phy_write(base + REG_DSI_14nm_PHY_LN_CFG0(lane_idx),
1062                       DSI_14nm_PHY_LN_CFG0_PREPARE_DLY(prep_dly));
1063         dsi_phy_write(base + REG_DSI_14nm_PHY_LN_CFG1(lane_idx),
1064                       halfbyte_en ? DSI_14nm_PHY_LN_CFG1_HALFBYTECLK_EN : 0);
1065         dsi_phy_write(base + REG_DSI_14nm_PHY_LN_TIMING_CTRL_9(lane_idx),
1066                       DSI_14nm_PHY_LN_TIMING_CTRL_9_TA_GO(timing->ta_go) |
1067                       DSI_14nm_PHY_LN_TIMING_CTRL_9_TA_SURE(timing->ta_sure));
1068         dsi_phy_write(base + REG_DSI_14nm_PHY_LN_TIMING_CTRL_10(lane_idx),
1069                       DSI_14nm_PHY_LN_TIMING_CTRL_10_TA_GET(timing->ta_get));
1070         dsi_phy_write(base + REG_DSI_14nm_PHY_LN_TIMING_CTRL_11(lane_idx),
1071                       DSI_14nm_PHY_LN_TIMING_CTRL_11_TRIG3_CMD(0xa0));
1072 }
1073
1074 static int dsi_14nm_phy_enable(struct msm_dsi_phy *phy, int src_pll_id,
1075                                struct msm_dsi_phy_clk_request *clk_req)
1076 {
1077         struct msm_dsi_dphy_timing *timing = &phy->timing;
1078         u32 data;
1079         int i;
1080         int ret;
1081         void __iomem *base = phy->base;
1082         void __iomem *lane_base = phy->lane_base;
1083
1084         if (msm_dsi_dphy_timing_calc_v2(timing, clk_req)) {
1085                 DRM_DEV_ERROR(&phy->pdev->dev,
1086                         "%s: D-PHY timing calculation failed\n", __func__);
1087                 return -EINVAL;
1088         }
1089
1090         data = 0x1c;
1091         if (phy->usecase != MSM_DSI_PHY_STANDALONE)
1092                 data |= DSI_14nm_PHY_CMN_LDO_CNTRL_VREG_CTRL(32);
1093         dsi_phy_write(base + REG_DSI_14nm_PHY_CMN_LDO_CNTRL, data);
1094
1095         dsi_phy_write(base + REG_DSI_14nm_PHY_CMN_GLBL_TEST_CTRL, 0x1);
1096
1097         /* 4 data lanes + 1 clk lane configuration */
1098         for (i = 0; i < 5; i++) {
1099                 dsi_phy_write(lane_base + REG_DSI_14nm_PHY_LN_VREG_CNTRL(i),
1100                               0x1d);
1101
1102                 dsi_phy_write(lane_base +
1103                               REG_DSI_14nm_PHY_LN_STRENGTH_CTRL_0(i), 0xff);
1104                 dsi_phy_write(lane_base +
1105                               REG_DSI_14nm_PHY_LN_STRENGTH_CTRL_1(i),
1106                               (i == PHY_14NM_CKLN_IDX) ? 0x00 : 0x06);
1107
1108                 dsi_phy_write(lane_base + REG_DSI_14nm_PHY_LN_CFG3(i),
1109                               (i == PHY_14NM_CKLN_IDX) ? 0x8f : 0x0f);
1110                 dsi_phy_write(lane_base + REG_DSI_14nm_PHY_LN_CFG2(i), 0x10);
1111                 dsi_phy_write(lane_base + REG_DSI_14nm_PHY_LN_TEST_DATAPATH(i),
1112                               0);
1113                 dsi_phy_write(lane_base + REG_DSI_14nm_PHY_LN_TEST_STR(i),
1114                               0x88);
1115
1116                 dsi_14nm_dphy_set_timing(phy, timing, i);
1117         }
1118
1119         /* Make sure PLL is not start */
1120         dsi_phy_write(base + REG_DSI_14nm_PHY_CMN_PLL_CNTRL, 0x00);
1121
1122         wmb(); /* make sure everything is written before reset and enable */
1123
1124         /* reset digital block */
1125         dsi_phy_write(base + REG_DSI_14nm_PHY_CMN_CTRL_1, 0x80);
1126         wmb(); /* ensure reset is asserted */
1127         udelay(100);
1128         dsi_phy_write(base + REG_DSI_14nm_PHY_CMN_CTRL_1, 0x00);
1129
1130         msm_dsi_phy_set_src_pll(phy, src_pll_id,
1131                                 REG_DSI_14nm_PHY_CMN_GLBL_TEST_CTRL,
1132                                 DSI_14nm_PHY_CMN_GLBL_TEST_CTRL_BITCLK_HS_SEL);
1133
1134         ret = dsi_pll_14nm_set_usecase(phy->pll, phy->usecase);
1135         if (ret) {
1136                 DRM_DEV_ERROR(&phy->pdev->dev, "%s: set pll usecase failed, %d\n",
1137                         __func__, ret);
1138                 return ret;
1139         }
1140
1141         /* Remove power down from PLL and all lanes */
1142         dsi_phy_write(base + REG_DSI_14nm_PHY_CMN_CTRL_0, 0xff);
1143
1144         return 0;
1145 }
1146
1147 static void dsi_14nm_phy_disable(struct msm_dsi_phy *phy)
1148 {
1149         dsi_phy_write(phy->base + REG_DSI_14nm_PHY_CMN_GLBL_TEST_CTRL, 0);
1150         dsi_phy_write(phy->base + REG_DSI_14nm_PHY_CMN_CTRL_0, 0);
1151
1152         /* ensure that the phy is completely disabled */
1153         wmb();
1154 }
1155
1156 const struct msm_dsi_phy_cfg dsi_phy_14nm_cfgs = {
1157         .src_pll_truthtable = { {false, false}, {true, false} },
1158         .has_phy_lane = true,
1159         .reg_cfg = {
1160                 .num = 1,
1161                 .regs = {
1162                         {"vcca", 17000, 32},
1163                 },
1164         },
1165         .ops = {
1166                 .enable = dsi_14nm_phy_enable,
1167                 .disable = dsi_14nm_phy_disable,
1168                 .pll_init = dsi_pll_14nm_init,
1169         },
1170         .pll_ops = {
1171                 .save_state = dsi_pll_14nm_save_state,
1172                 .restore_state = dsi_pll_14nm_restore_state,
1173         },
1174         .min_pll_rate = VCO_MIN_RATE,
1175         .max_pll_rate = VCO_MAX_RATE,
1176         .io_start = { 0x994400, 0x996400 },
1177         .num_dsi_phy = 2,
1178 };
1179
1180 const struct msm_dsi_phy_cfg dsi_phy_14nm_660_cfgs = {
1181         .src_pll_truthtable = { {false, false}, {true, false} },
1182         .has_phy_lane = true,
1183         .reg_cfg = {
1184                 .num = 1,
1185                 .regs = {
1186                         {"vcca", 17000, 32},
1187                 },
1188         },
1189         .ops = {
1190                 .enable = dsi_14nm_phy_enable,
1191                 .disable = dsi_14nm_phy_disable,
1192                 .pll_init = dsi_pll_14nm_init,
1193         },
1194         .pll_ops = {
1195                 .save_state = dsi_pll_14nm_save_state,
1196                 .restore_state = dsi_pll_14nm_restore_state,
1197         },
1198         .min_pll_rate = VCO_MIN_RATE,
1199         .max_pll_rate = VCO_MAX_RATE,
1200         .io_start = { 0xc994400, 0xc996000 },
1201         .num_dsi_phy = 2,
1202 };