drivers/gpu/drm/msm/adreno/adreno_gpu.h

   1 /*
   2  * Copyright (C) 2013 Red Hat
   3  * Author: Rob Clark <robdclark@gmail.com>
   4  *
   5  * Copyright (c) 2014,2017 The Linux Foundation. All rights reserved.
   6  *
   7  * This program is free software; you can redistribute it and/or modify it
   8  * under the terms of the GNU General Public License version 2 as published by
   9  * the Free Software Foundation.
  10  *
  11  * This program is distributed in the hope that it will be useful, but WITHOUT
  12  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
  13  * FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
  14  * more details.
  15  *
  16  * You should have received a copy of the GNU General Public License along with
  17  * this program.  If not, see <http://www.gnu.org/licenses/>.
  18  */
  19
  20 #ifndef __ADRENO_GPU_H__
  21 #define __ADRENO_GPU_H__
  22
  23 #include <linux/firmware.h>
  24 #include <linux/iopoll.h>
  25
  26 #include "msm_gpu.h"
  27
  28 #include "adreno_common.xml.h"
  29 #include "adreno_pm4.xml.h"
  30
  31 #define REG_ADRENO_DEFINE(_offset, _reg) [_offset] = (_reg) + 1
  32 #define REG_SKIP ~0
  33 #define REG_ADRENO_SKIP(_offset) [_offset] = REG_SKIP
  34
  35 /**
  36  * adreno_regs: List of registers that are used in across all
  37  * 3D devices. Each device type has different offset value for the same
  38  * register, so an array of register offsets are declared for every device
  39  * and are indexed by the enumeration values defined in this enum
  40  */
  41 enum adreno_regs {
  42         REG_ADRENO_CP_RB_BASE,
  43         REG_ADRENO_CP_RB_BASE_HI,
  44         REG_ADRENO_CP_RB_RPTR_ADDR,
  45         REG_ADRENO_CP_RB_RPTR_ADDR_HI,
  46         REG_ADRENO_CP_RB_RPTR,
  47         REG_ADRENO_CP_RB_WPTR,
  48         REG_ADRENO_CP_RB_CNTL,
  49         REG_ADRENO_REGISTER_MAX,
  50 };
  51
  52 enum {
  53         ADRENO_FW_PM4 = 0,
  54         ADRENO_FW_SQE = 0, /* a6xx */
  55         ADRENO_FW_PFP = 1,
  56         ADRENO_FW_GMU = 1, /* a6xx */
  57         ADRENO_FW_GPMU = 2,
  58         ADRENO_FW_MAX,
  59 };
  60
  61 enum adreno_quirks {
  62         ADRENO_QUIRK_TWO_PASS_USE_WFI = 1,
  63         ADRENO_QUIRK_FAULT_DETECT_MASK = 2,
  64         ADRENO_QUIRK_LMLOADKILL_DISABLE = 3,
  65 };
  66
  67 struct adreno_rev {
  68         uint8_t  core;
  69         uint8_t  major;
  70         uint8_t  minor;
  71         uint8_t  patchid;
  72 };
  73
  74 #define ADRENO_REV(core, major, minor, patchid) \
  75         ((struct adreno_rev){ core, major, minor, patchid })
  76
  77 struct adreno_gpu_funcs {
  78         struct msm_gpu_funcs base;
  79         int (*get_timestamp)(struct msm_gpu *gpu, uint64_t *value);
  80 };
  81
  82 struct adreno_info {
  83         struct adreno_rev rev;
  84         uint32_t revn;
  85         const char *name;
  86         const char *fw[ADRENO_FW_MAX];
  87         uint32_t gmem;
  88         enum adreno_quirks quirks;
  89         struct msm_gpu *(*init)(struct drm_device *dev);
  90         const char *zapfw;
  91         u32 inactive_period;
  92 };
  93
  94 const struct adreno_info *adreno_info(struct adreno_rev rev);
  95
  96 struct adreno_gpu {
  97         struct msm_gpu base;
  98         struct adreno_rev rev;
  99         const struct adreno_info *info;
 100         uint32_t gmem;  /* actual gmem size */
 101         uint32_t revn;  /* numeric revision name */
 102         const struct adreno_gpu_funcs *funcs;
 103
 104         /* interesting register offsets to dump: */
 105         const unsigned int *registers;
 106
 107         /*
 108          * Are we loading fw from legacy path?  Prior to addition
 109          * of gpu firmware to linux-firmware, the fw files were
 110          * placed in toplevel firmware directory, following qcom's
 111          * android kernel.  But linux-firmware preferred they be
 112          * placed in a 'qcom' subdirectory.
 113          *
 114          * For backwards compatibility, we try first to load from
 115          * the new path, using request_firmware_direct() to avoid
 116          * any potential timeout waiting for usermode helper, then
 117          * fall back to the old path (with direct load).  And
 118          * finally fall back to request_firmware() with the new
 119          * path to allow the usermode helper.
 120          */
 121         enum {
 122                 FW_LOCATION_UNKNOWN = 0,
 123                 FW_LOCATION_NEW,       /* /lib/firmware/qcom/$fwfile */
 124                 FW_LOCATION_LEGACY,    /* /lib/firmware/$fwfile */
 125                 FW_LOCATION_HELPER,
 126         } fwloc;
 127
 128         /* firmware: */
 129         const struct firmware *fw[ADRENO_FW_MAX];
 130
 131         /*
 132          * Register offsets are different between some GPUs.
 133          * GPU specific offsets will be exported by GPU specific
 134          * code (a3xx_gpu.c) and stored in this common location.
 135          */
 136         const unsigned int *reg_offsets;
 137 };
 138 #define to_adreno_gpu(x) container_of(x, struct adreno_gpu, base)
 139
 140 /* platform config data (ie. from DT, or pdata) */
 141 struct adreno_platform_config {
 142         struct adreno_rev rev;
 143 };
 144
 145 #define ADRENO_IDLE_TIMEOUT msecs_to_jiffies(1000)
 146
 147 #define spin_until(X) ({                                   \
 148         int __ret = -ETIMEDOUT;                            \
 149         unsigned long __t = jiffies + ADRENO_IDLE_TIMEOUT; \
 150         do {                                               \
 151                 if (X) {                                   \
 152                         __ret = 0;                         \
 153                         break;                             \
 154                 }                                          \
 155         } while (time_before(jiffies, __t));               \
 156         __ret;                                             \
 157 })
 158
 159 static inline bool adreno_is_a2xx(struct adreno_gpu *gpu)
 160 {
 161         return (gpu->revn < 300);
 162 }
 163
 164 static inline bool adreno_is_a20x(struct adreno_gpu *gpu)
 165 {
 166         return (gpu->revn < 210);
 167 }
 168
 169 static inline bool adreno_is_a225(struct adreno_gpu *gpu)
 170 {
 171         return gpu->revn == 225;
 172 }
 173
 174 static inline bool adreno_is_a3xx(struct adreno_gpu *gpu)
 175 {
 176         return (gpu->revn >= 300) && (gpu->revn < 400);
 177 }
 178
 179 static inline bool adreno_is_a305(struct adreno_gpu *gpu)
 180 {
 181         return gpu->revn == 305;
 182 }
 183
 184 static inline bool adreno_is_a306(struct adreno_gpu *gpu)
 185 {
 186         /* yes, 307, because a305c is 306 */
 187         return gpu->revn == 307;
 188 }
 189
 190 static inline bool adreno_is_a320(struct adreno_gpu *gpu)
 191 {
 192         return gpu->revn == 320;
 193 }
 194
 195 static inline bool adreno_is_a330(struct adreno_gpu *gpu)
 196 {
 197         return gpu->revn == 330;
 198 }
 199
 200 static inline bool adreno_is_a330v2(struct adreno_gpu *gpu)
 201 {
 202         return adreno_is_a330(gpu) && (gpu->rev.patchid > 0);
 203 }
 204
 205 static inline bool adreno_is_a4xx(struct adreno_gpu *gpu)
 206 {
 207         return (gpu->revn >= 400) && (gpu->revn < 500);
 208 }
 209
 210 static inline int adreno_is_a420(struct adreno_gpu *gpu)
 211 {
 212         return gpu->revn == 420;
 213 }
 214
 215 static inline int adreno_is_a430(struct adreno_gpu *gpu)
 216 {
 217        return gpu->revn == 430;
 218 }
 219
 220 static inline int adreno_is_a530(struct adreno_gpu *gpu)
 221 {
 222         return gpu->revn == 530;
 223 }
 224
 225 static inline int adreno_is_a540(struct adreno_gpu *gpu)
 226 {
 227         return gpu->revn == 540;
 228 }
 229
 230 int adreno_get_param(struct msm_gpu *gpu, uint32_t param, uint64_t *value);
 231 const struct firmware *adreno_request_fw(struct adreno_gpu *adreno_gpu,
 232                 const char *fwname);
 233 struct drm_gem_object *adreno_fw_create_bo(struct msm_gpu *gpu,
 234                 const struct firmware *fw, u64 *iova);
 235 int adreno_hw_init(struct msm_gpu *gpu);
 236 void adreno_recover(struct msm_gpu *gpu);
 237 void adreno_submit(struct msm_gpu *gpu, struct msm_gem_submit *submit,
 238                 struct msm_file_private *ctx);
 239 void adreno_flush(struct msm_gpu *gpu, struct msm_ringbuffer *ring);
 240 bool adreno_idle(struct msm_gpu *gpu, struct msm_ringbuffer *ring);
 241 #if defined(CONFIG_DEBUG_FS) || defined(CONFIG_DEV_COREDUMP)
 242 void adreno_show(struct msm_gpu *gpu, struct msm_gpu_state *state,
 243                 struct drm_printer *p);
 244 #endif
 245 void adreno_dump_info(struct msm_gpu *gpu);
 246 void adreno_dump(struct msm_gpu *gpu);
 247 void adreno_wait_ring(struct msm_ringbuffer *ring, uint32_t ndwords);
 248 struct msm_ringbuffer *adreno_active_ring(struct msm_gpu *gpu);
 249
 250 int adreno_gpu_init(struct drm_device *drm, struct platform_device *pdev,
 251                 struct adreno_gpu *gpu, const struct adreno_gpu_funcs *funcs,
 252                 int nr_rings);
 253 void adreno_gpu_cleanup(struct adreno_gpu *gpu);
 254 int adreno_load_fw(struct adreno_gpu *adreno_gpu);
 255
 256 void adreno_gpu_state_destroy(struct msm_gpu_state *state);
 257
 258 int adreno_gpu_state_get(struct msm_gpu *gpu, struct msm_gpu_state *state);
 259 int adreno_gpu_state_put(struct msm_gpu_state *state);
 260
 261 /*
 262  * For a5xx and a6xx targets load the zap shader that is used to pull the GPU
 263  * out of secure mode
 264  */
 265 int adreno_zap_shader_load(struct msm_gpu *gpu, u32 pasid);
 266
 267 /* ringbuffer helpers (the parts that are adreno specific) */
 268
 269 static inline void
 270 OUT_PKT0(struct msm_ringbuffer *ring, uint16_t regindx, uint16_t cnt)
 271 {
 272         adreno_wait_ring(ring, cnt+1);
 273         OUT_RING(ring, CP_TYPE0_PKT | ((cnt-1) << 16) | (regindx & 0x7FFF));
 274 }
 275
 276 /* no-op packet: */
 277 static inline void
 278 OUT_PKT2(struct msm_ringbuffer *ring)
 279 {
 280         adreno_wait_ring(ring, 1);
 281         OUT_RING(ring, CP_TYPE2_PKT);
 282 }
 283
 284 static inline void
 285 OUT_PKT3(struct msm_ringbuffer *ring, uint8_t opcode, uint16_t cnt)
 286 {
 287         adreno_wait_ring(ring, cnt+1);
 288         OUT_RING(ring, CP_TYPE3_PKT | ((cnt-1) << 16) | ((opcode & 0xFF) << 8));
 289 }
 290
 291 static inline u32 PM4_PARITY(u32 val)
 292 {
 293         return (0x9669 >> (0xF & (val ^
 294                 (val >> 4) ^ (val >> 8) ^ (val >> 12) ^
 295                 (val >> 16) ^ ((val) >> 20) ^ (val >> 24) ^
 296                 (val >> 28)))) & 1;
 297 }
 298
 299 /* Maximum number of values that can be executed for one opcode */
 300 #define TYPE4_MAX_PAYLOAD 127
 301
 302 #define PKT4(_reg, _cnt) \
 303         (CP_TYPE4_PKT | ((_cnt) << 0) | (PM4_PARITY((_cnt)) << 7) | \
 304          (((_reg) & 0x3FFFF) << 8) | (PM4_PARITY((_reg)) << 27))
 305
 306 static inline void
 307 OUT_PKT4(struct msm_ringbuffer *ring, uint16_t regindx, uint16_t cnt)
 308 {
 309         adreno_wait_ring(ring, cnt + 1);
 310         OUT_RING(ring, PKT4(regindx, cnt));
 311 }
 312
 313 static inline void
 314 OUT_PKT7(struct msm_ringbuffer *ring, uint8_t opcode, uint16_t cnt)
 315 {
 316         adreno_wait_ring(ring, cnt + 1);
 317         OUT_RING(ring, CP_TYPE7_PKT | (cnt << 0) | (PM4_PARITY(cnt) << 15) |
 318                 ((opcode & 0x7F) << 16) | (PM4_PARITY(opcode) << 23));
 319 }
 320
 321 /*
 322  * adreno_reg_check() - Checks the validity of a register enum
 323  * @gpu:                Pointer to struct adreno_gpu
 324  * @offset_name:        The register enum that is checked
 325  */
 326 static inline bool adreno_reg_check(struct adreno_gpu *gpu,
 327                 enum adreno_regs offset_name)
 328 {
 329         if (offset_name >= REG_ADRENO_REGISTER_MAX ||
 330                         !gpu->reg_offsets[offset_name]) {
 331                 BUG();
 332         }
 333
 334         /*
 335          * REG_SKIP is a special value that tell us that the register in
 336          * question isn't implemented on target but don't trigger a BUG(). This
 337          * is used to cleanly implement adreno_gpu_write64() and
 338          * adreno_gpu_read64() in a generic fashion
 339          */
 340         if (gpu->reg_offsets[offset_name] == REG_SKIP)
 341                 return false;
 342
 343         return true;
 344 }
 345
 346 static inline u32 adreno_gpu_read(struct adreno_gpu *gpu,
 347                 enum adreno_regs offset_name)
 348 {
 349         u32 reg = gpu->reg_offsets[offset_name];
 350         u32 val = 0;
 351         if(adreno_reg_check(gpu,offset_name))
 352                 val = gpu_read(&gpu->base, reg - 1);
 353         return val;
 354 }
 355
 356 static inline void adreno_gpu_write(struct adreno_gpu *gpu,
 357                 enum adreno_regs offset_name, u32 data)
 358 {
 359         u32 reg = gpu->reg_offsets[offset_name];
 360         if(adreno_reg_check(gpu, offset_name))
 361                 gpu_write(&gpu->base, reg - 1, data);
 362 }
 363
 364 struct msm_gpu *a2xx_gpu_init(struct drm_device *dev);
 365 struct msm_gpu *a3xx_gpu_init(struct drm_device *dev);
 366 struct msm_gpu *a4xx_gpu_init(struct drm_device *dev);
 367 struct msm_gpu *a5xx_gpu_init(struct drm_device *dev);
 368 struct msm_gpu *a6xx_gpu_init(struct drm_device *dev);
 369
 370 static inline void adreno_gpu_write64(struct adreno_gpu *gpu,
 371                 enum adreno_regs lo, enum adreno_regs hi, u64 data)
 372 {
 373         adreno_gpu_write(gpu, lo, lower_32_bits(data));
 374         adreno_gpu_write(gpu, hi, upper_32_bits(data));
 375 }
 376
 377 static inline uint32_t get_wptr(struct msm_ringbuffer *ring)
 378 {
 379         return (ring->cur - ring->start) % (MSM_GPU_RINGBUFFER_SZ >> 2);
 380 }
 381
 382 /*
 383  * Given a register and a count, return a value to program into
 384  * REG_CP_PROTECT_REG(n) - this will block both reads and writes for _len
 385  * registers starting at _reg.
 386  *
 387  * The register base needs to be a multiple of the length. If it is not, the
 388  * hardware will quietly mask off the bits for you and shift the size. For
 389  * example, if you intend the protection to start at 0x07 for a length of 4
 390  * (0x07-0x0A) the hardware will actually protect (0x04-0x07) which might
 391  * expose registers you intended to protect!
 392  */
 393 #define ADRENO_PROTECT_RW(_reg, _len) \
 394         ((1 << 30) | (1 << 29) | \
 395         ((ilog2((_len)) & 0x1F) << 24) | (((_reg) << 2) & 0xFFFFF))
 396
 397 /*
 398  * Same as above, but allow reads over the range. For areas of mixed use (such
 399  * as performance counters) this allows us to protect a much larger range with a
 400  * single register
 401  */
 402 #define ADRENO_PROTECT_RDONLY(_reg, _len) \
 403         ((1 << 29) \
 404         ((ilog2((_len)) & 0x1F) << 24) | (((_reg) << 2) & 0xFFFFF))
 405
 406
 407 #define gpu_poll_timeout(gpu, addr, val, cond, interval, timeout) \
 408         readl_poll_timeout((gpu)->mmio + ((addr) << 2), val, cond, \
 409                 interval, timeout)
 410
 411 #endif /* __ADRENO_GPU_H__ */