drivers/gpu/drm/i915/i915_gem_gtt.h

   1 /*
   2  * Copyright © 2014 Intel Corporation
   3  *
   4  * Permission is hereby granted, free of charge, to any person obtaining a
   5  * copy of this software and associated documentation files (the "Software"),
   6  * to deal in the Software without restriction, including without limitation
   7  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
   8  * and/or sell copies of the Software, and to permit persons to whom the
   9  * Software is furnished to do so, subject to the following conditions:
  10  *
  11  * The above copyright notice and this permission notice (including the next
  12  * paragraph) shall be included in all copies or substantial portions of the
  13  * Software.
  14  *
  15  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  16  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  17  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  18  * THE AUTHORS OR COPYRIGHT HOLDERS BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER
  19  * LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING
  20  * FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS
  21  * IN THE SOFTWARE.
  22  *
  23  * Please try to maintain the following order within this file unless it makes
  24  * sense to do otherwise. From top to bottom:
  25  * 1. typedefs
  26  * 2. #defines, and macros
  27  * 3. structure definitions
  28  * 4. function prototypes
  29  *
  30  * Within each section, please try to order by generation in ascending order,
  31  * from top to bottom (ie. gen6 on the top, gen8 on the bottom).
  32  */
  33
  34 #ifndef __I915_GEM_GTT_H__
  35 #define __I915_GEM_GTT_H__
  36
  37 #include <linux/io-mapping.h>
  38 #include <linux/kref.h>
  39 #include <linux/mm.h>
  40 #include <linux/pagevec.h>
  41 #include <linux/workqueue.h>
  42
  43 #include <drm/drm_mm.h>
  44
  45 #include "gt/intel_reset.h"
  46 #include "i915_gem_fence_reg.h"
  47 #include "i915_request.h"
  48 #include "i915_scatterlist.h"
  49 #include "i915_selftest.h"
  50 #include "gt/intel_timeline.h"
  51
  52 #define I915_GTT_PAGE_SIZE_4K   BIT_ULL(12)
  53 #define I915_GTT_PAGE_SIZE_64K  BIT_ULL(16)
  54 #define I915_GTT_PAGE_SIZE_2M   BIT_ULL(21)
  55
  56 #define I915_GTT_PAGE_SIZE I915_GTT_PAGE_SIZE_4K
  57 #define I915_GTT_MAX_PAGE_SIZE I915_GTT_PAGE_SIZE_2M
  58
  59 #define I915_GTT_PAGE_MASK -I915_GTT_PAGE_SIZE
  60
  61 #define I915_GTT_MIN_ALIGNMENT I915_GTT_PAGE_SIZE
  62
  63 #define I915_FENCE_REG_NONE -1
  64 #define I915_MAX_NUM_FENCES 32
  65 /* 32 fences + sign bit for FENCE_REG_NONE */
  66 #define I915_MAX_NUM_FENCE_BITS 6
  67
  68 struct drm_i915_file_private;
  69 struct drm_i915_gem_object;
  70 struct i915_vma;
  71 struct intel_gt;
  72
  73 typedef u32 gen6_pte_t;
  74 typedef u64 gen8_pte_t;
  75
  76 #define ggtt_total_entries(ggtt) ((ggtt)->vm.total >> PAGE_SHIFT)
  77
  78 /* gen6-hsw has bit 11-4 for physical addr bit 39-32 */
  79 #define GEN6_GTT_ADDR_ENCODE(addr)      ((addr) | (((addr) >> 28) & 0xff0))
  80 #define GEN6_PTE_ADDR_ENCODE(addr)      GEN6_GTT_ADDR_ENCODE(addr)
  81 #define GEN6_PDE_ADDR_ENCODE(addr)      GEN6_GTT_ADDR_ENCODE(addr)
  82 #define GEN6_PTE_CACHE_LLC              (2 << 1)
  83 #define GEN6_PTE_UNCACHED               (1 << 1)
  84 #define GEN6_PTE_VALID                  (1 << 0)
  85
  86 #define I915_PTES(pte_len)              ((unsigned int)(PAGE_SIZE / (pte_len)))
  87 #define I915_PTE_MASK(pte_len)          (I915_PTES(pte_len) - 1)
  88 #define I915_PDES                       512
  89 #define I915_PDE_MASK                   (I915_PDES - 1)
  90 #define NUM_PTE(pde_shift)     (1 << (pde_shift - PAGE_SHIFT))
  91
  92 #define GEN6_PTES                       I915_PTES(sizeof(gen6_pte_t))
  93 #define GEN6_PD_SIZE                    (I915_PDES * PAGE_SIZE)
  94 #define GEN6_PD_ALIGN                   (PAGE_SIZE * 16)
  95 #define GEN6_PDE_SHIFT                  22
  96 #define GEN6_PDE_VALID                  (1 << 0)
  97
  98 #define GEN7_PTE_CACHE_L3_LLC           (3 << 1)
  99
 100 #define BYT_PTE_SNOOPED_BY_CPU_CACHES   (1 << 2)
 101 #define BYT_PTE_WRITEABLE               (1 << 1)
 102
 103 /* Cacheability Control is a 4-bit value. The low three bits are stored in bits
 104  * 3:1 of the PTE, while the fourth bit is stored in bit 11 of the PTE.
 105  */
 106 #define HSW_CACHEABILITY_CONTROL(bits)  ((((bits) & 0x7) << 1) | \
 107                                          (((bits) & 0x8) << (11 - 3)))
 108 #define HSW_WB_LLC_AGE3                 HSW_CACHEABILITY_CONTROL(0x2)
 109 #define HSW_WB_LLC_AGE0                 HSW_CACHEABILITY_CONTROL(0x3)
 110 #define HSW_WB_ELLC_LLC_AGE3            HSW_CACHEABILITY_CONTROL(0x8)
 111 #define HSW_WB_ELLC_LLC_AGE0            HSW_CACHEABILITY_CONTROL(0xb)
 112 #define HSW_WT_ELLC_LLC_AGE3            HSW_CACHEABILITY_CONTROL(0x7)
 113 #define HSW_WT_ELLC_LLC_AGE0            HSW_CACHEABILITY_CONTROL(0x6)
 114 #define HSW_PTE_UNCACHED                (0)
 115 #define HSW_GTT_ADDR_ENCODE(addr)       ((addr) | (((addr) >> 28) & 0x7f0))
 116 #define HSW_PTE_ADDR_ENCODE(addr)       HSW_GTT_ADDR_ENCODE(addr)
 117
 118 /* GEN8 32b style address is defined as a 3 level page table:
 119  * 31:30 | 29:21 | 20:12 |  11:0
 120  * PDPE  |  PDE  |  PTE  | offset
 121  * The difference as compared to normal x86 3 level page table is the PDPEs are
 122  * programmed via register.
 123  */
 124 #define GEN8_3LVL_PDPES                 4
 125 #define GEN8_PDE_SHIFT                  21
 126 #define GEN8_PDE_MASK                   0x1ff
 127 #define GEN8_PTE_SHIFT                  12
 128 #define GEN8_PTE_MASK                   0x1ff
 129 #define GEN8_PTES                       I915_PTES(sizeof(gen8_pte_t))
 130
 131 /* GEN8 48b style address is defined as a 4 level page table:
 132  * 47:39 | 38:30 | 29:21 | 20:12 |  11:0
 133  * PML4E | PDPE  |  PDE  |  PTE  | offset
 134  */
 135 #define GEN8_PML4ES_PER_PML4            512
 136 #define GEN8_PML4E_SHIFT                39
 137 #define GEN8_PML4E_MASK                 (GEN8_PML4ES_PER_PML4 - 1)
 138 #define GEN8_PDPE_SHIFT                 30
 139 /* NB: GEN8_PDPE_MASK is untrue for 32b platforms, but it has no impact on 32b page
 140  * tables */
 141 #define GEN8_PDPE_MASK                  0x1ff
 142
 143 #define PPAT_UNCACHED                   (_PAGE_PWT | _PAGE_PCD)
 144 #define PPAT_CACHED_PDE                 0 /* WB LLC */
 145 #define PPAT_CACHED                     _PAGE_PAT /* WB LLCeLLC */
 146 #define PPAT_DISPLAY_ELLC               _PAGE_PCD /* WT eLLC */
 147
 148 #define CHV_PPAT_SNOOP                  (1<<6)
 149 #define GEN8_PPAT_AGE(x)                ((x)<<4)
 150 #define GEN8_PPAT_LLCeLLC               (3<<2)
 151 #define GEN8_PPAT_LLCELLC               (2<<2)
 152 #define GEN8_PPAT_LLC                   (1<<2)
 153 #define GEN8_PPAT_WB                    (3<<0)
 154 #define GEN8_PPAT_WT                    (2<<0)
 155 #define GEN8_PPAT_WC                    (1<<0)
 156 #define GEN8_PPAT_UC                    (0<<0)
 157 #define GEN8_PPAT_ELLC_OVERRIDE         (0<<2)
 158 #define GEN8_PPAT(i, x)                 ((u64)(x) << ((i) * 8))
 159
 160 #define GEN8_PDE_IPS_64K BIT(11)
 161 #define GEN8_PDE_PS_2M   BIT(7)
 162
 163 #define for_each_sgt_dma(__dmap, __iter, __sgt) \
 164         __for_each_sgt_dma(__dmap, __iter, __sgt, I915_GTT_PAGE_SIZE)
 165
 166 struct intel_remapped_plane_info {
 167         /* in gtt pages */
 168         unsigned int width, height, stride, offset;
 169 } __packed;
 170
 171 struct intel_remapped_info {
 172         struct intel_remapped_plane_info plane[2];
 173         unsigned int unused_mbz;
 174 } __packed;
 175
 176 struct intel_rotation_info {
 177         struct intel_remapped_plane_info plane[2];
 178 } __packed;
 179
 180 struct intel_partial_info {
 181         u64 offset;
 182         unsigned int size;
 183 } __packed;
 184
 185 enum i915_ggtt_view_type {
 186         I915_GGTT_VIEW_NORMAL = 0,
 187         I915_GGTT_VIEW_ROTATED = sizeof(struct intel_rotation_info),
 188         I915_GGTT_VIEW_PARTIAL = sizeof(struct intel_partial_info),
 189         I915_GGTT_VIEW_REMAPPED = sizeof(struct intel_remapped_info),
 190 };
 191
 192 static inline void assert_i915_gem_gtt_types(void)
 193 {
 194         BUILD_BUG_ON(sizeof(struct intel_rotation_info) != 8*sizeof(unsigned int));
 195         BUILD_BUG_ON(sizeof(struct intel_partial_info) != sizeof(u64) + sizeof(unsigned int));
 196         BUILD_BUG_ON(sizeof(struct intel_remapped_info) != 9*sizeof(unsigned int));
 197
 198         /* Check that rotation/remapped shares offsets for simplicity */
 199         BUILD_BUG_ON(offsetof(struct intel_remapped_info, plane[0]) !=
 200                      offsetof(struct intel_rotation_info, plane[0]));
 201         BUILD_BUG_ON(offsetofend(struct intel_remapped_info, plane[1]) !=
 202                      offsetofend(struct intel_rotation_info, plane[1]));
 203
 204         /* As we encode the size of each branch inside the union into its type,
 205          * we have to be careful that each branch has a unique size.
 206          */
 207         switch ((enum i915_ggtt_view_type)0) {
 208         case I915_GGTT_VIEW_NORMAL:
 209         case I915_GGTT_VIEW_PARTIAL:
 210         case I915_GGTT_VIEW_ROTATED:
 211         case I915_GGTT_VIEW_REMAPPED:
 212                 /* gcc complains if these are identical cases */
 213                 break;
 214         }
 215 }
 216
 217 struct i915_ggtt_view {
 218         enum i915_ggtt_view_type type;
 219         union {
 220                 /* Members need to contain no holes/padding */
 221                 struct intel_partial_info partial;
 222                 struct intel_rotation_info rotated;
 223                 struct intel_remapped_info remapped;
 224         };
 225 };
 226
 227 enum i915_cache_level;
 228
 229 struct i915_vma;
 230
 231 struct i915_page_dma {
 232         struct page *page;
 233         union {
 234                 dma_addr_t daddr;
 235
 236                 /* For gen6/gen7 only. This is the offset in the GGTT
 237                  * where the page directory entries for PPGTT begin
 238                  */
 239                 u32 ggtt_offset;
 240         };
 241 };
 242
 243 struct i915_page_table {
 244         struct i915_page_dma base;
 245         atomic_t used;
 246 };
 247
 248 struct i915_page_directory {
 249         struct i915_page_table pt;
 250         spinlock_t lock;
 251         void *entry[512];
 252 };
 253
 254 #define __px_choose_expr(x, type, expr, other) \
 255         __builtin_choose_expr( \
 256         __builtin_types_compatible_p(typeof(x), type) || \
 257         __builtin_types_compatible_p(typeof(x), const type), \
 258         ({ type __x = (type)(x); expr; }), \
 259         other)
 260
 261 #define px_base(px) \
 262         __px_choose_expr(px, struct i915_page_dma *, __x, \
 263         __px_choose_expr(px, struct i915_page_table *, &__x->base, \
 264         __px_choose_expr(px, struct i915_page_directory *, &__x->pt.base, \
 265         (void)0)))
 266 #define px_dma(px) (px_base(px)->daddr)
 267
 268 #define px_pt(px) \
 269         __px_choose_expr(px, struct i915_page_table *, __x, \
 270         __px_choose_expr(px, struct i915_page_directory *, &__x->pt, \
 271         (void)0))
 272 #define px_used(px) (&px_pt(px)->used)
 273
 274 struct i915_vma_ops {
 275         /* Map an object into an address space with the given cache flags. */
 276         int (*bind_vma)(struct i915_vma *vma,
 277                         enum i915_cache_level cache_level,
 278                         u32 flags);
 279         /*
 280          * Unmap an object from an address space. This usually consists of
 281          * setting the valid PTE entries to a reserved scratch page.
 282          */
 283         void (*unbind_vma)(struct i915_vma *vma);
 284
 285         int (*set_pages)(struct i915_vma *vma);
 286         void (*clear_pages)(struct i915_vma *vma);
 287 };
 288
 289 struct pagestash {
 290         spinlock_t lock;
 291         struct pagevec pvec;
 292 };
 293
 294 struct i915_address_space {
 295         struct kref ref;
 296         struct rcu_work rcu;
 297
 298         struct drm_mm mm;
 299         struct intel_gt *gt;
 300         struct drm_i915_private *i915;
 301         struct device *dma;
 302         /* Every address space belongs to a struct file - except for the global
 303          * GTT that is owned by the driver (and so @file is set to NULL). In
 304          * principle, no information should leak from one context to another
 305          * (or between files/processes etc) unless explicitly shared by the
 306          * owner. Tracking the owner is important in order to free up per-file
 307          * objects along with the file, to aide resource tracking, and to
 308          * assign blame.
 309          */
 310         struct drm_i915_file_private *file;
 311         u64 total;              /* size addr space maps (ex. 2GB for ggtt) */
 312         u64 reserved;           /* size addr space reserved */
 313
 314         bool closed;
 315
 316         struct mutex mutex; /* protects vma and our lists */
 317 #define VM_CLASS_GGTT 0
 318 #define VM_CLASS_PPGTT 1
 319
 320         u64 scratch_pte;
 321         int scratch_order;
 322         struct i915_page_dma scratch_page;
 323         struct i915_page_dma scratch_pt;
 324         struct i915_page_dma scratch_pd;
 325         struct i915_page_dma scratch_pdp; /* GEN8+ & 48b PPGTT */
 326         unsigned int top;
 327
 328         /**
 329          * List of vma currently bound.
 330          */
 331         struct list_head bound_list;
 332
 333         /**
 334          * List of vma that are not unbound.
 335          */
 336         struct list_head unbound_list;
 337
 338         struct pagestash free_pages;
 339
 340         /* Global GTT */
 341         bool is_ggtt:1;
 342
 343         /* Some systems require uncached updates of the page directories */
 344         bool pt_kmap_wc:1;
 345
 346         /* Some systems support read-only mappings for GGTT and/or PPGTT */
 347         bool has_read_only:1;
 348
 349         u64 (*pte_encode)(dma_addr_t addr,
 350                           enum i915_cache_level level,
 351                           u32 flags); /* Create a valid PTE */
 352 #define PTE_READ_ONLY   (1<<0)
 353
 354         int (*allocate_va_range)(struct i915_address_space *vm,
 355                                  u64 start, u64 length);
 356         void (*clear_range)(struct i915_address_space *vm,
 357                             u64 start, u64 length);
 358         void (*insert_page)(struct i915_address_space *vm,
 359                             dma_addr_t addr,
 360                             u64 offset,
 361                             enum i915_cache_level cache_level,
 362                             u32 flags);
 363         void (*insert_entries)(struct i915_address_space *vm,
 364                                struct i915_vma *vma,
 365                                enum i915_cache_level cache_level,
 366                                u32 flags);
 367         void (*cleanup)(struct i915_address_space *vm);
 368
 369         struct i915_vma_ops vma_ops;
 370
 371         I915_SELFTEST_DECLARE(struct fault_attr fault_attr);
 372         I915_SELFTEST_DECLARE(bool scrub_64K);
 373 };
 374
 375 #define i915_is_ggtt(vm) ((vm)->is_ggtt)
 376
 377 static inline bool
 378 i915_vm_is_4lvl(const struct i915_address_space *vm)
 379 {
 380         return (vm->total - 1) >> 32;
 381 }
 382
 383 static inline bool
 384 i915_vm_has_scratch_64K(struct i915_address_space *vm)
 385 {
 386         return vm->scratch_order == get_order(I915_GTT_PAGE_SIZE_64K);
 387 }
 388
 389 /* The Graphics Translation Table is the way in which GEN hardware translates a
 390  * Graphics Virtual Address into a Physical Address. In addition to the normal
 391  * collateral associated with any va->pa translations GEN hardware also has a
 392  * portion of the GTT which can be mapped by the CPU and remain both coherent
 393  * and correct (in cases like swizzling). That region is referred to as GMADR in
 394  * the spec.
 395  */
 396 struct i915_ggtt {
 397         struct i915_address_space vm;
 398
 399         struct io_mapping iomap;        /* Mapping to our CPU mappable region */
 400         struct resource gmadr;          /* GMADR resource */
 401         resource_size_t mappable_end;   /* End offset that we can CPU map */
 402
 403         /** "Graphics Stolen Memory" holds the global PTEs */
 404         void __iomem *gsm;
 405         void (*invalidate)(struct i915_ggtt *ggtt);
 406
 407         bool do_idle_maps;
 408
 409         int mtrr;
 410
 411         u32 pin_bias;
 412
 413         unsigned int num_fences;
 414         struct i915_fence_reg fence_regs[I915_MAX_NUM_FENCES];
 415         struct list_head fence_list;
 416
 417         /** List of all objects in gtt_space, currently mmaped by userspace.
 418          * All objects within this list must also be on bound_list.
 419          */
 420         struct list_head userfault_list;
 421
 422         /* Manual runtime pm autosuspend delay for user GGTT mmaps */
 423         struct intel_wakeref_auto userfault_wakeref;
 424
 425         struct drm_mm_node error_capture;
 426         struct drm_mm_node uc_fw;
 427 };
 428
 429 struct i915_ppgtt {
 430         struct i915_address_space vm;
 431
 432         intel_engine_mask_t pd_dirty_engines;
 433         struct i915_page_directory *pd;
 434 };
 435
 436 struct gen6_ppgtt {
 437         struct i915_ppgtt base;
 438
 439         struct i915_vma *vma;
 440         gen6_pte_t __iomem *pd_addr;
 441
 442         unsigned int pin_count;
 443         bool scan_for_unused_pt;
 444 };
 445
 446 #define __to_gen6_ppgtt(base) container_of(base, struct gen6_ppgtt, base)
 447
 448 static inline struct gen6_ppgtt *to_gen6_ppgtt(struct i915_ppgtt *base)
 449 {
 450         BUILD_BUG_ON(offsetof(struct gen6_ppgtt, base));
 451         return __to_gen6_ppgtt(base);
 452 }
 453
 454 /*
 455  * gen6_for_each_pde() iterates over every pde from start until start+length.
 456  * If start and start+length are not perfectly divisible, the macro will round
 457  * down and up as needed. Start=0 and length=2G effectively iterates over
 458  * every PDE in the system. The macro modifies ALL its parameters except 'pd',
 459  * so each of the other parameters should preferably be a simple variable, or
 460  * at most an lvalue with no side-effects!
 461  */
 462 #define gen6_for_each_pde(pt, pd, start, length, iter)                  \
 463         for (iter = gen6_pde_index(start);                              \
 464              length > 0 && iter < I915_PDES &&                          \
 465                      (pt = i915_pt_entry(pd, iter), true);              \
 466              ({ u32 temp = ALIGN(start+1, 1 << GEN6_PDE_SHIFT);         \
 467                     temp = min(temp - start, length);                   \
 468                     start += temp, length -= temp; }), ++iter)
 469
 470 #define gen6_for_all_pdes(pt, pd, iter)                                 \
 471         for (iter = 0;                                                  \
 472              iter < I915_PDES &&                                        \
 473                      (pt = i915_pt_entry(pd, iter), true);              \
 474              ++iter)
 475
 476 static inline u32 i915_pte_index(u64 address, unsigned int pde_shift)
 477 {
 478         const u32 mask = NUM_PTE(pde_shift) - 1;
 479
 480         return (address >> PAGE_SHIFT) & mask;
 481 }
 482
 483 /* Helper to counts the number of PTEs within the given length. This count
 484  * does not cross a page table boundary, so the max value would be
 485  * GEN6_PTES for GEN6, and GEN8_PTES for GEN8.
 486 */
 487 static inline u32 i915_pte_count(u64 addr, u64 length, unsigned int pde_shift)
 488 {
 489         const u64 mask = ~((1ULL << pde_shift) - 1);
 490         u64 end;
 491
 492         GEM_BUG_ON(length == 0);
 493         GEM_BUG_ON(offset_in_page(addr | length));
 494
 495         end = addr + length;
 496
 497         if ((addr & mask) != (end & mask))
 498                 return NUM_PTE(pde_shift) - i915_pte_index(addr, pde_shift);
 499
 500         return i915_pte_index(end, pde_shift) - i915_pte_index(addr, pde_shift);
 501 }
 502
 503 static inline u32 i915_pde_index(u64 addr, u32 shift)
 504 {
 505         return (addr >> shift) & I915_PDE_MASK;
 506 }
 507
 508 static inline u32 gen6_pte_index(u32 addr)
 509 {
 510         return i915_pte_index(addr, GEN6_PDE_SHIFT);
 511 }
 512
 513 static inline u32 gen6_pte_count(u32 addr, u32 length)
 514 {
 515         return i915_pte_count(addr, length, GEN6_PDE_SHIFT);
 516 }
 517
 518 static inline u32 gen6_pde_index(u32 addr)
 519 {
 520         return i915_pde_index(addr, GEN6_PDE_SHIFT);
 521 }
 522
 523 static inline unsigned int
 524 i915_pdpes_per_pdp(const struct i915_address_space *vm)
 525 {
 526         if (i915_vm_is_4lvl(vm))
 527                 return GEN8_PML4ES_PER_PML4;
 528
 529         return GEN8_3LVL_PDPES;
 530 }
 531
 532 static inline struct i915_page_table *
 533 i915_pt_entry(const struct i915_page_directory * const pd,
 534               const unsigned short n)
 535 {
 536         return pd->entry[n];
 537 }
 538
 539 static inline struct i915_page_directory *
 540 i915_pd_entry(const struct i915_page_directory * const pdp,
 541               const unsigned short n)
 542 {
 543         return pdp->entry[n];
 544 }
 545
 546 static inline struct i915_page_directory *
 547 i915_pdp_entry(const struct i915_page_directory * const pml4,
 548                const unsigned short n)
 549 {
 550         return pml4->entry[n];
 551 }
 552
 553 /* Equivalent to the gen6 version, For each pde iterates over every pde
 554  * between from start until start + length. On gen8+ it simply iterates
 555  * over every page directory entry in a page directory.
 556  */
 557 #define gen8_for_each_pde(pt, pd, start, length, iter)                  \
 558         for (iter = gen8_pde_index(start);                              \
 559              length > 0 && iter < I915_PDES &&                          \
 560                      (pt = i915_pt_entry(pd, iter), true);              \
 561              ({ u64 temp = ALIGN(start+1, 1 << GEN8_PDE_SHIFT);         \
 562                     temp = min(temp - start, length);                   \
 563                     start += temp, length -= temp; }), ++iter)
 564
 565 #define gen8_for_each_pdpe(pd, pdp, start, length, iter)                \
 566         for (iter = gen8_pdpe_index(start);                             \
 567              length > 0 && iter < i915_pdpes_per_pdp(vm) &&             \
 568                      (pd = i915_pd_entry(pdp, iter), true);             \
 569              ({ u64 temp = ALIGN(start+1, 1 << GEN8_PDPE_SHIFT);        \
 570                     temp = min(temp - start, length);                   \
 571                     start += temp, length -= temp; }), ++iter)
 572
 573 #define gen8_for_each_pml4e(pdp, pml4, start, length, iter)             \
 574         for (iter = gen8_pml4e_index(start);                            \
 575              length > 0 && iter < GEN8_PML4ES_PER_PML4 &&               \
 576                      (pdp = i915_pdp_entry(pml4, iter), true);          \
 577              ({ u64 temp = ALIGN(start+1, 1ULL << GEN8_PML4E_SHIFT);    \
 578                     temp = min(temp - start, length);                   \
 579                     start += temp, length -= temp; }), ++iter)
 580
 581 static inline u32 gen8_pte_index(u64 address)
 582 {
 583         return i915_pte_index(address, GEN8_PDE_SHIFT);
 584 }
 585
 586 static inline u32 gen8_pde_index(u64 address)
 587 {
 588         return i915_pde_index(address, GEN8_PDE_SHIFT);
 589 }
 590
 591 static inline u32 gen8_pdpe_index(u64 address)
 592 {
 593         return (address >> GEN8_PDPE_SHIFT) & GEN8_PDPE_MASK;
 594 }
 595
 596 static inline u32 gen8_pml4e_index(u64 address)
 597 {
 598         return (address >> GEN8_PML4E_SHIFT) & GEN8_PML4E_MASK;
 599 }
 600
 601 static inline u64 gen8_pte_count(u64 address, u64 length)
 602 {
 603         return i915_pte_count(address, length, GEN8_PDE_SHIFT);
 604 }
 605
 606 static inline dma_addr_t
 607 i915_page_dir_dma_addr(const struct i915_ppgtt *ppgtt, const unsigned int n)
 608 {
 609         struct i915_page_dma *pt = ppgtt->pd->entry[n];
 610
 611         return px_dma(pt);
 612 }
 613
 614 static inline struct i915_ggtt *
 615 i915_vm_to_ggtt(struct i915_address_space *vm)
 616 {
 617         BUILD_BUG_ON(offsetof(struct i915_ggtt, vm));
 618         GEM_BUG_ON(!i915_is_ggtt(vm));
 619         return container_of(vm, struct i915_ggtt, vm);
 620 }
 621
 622 static inline struct i915_ppgtt *
 623 i915_vm_to_ppgtt(struct i915_address_space *vm)
 624 {
 625         BUILD_BUG_ON(offsetof(struct i915_ppgtt, vm));
 626         GEM_BUG_ON(i915_is_ggtt(vm));
 627         return container_of(vm, struct i915_ppgtt, vm);
 628 }
 629
 630 int i915_ggtt_probe_hw(struct drm_i915_private *dev_priv);
 631 int i915_ggtt_init_hw(struct drm_i915_private *dev_priv);
 632 int i915_ggtt_enable_hw(struct drm_i915_private *dev_priv);
 633 void i915_ggtt_enable_guc(struct drm_i915_private *i915);
 634 void i915_ggtt_disable_guc(struct drm_i915_private *i915);
 635 int i915_init_ggtt(struct drm_i915_private *dev_priv);
 636 void i915_ggtt_cleanup_hw(struct drm_i915_private *dev_priv);
 637
 638 int i915_ppgtt_init_hw(struct intel_gt *gt);
 639
 640 struct i915_ppgtt *i915_ppgtt_create(struct drm_i915_private *dev_priv);
 641
 642 static inline struct i915_address_space *
 643 i915_vm_get(struct i915_address_space *vm)
 644 {
 645         kref_get(&vm->ref);
 646         return vm;
 647 }
 648
 649 void i915_vm_release(struct kref *kref);
 650
 651 static inline void i915_vm_put(struct i915_address_space *vm)
 652 {
 653         kref_put(&vm->ref, i915_vm_release);
 654 }
 655
 656 int gen6_ppgtt_pin(struct i915_ppgtt *base);
 657 void gen6_ppgtt_unpin(struct i915_ppgtt *base);
 658 void gen6_ppgtt_unpin_all(struct i915_ppgtt *base);
 659
 660 void i915_gem_suspend_gtt_mappings(struct drm_i915_private *dev_priv);
 661 void i915_gem_restore_gtt_mappings(struct drm_i915_private *dev_priv);
 662
 663 int __must_check i915_gem_gtt_prepare_pages(struct drm_i915_gem_object *obj,
 664                                             struct sg_table *pages);
 665 void i915_gem_gtt_finish_pages(struct drm_i915_gem_object *obj,
 666                                struct sg_table *pages);
 667
 668 int i915_gem_gtt_reserve(struct i915_address_space *vm,
 669                          struct drm_mm_node *node,
 670                          u64 size, u64 offset, unsigned long color,
 671                          unsigned int flags);
 672
 673 int i915_gem_gtt_insert(struct i915_address_space *vm,
 674                         struct drm_mm_node *node,
 675                         u64 size, u64 alignment, unsigned long color,
 676                         u64 start, u64 end, unsigned int flags);
 677
 678 /* Flags used by pin/bind&friends. */
 679 #define PIN_NONBLOCK            BIT_ULL(0)
 680 #define PIN_NONFAULT            BIT_ULL(1)
 681 #define PIN_NOEVICT             BIT_ULL(2)
 682 #define PIN_MAPPABLE            BIT_ULL(3)
 683 #define PIN_ZONE_4G             BIT_ULL(4)
 684 #define PIN_HIGH                BIT_ULL(5)
 685 #define PIN_OFFSET_BIAS         BIT_ULL(6)
 686 #define PIN_OFFSET_FIXED        BIT_ULL(7)
 687
 688 #define PIN_MBZ                 BIT_ULL(8) /* I915_VMA_PIN_OVERFLOW */
 689 #define PIN_GLOBAL              BIT_ULL(9) /* I915_VMA_GLOBAL_BIND */
 690 #define PIN_USER                BIT_ULL(10) /* I915_VMA_LOCAL_BIND */
 691 #define PIN_UPDATE              BIT_ULL(11)
 692
 693 #define PIN_OFFSET_MASK         (-I915_GTT_PAGE_SIZE)
 694
 695 #endif