drivers/gpu/drm/i915/i915_gem_gtt.h

   1 /*
   2  * Copyright © 2014 Intel Corporation
   3  *
   4  * Permission is hereby granted, free of charge, to any person obtaining a
   5  * copy of this software and associated documentation files (the "Software"),
   6  * to deal in the Software without restriction, including without limitation
   7  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
   8  * and/or sell copies of the Software, and to permit persons to whom the
   9  * Software is furnished to do so, subject to the following conditions:
  10  *
  11  * The above copyright notice and this permission notice (including the next
  12  * paragraph) shall be included in all copies or substantial portions of the
  13  * Software.
  14  *
  15  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  16  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  17  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  18  * THE AUTHORS OR COPYRIGHT HOLDERS BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER
  19  * LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING
  20  * FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS
  21  * IN THE SOFTWARE.
  22  *
  23  * Please try to maintain the following order within this file unless it makes
  24  * sense to do otherwise. From top to bottom:
  25  * 1. typedefs
  26  * 2. #defines, and macros
  27  * 3. structure definitions
  28  * 4. function prototypes
  29  *
  30  * Within each section, please try to order by generation in ascending order,
  31  * from top to bottom (ie. gen6 on the top, gen8 on the bottom).
  32  */
  33
  34 #ifndef __I915_GEM_GTT_H__
  35 #define __I915_GEM_GTT_H__
  36
  37 #include <linux/io-mapping.h>
  38 #include <linux/mm.h>
  39 #include <linux/pagevec.h>
  40
  41 #include "i915_request.h"
  42 #include "i915_selftest.h"
  43 #include "i915_timeline.h"
  44
  45 #define I915_GTT_PAGE_SIZE_4K BIT(12)
  46 #define I915_GTT_PAGE_SIZE_64K BIT(16)
  47 #define I915_GTT_PAGE_SIZE_2M BIT(21)
  48
  49 #define I915_GTT_PAGE_SIZE I915_GTT_PAGE_SIZE_4K
  50 #define I915_GTT_MAX_PAGE_SIZE I915_GTT_PAGE_SIZE_2M
  51
  52 #define I915_GTT_MIN_ALIGNMENT I915_GTT_PAGE_SIZE
  53
  54 #define I915_FENCE_REG_NONE -1
  55 #define I915_MAX_NUM_FENCES 32
  56 /* 32 fences + sign bit for FENCE_REG_NONE */
  57 #define I915_MAX_NUM_FENCE_BITS 6
  58
  59 struct drm_i915_file_private;
  60 struct drm_i915_fence_reg;
  61 struct i915_vma;
  62
  63 typedef u32 gen6_pte_t;
  64 typedef u64 gen8_pte_t;
  65 typedef u64 gen8_pde_t;
  66 typedef u64 gen8_ppgtt_pdpe_t;
  67 typedef u64 gen8_ppgtt_pml4e_t;
  68
  69 #define ggtt_total_entries(ggtt) ((ggtt)->vm.total >> PAGE_SHIFT)
  70
  71 /* gen6-hsw has bit 11-4 for physical addr bit 39-32 */
  72 #define GEN6_GTT_ADDR_ENCODE(addr)      ((addr) | (((addr) >> 28) & 0xff0))
  73 #define GEN6_PTE_ADDR_ENCODE(addr)      GEN6_GTT_ADDR_ENCODE(addr)
  74 #define GEN6_PDE_ADDR_ENCODE(addr)      GEN6_GTT_ADDR_ENCODE(addr)
  75 #define GEN6_PTE_CACHE_LLC              (2 << 1)
  76 #define GEN6_PTE_UNCACHED               (1 << 1)
  77 #define GEN6_PTE_VALID                  (1 << 0)
  78
  79 #define I915_PTES(pte_len)              ((unsigned int)(PAGE_SIZE / (pte_len)))
  80 #define I915_PTE_MASK(pte_len)          (I915_PTES(pte_len) - 1)
  81 #define I915_PDES                       512
  82 #define I915_PDE_MASK                   (I915_PDES - 1)
  83 #define NUM_PTE(pde_shift)     (1 << (pde_shift - PAGE_SHIFT))
  84
  85 #define GEN6_PTES                       I915_PTES(sizeof(gen6_pte_t))
  86 #define GEN6_PD_SIZE                    (I915_PDES * PAGE_SIZE)
  87 #define GEN6_PD_ALIGN                   (PAGE_SIZE * 16)
  88 #define GEN6_PDE_SHIFT                  22
  89 #define GEN6_PDE_VALID                  (1 << 0)
  90
  91 #define GEN7_PTE_CACHE_L3_LLC           (3 << 1)
  92
  93 #define BYT_PTE_SNOOPED_BY_CPU_CACHES   (1 << 2)
  94 #define BYT_PTE_WRITEABLE               (1 << 1)
  95
  96 /* Cacheability Control is a 4-bit value. The low three bits are stored in bits
  97  * 3:1 of the PTE, while the fourth bit is stored in bit 11 of the PTE.
  98  */
  99 #define HSW_CACHEABILITY_CONTROL(bits)  ((((bits) & 0x7) << 1) | \
 100                                          (((bits) & 0x8) << (11 - 3)))
 101 #define HSW_WB_LLC_AGE3                 HSW_CACHEABILITY_CONTROL(0x2)
 102 #define HSW_WB_LLC_AGE0                 HSW_CACHEABILITY_CONTROL(0x3)
 103 #define HSW_WB_ELLC_LLC_AGE3            HSW_CACHEABILITY_CONTROL(0x8)
 104 #define HSW_WB_ELLC_LLC_AGE0            HSW_CACHEABILITY_CONTROL(0xb)
 105 #define HSW_WT_ELLC_LLC_AGE3            HSW_CACHEABILITY_CONTROL(0x7)
 106 #define HSW_WT_ELLC_LLC_AGE0            HSW_CACHEABILITY_CONTROL(0x6)
 107 #define HSW_PTE_UNCACHED                (0)
 108 #define HSW_GTT_ADDR_ENCODE(addr)       ((addr) | (((addr) >> 28) & 0x7f0))
 109 #define HSW_PTE_ADDR_ENCODE(addr)       HSW_GTT_ADDR_ENCODE(addr)
 110
 111 /* GEN8 32b style address is defined as a 3 level page table:
 112  * 31:30 | 29:21 | 20:12 |  11:0
 113  * PDPE  |  PDE  |  PTE  | offset
 114  * The difference as compared to normal x86 3 level page table is the PDPEs are
 115  * programmed via register.
 116  */
 117 #define GEN8_3LVL_PDPES                 4
 118 #define GEN8_PDE_SHIFT                  21
 119 #define GEN8_PDE_MASK                   0x1ff
 120 #define GEN8_PTE_SHIFT                  12
 121 #define GEN8_PTE_MASK                   0x1ff
 122 #define GEN8_PTES                       I915_PTES(sizeof(gen8_pte_t))
 123
 124 /* GEN8 48b style address is defined as a 4 level page table:
 125  * 47:39 | 38:30 | 29:21 | 20:12 |  11:0
 126  * PML4E | PDPE  |  PDE  |  PTE  | offset
 127  */
 128 #define GEN8_PML4ES_PER_PML4            512
 129 #define GEN8_PML4E_SHIFT                39
 130 #define GEN8_PML4E_MASK                 (GEN8_PML4ES_PER_PML4 - 1)
 131 #define GEN8_PDPE_SHIFT                 30
 132 /* NB: GEN8_PDPE_MASK is untrue for 32b platforms, but it has no impact on 32b page
 133  * tables */
 134 #define GEN8_PDPE_MASK                  0x1ff
 135
 136 #define PPAT_UNCACHED                   (_PAGE_PWT | _PAGE_PCD)
 137 #define PPAT_CACHED_PDE                 0 /* WB LLC */
 138 #define PPAT_CACHED                     _PAGE_PAT /* WB LLCeLLC */
 139 #define PPAT_DISPLAY_ELLC               _PAGE_PCD /* WT eLLC */
 140
 141 #define CHV_PPAT_SNOOP                  (1<<6)
 142 #define GEN8_PPAT_AGE(x)                ((x)<<4)
 143 #define GEN8_PPAT_LLCeLLC               (3<<2)
 144 #define GEN8_PPAT_LLCELLC               (2<<2)
 145 #define GEN8_PPAT_LLC                   (1<<2)
 146 #define GEN8_PPAT_WB                    (3<<0)
 147 #define GEN8_PPAT_WT                    (2<<0)
 148 #define GEN8_PPAT_WC                    (1<<0)
 149 #define GEN8_PPAT_UC                    (0<<0)
 150 #define GEN8_PPAT_ELLC_OVERRIDE         (0<<2)
 151 #define GEN8_PPAT(i, x)                 ((u64)(x) << ((i) * 8))
 152
 153 #define GEN8_PPAT_GET_CA(x) ((x) & 3)
 154 #define GEN8_PPAT_GET_TC(x) ((x) & (3 << 2))
 155 #define GEN8_PPAT_GET_AGE(x) ((x) & (3 << 4))
 156 #define CHV_PPAT_GET_SNOOP(x) ((x) & (1 << 6))
 157
 158 #define GEN8_PDE_IPS_64K BIT(11)
 159 #define GEN8_PDE_PS_2M   BIT(7)
 160
 161 struct sg_table;
 162
 163 struct intel_rotation_info {
 164         struct intel_rotation_plane_info {
 165                 /* tiles */
 166                 unsigned int width, height, stride, offset;
 167         } plane[2];
 168 } __packed;
 169
 170 struct intel_partial_info {
 171         u64 offset;
 172         unsigned int size;
 173 } __packed;
 174
 175 enum i915_ggtt_view_type {
 176         I915_GGTT_VIEW_NORMAL = 0,
 177         I915_GGTT_VIEW_ROTATED = sizeof(struct intel_rotation_info),
 178         I915_GGTT_VIEW_PARTIAL = sizeof(struct intel_partial_info),
 179 };
 180
 181 static inline void assert_i915_gem_gtt_types(void)
 182 {
 183         BUILD_BUG_ON(sizeof(struct intel_rotation_info) != 8*sizeof(unsigned int));
 184         BUILD_BUG_ON(sizeof(struct intel_partial_info) != sizeof(u64) + sizeof(unsigned int));
 185
 186         /* As we encode the size of each branch inside the union into its type,
 187          * we have to be careful that each branch has a unique size.
 188          */
 189         switch ((enum i915_ggtt_view_type)0) {
 190         case I915_GGTT_VIEW_NORMAL:
 191         case I915_GGTT_VIEW_PARTIAL:
 192         case I915_GGTT_VIEW_ROTATED:
 193                 /* gcc complains if these are identical cases */
 194                 break;
 195         }
 196 }
 197
 198 struct i915_ggtt_view {
 199         enum i915_ggtt_view_type type;
 200         union {
 201                 /* Members need to contain no holes/padding */
 202                 struct intel_partial_info partial;
 203                 struct intel_rotation_info rotated;
 204         };
 205 };
 206
 207 enum i915_cache_level;
 208
 209 struct i915_vma;
 210
 211 struct i915_page_dma {
 212         struct page *page;
 213         int order;
 214         union {
 215                 dma_addr_t daddr;
 216
 217                 /* For gen6/gen7 only. This is the offset in the GGTT
 218                  * where the page directory entries for PPGTT begin
 219                  */
 220                 u32 ggtt_offset;
 221         };
 222 };
 223
 224 #define px_base(px) (&(px)->base)
 225 #define px_dma(px) (px_base(px)->daddr)
 226
 227 struct i915_page_table {
 228         struct i915_page_dma base;
 229         unsigned int used_ptes;
 230 };
 231
 232 struct i915_page_directory {
 233         struct i915_page_dma base;
 234
 235         struct i915_page_table *page_table[I915_PDES]; /* PDEs */
 236         unsigned int used_pdes;
 237 };
 238
 239 struct i915_page_directory_pointer {
 240         struct i915_page_dma base;
 241         struct i915_page_directory **page_directory;
 242         unsigned int used_pdpes;
 243 };
 244
 245 struct i915_pml4 {
 246         struct i915_page_dma base;
 247         struct i915_page_directory_pointer *pdps[GEN8_PML4ES_PER_PML4];
 248 };
 249
 250 struct i915_vma_ops {
 251         /* Map an object into an address space with the given cache flags. */
 252         int (*bind_vma)(struct i915_vma *vma,
 253                         enum i915_cache_level cache_level,
 254                         u32 flags);
 255         /*
 256          * Unmap an object from an address space. This usually consists of
 257          * setting the valid PTE entries to a reserved scratch page.
 258          */
 259         void (*unbind_vma)(struct i915_vma *vma);
 260
 261         int (*set_pages)(struct i915_vma *vma);
 262         void (*clear_pages)(struct i915_vma *vma);
 263 };
 264
 265 struct pagestash {
 266         spinlock_t lock;
 267         struct pagevec pvec;
 268 };
 269
 270 struct i915_address_space {
 271         struct drm_mm mm;
 272         struct drm_i915_private *i915;
 273         struct device *dma;
 274         /* Every address space belongs to a struct file - except for the global
 275          * GTT that is owned by the driver (and so @file is set to NULL). In
 276          * principle, no information should leak from one context to another
 277          * (or between files/processes etc) unless explicitly shared by the
 278          * owner. Tracking the owner is important in order to free up per-file
 279          * objects along with the file, to aide resource tracking, and to
 280          * assign blame.
 281          */
 282         struct drm_i915_file_private *file;
 283         u64 total;              /* size addr space maps (ex. 2GB for ggtt) */
 284         u64 reserved;           /* size addr space reserved */
 285
 286         bool closed;
 287
 288         struct mutex mutex; /* protects vma and our lists */
 289
 290         struct i915_page_dma scratch_page;
 291         struct i915_page_table *scratch_pt;
 292         struct i915_page_directory *scratch_pd;
 293         struct i915_page_directory_pointer *scratch_pdp; /* GEN8+ & 48b PPGTT */
 294
 295         /**
 296          * List of objects currently involved in rendering.
 297          *
 298          * Includes buffers having the contents of their GPU caches
 299          * flushed, not necessarily primitives. last_read_req
 300          * represents when the rendering involved will be completed.
 301          *
 302          * A reference is held on the buffer while on this list.
 303          */
 304         struct list_head active_list;
 305
 306         /**
 307          * LRU list of objects which are not in the ringbuffer and
 308          * are ready to unbind, but are still in the GTT.
 309          *
 310          * last_read_req is NULL while an object is in this list.
 311          *
 312          * A reference is not held on the buffer while on this list,
 313          * as merely being GTT-bound shouldn't prevent its being
 314          * freed, and we'll pull it off the list in the free path.
 315          */
 316         struct list_head inactive_list;
 317
 318         /**
 319          * List of vma that have been unbound.
 320          *
 321          * A reference is not held on the buffer while on this list.
 322          */
 323         struct list_head unbound_list;
 324
 325         struct pagestash free_pages;
 326
 327         /* Some systems require uncached updates of the page directories */
 328         bool pt_kmap_wc:1;
 329
 330         /* Some systems support read-only mappings for GGTT and/or PPGTT */
 331         bool has_read_only:1;
 332
 333         /* FIXME: Need a more generic return type */
 334         gen6_pte_t (*pte_encode)(dma_addr_t addr,
 335                                  enum i915_cache_level level,
 336                                  u32 flags); /* Create a valid PTE */
 337         /* flags for pte_encode */
 338 #define PTE_READ_ONLY   (1<<0)
 339         int (*allocate_va_range)(struct i915_address_space *vm,
 340                                  u64 start, u64 length);
 341         void (*clear_range)(struct i915_address_space *vm,
 342                             u64 start, u64 length);
 343         void (*insert_page)(struct i915_address_space *vm,
 344                             dma_addr_t addr,
 345                             u64 offset,
 346                             enum i915_cache_level cache_level,
 347                             u32 flags);
 348         void (*insert_entries)(struct i915_address_space *vm,
 349                                struct i915_vma *vma,
 350                                enum i915_cache_level cache_level,
 351                                u32 flags);
 352         void (*cleanup)(struct i915_address_space *vm);
 353
 354         struct i915_vma_ops vma_ops;
 355
 356         I915_SELFTEST_DECLARE(struct fault_attr fault_attr);
 357         I915_SELFTEST_DECLARE(bool scrub_64K);
 358 };
 359
 360 #define i915_is_ggtt(V) (!(V)->file)
 361
 362 static inline bool
 363 i915_vm_is_48bit(const struct i915_address_space *vm)
 364 {
 365         return (vm->total - 1) >> 32;
 366 }
 367
 368 static inline bool
 369 i915_vm_has_scratch_64K(struct i915_address_space *vm)
 370 {
 371         return vm->scratch_page.order == get_order(I915_GTT_PAGE_SIZE_64K);
 372 }
 373
 374 /* The Graphics Translation Table is the way in which GEN hardware translates a
 375  * Graphics Virtual Address into a Physical Address. In addition to the normal
 376  * collateral associated with any va->pa translations GEN hardware also has a
 377  * portion of the GTT which can be mapped by the CPU and remain both coherent
 378  * and correct (in cases like swizzling). That region is referred to as GMADR in
 379  * the spec.
 380  */
 381 struct i915_ggtt {
 382         struct i915_address_space vm;
 383
 384         struct io_mapping iomap;        /* Mapping to our CPU mappable region */
 385         struct resource gmadr;          /* GMADR resource */
 386         resource_size_t mappable_end;   /* End offset that we can CPU map */
 387
 388         /** "Graphics Stolen Memory" holds the global PTEs */
 389         void __iomem *gsm;
 390         void (*invalidate)(struct drm_i915_private *dev_priv);
 391
 392         bool do_idle_maps;
 393
 394         int mtrr;
 395
 396         u32 pin_bias;
 397
 398         struct drm_mm_node error_capture;
 399 };
 400
 401 struct i915_hw_ppgtt {
 402         struct i915_address_space vm;
 403         struct kref ref;
 404
 405         unsigned long pd_dirty_rings;
 406         union {
 407                 struct i915_pml4 pml4;          /* GEN8+ & 48b PPGTT */
 408                 struct i915_page_directory_pointer pdp; /* GEN8+ */
 409                 struct i915_page_directory pd;          /* GEN6-7 */
 410         };
 411
 412         void (*debug_dump)(struct i915_hw_ppgtt *ppgtt, struct seq_file *m);
 413 };
 414
 415 struct gen6_hw_ppgtt {
 416         struct i915_hw_ppgtt base;
 417
 418         struct i915_vma *vma;
 419         gen6_pte_t __iomem *pd_addr;
 420         gen6_pte_t scratch_pte;
 421
 422         unsigned int pin_count;
 423         bool scan_for_unused_pt;
 424 };
 425
 426 #define __to_gen6_ppgtt(base) container_of(base, struct gen6_hw_ppgtt, base)
 427
 428 static inline struct gen6_hw_ppgtt *to_gen6_ppgtt(struct i915_hw_ppgtt *base)
 429 {
 430         BUILD_BUG_ON(offsetof(struct gen6_hw_ppgtt, base));
 431         return __to_gen6_ppgtt(base);
 432 }
 433
 434 /*
 435  * gen6_for_each_pde() iterates over every pde from start until start+length.
 436  * If start and start+length are not perfectly divisible, the macro will round
 437  * down and up as needed. Start=0 and length=2G effectively iterates over
 438  * every PDE in the system. The macro modifies ALL its parameters except 'pd',
 439  * so each of the other parameters should preferably be a simple variable, or
 440  * at most an lvalue with no side-effects!
 441  */
 442 #define gen6_for_each_pde(pt, pd, start, length, iter)                  \
 443         for (iter = gen6_pde_index(start);                              \
 444              length > 0 && iter < I915_PDES &&                          \
 445                 (pt = (pd)->page_table[iter], true);                    \
 446              ({ u32 temp = ALIGN(start+1, 1 << GEN6_PDE_SHIFT);         \
 447                     temp = min(temp - start, length);                   \
 448                     start += temp, length -= temp; }), ++iter)
 449
 450 #define gen6_for_all_pdes(pt, pd, iter)                                 \
 451         for (iter = 0;                                                  \
 452              iter < I915_PDES &&                                        \
 453                 (pt = (pd)->page_table[iter], true);                    \
 454              ++iter)
 455
 456 static inline u32 i915_pte_index(u64 address, unsigned int pde_shift)
 457 {
 458         const u32 mask = NUM_PTE(pde_shift) - 1;
 459
 460         return (address >> PAGE_SHIFT) & mask;
 461 }
 462
 463 /* Helper to counts the number of PTEs within the given length. This count
 464  * does not cross a page table boundary, so the max value would be
 465  * GEN6_PTES for GEN6, and GEN8_PTES for GEN8.
 466 */
 467 static inline u32 i915_pte_count(u64 addr, u64 length, unsigned int pde_shift)
 468 {
 469         const u64 mask = ~((1ULL << pde_shift) - 1);
 470         u64 end;
 471
 472         GEM_BUG_ON(length == 0);
 473         GEM_BUG_ON(offset_in_page(addr | length));
 474
 475         end = addr + length;
 476
 477         if ((addr & mask) != (end & mask))
 478                 return NUM_PTE(pde_shift) - i915_pte_index(addr, pde_shift);
 479
 480         return i915_pte_index(end, pde_shift) - i915_pte_index(addr, pde_shift);
 481 }
 482
 483 static inline u32 i915_pde_index(u64 addr, u32 shift)
 484 {
 485         return (addr >> shift) & I915_PDE_MASK;
 486 }
 487
 488 static inline u32 gen6_pte_index(u32 addr)
 489 {
 490         return i915_pte_index(addr, GEN6_PDE_SHIFT);
 491 }
 492
 493 static inline u32 gen6_pte_count(u32 addr, u32 length)
 494 {
 495         return i915_pte_count(addr, length, GEN6_PDE_SHIFT);
 496 }
 497
 498 static inline u32 gen6_pde_index(u32 addr)
 499 {
 500         return i915_pde_index(addr, GEN6_PDE_SHIFT);
 501 }
 502
 503 static inline unsigned int
 504 i915_pdpes_per_pdp(const struct i915_address_space *vm)
 505 {
 506         if (i915_vm_is_48bit(vm))
 507                 return GEN8_PML4ES_PER_PML4;
 508
 509         return GEN8_3LVL_PDPES;
 510 }
 511
 512 /* Equivalent to the gen6 version, For each pde iterates over every pde
 513  * between from start until start + length. On gen8+ it simply iterates
 514  * over every page directory entry in a page directory.
 515  */
 516 #define gen8_for_each_pde(pt, pd, start, length, iter)                  \
 517         for (iter = gen8_pde_index(start);                              \
 518              length > 0 && iter < I915_PDES &&                          \
 519                 (pt = (pd)->page_table[iter], true);                    \
 520              ({ u64 temp = ALIGN(start+1, 1 << GEN8_PDE_SHIFT);         \
 521                     temp = min(temp - start, length);                   \
 522                     start += temp, length -= temp; }), ++iter)
 523
 524 #define gen8_for_each_pdpe(pd, pdp, start, length, iter)                \
 525         for (iter = gen8_pdpe_index(start);                             \
 526              length > 0 && iter < i915_pdpes_per_pdp(vm) &&             \
 527                 (pd = (pdp)->page_directory[iter], true);               \
 528              ({ u64 temp = ALIGN(start+1, 1 << GEN8_PDPE_SHIFT);        \
 529                     temp = min(temp - start, length);                   \
 530                     start += temp, length -= temp; }), ++iter)
 531
 532 #define gen8_for_each_pml4e(pdp, pml4, start, length, iter)             \
 533         for (iter = gen8_pml4e_index(start);                            \
 534              length > 0 && iter < GEN8_PML4ES_PER_PML4 &&               \
 535                 (pdp = (pml4)->pdps[iter], true);                       \
 536              ({ u64 temp = ALIGN(start+1, 1ULL << GEN8_PML4E_SHIFT);    \
 537                     temp = min(temp - start, length);                   \
 538                     start += temp, length -= temp; }), ++iter)
 539
 540 static inline u32 gen8_pte_index(u64 address)
 541 {
 542         return i915_pte_index(address, GEN8_PDE_SHIFT);
 543 }
 544
 545 static inline u32 gen8_pde_index(u64 address)
 546 {
 547         return i915_pde_index(address, GEN8_PDE_SHIFT);
 548 }
 549
 550 static inline u32 gen8_pdpe_index(u64 address)
 551 {
 552         return (address >> GEN8_PDPE_SHIFT) & GEN8_PDPE_MASK;
 553 }
 554
 555 static inline u32 gen8_pml4e_index(u64 address)
 556 {
 557         return (address >> GEN8_PML4E_SHIFT) & GEN8_PML4E_MASK;
 558 }
 559
 560 static inline u64 gen8_pte_count(u64 address, u64 length)
 561 {
 562         return i915_pte_count(address, length, GEN8_PDE_SHIFT);
 563 }
 564
 565 static inline dma_addr_t
 566 i915_page_dir_dma_addr(const struct i915_hw_ppgtt *ppgtt, const unsigned n)
 567 {
 568         return px_dma(ppgtt->pdp.page_directory[n]);
 569 }
 570
 571 static inline struct i915_ggtt *
 572 i915_vm_to_ggtt(struct i915_address_space *vm)
 573 {
 574         GEM_BUG_ON(!i915_is_ggtt(vm));
 575         return container_of(vm, struct i915_ggtt, vm);
 576 }
 577
 578 #define INTEL_MAX_PPAT_ENTRIES 8
 579 #define INTEL_PPAT_PERFECT_MATCH (~0U)
 580
 581 struct intel_ppat;
 582
 583 struct intel_ppat_entry {
 584         struct intel_ppat *ppat;
 585         struct kref ref;
 586         u8 value;
 587 };
 588
 589 struct intel_ppat {
 590         struct intel_ppat_entry entries[INTEL_MAX_PPAT_ENTRIES];
 591         DECLARE_BITMAP(used, INTEL_MAX_PPAT_ENTRIES);
 592         DECLARE_BITMAP(dirty, INTEL_MAX_PPAT_ENTRIES);
 593         unsigned int max_entries;
 594         u8 clear_value;
 595         /*
 596          * Return a score to show how two PPAT values match,
 597          * a INTEL_PPAT_PERFECT_MATCH indicates a perfect match
 598          */
 599         unsigned int (*match)(u8 src, u8 dst);
 600         void (*update_hw)(struct drm_i915_private *i915);
 601
 602         struct drm_i915_private *i915;
 603 };
 604
 605 const struct intel_ppat_entry *
 606 intel_ppat_get(struct drm_i915_private *i915, u8 value);
 607 void intel_ppat_put(const struct intel_ppat_entry *entry);
 608
 609 int i915_gem_init_aliasing_ppgtt(struct drm_i915_private *i915);
 610 void i915_gem_fini_aliasing_ppgtt(struct drm_i915_private *i915);
 611
 612 int i915_ggtt_probe_hw(struct drm_i915_private *dev_priv);
 613 int i915_ggtt_init_hw(struct drm_i915_private *dev_priv);
 614 int i915_ggtt_enable_hw(struct drm_i915_private *dev_priv);
 615 void i915_ggtt_enable_guc(struct drm_i915_private *i915);
 616 void i915_ggtt_disable_guc(struct drm_i915_private *i915);
 617 int i915_gem_init_ggtt(struct drm_i915_private *dev_priv);
 618 void i915_ggtt_cleanup_hw(struct drm_i915_private *dev_priv);
 619
 620 int i915_ppgtt_init_hw(struct drm_i915_private *dev_priv);
 621 void i915_ppgtt_release(struct kref *kref);
 622 struct i915_hw_ppgtt *i915_ppgtt_create(struct drm_i915_private *dev_priv,
 623                                         struct drm_i915_file_private *fpriv);
 624 void i915_ppgtt_close(struct i915_address_space *vm);
 625 static inline void i915_ppgtt_get(struct i915_hw_ppgtt *ppgtt)
 626 {
 627         if (ppgtt)
 628                 kref_get(&ppgtt->ref);
 629 }
 630 static inline void i915_ppgtt_put(struct i915_hw_ppgtt *ppgtt)
 631 {
 632         if (ppgtt)
 633                 kref_put(&ppgtt->ref, i915_ppgtt_release);
 634 }
 635
 636 int gen6_ppgtt_pin(struct i915_hw_ppgtt *base);
 637 void gen6_ppgtt_unpin(struct i915_hw_ppgtt *base);
 638
 639 void i915_check_and_clear_faults(struct drm_i915_private *dev_priv);
 640 void i915_gem_suspend_gtt_mappings(struct drm_i915_private *dev_priv);
 641 void i915_gem_restore_gtt_mappings(struct drm_i915_private *dev_priv);
 642
 643 int __must_check i915_gem_gtt_prepare_pages(struct drm_i915_gem_object *obj,
 644                                             struct sg_table *pages);
 645 void i915_gem_gtt_finish_pages(struct drm_i915_gem_object *obj,
 646                                struct sg_table *pages);
 647
 648 int i915_gem_gtt_reserve(struct i915_address_space *vm,
 649                          struct drm_mm_node *node,
 650                          u64 size, u64 offset, unsigned long color,
 651                          unsigned int flags);
 652
 653 int i915_gem_gtt_insert(struct i915_address_space *vm,
 654                         struct drm_mm_node *node,
 655                         u64 size, u64 alignment, unsigned long color,
 656                         u64 start, u64 end, unsigned int flags);
 657
 658 /* Flags used by pin/bind&friends. */
 659 #define PIN_NONBLOCK            BIT(0)
 660 #define PIN_MAPPABLE            BIT(1)
 661 #define PIN_ZONE_4G             BIT(2)
 662 #define PIN_NONFAULT            BIT(3)
 663 #define PIN_NOEVICT             BIT(4)
 664
 665 #define PIN_MBZ                 BIT(5) /* I915_VMA_PIN_OVERFLOW */
 666 #define PIN_GLOBAL              BIT(6) /* I915_VMA_GLOBAL_BIND */
 667 #define PIN_USER                BIT(7) /* I915_VMA_LOCAL_BIND */
 668 #define PIN_UPDATE              BIT(8)
 669
 670 #define PIN_HIGH                BIT(9)
 671 #define PIN_OFFSET_BIAS         BIT(10)
 672 #define PIN_OFFSET_FIXED        BIT(11)
 673 #define PIN_OFFSET_MASK         (-I915_GTT_PAGE_SIZE)
 674
 675 #endif