drivers/gpu/drm/amd/powerplay/inc/amdgpu_smu.h

   1 /*
   2  * Copyright 2019 Advanced Micro Devices, Inc.
   3  *
   4  * Permission is hereby granted, free of charge, to any person obtaining a
   5  * copy of this software and associated documentation files (the "Software"),
   6  * to deal in the Software without restriction, including without limitation
   7  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
   8  * and/or sell copies of the Software, and to permit persons to whom the
   9  * Software is furnished to do so, subject to the following conditions:
  10  *
  11  * The above copyright notice and this permission notice shall be included in
  12  * all copies or substantial portions of the Software.
  13  *
  14  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  15  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  16  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  17  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  18  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  19  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  20  * OTHER DEALINGS IN THE SOFTWARE.
  21  */
  22 #ifndef __AMDGPU_SMU_H__
  23 #define __AMDGPU_SMU_H__
  24
  25 #include "amdgpu.h"
  26 #include "kgd_pp_interface.h"
  27 #include "dm_pp_interface.h"
  28 #include "dm_pp_smu.h"
  29 #include "smu_types.h"
  30
  31 #define SMU_THERMAL_MINIMUM_ALERT_TEMP          0
  32 #define SMU_THERMAL_MAXIMUM_ALERT_TEMP          255
  33 #define SMU_TEMPERATURE_UNITS_PER_CENTIGRADES   1000
  34
  35 struct smu_hw_power_state {
  36         unsigned int magic;
  37 };
  38
  39 struct smu_power_state;
  40
  41 enum smu_state_ui_label {
  42         SMU_STATE_UI_LABEL_NONE,
  43         SMU_STATE_UI_LABEL_BATTERY,
  44         SMU_STATE_UI_TABEL_MIDDLE_LOW,
  45         SMU_STATE_UI_LABEL_BALLANCED,
  46         SMU_STATE_UI_LABEL_MIDDLE_HIGHT,
  47         SMU_STATE_UI_LABEL_PERFORMANCE,
  48         SMU_STATE_UI_LABEL_BACO,
  49 };
  50
  51 enum smu_state_classification_flag {
  52         SMU_STATE_CLASSIFICATION_FLAG_BOOT                     = 0x0001,
  53         SMU_STATE_CLASSIFICATION_FLAG_THERMAL                  = 0x0002,
  54         SMU_STATE_CLASSIFICATIN_FLAG_LIMITED_POWER_SOURCE      = 0x0004,
  55         SMU_STATE_CLASSIFICATION_FLAG_RESET                    = 0x0008,
  56         SMU_STATE_CLASSIFICATION_FLAG_FORCED                   = 0x0010,
  57         SMU_STATE_CLASSIFICATION_FLAG_USER_3D_PERFORMANCE      = 0x0020,
  58         SMU_STATE_CLASSIFICATION_FLAG_USER_2D_PERFORMANCE      = 0x0040,
  59         SMU_STATE_CLASSIFICATION_FLAG_3D_PERFORMANCE           = 0x0080,
  60         SMU_STATE_CLASSIFICATION_FLAG_AC_OVERDIRVER_TEMPLATE   = 0x0100,
  61         SMU_STATE_CLASSIFICATION_FLAG_UVD                      = 0x0200,
  62         SMU_STATE_CLASSIFICATION_FLAG_3D_PERFORMANCE_LOW       = 0x0400,
  63         SMU_STATE_CLASSIFICATION_FLAG_ACPI                     = 0x0800,
  64         SMU_STATE_CLASSIFICATION_FLAG_HD2                      = 0x1000,
  65         SMU_STATE_CLASSIFICATION_FLAG_UVD_HD                   = 0x2000,
  66         SMU_STATE_CLASSIFICATION_FLAG_UVD_SD                   = 0x4000,
  67         SMU_STATE_CLASSIFICATION_FLAG_USER_DC_PERFORMANCE      = 0x8000,
  68         SMU_STATE_CLASSIFICATION_FLAG_DC_OVERDIRVER_TEMPLATE   = 0x10000,
  69         SMU_STATE_CLASSIFICATION_FLAG_BACO                     = 0x20000,
  70         SMU_STATE_CLASSIFICATIN_FLAG_LIMITED_POWER_SOURCE2      = 0x40000,
  71         SMU_STATE_CLASSIFICATION_FLAG_ULV                      = 0x80000,
  72         SMU_STATE_CLASSIFICATION_FLAG_UVD_MVC                  = 0x100000,
  73 };
  74
  75 struct smu_state_classification_block {
  76         enum smu_state_ui_label         ui_label;
  77         enum smu_state_classification_flag  flags;
  78         int                          bios_index;
  79         bool                      temporary_state;
  80         bool                      to_be_deleted;
  81 };
  82
  83 struct smu_state_pcie_block {
  84         unsigned int lanes;
  85 };
  86
  87 enum smu_refreshrate_source {
  88         SMU_REFRESHRATE_SOURCE_EDID,
  89         SMU_REFRESHRATE_SOURCE_EXPLICIT
  90 };
  91
  92 struct smu_state_display_block {
  93         bool              disable_frame_modulation;
  94         bool              limit_refreshrate;
  95         enum smu_refreshrate_source refreshrate_source;
  96         int                  explicit_refreshrate;
  97         int                  edid_refreshrate_index;
  98         bool              enable_vari_bright;
  99 };
 100
 101 struct smu_state_memroy_block {
 102         bool              dll_off;
 103         uint8_t                 m3arb;
 104         uint8_t                 unused[3];
 105 };
 106
 107 struct smu_state_software_algorithm_block {
 108         bool disable_load_balancing;
 109         bool enable_sleep_for_timestamps;
 110 };
 111
 112 struct smu_temperature_range {
 113         int min;
 114         int max;
 115         int edge_emergency_max;
 116         int hotspot_min;
 117         int hotspot_crit_max;
 118         int hotspot_emergency_max;
 119         int mem_min;
 120         int mem_crit_max;
 121         int mem_emergency_max;
 122 };
 123
 124 struct smu_state_validation_block {
 125         bool single_display_only;
 126         bool disallow_on_dc;
 127         uint8_t supported_power_levels;
 128 };
 129
 130 struct smu_uvd_clocks {
 131         uint32_t vclk;
 132         uint32_t dclk;
 133 };
 134
 135 /**
 136 * Structure to hold a SMU Power State.
 137 */
 138 struct smu_power_state {
 139         uint32_t                                      id;
 140         struct list_head                              ordered_list;
 141         struct list_head                              all_states_list;
 142
 143         struct smu_state_classification_block         classification;
 144         struct smu_state_validation_block             validation;
 145         struct smu_state_pcie_block                   pcie;
 146         struct smu_state_display_block                display;
 147         struct smu_state_memroy_block                 memory;
 148         struct smu_temperature_range                  temperatures;
 149         struct smu_state_software_algorithm_block     software;
 150         struct smu_uvd_clocks                         uvd_clocks;
 151         struct smu_hw_power_state                     hardware;
 152 };
 153
 154 enum smu_power_src_type
 155 {
 156         SMU_POWER_SOURCE_AC,
 157         SMU_POWER_SOURCE_DC,
 158         SMU_POWER_SOURCE_COUNT,
 159 };
 160
 161 enum smu_memory_pool_size
 162 {
 163     SMU_MEMORY_POOL_SIZE_ZERO   = 0,
 164     SMU_MEMORY_POOL_SIZE_256_MB = 0x10000000,
 165     SMU_MEMORY_POOL_SIZE_512_MB = 0x20000000,
 166     SMU_MEMORY_POOL_SIZE_1_GB   = 0x40000000,
 167     SMU_MEMORY_POOL_SIZE_2_GB   = 0x80000000,
 168 };
 169
 170 #define SMU_TABLE_INIT(tables, table_id, s, a, d)       \
 171         do {                                            \
 172                 tables[table_id].size = s;              \
 173                 tables[table_id].align = a;             \
 174                 tables[table_id].domain = d;            \
 175         } while (0)
 176
 177 struct smu_table {
 178         uint64_t size;
 179         uint32_t align;
 180         uint8_t domain;
 181         uint64_t mc_address;
 182         void *cpu_addr;
 183         struct amdgpu_bo *bo;
 184 };
 185
 186 enum smu_perf_level_designation {
 187         PERF_LEVEL_ACTIVITY,
 188         PERF_LEVEL_POWER_CONTAINMENT,
 189 };
 190
 191 struct smu_performance_level {
 192         uint32_t core_clock;
 193         uint32_t memory_clock;
 194         uint32_t vddc;
 195         uint32_t vddci;
 196         uint32_t non_local_mem_freq;
 197         uint32_t non_local_mem_width;
 198 };
 199
 200 struct smu_clock_info {
 201         uint32_t min_mem_clk;
 202         uint32_t max_mem_clk;
 203         uint32_t min_eng_clk;
 204         uint32_t max_eng_clk;
 205         uint32_t min_bus_bandwidth;
 206         uint32_t max_bus_bandwidth;
 207 };
 208
 209 struct smu_bios_boot_up_values
 210 {
 211         uint32_t                        revision;
 212         uint32_t                        gfxclk;
 213         uint32_t                        uclk;
 214         uint32_t                        socclk;
 215         uint32_t                        dcefclk;
 216         uint32_t                        eclk;
 217         uint32_t                        vclk;
 218         uint32_t                        dclk;
 219         uint16_t                        vddc;
 220         uint16_t                        vddci;
 221         uint16_t                        mvddc;
 222         uint16_t                        vdd_gfx;
 223         uint8_t                         cooling_id;
 224         uint32_t                        pp_table_id;
 225         uint32_t                        format_revision;
 226         uint32_t                        content_revision;
 227         uint32_t                        fclk;
 228 };
 229
 230 enum smu_table_id
 231 {
 232         SMU_TABLE_PPTABLE = 0,
 233         SMU_TABLE_WATERMARKS,
 234         SMU_TABLE_CUSTOM_DPM,
 235         SMU_TABLE_DPMCLOCKS,
 236         SMU_TABLE_AVFS,
 237         SMU_TABLE_AVFS_PSM_DEBUG,
 238         SMU_TABLE_AVFS_FUSE_OVERRIDE,
 239         SMU_TABLE_PMSTATUSLOG,
 240         SMU_TABLE_SMU_METRICS,
 241         SMU_TABLE_DRIVER_SMU_CONFIG,
 242         SMU_TABLE_ACTIVITY_MONITOR_COEFF,
 243         SMU_TABLE_OVERDRIVE,
 244         SMU_TABLE_I2C_COMMANDS,
 245         SMU_TABLE_PACE,
 246         SMU_TABLE_COUNT,
 247 };
 248
 249 struct smu_table_context
 250 {
 251         void                            *power_play_table;
 252         uint32_t                        power_play_table_size;
 253         void                            *hardcode_pptable;
 254         unsigned long                   metrics_time;
 255         void                            *metrics_table;
 256         void                            *clocks_table;
 257
 258         void                            *max_sustainable_clocks;
 259         struct smu_bios_boot_up_values  boot_values;
 260         void                            *driver_pptable;
 261         struct smu_table                *tables;
 262         struct smu_table                memory_pool;
 263         uint8_t                         thermal_controller_type;
 264
 265         void                            *overdrive_table;
 266 };
 267
 268 struct smu_dpm_context {
 269         uint32_t dpm_context_size;
 270         void *dpm_context;
 271         void *golden_dpm_context;
 272         bool enable_umd_pstate;
 273         enum amd_dpm_forced_level dpm_level;
 274         enum amd_dpm_forced_level saved_dpm_level;
 275         enum amd_dpm_forced_level requested_dpm_level;
 276         struct smu_power_state *dpm_request_power_state;
 277         struct smu_power_state *dpm_current_power_state;
 278         struct mclock_latency_table *mclk_latency_table;
 279 };
 280
 281 struct smu_power_gate {
 282         bool uvd_gated;
 283         bool vce_gated;
 284         bool vcn_gated;
 285 };
 286
 287 struct smu_power_context {
 288         void *power_context;
 289         uint32_t power_context_size;
 290         struct smu_power_gate power_gate;
 291 };
 292
 293
 294 #define SMU_FEATURE_MAX (64)
 295 struct smu_feature
 296 {
 297         uint32_t feature_num;
 298         DECLARE_BITMAP(supported, SMU_FEATURE_MAX);
 299         DECLARE_BITMAP(allowed, SMU_FEATURE_MAX);
 300         DECLARE_BITMAP(enabled, SMU_FEATURE_MAX);
 301         struct mutex mutex;
 302 };
 303
 304 struct smu_clocks {
 305         uint32_t engine_clock;
 306         uint32_t memory_clock;
 307         uint32_t bus_bandwidth;
 308         uint32_t engine_clock_in_sr;
 309         uint32_t dcef_clock;
 310         uint32_t dcef_clock_in_sr;
 311 };
 312
 313 #define MAX_REGULAR_DPM_NUM 16
 314 struct mclk_latency_entries {
 315         uint32_t  frequency;
 316         uint32_t  latency;
 317 };
 318 struct mclock_latency_table {
 319         uint32_t  count;
 320         struct mclk_latency_entries  entries[MAX_REGULAR_DPM_NUM];
 321 };
 322
 323 enum smu_reset_mode
 324 {
 325     SMU_RESET_MODE_0,
 326     SMU_RESET_MODE_1,
 327     SMU_RESET_MODE_2,
 328 };
 329
 330 enum smu_baco_state
 331 {
 332         SMU_BACO_STATE_ENTER = 0,
 333         SMU_BACO_STATE_EXIT,
 334 };
 335
 336 struct smu_baco_context
 337 {
 338         struct mutex mutex;
 339         uint32_t state;
 340         bool platform_support;
 341 };
 342
 343 #define WORKLOAD_POLICY_MAX 7
 344 struct smu_context
 345 {
 346         struct amdgpu_device            *adev;
 347         struct amdgpu_irq_src           *irq_source;
 348
 349         const struct pptable_funcs      *ppt_funcs;
 350         struct mutex                    mutex;
 351         struct mutex                    sensor_lock;
 352         uint64_t pool_size;
 353
 354         struct smu_table_context        smu_table;
 355         struct smu_dpm_context          smu_dpm;
 356         struct smu_power_context        smu_power;
 357         struct smu_feature              smu_feature;
 358         struct amd_pp_display_configuration  *display_config;
 359         struct smu_baco_context         smu_baco;
 360         void *od_settings;
 361
 362         uint32_t pstate_sclk;
 363         uint32_t pstate_mclk;
 364
 365         bool od_enabled;
 366         uint32_t power_limit;
 367         uint32_t default_power_limit;
 368
 369         /* soft pptable */
 370         uint32_t ppt_offset_bytes;
 371         uint32_t ppt_size_bytes;
 372         uint8_t  *ppt_start_addr;
 373
 374         bool support_power_containment;
 375         bool disable_watermark;
 376
 377 #define WATERMARKS_EXIST        (1 << 0)
 378 #define WATERMARKS_LOADED       (1 << 1)
 379         uint32_t watermarks_bitmap;
 380         uint32_t hard_min_uclk_req_from_dal;
 381         bool disable_uclk_switch;
 382
 383         uint32_t workload_mask;
 384         uint32_t workload_prority[WORKLOAD_POLICY_MAX];
 385         uint32_t workload_setting[WORKLOAD_POLICY_MAX];
 386         uint32_t power_profile_mode;
 387         uint32_t default_power_profile_mode;
 388         bool pm_enabled;
 389         bool is_apu;
 390
 391         uint32_t smc_if_version;
 392
 393 };
 394
 395 struct i2c_adapter;
 396
 397 struct pptable_funcs {
 398         int (*alloc_dpm_context)(struct smu_context *smu);
 399         int (*store_powerplay_table)(struct smu_context *smu);
 400         int (*check_powerplay_table)(struct smu_context *smu);
 401         int (*append_powerplay_table)(struct smu_context *smu);
 402         int (*get_smu_msg_index)(struct smu_context *smu, uint32_t index);
 403         int (*get_smu_clk_index)(struct smu_context *smu, uint32_t index);
 404         int (*get_smu_feature_index)(struct smu_context *smu, uint32_t index);
 405         int (*get_smu_table_index)(struct smu_context *smu, uint32_t index);
 406         int (*get_smu_power_index)(struct smu_context *smu, uint32_t index);
 407         int (*get_workload_type)(struct smu_context *smu, enum PP_SMC_POWER_PROFILE profile);
 408         int (*run_btc)(struct smu_context *smu);
 409         int (*get_allowed_feature_mask)(struct smu_context *smu, uint32_t *feature_mask, uint32_t num);
 410         enum amd_pm_state_type (*get_current_power_state)(struct smu_context *smu);
 411         int (*set_default_dpm_table)(struct smu_context *smu);
 412         int (*set_power_state)(struct smu_context *smu);
 413         int (*populate_umd_state_clk)(struct smu_context *smu);
 414         int (*print_clk_levels)(struct smu_context *smu, enum smu_clk_type clk_type, char *buf);
 415         int (*force_clk_levels)(struct smu_context *smu, enum smu_clk_type clk_type, uint32_t mask);
 416         int (*set_default_od8_settings)(struct smu_context *smu);
 417         int (*get_od_percentage)(struct smu_context *smu, enum smu_clk_type clk_type);
 418         int (*set_od_percentage)(struct smu_context *smu,
 419                                  enum smu_clk_type clk_type,
 420                                  uint32_t value);
 421         int (*od_edit_dpm_table)(struct smu_context *smu,
 422                                  enum PP_OD_DPM_TABLE_COMMAND type,
 423                                  long *input, uint32_t size);
 424         int (*get_clock_by_type_with_latency)(struct smu_context *smu,
 425                                               enum smu_clk_type clk_type,
 426                                               struct
 427                                               pp_clock_levels_with_latency
 428                                               *clocks);
 429         int (*get_clock_by_type_with_voltage)(struct smu_context *smu,
 430                                               enum amd_pp_clock_type type,
 431                                               struct
 432                                               pp_clock_levels_with_voltage
 433                                               *clocks);
 434         int (*get_power_profile_mode)(struct smu_context *smu, char *buf);
 435         int (*set_power_profile_mode)(struct smu_context *smu, long *input, uint32_t size);
 436         int (*dpm_set_uvd_enable)(struct smu_context *smu, bool enable);
 437         int (*dpm_set_vce_enable)(struct smu_context *smu, bool enable);
 438         int (*read_sensor)(struct smu_context *smu, enum amd_pp_sensors sensor,
 439                            void *data, uint32_t *size);
 440         int (*pre_display_config_changed)(struct smu_context *smu);
 441         int (*display_config_changed)(struct smu_context *smu);
 442         int (*apply_clocks_adjust_rules)(struct smu_context *smu);
 443         int (*notify_smc_dispaly_config)(struct smu_context *smu);
 444         int (*force_dpm_limit_value)(struct smu_context *smu, bool highest);
 445         int (*unforce_dpm_levels)(struct smu_context *smu);
 446         int (*get_profiling_clk_mask)(struct smu_context *smu,
 447                                       enum amd_dpm_forced_level level,
 448                                       uint32_t *sclk_mask,
 449                                       uint32_t *mclk_mask,
 450                                       uint32_t *soc_mask);
 451         int (*set_cpu_power_state)(struct smu_context *smu);
 452         bool (*is_dpm_running)(struct smu_context *smu);
 453         int (*tables_init)(struct smu_context *smu, struct smu_table *tables);
 454         int (*set_thermal_fan_table)(struct smu_context *smu);
 455         int (*get_fan_speed_percent)(struct smu_context *smu, uint32_t *speed);
 456         int (*get_fan_speed_rpm)(struct smu_context *smu, uint32_t *speed);
 457         int (*set_watermarks_table)(struct smu_context *smu, void *watermarks,
 458                                     struct dm_pp_wm_sets_with_clock_ranges_soc15 *clock_ranges);
 459         int (*get_current_clk_freq_by_table)(struct smu_context *smu,
 460                                              enum smu_clk_type clk_type,
 461                                              uint32_t *value);
 462         int (*get_thermal_temperature_range)(struct smu_context *smu, struct smu_temperature_range *range);
 463         int (*get_uclk_dpm_states)(struct smu_context *smu, uint32_t *clocks_in_khz, uint32_t *num_states);
 464         int (*set_default_od_settings)(struct smu_context *smu, bool initialize);
 465         int (*set_performance_level)(struct smu_context *smu, enum amd_dpm_forced_level level);
 466         int (*display_disable_memory_clock_switch)(struct smu_context *smu, bool disable_memory_clock_switch);
 467         void (*dump_pptable)(struct smu_context *smu);
 468         int (*get_power_limit)(struct smu_context *smu, uint32_t *limit, bool asic_default);
 469         int (*get_dpm_clk_limited)(struct smu_context *smu, enum smu_clk_type clk_type,
 470                                    uint32_t dpm_level, uint32_t *freq);
 471         int (*set_df_cstate)(struct smu_context *smu, enum pp_df_cstate state);
 472         int (*update_pcie_parameters)(struct smu_context *smu, uint32_t pcie_gen_cap, uint32_t pcie_width_cap);
 473         int (*i2c_eeprom_init)(struct i2c_adapter *control);
 474         void (*i2c_eeprom_fini)(struct i2c_adapter *control);
 475         int (*get_dpm_clock_table)(struct smu_context *smu, struct dpm_clocks *clock_table);
 476         int (*init_microcode)(struct smu_context *smu);
 477         int (*load_microcode)(struct smu_context *smu);
 478         int (*init_smc_tables)(struct smu_context *smu);
 479         int (*fini_smc_tables)(struct smu_context *smu);
 480         int (*init_power)(struct smu_context *smu);
 481         int (*fini_power)(struct smu_context *smu);
 482         int (*check_fw_status)(struct smu_context *smu);
 483         int (*setup_pptable)(struct smu_context *smu);
 484         int (*get_vbios_bootup_values)(struct smu_context *smu);
 485         int (*get_clk_info_from_vbios)(struct smu_context *smu);
 486         int (*check_pptable)(struct smu_context *smu);
 487         int (*parse_pptable)(struct smu_context *smu);
 488         int (*populate_smc_tables)(struct smu_context *smu);
 489         int (*check_fw_version)(struct smu_context *smu);
 490         int (*powergate_sdma)(struct smu_context *smu, bool gate);
 491         int (*powergate_vcn)(struct smu_context *smu, bool gate);
 492         int (*set_gfx_cgpg)(struct smu_context *smu, bool enable);
 493         int (*write_pptable)(struct smu_context *smu);
 494         int (*set_min_dcef_deep_sleep)(struct smu_context *smu);
 495         int (*set_tool_table_location)(struct smu_context *smu);
 496         int (*notify_memory_pool_location)(struct smu_context *smu);
 497         int (*set_last_dcef_min_deep_sleep_clk)(struct smu_context *smu);
 498         int (*system_features_control)(struct smu_context *smu, bool en);
 499         int (*send_smc_msg)(struct smu_context *smu, uint16_t msg);
 500         int (*send_smc_msg_with_param)(struct smu_context *smu, uint16_t msg, uint32_t param);
 501         int (*read_smc_arg)(struct smu_context *smu, uint32_t *arg);
 502         int (*init_display_count)(struct smu_context *smu, uint32_t count);
 503         int (*set_allowed_mask)(struct smu_context *smu);
 504         int (*get_enabled_mask)(struct smu_context *smu, uint32_t *feature_mask, uint32_t num);
 505         int (*notify_display_change)(struct smu_context *smu);
 506         int (*set_power_limit)(struct smu_context *smu, uint32_t n);
 507         int (*get_current_clk_freq)(struct smu_context *smu, enum smu_clk_type clk_id, uint32_t *value);
 508         int (*init_max_sustainable_clocks)(struct smu_context *smu);
 509         int (*start_thermal_control)(struct smu_context *smu);
 510         int (*stop_thermal_control)(struct smu_context *smu);
 511         int (*set_deep_sleep_dcefclk)(struct smu_context *smu, uint32_t clk);
 512         int (*set_active_display_count)(struct smu_context *smu, uint32_t count);
 513         int (*store_cc6_data)(struct smu_context *smu, uint32_t separation_time,
 514                               bool cc6_disable, bool pstate_disable,
 515                               bool pstate_switch_disable);
 516         int (*get_clock_by_type)(struct smu_context *smu,
 517                                  enum amd_pp_clock_type type,
 518                                  struct amd_pp_clocks *clocks);
 519         int (*get_max_high_clocks)(struct smu_context *smu,
 520                                    struct amd_pp_simple_clock_info *clocks);
 521         int (*display_clock_voltage_request)(struct smu_context *smu, struct
 522                                              pp_display_clock_request
 523                                              *clock_req);
 524         int (*get_dal_power_level)(struct smu_context *smu,
 525                                    struct amd_pp_simple_clock_info *clocks);
 526         int (*get_perf_level)(struct smu_context *smu,
 527                               enum smu_perf_level_designation designation,
 528                               struct smu_performance_level *level);
 529         int (*get_current_shallow_sleep_clocks)(struct smu_context *smu,
 530                                                 struct smu_clock_info *clocks);
 531         int (*notify_smu_enable_pwe)(struct smu_context *smu);
 532         int (*conv_power_profile_to_pplib_workload)(int power_profile);
 533         uint32_t (*get_fan_control_mode)(struct smu_context *smu);
 534         int (*set_fan_control_mode)(struct smu_context *smu, uint32_t mode);
 535         int (*set_fan_speed_percent)(struct smu_context *smu, uint32_t speed);
 536         int (*set_fan_speed_rpm)(struct smu_context *smu, uint32_t speed);
 537         int (*set_xgmi_pstate)(struct smu_context *smu, uint32_t pstate);
 538         int (*gfx_off_control)(struct smu_context *smu, bool enable);
 539         int (*register_irq_handler)(struct smu_context *smu);
 540         int (*set_azalia_d3_pme)(struct smu_context *smu);
 541         int (*get_max_sustainable_clocks_by_dc)(struct smu_context *smu, struct pp_smu_nv_clock_table *max_clocks);
 542         bool (*baco_is_support)(struct smu_context *smu);
 543         enum smu_baco_state (*baco_get_state)(struct smu_context *smu);
 544         int (*baco_set_state)(struct smu_context *smu, enum smu_baco_state state);
 545         int (*baco_reset)(struct smu_context *smu);
 546         int (*mode2_reset)(struct smu_context *smu);
 547         int (*get_dpm_ultimate_freq)(struct smu_context *smu, enum smu_clk_type clk_type, uint32_t *min, uint32_t *max);
 548         int (*set_soft_freq_limited_range)(struct smu_context *smu, enum smu_clk_type clk_type, uint32_t min, uint32_t max);
 549         int (*override_pcie_parameters)(struct smu_context *smu);
 550         uint32_t (*get_pptable_power_limit)(struct smu_context *smu);
 551 };
 552
 553 int smu_load_microcode(struct smu_context *smu);
 554
 555 int smu_check_fw_status(struct smu_context *smu);
 556
 557 int smu_set_gfx_cgpg(struct smu_context *smu, bool enabled);
 558
 559 #define smu_i2c_eeprom_init(smu, control) \
 560                 ((smu)->ppt_funcs->i2c_eeprom_init ? (smu)->ppt_funcs->i2c_eeprom_init((control)) : -EINVAL)
 561 #define smu_i2c_eeprom_fini(smu, control) \
 562                 ((smu)->ppt_funcs->i2c_eeprom_fini ? (smu)->ppt_funcs->i2c_eeprom_fini((control)) : -EINVAL)
 563
 564 int smu_set_fan_speed_rpm(struct smu_context *smu, uint32_t speed);
 565
 566 int smu_get_power_limit(struct smu_context *smu,
 567                         uint32_t *limit,
 568                         bool def,
 569                         bool lock_needed);
 570
 571 int smu_set_power_limit(struct smu_context *smu, uint32_t limit);
 572 int smu_print_clk_levels(struct smu_context *smu, enum smu_clk_type clk_type, char *buf);
 573 int smu_get_od_percentage(struct smu_context *smu, enum smu_clk_type type);
 574 int smu_set_od_percentage(struct smu_context *smu, enum smu_clk_type type, uint32_t value);
 575
 576 int smu_od_edit_dpm_table(struct smu_context *smu,
 577                           enum PP_OD_DPM_TABLE_COMMAND type,
 578                           long *input, uint32_t size);
 579
 580 int smu_read_sensor(struct smu_context *smu,
 581                     enum amd_pp_sensors sensor,
 582                     void *data, uint32_t *size);
 583 int smu_get_power_profile_mode(struct smu_context *smu, char *buf);
 584
 585 int smu_set_power_profile_mode(struct smu_context *smu,
 586                                long *param,
 587                                uint32_t param_size,
 588                                bool lock_needed);
 589 int smu_get_fan_control_mode(struct smu_context *smu);
 590 int smu_set_fan_control_mode(struct smu_context *smu, int value);
 591 int smu_get_fan_speed_percent(struct smu_context *smu, uint32_t *speed);
 592 int smu_set_fan_speed_percent(struct smu_context *smu, uint32_t speed);
 593 int smu_get_fan_speed_rpm(struct smu_context *smu, uint32_t *speed);
 594
 595 int smu_set_deep_sleep_dcefclk(struct smu_context *smu, int clk);
 596 int smu_set_active_display_count(struct smu_context *smu, uint32_t count);
 597
 598 int smu_get_clock_by_type(struct smu_context *smu,
 599                           enum amd_pp_clock_type type,
 600                           struct amd_pp_clocks *clocks);
 601
 602 int smu_get_max_high_clocks(struct smu_context *smu,
 603                             struct amd_pp_simple_clock_info *clocks);
 604
 605 int smu_get_clock_by_type_with_latency(struct smu_context *smu,
 606                                        enum smu_clk_type clk_type,
 607                                        struct pp_clock_levels_with_latency *clocks);
 608
 609 int smu_get_clock_by_type_with_voltage(struct smu_context *smu,
 610                                        enum amd_pp_clock_type type,
 611                                        struct pp_clock_levels_with_voltage *clocks);
 612
 613 int smu_display_clock_voltage_request(struct smu_context *smu,
 614                                       struct pp_display_clock_request *clock_req);
 615 int smu_display_disable_memory_clock_switch(struct smu_context *smu, bool disable_memory_clock_switch);
 616 int smu_notify_smu_enable_pwe(struct smu_context *smu);
 617
 618 int smu_set_xgmi_pstate(struct smu_context *smu,
 619                         uint32_t pstate);
 620
 621 int smu_set_azalia_d3_pme(struct smu_context *smu);
 622
 623 bool smu_baco_is_support(struct smu_context *smu);
 624
 625 int smu_baco_get_state(struct smu_context *smu, enum smu_baco_state *state);
 626
 627 int smu_baco_reset(struct smu_context *smu);
 628
 629 int smu_mode2_reset(struct smu_context *smu);
 630
 631 extern int smu_get_atom_data_table(struct smu_context *smu, uint32_t table,
 632                                    uint16_t *size, uint8_t *frev, uint8_t *crev,
 633                                    uint8_t **addr);
 634
 635 extern const struct amd_ip_funcs smu_ip_funcs;
 636
 637 extern const struct amdgpu_ip_block_version smu_v11_0_ip_block;
 638 extern const struct amdgpu_ip_block_version smu_v12_0_ip_block;
 639
 640 extern int smu_feature_init_dpm(struct smu_context *smu);
 641
 642 extern int smu_feature_is_enabled(struct smu_context *smu,
 643                                   enum smu_feature_mask mask);
 644 extern int smu_feature_set_enabled(struct smu_context *smu,
 645                                    enum smu_feature_mask mask, bool enable);
 646 extern int smu_feature_is_supported(struct smu_context *smu,
 647                                     enum smu_feature_mask mask);
 648 extern int smu_feature_set_supported(struct smu_context *smu,
 649                                      enum smu_feature_mask mask, bool enable);
 650
 651 int smu_update_table(struct smu_context *smu, enum smu_table_id table_index, int argument,
 652                      void *table_data, bool drv2smu);
 653
 654 bool is_support_sw_smu(struct amdgpu_device *adev);
 655 bool is_support_sw_smu_xgmi(struct amdgpu_device *adev);
 656 int smu_reset(struct smu_context *smu);
 657 int smu_common_read_sensor(struct smu_context *smu, enum amd_pp_sensors sensor,
 658                            void *data, uint32_t *size);
 659 int smu_sys_get_pp_table(struct smu_context *smu, void **table);
 660 int smu_sys_set_pp_table(struct smu_context *smu,  void *buf, size_t size);
 661 int smu_get_power_num_states(struct smu_context *smu, struct pp_states_info *state_info);
 662 enum amd_pm_state_type smu_get_current_power_state(struct smu_context *smu);
 663 int smu_write_watermarks_table(struct smu_context *smu);
 664 int smu_set_watermarks_for_clock_ranges(
 665                 struct smu_context *smu,
 666                 struct dm_pp_wm_sets_with_clock_ranges_soc15 *clock_ranges);
 667
 668 /* smu to display interface */
 669 extern int smu_display_configuration_change(struct smu_context *smu, const
 670                                             struct amd_pp_display_configuration
 671                                             *display_config);
 672 extern int smu_get_current_clocks(struct smu_context *smu,
 673                                   struct amd_pp_clock_info *clocks);
 674 extern int smu_dpm_set_power_gate(struct smu_context *smu,uint32_t block_type, bool gate);
 675 extern int smu_handle_task(struct smu_context *smu,
 676                            enum amd_dpm_forced_level level,
 677                            enum amd_pp_task task_id,
 678                            bool lock_needed);
 679 int smu_switch_power_profile(struct smu_context *smu,
 680                              enum PP_SMC_POWER_PROFILE type,
 681                              bool en);
 682 int smu_get_smc_version(struct smu_context *smu, uint32_t *if_version, uint32_t *smu_version);
 683 int smu_get_dpm_freq_by_index(struct smu_context *smu, enum smu_clk_type clk_type,
 684                               uint16_t level, uint32_t *value);
 685 int smu_get_dpm_level_count(struct smu_context *smu, enum smu_clk_type clk_type,
 686                             uint32_t *value);
 687 int smu_get_dpm_freq_range(struct smu_context *smu, enum smu_clk_type clk_type,
 688                            uint32_t *min, uint32_t *max, bool lock_needed);
 689 int smu_set_soft_freq_range(struct smu_context *smu, enum smu_clk_type clk_type,
 690                             uint32_t min, uint32_t max);
 691 int smu_set_hard_freq_range(struct smu_context *smu, enum smu_clk_type clk_type,
 692                             uint32_t min, uint32_t max);
 693 enum amd_dpm_forced_level smu_get_performance_level(struct smu_context *smu);
 694 int smu_force_performance_level(struct smu_context *smu, enum amd_dpm_forced_level level);
 695 int smu_set_display_count(struct smu_context *smu, uint32_t count);
 696 bool smu_clk_dpm_is_enabled(struct smu_context *smu, enum smu_clk_type clk_type);
 697 const char *smu_get_message_name(struct smu_context *smu, enum smu_message_type type);
 698 const char *smu_get_feature_name(struct smu_context *smu, enum smu_feature_mask feature);
 699 size_t smu_sys_get_pp_feature_mask(struct smu_context *smu, char *buf);
 700 int smu_sys_set_pp_feature_mask(struct smu_context *smu, uint64_t new_mask);
 701 int smu_force_clk_levels(struct smu_context *smu,
 702                          enum smu_clk_type clk_type,
 703                          uint32_t mask,
 704                          bool lock_needed);
 705 int smu_set_mp1_state(struct smu_context *smu,
 706                       enum pp_mp1_state mp1_state);
 707 int smu_set_df_cstate(struct smu_context *smu,
 708                       enum pp_df_cstate state);
 709
 710 int smu_get_max_sustainable_clocks_by_dc(struct smu_context *smu,
 711                                          struct pp_smu_nv_clock_table *max_clocks);
 712
 713 int smu_get_uclk_dpm_states(struct smu_context *smu,
 714                             unsigned int *clock_values_in_khz,
 715                             unsigned int *num_states);
 716
 717 int smu_get_dpm_clock_table(struct smu_context *smu,
 718                             struct dpm_clocks *clock_table);
 719
 720 uint32_t smu_get_pptable_power_limit(struct smu_context *smu);
 721
 722 #endif