drivers/gpu/drm/amd/pm/inc/smu_v11_0.h

   1 /*
   2  * Copyright 2019 Advanced Micro Devices, Inc.
   3  *
   4  * Permission is hereby granted, free of charge, to any person obtaining a
   5  * copy of this software and associated documentation files (the "Software"),
   6  * to deal in the Software without restriction, including without limitation
   7  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
   8  * and/or sell copies of the Software, and to permit persons to whom the
   9  * Software is furnished to do so, subject to the following conditions:
  10  *
  11  * The above copyright notice and this permission notice shall be included in
  12  * all copies or substantial portions of the Software.
  13  *
  14  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  15  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  16  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  17  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  18  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  19  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  20  * OTHER DEALINGS IN THE SOFTWARE.
  21  *
  22  */
  23 #ifndef __SMU_V11_0_H__
  24 #define __SMU_V11_0_H__
  25
  26 #include "amdgpu_smu.h"
  27
  28 #define SMU11_DRIVER_IF_VERSION_INV 0xFFFFFFFF
  29 #define SMU11_DRIVER_IF_VERSION_ARCT 0x17
  30 #define SMU11_DRIVER_IF_VERSION_NV10 0x36
  31 #define SMU11_DRIVER_IF_VERSION_NV12 0x36
  32 #define SMU11_DRIVER_IF_VERSION_NV14 0x36
  33 #define SMU11_DRIVER_IF_VERSION_Sienna_Cichlid 0x3B
  34 #define SMU11_DRIVER_IF_VERSION_Navy_Flounder 0x5
  35 #define SMU11_DRIVER_IF_VERSION_VANGOGH 0x02
  36 #define SMU11_DRIVER_IF_VERSION_Dimgrey_Cavefish 0xD
  37
  38 /* MP Apertures */
  39 #define MP0_Public                      0x03800000
  40 #define MP0_SRAM                        0x03900000
  41 #define MP1_Public                      0x03b00000
  42 #define MP1_SRAM                        0x03c00004
  43
  44 /* address block */
  45 #define smnMP1_FIRMWARE_FLAGS           0x3010024
  46 #define smnMP0_FW_INTF                  0x30101c0
  47 #define smnMP1_PUB_CTRL                 0x3010b14
  48
  49 #define TEMP_RANGE_MIN                  (0)
  50 #define TEMP_RANGE_MAX                  (80 * 1000)
  51
  52 #define SMU11_TOOL_SIZE                 0x19000
  53
  54 #define MAX_DPM_LEVELS 16
  55 #define MAX_PCIE_CONF 2
  56
  57 #define CTF_OFFSET_EDGE                 5
  58 #define CTF_OFFSET_HOTSPOT              5
  59 #define CTF_OFFSET_MEM                  5
  60
  61 static const struct smu_temperature_range smu11_thermal_policy[] =
  62 {
  63         {-273150,  99000, 99000, -273150, 99000, 99000, -273150, 99000, 99000},
  64         { 120000, 120000, 120000, 120000, 120000, 120000, 120000, 120000, 120000},
  65 };
  66
  67 struct smu_11_0_max_sustainable_clocks {
  68         uint32_t display_clock;
  69         uint32_t phy_clock;
  70         uint32_t pixel_clock;
  71         uint32_t uclock;
  72         uint32_t dcef_clock;
  73         uint32_t soc_clock;
  74 };
  75
  76 struct smu_11_0_dpm_clk_level {
  77         bool                            enabled;
  78         uint32_t                        value;
  79 };
  80
  81 struct smu_11_0_dpm_table {
  82         uint32_t                        min;        /* MHz */
  83         uint32_t                        max;        /* MHz */
  84         uint32_t                        count;
  85         bool                            is_fine_grained;
  86         struct smu_11_0_dpm_clk_level   dpm_levels[MAX_DPM_LEVELS];
  87 };
  88
  89 struct smu_11_0_pcie_table {
  90         uint8_t  pcie_gen[MAX_PCIE_CONF];
  91         uint8_t  pcie_lane[MAX_PCIE_CONF];
  92 };
  93
  94 struct smu_11_0_dpm_tables {
  95         struct smu_11_0_dpm_table        soc_table;
  96         struct smu_11_0_dpm_table        gfx_table;
  97         struct smu_11_0_dpm_table        uclk_table;
  98         struct smu_11_0_dpm_table        eclk_table;
  99         struct smu_11_0_dpm_table        vclk_table;
 100         struct smu_11_0_dpm_table        vclk1_table;
 101         struct smu_11_0_dpm_table        dclk_table;
 102         struct smu_11_0_dpm_table        dclk1_table;
 103         struct smu_11_0_dpm_table        dcef_table;
 104         struct smu_11_0_dpm_table        pixel_table;
 105         struct smu_11_0_dpm_table        display_table;
 106         struct smu_11_0_dpm_table        phy_table;
 107         struct smu_11_0_dpm_table        fclk_table;
 108         struct smu_11_0_pcie_table       pcie_table;
 109 };
 110
 111 struct smu_11_0_dpm_context {
 112         struct smu_11_0_dpm_tables  dpm_tables;
 113         uint32_t                    workload_policy_mask;
 114         uint32_t                    dcef_min_ds_clk;
 115 };
 116
 117 enum smu_11_0_power_state {
 118         SMU_11_0_POWER_STATE__D0 = 0,
 119         SMU_11_0_POWER_STATE__D1,
 120         SMU_11_0_POWER_STATE__D3, /* Sleep*/
 121         SMU_11_0_POWER_STATE__D4, /* Hibernate*/
 122         SMU_11_0_POWER_STATE__D5, /* Power off*/
 123 };
 124
 125 struct smu_11_0_power_context {
 126         uint32_t        power_source;
 127         uint8_t         in_power_limit_boost_mode;
 128         enum smu_11_0_power_state power_state;
 129 };
 130
 131 enum smu_v11_0_baco_seq {
 132         BACO_SEQ_BACO = 0,
 133         BACO_SEQ_MSR,
 134         BACO_SEQ_BAMACO,
 135         BACO_SEQ_ULPS,
 136         BACO_SEQ_COUNT,
 137 };
 138
 139 #if defined(SWSMU_CODE_LAYER_L2) || defined(SWSMU_CODE_LAYER_L3)
 140
 141 int smu_v11_0_init_microcode(struct smu_context *smu);
 142
 143 void smu_v11_0_fini_microcode(struct smu_context *smu);
 144
 145 int smu_v11_0_load_microcode(struct smu_context *smu);
 146
 147 int smu_v11_0_init_smc_tables(struct smu_context *smu);
 148
 149 int smu_v11_0_fini_smc_tables(struct smu_context *smu);
 150
 151 int smu_v11_0_init_power(struct smu_context *smu);
 152
 153 int smu_v11_0_fini_power(struct smu_context *smu);
 154
 155 int smu_v11_0_check_fw_status(struct smu_context *smu);
 156
 157 int smu_v11_0_setup_pptable(struct smu_context *smu);
 158
 159 int smu_v11_0_get_vbios_bootup_values(struct smu_context *smu);
 160
 161 int smu_v11_0_check_fw_version(struct smu_context *smu);
 162
 163 int smu_v11_0_set_driver_table_location(struct smu_context *smu);
 164
 165 int smu_v11_0_set_tool_table_location(struct smu_context *smu);
 166
 167 int smu_v11_0_notify_memory_pool_location(struct smu_context *smu);
 168
 169 int smu_v11_0_system_features_control(struct smu_context *smu,
 170                                              bool en);
 171
 172 int smu_v11_0_init_display_count(struct smu_context *smu, uint32_t count);
 173
 174 int smu_v11_0_set_allowed_mask(struct smu_context *smu);
 175
 176 int smu_v11_0_notify_display_change(struct smu_context *smu);
 177
 178 int smu_v11_0_get_current_power_limit(struct smu_context *smu,
 179                                       uint32_t *power_limit);
 180
 181 int smu_v11_0_set_power_limit(struct smu_context *smu, uint32_t n);
 182
 183 int smu_v11_0_init_max_sustainable_clocks(struct smu_context *smu);
 184
 185 int smu_v11_0_enable_thermal_alert(struct smu_context *smu);
 186
 187 int smu_v11_0_disable_thermal_alert(struct smu_context *smu);
 188
 189 int smu_v11_0_get_gfx_vdd(struct smu_context *smu, uint32_t *value);
 190
 191 int smu_v11_0_set_min_deep_sleep_dcefclk(struct smu_context *smu, uint32_t clk);
 192
 193 int
 194 smu_v11_0_display_clock_voltage_request(struct smu_context *smu,
 195                                         struct pp_display_clock_request
 196                                         *clock_req);
 197
 198 uint32_t
 199 smu_v11_0_get_fan_control_mode(struct smu_context *smu);
 200
 201 int
 202 smu_v11_0_set_fan_control_mode(struct smu_context *smu,
 203                                uint32_t mode);
 204
 205 int smu_v11_0_set_fan_speed_rpm(struct smu_context *smu,
 206                                        uint32_t speed);
 207
 208 int smu_v11_0_get_fan_speed_rpm(struct smu_context *smu,
 209                                 uint32_t *speed);
 210
 211 int smu_v11_0_set_xgmi_pstate(struct smu_context *smu,
 212                                      uint32_t pstate);
 213
 214 int smu_v11_0_gfx_off_control(struct smu_context *smu, bool enable);
 215
 216 int smu_v11_0_register_irq_handler(struct smu_context *smu);
 217
 218 int smu_v11_0_set_azalia_d3_pme(struct smu_context *smu);
 219
 220 int smu_v11_0_get_max_sustainable_clocks_by_dc(struct smu_context *smu,
 221                 struct pp_smu_nv_clock_table *max_clocks);
 222
 223 bool smu_v11_0_baco_is_support(struct smu_context *smu);
 224
 225 enum smu_baco_state smu_v11_0_baco_get_state(struct smu_context *smu);
 226
 227 int smu_v11_0_baco_set_state(struct smu_context *smu, enum smu_baco_state state);
 228
 229 int smu_v11_0_baco_enter(struct smu_context *smu);
 230 int smu_v11_0_baco_exit(struct smu_context *smu);
 231
 232 int smu_v11_0_mode1_reset(struct smu_context *smu);
 233
 234 int smu_v11_0_get_dpm_ultimate_freq(struct smu_context *smu, enum smu_clk_type clk_type,
 235                                                  uint32_t *min, uint32_t *max);
 236
 237 int smu_v11_0_set_soft_freq_limited_range(struct smu_context *smu, enum smu_clk_type clk_type,
 238                             uint32_t min, uint32_t max);
 239
 240 int smu_v11_0_set_hard_freq_limited_range(struct smu_context *smu,
 241                                           enum smu_clk_type clk_type,
 242                                           uint32_t min,
 243                                           uint32_t max);
 244
 245 int smu_v11_0_set_performance_level(struct smu_context *smu,
 246                                     enum amd_dpm_forced_level level);
 247
 248 int smu_v11_0_set_power_source(struct smu_context *smu,
 249                                enum smu_power_src_type power_src);
 250
 251 int smu_v11_0_get_dpm_freq_by_index(struct smu_context *smu,
 252                                     enum smu_clk_type clk_type,
 253                                     uint16_t level,
 254                                     uint32_t *value);
 255
 256 int smu_v11_0_get_dpm_level_count(struct smu_context *smu,
 257                                   enum smu_clk_type clk_type,
 258                                   uint32_t *value);
 259
 260 int smu_v11_0_set_single_dpm_table(struct smu_context *smu,
 261                                    enum smu_clk_type clk_type,
 262                                    struct smu_11_0_dpm_table *single_dpm_table);
 263
 264 int smu_v11_0_get_dpm_level_range(struct smu_context *smu,
 265                                   enum smu_clk_type clk_type,
 266                                   uint32_t *min_value,
 267                                   uint32_t *max_value);
 268
 269 int smu_v11_0_get_current_pcie_link_width_level(struct smu_context *smu);
 270
 271 int smu_v11_0_get_current_pcie_link_width(struct smu_context *smu);
 272
 273 int smu_v11_0_get_current_pcie_link_speed_level(struct smu_context *smu);
 274
 275 int smu_v11_0_get_current_pcie_link_speed(struct smu_context *smu);
 276
 277 void smu_v11_0_init_gpu_metrics_v1_0(struct gpu_metrics_v1_0 *gpu_metrics);
 278
 279 void smu_v11_0_init_gpu_metrics_v2_0(struct gpu_metrics_v2_0 *gpu_metrics);
 280
 281 int smu_v11_0_gfx_ulv_control(struct smu_context *smu,
 282                               bool enablement);
 283
 284 int smu_v11_0_deep_sleep_control(struct smu_context *smu,
 285                                  bool enablement);
 286
 287 void smu_v11_0_interrupt_work(struct smu_context *smu);
 288
 289 #endif
 290 #endif