drivers/gpu/drm/amd/display/dc/dcn31/dcn31_resource.h

   1 /*
   2  * Copyright 2020 Advanced Micro Devices, Inc.
   3  *
   4  * Permission is hereby granted, free of charge, to any person obtaining a
   5  * copy of this software and associated documentation files (the "Software"),
   6  * to deal in the Software without restriction, including without limitation
   7  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
   8  * and/or sell copies of the Software, and to permit persons to whom the
   9  * Software is furnished to do so, subject to the following conditions:
  10  *
  11  * The above copyright notice and this permission notice shall be included in
  12  * all copies or substantial portions of the Software.
  13  *
  14  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  15  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  16  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  17  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  18  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  19  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  20  * OTHER DEALINGS IN THE SOFTWARE.
  21  *
  22  * Authors: AMD
  23  *
  24  */
  25
  26 #ifndef _DCN31_RESOURCE_H_
  27 #define _DCN31_RESOURCE_H_
  28
  29 #include "core_types.h"
  30
  31 #define TO_DCN31_RES_POOL(pool)\
  32         container_of(pool, struct dcn31_resource_pool, base)
  33
  34 extern struct _vcs_dpi_ip_params_st dcn3_1_ip;
  35 extern struct _vcs_dpi_soc_bounding_box_st dcn3_1_soc;
  36
  37 struct dcn31_resource_pool {
  38         struct resource_pool base;
  39 };
  40
  41 bool dcn31_validate_bandwidth(struct dc *dc,
  42                 struct dc_state *context,
  43                 bool fast_validate);
  44 void dcn31_calculate_wm_and_dlg(
  45                 struct dc *dc, struct dc_state *context,
  46                 display_e2e_pipe_params_st *pipes,
  47                 int pipe_cnt,
  48                 int vlevel);
  49 int dcn31_populate_dml_pipes_from_context(
  50         struct dc *dc, struct dc_state *context,
  51         display_e2e_pipe_params_st *pipes,
  52         bool fast_validate);
  53 void dcn31_update_soc_for_wm_a(struct dc *dc, struct dc_state *context);
  54
  55 struct resource_pool *dcn31_create_resource_pool(
  56                 const struct dc_init_data *init_data,
  57                 struct dc *dc);
  58
  59 /*temp: B0 specific before switch to dcn313 headers*/
  60 #ifndef regPHYPLLF_PIXCLK_RESYNC_CNTL
  61 #define regPHYPLLF_PIXCLK_RESYNC_CNTL 0x007e
  62 #define regPHYPLLF_PIXCLK_RESYNC_CNTL_BASE_IDX 1
  63 #define regPHYPLLG_PIXCLK_RESYNC_CNTL 0x005f
  64 #define regPHYPLLG_PIXCLK_RESYNC_CNTL_BASE_IDX 1
  65
  66 //PHYPLLF_PIXCLK_RESYNC_CNTL
  67 #define PHYPLLF_PIXCLK_RESYNC_CNTL__PHYPLLF_PIXCLK_RESYNC_ENABLE__SHIFT 0x0
  68 #define PHYPLLF_PIXCLK_RESYNC_CNTL__PHYPLLF_DEEP_COLOR_DTO_ENABLE_STATUS__SHIFT 0x1
  69 #define PHYPLLF_PIXCLK_RESYNC_CNTL__PHYPLLF_DCCG_DEEP_COLOR_CNTL__SHIFT 0x4
  70 #define PHYPLLF_PIXCLK_RESYNC_CNTL__PHYPLLF_PIXCLK_ENABLE__SHIFT 0x8
  71 #define PHYPLLF_PIXCLK_RESYNC_CNTL__PHYPLLF_PIXCLK_DOUBLE_RATE_ENABLE__SHIFT 0x9
  72 #define PHYPLLF_PIXCLK_RESYNC_CNTL__PHYPLLF_PIXCLK_RESYNC_ENABLE_MASK 0x00000001L
  73 #define PHYPLLF_PIXCLK_RESYNC_CNTL__PHYPLLF_DEEP_COLOR_DTO_ENABLE_STATUS_MASK 0x00000002L
  74 #define PHYPLLF_PIXCLK_RESYNC_CNTL__PHYPLLF_DCCG_DEEP_COLOR_CNTL_MASK 0x00000030L
  75 #define PHYPLLF_PIXCLK_RESYNC_CNTL__PHYPLLF_PIXCLK_ENABLE_MASK 0x00000100L
  76 #define PHYPLLF_PIXCLK_RESYNC_CNTL__PHYPLLF_PIXCLK_DOUBLE_RATE_ENABLE_MASK 0x00000200L
  77
  78 //PHYPLLG_PIXCLK_RESYNC_CNTL
  79 #define PHYPLLG_PIXCLK_RESYNC_CNTL__PHYPLLG_PIXCLK_RESYNC_ENABLE__SHIFT 0x0
  80 #define PHYPLLG_PIXCLK_RESYNC_CNTL__PHYPLLG_DEEP_COLOR_DTO_ENABLE_STATUS__SHIFT 0x1
  81 #define PHYPLLG_PIXCLK_RESYNC_CNTL__PHYPLLG_DCCG_DEEP_COLOR_CNTL__SHIFT 0x4
  82 #define PHYPLLG_PIXCLK_RESYNC_CNTL__PHYPLLG_PIXCLK_ENABLE__SHIFT 0x8
  83 #define PHYPLLG_PIXCLK_RESYNC_CNTL__PHYPLLG_PIXCLK_DOUBLE_RATE_ENABLE__SHIFT 0x9
  84 #define PHYPLLG_PIXCLK_RESYNC_CNTL__PHYPLLG_PIXCLK_RESYNC_ENABLE_MASK 0x00000001L
  85 #define PHYPLLG_PIXCLK_RESYNC_CNTL__PHYPLLG_DEEP_COLOR_DTO_ENABLE_STATUS_MASK 0x00000002L
  86 #define PHYPLLG_PIXCLK_RESYNC_CNTL__PHYPLLG_DCCG_DEEP_COLOR_CNTL_MASK 0x00000030L
  87 #define PHYPLLG_PIXCLK_RESYNC_CNTL__PHYPLLG_PIXCLK_ENABLE_MASK 0x00000100L
  88 #define PHYPLLG_PIXCLK_RESYNC_CNTL__PHYPLLG_PIXCLK_DOUBLE_RATE_ENABLE_MASK 0x00000200L
  89 #endif
  90 #endif /* _DCN31_RESOURCE_H_ */