drivers/gpu/drm/amd/display/dc/dcn31/dcn31_dccg.h

   1 /*
   2  * Copyright 2018 Advanced Micro Devices, Inc.
   3  *
   4  * Permission is hereby granted, free of charge, to any person obtaining a
   5  * copy of this software and associated documentation files (the "Software"),
   6  * to deal in the Software without restriction, including without limitation
   7  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
   8  * and/or sell copies of the Software, and to permit persons to whom the
   9  * Software is furnished to do so, subject to the following conditions:
  10  *
  11  * The above copyright notice and this permission notice shall be included in
  12  * all copies or substantial portions of the Software.
  13  *
  14  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  15  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  16  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  17  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  18  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  19  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  20  * OTHER DEALINGS IN THE SOFTWARE.
  21  *
  22  * Authors: AMD
  23  *
  24  */
  25
  26 #ifndef __DCN31_DCCG_H__
  27 #define __DCN31_DCCG_H__
  28
  29 #include "dcn30/dcn30_dccg.h"
  30
  31 #define DCCG_SFII(block, reg_name, field_prefix, field_name, inst, post_fix)\
  32         .field_prefix ## _ ## field_name[inst] = block ## inst ## _ ## reg_name ## __ ## field_prefix ## inst ## _ ## field_name ## post_fix
  33
  34
  35 #define DCCG_REG_LIST_DCN31() \
  36         SR(DPPCLK_DTO_CTRL),\
  37         DCCG_SRII(DTO_PARAM, DPPCLK, 0),\
  38         DCCG_SRII(DTO_PARAM, DPPCLK, 1),\
  39         DCCG_SRII(DTO_PARAM, DPPCLK, 2),\
  40         DCCG_SRII(DTO_PARAM, DPPCLK, 3),\
  41         SR(PHYASYMCLK_CLOCK_CNTL),\
  42         SR(PHYBSYMCLK_CLOCK_CNTL),\
  43         SR(PHYCSYMCLK_CLOCK_CNTL),\
  44         SR(PHYDSYMCLK_CLOCK_CNTL),\
  45         SR(PHYESYMCLK_CLOCK_CNTL),\
  46         SR(DPSTREAMCLK_CNTL),\
  47         SR(SYMCLK32_SE_CNTL),\
  48         SR(SYMCLK32_LE_CNTL),\
  49         DCCG_SRII(PIXEL_RATE_CNTL, OTG, 0),\
  50         DCCG_SRII(PIXEL_RATE_CNTL, OTG, 1),\
  51         DCCG_SRII(PIXEL_RATE_CNTL, OTG, 2),\
  52         DCCG_SRII(PIXEL_RATE_CNTL, OTG, 3),\
  53         DCCG_SRII(MODULO, DTBCLK_DTO, 0),\
  54         DCCG_SRII(MODULO, DTBCLK_DTO, 1),\
  55         DCCG_SRII(MODULO, DTBCLK_DTO, 2),\
  56         DCCG_SRII(MODULO, DTBCLK_DTO, 3),\
  57         DCCG_SRII(PHASE, DTBCLK_DTO, 0),\
  58         DCCG_SRII(PHASE, DTBCLK_DTO, 1),\
  59         DCCG_SRII(PHASE, DTBCLK_DTO, 2),\
  60         DCCG_SRII(PHASE, DTBCLK_DTO, 3),\
  61         SR(DCCG_AUDIO_DTBCLK_DTO_MODULO),\
  62         SR(DCCG_AUDIO_DTBCLK_DTO_PHASE),\
  63         SR(DCCG_AUDIO_DTO_SOURCE),\
  64         SR(DENTIST_DISPCLK_CNTL)
  65
  66
  67 #define DCCG_MASK_SH_LIST_DCN31(mask_sh) \
  68         DCCG_SFI(DPPCLK_DTO_CTRL, DTO_ENABLE, DPPCLK, 0, mask_sh),\
  69         DCCG_SFI(DPPCLK_DTO_CTRL, DTO_DB_EN, DPPCLK, 0, mask_sh),\
  70         DCCG_SFI(DPPCLK_DTO_CTRL, DTO_ENABLE, DPPCLK, 1, mask_sh),\
  71         DCCG_SFI(DPPCLK_DTO_CTRL, DTO_DB_EN, DPPCLK, 1, mask_sh),\
  72         DCCG_SFI(DPPCLK_DTO_CTRL, DTO_ENABLE, DPPCLK, 2, mask_sh),\
  73         DCCG_SFI(DPPCLK_DTO_CTRL, DTO_DB_EN, DPPCLK, 2, mask_sh),\
  74         DCCG_SFI(DPPCLK_DTO_CTRL, DTO_ENABLE, DPPCLK, 3, mask_sh),\
  75         DCCG_SFI(DPPCLK_DTO_CTRL, DTO_DB_EN, DPPCLK, 3, mask_sh),\
  76         DCCG_SF(DPPCLK0_DTO_PARAM, DPPCLK0_DTO_PHASE, mask_sh),\
  77         DCCG_SF(DPPCLK0_DTO_PARAM, DPPCLK0_DTO_MODULO, mask_sh),\
  78         DCCG_SF(PHYASYMCLK_CLOCK_CNTL, PHYASYMCLK_FORCE_EN, mask_sh),\
  79         DCCG_SF(PHYASYMCLK_CLOCK_CNTL, PHYASYMCLK_FORCE_SRC_SEL, mask_sh),\
  80         DCCG_SF(PHYBSYMCLK_CLOCK_CNTL, PHYBSYMCLK_FORCE_EN, mask_sh),\
  81         DCCG_SF(PHYBSYMCLK_CLOCK_CNTL, PHYBSYMCLK_FORCE_SRC_SEL, mask_sh),\
  82         DCCG_SF(PHYCSYMCLK_CLOCK_CNTL, PHYCSYMCLK_FORCE_EN, mask_sh),\
  83         DCCG_SF(PHYCSYMCLK_CLOCK_CNTL, PHYCSYMCLK_FORCE_SRC_SEL, mask_sh),\
  84         DCCG_SF(PHYDSYMCLK_CLOCK_CNTL, PHYDSYMCLK_FORCE_EN, mask_sh),\
  85         DCCG_SF(PHYDSYMCLK_CLOCK_CNTL, PHYDSYMCLK_FORCE_SRC_SEL, mask_sh),\
  86         DCCG_SF(PHYESYMCLK_CLOCK_CNTL, PHYESYMCLK_FORCE_EN, mask_sh),\
  87         DCCG_SF(PHYESYMCLK_CLOCK_CNTL, PHYESYMCLK_FORCE_SRC_SEL, mask_sh),\
  88         DCCG_SF(DPSTREAMCLK_CNTL, DPSTREAMCLK_PIPE0_EN, mask_sh),\
  89         DCCG_SF(DPSTREAMCLK_CNTL, DPSTREAMCLK_PIPE1_EN, mask_sh),\
  90         DCCG_SF(DPSTREAMCLK_CNTL, DPSTREAMCLK_PIPE2_EN, mask_sh),\
  91         DCCG_SF(DPSTREAMCLK_CNTL, DPSTREAMCLK_PIPE3_EN, mask_sh),\
  92         DCCG_SF(SYMCLK32_SE_CNTL, SYMCLK32_SE0_SRC_SEL, mask_sh),\
  93         DCCG_SF(SYMCLK32_SE_CNTL, SYMCLK32_SE1_SRC_SEL, mask_sh),\
  94         DCCG_SF(SYMCLK32_SE_CNTL, SYMCLK32_SE2_SRC_SEL, mask_sh),\
  95         DCCG_SF(SYMCLK32_SE_CNTL, SYMCLK32_SE3_SRC_SEL, mask_sh),\
  96         DCCG_SF(SYMCLK32_SE_CNTL, SYMCLK32_SE0_EN, mask_sh),\
  97         DCCG_SF(SYMCLK32_SE_CNTL, SYMCLK32_SE1_EN, mask_sh),\
  98         DCCG_SF(SYMCLK32_SE_CNTL, SYMCLK32_SE2_EN, mask_sh),\
  99         DCCG_SF(SYMCLK32_SE_CNTL, SYMCLK32_SE3_EN, mask_sh),\
 100         DCCG_SF(SYMCLK32_LE_CNTL, SYMCLK32_LE0_SRC_SEL, mask_sh),\
 101         DCCG_SF(SYMCLK32_LE_CNTL, SYMCLK32_LE1_SRC_SEL, mask_sh),\
 102         DCCG_SF(SYMCLK32_LE_CNTL, SYMCLK32_LE0_EN, mask_sh),\
 103         DCCG_SF(SYMCLK32_LE_CNTL, SYMCLK32_LE1_EN, mask_sh),\
 104         DCCG_SFII(OTG, PIXEL_RATE_CNTL, DTBCLK_DTO, ENABLE, 0, mask_sh),\
 105         DCCG_SFII(OTG, PIXEL_RATE_CNTL, DTBCLK_DTO, ENABLE, 1, mask_sh),\
 106         DCCG_SFII(OTG, PIXEL_RATE_CNTL, DTBCLK_DTO, ENABLE, 2, mask_sh),\
 107         DCCG_SFII(OTG, PIXEL_RATE_CNTL, DTBCLK_DTO, ENABLE, 3, mask_sh),\
 108         DCCG_SFII(OTG, PIXEL_RATE_CNTL, DTBCLKDTO, ENABLE_STATUS, 0, mask_sh),\
 109         DCCG_SFII(OTG, PIXEL_RATE_CNTL, DTBCLKDTO, ENABLE_STATUS, 1, mask_sh),\
 110         DCCG_SFII(OTG, PIXEL_RATE_CNTL, DTBCLKDTO, ENABLE_STATUS, 2, mask_sh),\
 111         DCCG_SFII(OTG, PIXEL_RATE_CNTL, DTBCLKDTO, ENABLE_STATUS, 3, mask_sh),\
 112         DCCG_SFII(OTG, PIXEL_RATE_CNTL, PIPE, DTO_SRC_SEL, 0, mask_sh),\
 113         DCCG_SFII(OTG, PIXEL_RATE_CNTL, PIPE, DTO_SRC_SEL, 1, mask_sh),\
 114         DCCG_SFII(OTG, PIXEL_RATE_CNTL, PIPE, DTO_SRC_SEL, 2, mask_sh),\
 115         DCCG_SFII(OTG, PIXEL_RATE_CNTL, PIPE, DTO_SRC_SEL, 3, mask_sh),\
 116         DCCG_SFII(OTG, PIXEL_RATE_CNTL, DTBCLK_DTO, DIV, 0, mask_sh),\
 117         DCCG_SFII(OTG, PIXEL_RATE_CNTL, DTBCLK_DTO, DIV, 1, mask_sh),\
 118         DCCG_SFII(OTG, PIXEL_RATE_CNTL, DTBCLK_DTO, DIV, 2, mask_sh),\
 119         DCCG_SFII(OTG, PIXEL_RATE_CNTL, DTBCLK_DTO, DIV, 3, mask_sh),\
 120         DCCG_SF(DCCG_AUDIO_DTO_SOURCE, DCCG_AUDIO_DTO_SEL, mask_sh),\
 121         DCCG_SF(DCCG_AUDIO_DTO_SOURCE, DCCG_AUDIO_DTO0_SOURCE_SEL, mask_sh),\
 122         DCCG_SF(DENTIST_DISPCLK_CNTL, DENTIST_DISPCLK_CHG_MODE, mask_sh)
 123
 124
 125 struct dccg *dccg31_create(
 126         struct dc_context *ctx,
 127         const struct dccg_registers *regs,
 128         const struct dccg_shift *dccg_shift,
 129         const struct dccg_mask *dccg_mask);
 130
 131 void dccg31_init(struct dccg *dccg);
 132
 133 void dccg31_set_physymclk(
 134                 struct dccg *dccg,
 135                 int phy_inst,
 136                 enum physymclk_clock_source clk_src,
 137                 bool force_enable);
 138
 139 void dccg31_set_audio_dtbclk_dto(
 140                 struct dccg *dccg,
 141                 uint32_t req_audio_dtbclk_khz);
 142
 143 void dccg31_set_hdmistreamclk(
 144                 struct dccg *dccg,
 145                 enum hdmistreamclk_source src);
 146
 147 #endif //__DCN31_DCCG_H__