drivers/gpu/drm/amd/display/dc/dc.h

   1 /*
   2  * Copyright 2012-14 Advanced Micro Devices, Inc.
   3  *
   4  * Permission is hereby granted, free of charge, to any person obtaining a
   5  * copy of this software and associated documentation files (the "Software"),
   6  * to deal in the Software without restriction, including without limitation
   7  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
   8  * and/or sell copies of the Software, and to permit persons to whom the
   9  * Software is furnished to do so, subject to the following conditions:
  10  *
  11  * The above copyright notice and this permission notice shall be included in
  12  * all copies or substantial portions of the Software.
  13  *
  14  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  15  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  16  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  17  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  18  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  19  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  20  * OTHER DEALINGS IN THE SOFTWARE.
  21  *
  22  * Authors: AMD
  23  *
  24  */
  25
  26 #ifndef DC_INTERFACE_H_
  27 #define DC_INTERFACE_H_
  28
  29 #include "dc_types.h"
  30 #include "grph_object_defs.h"
  31 #include "logger_types.h"
  32 #if defined(CONFIG_DRM_AMD_DC_HDCP)
  33 #include "hdcp_types.h"
  34 #endif
  35 #include "gpio_types.h"
  36 #include "link_service_types.h"
  37 #include "grph_object_ctrl_defs.h"
  38 #include <inc/hw/opp.h>
  39
  40 #include "inc/hw_sequencer.h"
  41 #include "inc/compressor.h"
  42 #include "inc/hw/dmcu.h"
  43 #include "dml/display_mode_lib.h"
  44
  45 #define DC_VER "3.2.88"
  46
  47 #define MAX_SURFACES 3
  48 #define MAX_PLANES 6
  49 #define MAX_STREAMS 6
  50 #define MAX_SINKS_PER_LINK 4
  51
  52 /*******************************************************************************
  53  * Display Core Interfaces
  54  ******************************************************************************/
  55 struct dc_versions {
  56         const char *dc_ver;
  57         struct dmcu_version dmcu_version;
  58 };
  59
  60 enum dp_protocol_version {
  61         DP_VERSION_1_4,
  62 };
  63
  64 enum dc_plane_type {
  65         DC_PLANE_TYPE_INVALID,
  66         DC_PLANE_TYPE_DCE_RGB,
  67         DC_PLANE_TYPE_DCE_UNDERLAY,
  68         DC_PLANE_TYPE_DCN_UNIVERSAL,
  69 };
  70
  71 struct dc_plane_cap {
  72         enum dc_plane_type type;
  73         uint32_t blends_with_above : 1;
  74         uint32_t blends_with_below : 1;
  75         uint32_t per_pixel_alpha : 1;
  76         struct {
  77                 uint32_t argb8888 : 1;
  78                 uint32_t nv12 : 1;
  79                 uint32_t fp16 : 1;
  80                 uint32_t p010 : 1;
  81                 uint32_t ayuv : 1;
  82         } pixel_format_support;
  83         // max upscaling factor x1000
  84         // upscaling factors are always >= 1
  85         // for example, 1080p -> 8K is 4.0, or 4000 raw value
  86         struct {
  87                 uint32_t argb8888;
  88                 uint32_t nv12;
  89                 uint32_t fp16;
  90         } max_upscale_factor;
  91         // max downscale factor x1000
  92         // downscale factors are always <= 1
  93         // for example, 8K -> 1080p is 0.25, or 250 raw value
  94         struct {
  95                 uint32_t argb8888;
  96                 uint32_t nv12;
  97                 uint32_t fp16;
  98         } max_downscale_factor;
  99 };
 100
 101 // Color management caps (DPP and MPC)
 102 struct rom_curve_caps {
 103         uint16_t srgb : 1;
 104         uint16_t bt2020 : 1;
 105         uint16_t gamma2_2 : 1;
 106         uint16_t pq : 1;
 107         uint16_t hlg : 1;
 108 };
 109
 110 struct dpp_color_caps {
 111         uint16_t dcn_arch : 1; // all DCE generations treated the same
 112         // input lut is different than most LUTs, just plain 256-entry lookup
 113         uint16_t input_lut_shared : 1; // shared with DGAM
 114         uint16_t icsc : 1;
 115         uint16_t dgam_ram : 1;
 116         uint16_t post_csc : 1; // before gamut remap
 117         uint16_t gamma_corr : 1;
 118
 119         // hdr_mult and gamut remap always available in DPP (in that order)
 120         // 3d lut implies shaper LUT,
 121         // it may be shared with MPC - check MPC:shared_3d_lut flag
 122         uint16_t hw_3d_lut : 1;
 123         uint16_t ogam_ram : 1; // blnd gam
 124         uint16_t ocsc : 1;
 125         struct rom_curve_caps dgam_rom_caps;
 126         struct rom_curve_caps ogam_rom_caps;
 127 };
 128
 129 struct mpc_color_caps {
 130         uint16_t gamut_remap : 1;
 131         uint16_t ogam_ram : 1;
 132         uint16_t ocsc : 1;
 133         uint16_t num_3dluts : 3; //3d lut always assumes a preceding shaper LUT
 134         uint16_t shared_3d_lut:1; //can be in either DPP or MPC, but single instance
 135
 136         struct rom_curve_caps ogam_rom_caps;
 137 };
 138
 139 struct dc_color_caps {
 140         struct dpp_color_caps dpp;
 141         struct mpc_color_caps mpc;
 142 };
 143
 144 struct dc_caps {
 145         uint32_t max_streams;
 146         uint32_t max_links;
 147         uint32_t max_audios;
 148         uint32_t max_slave_planes;
 149         uint32_t max_planes;
 150         uint32_t max_downscale_ratio;
 151         uint32_t i2c_speed_in_khz;
 152         uint32_t dmdata_alloc_size;
 153         unsigned int max_cursor_size;
 154         unsigned int max_video_width;
 155         int linear_pitch_alignment;
 156         bool dcc_const_color;
 157         bool dynamic_audio;
 158         bool is_apu;
 159         bool dual_link_dvi;
 160         bool post_blend_color_processing;
 161         bool force_dp_tps4_for_cp2520;
 162         bool disable_dp_clk_share;
 163         bool psp_setup_panel_mode;
 164         bool extended_aux_timeout_support;
 165         bool dmcub_support;
 166         enum dp_protocol_version max_dp_protocol_version;
 167         struct dc_plane_cap planes[MAX_PLANES];
 168         struct dc_color_caps color;
 169 };
 170
 171 struct dc_bug_wa {
 172         bool no_connect_phy_config;
 173         bool dedcn20_305_wa;
 174         bool skip_clock_update;
 175         bool lt_early_cr_pattern;
 176 };
 177
 178 struct dc_dcc_surface_param {
 179         struct dc_size surface_size;
 180         enum surface_pixel_format format;
 181         enum swizzle_mode_values swizzle_mode;
 182         enum dc_scan_direction scan;
 183 };
 184
 185 struct dc_dcc_setting {
 186         unsigned int max_compressed_blk_size;
 187         unsigned int max_uncompressed_blk_size;
 188         bool independent_64b_blks;
 189 #if defined(CONFIG_DRM_AMD_DC_DCN3_0)
 190         //These bitfields to be used starting with DCN 3.0
 191         struct {
 192                 uint32_t dcc_256_64_64 : 1;//available in ASICs before DCN 3.0 (the worst compression case)
 193                 uint32_t dcc_128_128_uncontrained : 1;  //available in ASICs before DCN 3.0
 194                 uint32_t dcc_256_128_128 : 1;           //available starting with DCN 3.0
 195                 uint32_t dcc_256_256_unconstrained : 1;  //available in ASICs before DCN 3.0 (the best compression case)
 196         } dcc_controls;
 197 #endif
 198 };
 199
 200 struct dc_surface_dcc_cap {
 201         union {
 202                 struct {
 203                         struct dc_dcc_setting rgb;
 204                 } grph;
 205
 206                 struct {
 207                         struct dc_dcc_setting luma;
 208                         struct dc_dcc_setting chroma;
 209                 } video;
 210         };
 211
 212         bool capable;
 213         bool const_color_support;
 214 };
 215
 216 struct dc_static_screen_params {
 217         struct {
 218                 bool force_trigger;
 219                 bool cursor_update;
 220                 bool surface_update;
 221                 bool overlay_update;
 222         } triggers;
 223         unsigned int num_frames;
 224 };
 225
 226
 227 /* Surface update type is used by dc_update_surfaces_and_stream
 228  * The update type is determined at the very beginning of the function based
 229  * on parameters passed in and decides how much programming (or updating) is
 230  * going to be done during the call.
 231  *
 232  * UPDATE_TYPE_FAST is used for really fast updates that do not require much
 233  * logical calculations or hardware register programming. This update MUST be
 234  * ISR safe on windows. Currently fast update will only be used to flip surface
 235  * address.
 236  *
 237  * UPDATE_TYPE_MED is used for slower updates which require significant hw
 238  * re-programming however do not affect bandwidth consumption or clock
 239  * requirements. At present, this is the level at which front end updates
 240  * that do not require us to run bw_calcs happen. These are in/out transfer func
 241  * updates, viewport offset changes, recout size changes and pixel depth changes.
 242  * This update can be done at ISR, but we want to minimize how often this happens.
 243  *
 244  * UPDATE_TYPE_FULL is slow. Really slow. This requires us to recalculate our
 245  * bandwidth and clocks, possibly rearrange some pipes and reprogram anything front
 246  * end related. Any time viewport dimensions, recout dimensions, scaling ratios or
 247  * gamma need to be adjusted or pipe needs to be turned on (or disconnected) we do
 248  * a full update. This cannot be done at ISR level and should be a rare event.
 249  * Unless someone is stress testing mpo enter/exit, playing with colour or adjusting
 250  * underscan we don't expect to see this call at all.
 251  */
 252
 253 enum surface_update_type {
 254         UPDATE_TYPE_FAST, /* super fast, safe to execute in isr */
 255         UPDATE_TYPE_MED,  /* ISR safe, most of programming needed, no bw/clk change*/
 256         UPDATE_TYPE_FULL, /* may need to shuffle resources */
 257 };
 258
 259 /* Forward declaration*/
 260 struct dc;
 261 struct dc_plane_state;
 262 struct dc_state;
 263
 264
 265 struct dc_cap_funcs {
 266         bool (*get_dcc_compression_cap)(const struct dc *dc,
 267                         const struct dc_dcc_surface_param *input,
 268                         struct dc_surface_dcc_cap *output);
 269 };
 270
 271 struct link_training_settings;
 272
 273
 274 /* Structure to hold configuration flags set by dm at dc creation. */
 275 struct dc_config {
 276         bool gpu_vm_support;
 277         bool disable_disp_pll_sharing;
 278         bool fbc_support;
 279         bool optimize_edp_link_rate;
 280         bool disable_fractional_pwm;
 281         bool allow_seamless_boot_optimization;
 282         bool power_down_display_on_boot;
 283         bool edp_not_connected;
 284         bool force_enum_edp;
 285         bool forced_clocks;
 286         bool disable_extended_timeout_support; // Used to disable extended timeout and lttpr feature as well
 287         bool multi_mon_pp_mclk_switch;
 288         bool disable_dmcu;
 289         bool enable_4to1MPC;
 290 #if defined(CONFIG_DRM_AMD_DC_DCN3_0)
 291         bool clamp_min_dcfclk;
 292 #endif
 293 };
 294
 295 enum visual_confirm {
 296         VISUAL_CONFIRM_DISABLE = 0,
 297         VISUAL_CONFIRM_SURFACE = 1,
 298         VISUAL_CONFIRM_HDR = 2,
 299         VISUAL_CONFIRM_MPCTREE = 4,
 300         VISUAL_CONFIRM_PSR = 5,
 301 };
 302
 303 enum dcc_option {
 304         DCC_ENABLE = 0,
 305         DCC_DISABLE = 1,
 306         DCC_HALF_REQ_DISALBE = 2,
 307 };
 308
 309 enum pipe_split_policy {
 310         MPC_SPLIT_DYNAMIC = 0,
 311         MPC_SPLIT_AVOID = 1,
 312         MPC_SPLIT_AVOID_MULT_DISP = 2,
 313 };
 314
 315 enum wm_report_mode {
 316         WM_REPORT_DEFAULT = 0,
 317         WM_REPORT_OVERRIDE = 1,
 318 };
 319 enum dtm_pstate{
 320         dtm_level_p0 = 0,/*highest voltage*/
 321         dtm_level_p1,
 322         dtm_level_p2,
 323         dtm_level_p3,
 324         dtm_level_p4,/*when active_display_count = 0*/
 325 };
 326
 327 enum dcn_pwr_state {
 328         DCN_PWR_STATE_UNKNOWN = -1,
 329         DCN_PWR_STATE_MISSION_MODE = 0,
 330         DCN_PWR_STATE_LOW_POWER = 3,
 331 };
 332
 333 /*
 334  * For any clocks that may differ per pipe
 335  * only the max is stored in this structure
 336  */
 337 struct dc_clocks {
 338         int dispclk_khz;
 339         int dppclk_khz;
 340         int dcfclk_khz;
 341         int socclk_khz;
 342         int dcfclk_deep_sleep_khz;
 343         int fclk_khz;
 344         int phyclk_khz;
 345         int dramclk_khz;
 346         bool p_state_change_support;
 347         enum dcn_pwr_state pwr_state;
 348         /*
 349          * Elements below are not compared for the purposes of
 350          * optimization required
 351          */
 352         bool prev_p_state_change_support;
 353         enum dtm_pstate dtm_level;
 354         int max_supported_dppclk_khz;
 355         int max_supported_dispclk_khz;
 356         int bw_dppclk_khz; /*a copy of dppclk_khz*/
 357         int bw_dispclk_khz;
 358 };
 359
 360 struct dc_bw_validation_profile {
 361         bool enable;
 362
 363         unsigned long long total_ticks;
 364         unsigned long long voltage_level_ticks;
 365         unsigned long long watermark_ticks;
 366         unsigned long long rq_dlg_ticks;
 367
 368         unsigned long long total_count;
 369         unsigned long long skip_fast_count;
 370         unsigned long long skip_pass_count;
 371         unsigned long long skip_fail_count;
 372 };
 373
 374 #define BW_VAL_TRACE_SETUP() \
 375                 unsigned long long end_tick = 0; \
 376                 unsigned long long voltage_level_tick = 0; \
 377                 unsigned long long watermark_tick = 0; \
 378                 unsigned long long start_tick = dc->debug.bw_val_profile.enable ? \
 379                                 dm_get_timestamp(dc->ctx) : 0
 380
 381 #define BW_VAL_TRACE_COUNT() \
 382                 if (dc->debug.bw_val_profile.enable) \
 383                         dc->debug.bw_val_profile.total_count++
 384
 385 #define BW_VAL_TRACE_SKIP(status) \
 386                 if (dc->debug.bw_val_profile.enable) { \
 387                         if (!voltage_level_tick) \
 388                                 voltage_level_tick = dm_get_timestamp(dc->ctx); \
 389                         dc->debug.bw_val_profile.skip_ ## status ## _count++; \
 390                 }
 391
 392 #define BW_VAL_TRACE_END_VOLTAGE_LEVEL() \
 393                 if (dc->debug.bw_val_profile.enable) \
 394                         voltage_level_tick = dm_get_timestamp(dc->ctx)
 395
 396 #define BW_VAL_TRACE_END_WATERMARKS() \
 397                 if (dc->debug.bw_val_profile.enable) \
 398                         watermark_tick = dm_get_timestamp(dc->ctx)
 399
 400 #define BW_VAL_TRACE_FINISH() \
 401                 if (dc->debug.bw_val_profile.enable) { \
 402                         end_tick = dm_get_timestamp(dc->ctx); \
 403                         dc->debug.bw_val_profile.total_ticks += end_tick - start_tick; \
 404                         dc->debug.bw_val_profile.voltage_level_ticks += voltage_level_tick - start_tick; \
 405                         if (watermark_tick) { \
 406                                 dc->debug.bw_val_profile.watermark_ticks += watermark_tick - voltage_level_tick; \
 407                                 dc->debug.bw_val_profile.rq_dlg_ticks += end_tick - watermark_tick; \
 408                         } \
 409                 }
 410
 411 struct dc_debug_options {
 412         enum visual_confirm visual_confirm;
 413         bool sanity_checks;
 414         bool max_disp_clk;
 415         bool surface_trace;
 416         bool timing_trace;
 417         bool clock_trace;
 418         bool validation_trace;
 419         bool bandwidth_calcs_trace;
 420         int max_downscale_src_width;
 421
 422         /* stutter efficiency related */
 423         bool disable_stutter;
 424         bool use_max_lb;
 425         enum dcc_option disable_dcc;
 426         enum pipe_split_policy pipe_split_policy;
 427         bool force_single_disp_pipe_split;
 428         bool voltage_align_fclk;
 429
 430         bool disable_dfs_bypass;
 431         bool disable_dpp_power_gate;
 432         bool disable_hubp_power_gate;
 433         bool disable_dsc_power_gate;
 434         int dsc_min_slice_height_override;
 435         int dsc_bpp_increment_div;
 436         bool native422_support;
 437         bool disable_pplib_wm_range;
 438         enum wm_report_mode pplib_wm_report_mode;
 439         unsigned int min_disp_clk_khz;
 440         unsigned int min_dpp_clk_khz;
 441         int sr_exit_time_dpm0_ns;
 442         int sr_enter_plus_exit_time_dpm0_ns;
 443         int sr_exit_time_ns;
 444         int sr_enter_plus_exit_time_ns;
 445         int urgent_latency_ns;
 446         uint32_t underflow_assert_delay_us;
 447         int percent_of_ideal_drambw;
 448         int dram_clock_change_latency_ns;
 449         bool optimized_watermark;
 450         int always_scale;
 451         bool disable_pplib_clock_request;
 452         bool disable_clock_gate;
 453         bool disable_mem_low_power;
 454         bool disable_dmcu;
 455         bool disable_psr;
 456         bool force_abm_enable;
 457         bool disable_stereo_support;
 458         bool vsr_support;
 459         bool performance_trace;
 460         bool az_endpoint_mute_only;
 461         bool always_use_regamma;
 462         bool p010_mpo_support;
 463         bool recovery_enabled;
 464         bool avoid_vbios_exec_table;
 465         bool scl_reset_length10;
 466         bool hdmi20_disable;
 467         bool skip_detection_link_training;
 468         bool remove_disconnect_edp;
 469         unsigned int force_odm_combine; //bit vector based on otg inst
 470 #if defined(CONFIG_DRM_AMD_DC_DCN3_0)
 471         unsigned int force_odm_combine_4to1; //bit vector based on otg inst
 472 #endif
 473         unsigned int force_fclk_khz;
 474         bool disable_tri_buf;
 475         bool dmub_offload_enabled;
 476         bool dmcub_emulation;
 477 #if defined(CONFIG_DRM_AMD_DC_DCN3_0)
 478         bool disable_idle_power_optimizations;
 479 #endif
 480         bool dmub_command_table; /* for testing only */
 481         struct dc_bw_validation_profile bw_val_profile;
 482         bool disable_fec;
 483         bool disable_48mhz_pwrdwn;
 484         /* This forces a hard min on the DCFCLK requested to SMU/PP
 485          * watermarks are not affected.
 486          */
 487         unsigned int force_min_dcfclk_mhz;
 488 #if defined(CONFIG_DRM_AMD_DC_DCN3_0)
 489         int dwb_fi_phase;
 490 #endif
 491         bool disable_timing_sync;
 492         bool cm_in_bypass;
 493         int force_clock_mode;/*every mode change.*/
 494
 495         bool disable_dram_clock_change_vactive_support;
 496         bool validate_dml_output;
 497         bool enable_dmcub_surface_flip;
 498         bool usbc_combo_phy_reset_wa;
 499         bool disable_dsc;
 500         bool enable_dram_clock_change_one_display_vactive;
 501         unsigned int dppowerup_delay;
 502 };
 503
 504 struct dc_debug_data {
 505         uint32_t ltFailCount;
 506         uint32_t i2cErrorCount;
 507         uint32_t auxErrorCount;
 508 };
 509
 510 struct dc_phy_addr_space_config {
 511         struct {
 512                 uint64_t start_addr;
 513                 uint64_t end_addr;
 514                 uint64_t fb_top;
 515                 uint64_t fb_offset;
 516                 uint64_t fb_base;
 517                 uint64_t agp_top;
 518                 uint64_t agp_bot;
 519                 uint64_t agp_base;
 520         } system_aperture;
 521
 522         struct {
 523                 uint64_t page_table_start_addr;
 524                 uint64_t page_table_end_addr;
 525                 uint64_t page_table_base_addr;
 526         } gart_config;
 527
 528         bool valid;
 529         bool is_hvm_enabled;
 530         uint64_t page_table_default_page_addr;
 531 };
 532
 533 struct dc_virtual_addr_space_config {
 534         uint64_t        page_table_base_addr;
 535         uint64_t        page_table_start_addr;
 536         uint64_t        page_table_end_addr;
 537         uint32_t        page_table_block_size_in_bytes;
 538         uint8_t         page_table_depth; // 1 = 1 level, 2 = 2 level, etc.  0 = invalid
 539 };
 540
 541 struct dc_bounding_box_overrides {
 542         int sr_exit_time_ns;
 543         int sr_enter_plus_exit_time_ns;
 544         int urgent_latency_ns;
 545         int percent_of_ideal_drambw;
 546         int dram_clock_change_latency_ns;
 547         int dummy_clock_change_latency_ns;
 548         /* This forces a hard min on the DCFCLK we use
 549          * for DML.  Unlike the debug option for forcing
 550          * DCFCLK, this override affects watermark calculations
 551          */
 552         int min_dcfclk_mhz;
 553 };
 554
 555 struct dc_state;
 556 struct resource_pool;
 557 struct dce_hwseq;
 558 struct gpu_info_soc_bounding_box_v1_0;
 559 struct dc {
 560         struct dc_versions versions;
 561         struct dc_caps caps;
 562         struct dc_cap_funcs cap_funcs;
 563         struct dc_config config;
 564         struct dc_debug_options debug;
 565         struct dc_bounding_box_overrides bb_overrides;
 566         struct dc_bug_wa work_arounds;
 567         struct dc_context *ctx;
 568         struct dc_phy_addr_space_config vm_pa_config;
 569
 570         uint8_t link_count;
 571         struct dc_link *links[MAX_PIPES * 2];
 572
 573         struct dc_state *current_state;
 574         struct resource_pool *res_pool;
 575
 576         struct clk_mgr *clk_mgr;
 577
 578         /* Display Engine Clock levels */
 579         struct dm_pp_clock_levels sclk_lvls;
 580
 581         /* Inputs into BW and WM calculations. */
 582         struct bw_calcs_dceip *bw_dceip;
 583         struct bw_calcs_vbios *bw_vbios;
 584 #ifdef CONFIG_DRM_AMD_DC_DCN
 585         struct dcn_soc_bounding_box *dcn_soc;
 586         struct dcn_ip_params *dcn_ip;
 587         struct display_mode_lib dml;
 588 #endif
 589
 590         /* HW functions */
 591         struct hw_sequencer_funcs hwss;
 592         struct dce_hwseq *hwseq;
 593
 594         /* Require to optimize clocks and bandwidth for added/removed planes */
 595         bool optimized_required;
 596         bool wm_optimized_required;
 597 #if defined(CONFIG_DRM_AMD_DC_DCN3_0)
 598         bool idle_optimizations_allowed;
 599 #endif
 600
 601         /* Require to maintain clocks and bandwidth for UEFI enabled HW */
 602         int optimize_seamless_boot_streams;
 603
 604         /* FBC compressor */
 605         struct compressor *fbc_compressor;
 606
 607         struct dc_debug_data debug_data;
 608         struct dpcd_vendor_signature vendor_signature;
 609
 610         const char *build_id;
 611         struct vm_helper *vm_helper;
 612         const struct gpu_info_soc_bounding_box_v1_0 *soc_bounding_box;
 613 };
 614
 615 enum frame_buffer_mode {
 616         FRAME_BUFFER_MODE_LOCAL_ONLY = 0,
 617         FRAME_BUFFER_MODE_ZFB_ONLY,
 618         FRAME_BUFFER_MODE_MIXED_ZFB_AND_LOCAL,
 619 } ;
 620
 621 struct dchub_init_data {
 622         int64_t zfb_phys_addr_base;
 623         int64_t zfb_mc_base_addr;
 624         uint64_t zfb_size_in_byte;
 625         enum frame_buffer_mode fb_mode;
 626         bool dchub_initialzied;
 627         bool dchub_info_valid;
 628 };
 629
 630 struct dc_init_data {
 631         struct hw_asic_id asic_id;
 632         void *driver; /* ctx */
 633         struct cgs_device *cgs_device;
 634         struct dc_bounding_box_overrides bb_overrides;
 635
 636         int num_virtual_links;
 637         /*
 638          * If 'vbios_override' not NULL, it will be called instead
 639          * of the real VBIOS. Intended use is Diagnostics on FPGA.
 640          */
 641         struct dc_bios *vbios_override;
 642         enum dce_environment dce_environment;
 643
 644         struct dmub_offload_funcs *dmub_if;
 645         struct dc_reg_helper_state *dmub_offload;
 646
 647         struct dc_config flags;
 648         uint64_t log_mask;
 649
 650         /**
 651          * gpu_info FW provided soc bounding box struct or 0 if not
 652          * available in FW
 653          */
 654         const struct gpu_info_soc_bounding_box_v1_0 *soc_bounding_box;
 655         struct dpcd_vendor_signature vendor_signature;
 656 #if defined(CONFIG_DRM_AMD_DC_DCN3_0)
 657         bool force_smu_not_present;
 658 #endif
 659 };
 660
 661 struct dc_callback_init {
 662 #ifdef CONFIG_DRM_AMD_DC_HDCP
 663         struct cp_psp cp_psp;
 664 #else
 665         uint8_t reserved;
 666 #endif
 667 };
 668
 669 struct dc *dc_create(const struct dc_init_data *init_params);
 670 void dc_hardware_init(struct dc *dc);
 671
 672 int dc_get_vmid_use_vector(struct dc *dc);
 673 void dc_setup_vm_context(struct dc *dc, struct dc_virtual_addr_space_config *va_config, int vmid);
 674 /* Returns the number of vmids supported */
 675 int dc_setup_system_context(struct dc *dc, struct dc_phy_addr_space_config *pa_config);
 676 void dc_init_callbacks(struct dc *dc,
 677                 const struct dc_callback_init *init_params);
 678 void dc_deinit_callbacks(struct dc *dc);
 679 void dc_destroy(struct dc **dc);
 680
 681 /*******************************************************************************
 682  * Surface Interfaces
 683  ******************************************************************************/
 684
 685 enum {
 686         TRANSFER_FUNC_POINTS = 1025
 687 };
 688
 689 struct dc_hdr_static_metadata {
 690         /* display chromaticities and white point in units of 0.00001 */
 691         unsigned int chromaticity_green_x;
 692         unsigned int chromaticity_green_y;
 693         unsigned int chromaticity_blue_x;
 694         unsigned int chromaticity_blue_y;
 695         unsigned int chromaticity_red_x;
 696         unsigned int chromaticity_red_y;
 697         unsigned int chromaticity_white_point_x;
 698         unsigned int chromaticity_white_point_y;
 699
 700         uint32_t min_luminance;
 701         uint32_t max_luminance;
 702         uint32_t maximum_content_light_level;
 703         uint32_t maximum_frame_average_light_level;
 704 };
 705
 706 enum dc_transfer_func_type {
 707         TF_TYPE_PREDEFINED,
 708         TF_TYPE_DISTRIBUTED_POINTS,
 709         TF_TYPE_BYPASS,
 710         TF_TYPE_HWPWL
 711 };
 712
 713 struct dc_transfer_func_distributed_points {
 714         struct fixed31_32 red[TRANSFER_FUNC_POINTS];
 715         struct fixed31_32 green[TRANSFER_FUNC_POINTS];
 716         struct fixed31_32 blue[TRANSFER_FUNC_POINTS];
 717
 718         uint16_t end_exponent;
 719         uint16_t x_point_at_y1_red;
 720         uint16_t x_point_at_y1_green;
 721         uint16_t x_point_at_y1_blue;
 722 };
 723
 724 enum dc_transfer_func_predefined {
 725         TRANSFER_FUNCTION_SRGB,
 726         TRANSFER_FUNCTION_BT709,
 727         TRANSFER_FUNCTION_PQ,
 728         TRANSFER_FUNCTION_LINEAR,
 729         TRANSFER_FUNCTION_UNITY,
 730         TRANSFER_FUNCTION_HLG,
 731         TRANSFER_FUNCTION_HLG12,
 732         TRANSFER_FUNCTION_GAMMA22,
 733         TRANSFER_FUNCTION_GAMMA24,
 734         TRANSFER_FUNCTION_GAMMA26
 735 };
 736
 737
 738 struct dc_transfer_func {
 739         struct kref refcount;
 740         enum dc_transfer_func_type type;
 741         enum dc_transfer_func_predefined tf;
 742         /* FP16 1.0 reference level in nits, default is 80 nits, only for PQ*/
 743         uint32_t sdr_ref_white_level;
 744         struct dc_context *ctx;
 745         union {
 746                 struct pwl_params pwl;
 747                 struct dc_transfer_func_distributed_points tf_pts;
 748         };
 749 };
 750
 751
 752 union dc_3dlut_state {
 753         struct {
 754                 uint32_t initialized:1;         /*if 3dlut is went through color module for initialization */
 755                 uint32_t rmu_idx_valid:1;       /*if mux settings are valid*/
 756                 uint32_t rmu_mux_num:3;         /*index of mux to use*/
 757                 uint32_t mpc_rmu0_mux:4;        /*select mpcc on mux, one of the following : mpcc0, mpcc1, mpcc2, mpcc3*/
 758                 uint32_t mpc_rmu1_mux:4;
 759                 uint32_t mpc_rmu2_mux:4;
 760                 uint32_t reserved:15;
 761         } bits;
 762         uint32_t raw;
 763 };
 764
 765
 766 struct dc_3dlut {
 767         struct kref refcount;
 768         struct tetrahedral_params lut_3d;
 769         struct fixed31_32 hdr_multiplier;
 770         union dc_3dlut_state state;
 771         struct dc_context *ctx;
 772 };
 773 /*
 774  * This structure is filled in by dc_surface_get_status and contains
 775  * the last requested address and the currently active address so the called
 776  * can determine if there are any outstanding flips
 777  */
 778 struct dc_plane_status {
 779         struct dc_plane_address requested_address;
 780         struct dc_plane_address current_address;
 781         bool is_flip_pending;
 782         bool is_right_eye;
 783 };
 784
 785 union surface_update_flags {
 786
 787         struct {
 788                 uint32_t addr_update:1;
 789                 /* Medium updates */
 790                 uint32_t dcc_change:1;
 791                 uint32_t color_space_change:1;
 792                 uint32_t horizontal_mirror_change:1;
 793                 uint32_t per_pixel_alpha_change:1;
 794                 uint32_t global_alpha_change:1;
 795                 uint32_t hdr_mult:1;
 796                 uint32_t rotation_change:1;
 797                 uint32_t swizzle_change:1;
 798                 uint32_t scaling_change:1;
 799                 uint32_t position_change:1;
 800                 uint32_t in_transfer_func_change:1;
 801                 uint32_t input_csc_change:1;
 802                 uint32_t coeff_reduction_change:1;
 803                 uint32_t output_tf_change:1;
 804                 uint32_t pixel_format_change:1;
 805                 uint32_t plane_size_change:1;
 806                 uint32_t gamut_remap_change:1;
 807
 808                 /* Full updates */
 809                 uint32_t new_plane:1;
 810                 uint32_t bpp_change:1;
 811                 uint32_t gamma_change:1;
 812                 uint32_t bandwidth_change:1;
 813                 uint32_t clock_change:1;
 814                 uint32_t stereo_format_change:1;
 815                 uint32_t full_update:1;
 816         } bits;
 817
 818         uint32_t raw;
 819 };
 820
 821 struct dc_plane_state {
 822         struct dc_plane_address address;
 823         struct dc_plane_flip_time time;
 824         bool triplebuffer_flips;
 825         struct scaling_taps scaling_quality;
 826         struct rect src_rect;
 827         struct rect dst_rect;
 828         struct rect clip_rect;
 829
 830         struct plane_size plane_size;
 831         union dc_tiling_info tiling_info;
 832
 833         struct dc_plane_dcc_param dcc;
 834
 835         struct dc_gamma *gamma_correction;
 836         struct dc_transfer_func *in_transfer_func;
 837         struct dc_bias_and_scale *bias_and_scale;
 838         struct dc_csc_transform input_csc_color_matrix;
 839         struct fixed31_32 coeff_reduction_factor;
 840         struct fixed31_32 hdr_mult;
 841         struct colorspace_transform gamut_remap_matrix;
 842
 843         // TODO: No longer used, remove
 844         struct dc_hdr_static_metadata hdr_static_ctx;
 845
 846         enum dc_color_space color_space;
 847
 848         struct dc_3dlut *lut3d_func;
 849         struct dc_transfer_func *in_shaper_func;
 850         struct dc_transfer_func *blend_tf;
 851
 852 #if defined(CONFIG_DRM_AMD_DC_DCN3_0)
 853         struct dc_transfer_func *gamcor_tf;
 854 #endif
 855         enum surface_pixel_format format;
 856         enum dc_rotation_angle rotation;
 857         enum plane_stereo_format stereo_format;
 858
 859         bool is_tiling_rotated;
 860         bool per_pixel_alpha;
 861         bool global_alpha;
 862         int  global_alpha_value;
 863         bool visible;
 864         bool flip_immediate;
 865         bool horizontal_mirror;
 866         int layer_index;
 867
 868         union surface_update_flags update_flags;
 869         /* private to DC core */
 870         struct dc_plane_status status;
 871         struct dc_context *ctx;
 872
 873         /* HACK: Workaround for forcing full reprogramming under some conditions */
 874         bool force_full_update;
 875
 876         /* private to dc_surface.c */
 877         enum dc_irq_source irq_source;
 878         struct kref refcount;
 879 };
 880
 881 struct dc_plane_info {
 882         struct plane_size plane_size;
 883         union dc_tiling_info tiling_info;
 884         struct dc_plane_dcc_param dcc;
 885         enum surface_pixel_format format;
 886         enum dc_rotation_angle rotation;
 887         enum plane_stereo_format stereo_format;
 888         enum dc_color_space color_space;
 889         bool horizontal_mirror;
 890         bool visible;
 891         bool per_pixel_alpha;
 892         bool global_alpha;
 893         int  global_alpha_value;
 894         bool input_csc_enabled;
 895         int layer_index;
 896 };
 897
 898 struct dc_scaling_info {
 899         struct rect src_rect;
 900         struct rect dst_rect;
 901         struct rect clip_rect;
 902         struct scaling_taps scaling_quality;
 903 };
 904
 905 struct dc_surface_update {
 906         struct dc_plane_state *surface;
 907
 908         /* isr safe update parameters.  null means no updates */
 909         const struct dc_flip_addrs *flip_addr;
 910         const struct dc_plane_info *plane_info;
 911         const struct dc_scaling_info *scaling_info;
 912         struct fixed31_32 hdr_mult;
 913         /* following updates require alloc/sleep/spin that is not isr safe,
 914          * null means no updates
 915          */
 916         const struct dc_gamma *gamma;
 917         const struct dc_transfer_func *in_transfer_func;
 918
 919         const struct dc_csc_transform *input_csc_color_matrix;
 920         const struct fixed31_32 *coeff_reduction_factor;
 921         const struct dc_transfer_func *func_shaper;
 922         const struct dc_3dlut *lut3d_func;
 923         const struct dc_transfer_func *blend_tf;
 924         const struct colorspace_transform *gamut_remap_matrix;
 925 };
 926
 927 /*
 928  * Create a new surface with default parameters;
 929  */
 930 struct dc_plane_state *dc_create_plane_state(struct dc *dc);
 931 const struct dc_plane_status *dc_plane_get_status(
 932                 const struct dc_plane_state *plane_state);
 933
 934 void dc_plane_state_retain(struct dc_plane_state *plane_state);
 935 void dc_plane_state_release(struct dc_plane_state *plane_state);
 936
 937 void dc_gamma_retain(struct dc_gamma *dc_gamma);
 938 void dc_gamma_release(struct dc_gamma **dc_gamma);
 939 struct dc_gamma *dc_create_gamma(void);
 940
 941 void dc_transfer_func_retain(struct dc_transfer_func *dc_tf);
 942 void dc_transfer_func_release(struct dc_transfer_func *dc_tf);
 943 struct dc_transfer_func *dc_create_transfer_func(void);
 944
 945 struct dc_3dlut *dc_create_3dlut_func(void);
 946 void dc_3dlut_func_release(struct dc_3dlut *lut);
 947 void dc_3dlut_func_retain(struct dc_3dlut *lut);
 948 /*
 949  * This structure holds a surface address.  There could be multiple addresses
 950  * in cases such as Stereo 3D, Planar YUV, etc.  Other per-flip attributes such
 951  * as frame durations and DCC format can also be set.
 952  */
 953 struct dc_flip_addrs {
 954         struct dc_plane_address address;
 955         unsigned int flip_timestamp_in_us;
 956         bool flip_immediate;
 957         /* TODO: add flip duration for FreeSync */
 958         bool triplebuffer_flips;
 959 };
 960
 961 bool dc_post_update_surfaces_to_stream(
 962                 struct dc *dc);
 963
 964 #include "dc_stream.h"
 965
 966 /*
 967  * Structure to store surface/stream associations for validation
 968  */
 969 struct dc_validation_set {
 970         struct dc_stream_state *stream;
 971         struct dc_plane_state *plane_states[MAX_SURFACES];
 972         uint8_t plane_count;
 973 };
 974
 975 bool dc_validate_seamless_boot_timing(const struct dc *dc,
 976                                 const struct dc_sink *sink,
 977                                 struct dc_crtc_timing *crtc_timing);
 978
 979 enum dc_status dc_validate_plane(struct dc *dc, const struct dc_plane_state *plane_state);
 980
 981 void get_clock_requirements_for_state(struct dc_state *state, struct AsicStateEx *info);
 982
 983 bool dc_set_generic_gpio_for_stereo(bool enable,
 984                 struct gpio_service *gpio_service);
 985
 986 /*
 987  * fast_validate: we return after determining if we can support the new state,
 988  * but before we populate the programming info
 989  */
 990 enum dc_status dc_validate_global_state(
 991                 struct dc *dc,
 992                 struct dc_state *new_ctx,
 993                 bool fast_validate);
 994
 995
 996 void dc_resource_state_construct(
 997                 const struct dc *dc,
 998                 struct dc_state *dst_ctx);
 999
1000 #if defined(CONFIG_DRM_AMD_DC_DCN3_0)
1001 bool dc_acquire_release_mpc_3dlut(
1002                 struct dc *dc, bool acquire,
1003                 struct dc_stream_state *stream,
1004                 struct dc_3dlut **lut,
1005                 struct dc_transfer_func **shaper);
1006 #endif
1007
1008 void dc_resource_state_copy_construct(
1009                 const struct dc_state *src_ctx,
1010                 struct dc_state *dst_ctx);
1011
1012 void dc_resource_state_copy_construct_current(
1013                 const struct dc *dc,
1014                 struct dc_state *dst_ctx);
1015
1016 void dc_resource_state_destruct(struct dc_state *context);
1017
1018 bool dc_resource_is_dsc_encoding_supported(const struct dc *dc);
1019
1020 /*
1021  * TODO update to make it about validation sets
1022  * Set up streams and links associated to drive sinks
1023  * The streams parameter is an absolute set of all active streams.
1024  *
1025  * After this call:
1026  *   Phy, Encoder, Timing Generator are programmed and enabled.
1027  *   New streams are enabled with blank stream; no memory read.
1028  */
1029 bool dc_commit_state(struct dc *dc, struct dc_state *context);
1030
1031
1032 struct dc_state *dc_create_state(struct dc *dc);
1033 struct dc_state *dc_copy_state(struct dc_state *src_ctx);
1034 void dc_retain_state(struct dc_state *context);
1035 void dc_release_state(struct dc_state *context);
1036
1037 /*******************************************************************************
1038  * Link Interfaces
1039  ******************************************************************************/
1040
1041 struct dpcd_caps {
1042         union dpcd_rev dpcd_rev;
1043         union max_lane_count max_ln_count;
1044         union max_down_spread max_down_spread;
1045         union dprx_feature dprx_feature;
1046
1047         /* valid only for eDP v1.4 or higher*/
1048         uint8_t edp_supported_link_rates_count;
1049         enum dc_link_rate edp_supported_link_rates[8];
1050
1051         /* dongle type (DP converter, CV smart dongle) */
1052         enum display_dongle_type dongle_type;
1053         /* branch device or sink device */
1054         bool is_branch_dev;
1055         /* Dongle's downstream count. */
1056         union sink_count sink_count;
1057         /* If dongle_type == DISPLAY_DONGLE_DP_HDMI_CONVERTER,
1058         indicates 'Frame Sequential-to-lllFrame Pack' conversion capability.*/
1059         struct dc_dongle_caps dongle_caps;
1060
1061         uint32_t sink_dev_id;
1062         int8_t sink_dev_id_str[6];
1063         int8_t sink_hw_revision;
1064         int8_t sink_fw_revision[2];
1065
1066         uint32_t branch_dev_id;
1067         int8_t branch_dev_name[6];
1068         int8_t branch_hw_revision;
1069         int8_t branch_fw_revision[2];
1070
1071         bool allow_invalid_MSA_timing_param;
1072         bool panel_mode_edp;
1073         bool dpcd_display_control_capable;
1074         bool ext_receiver_cap_field_present;
1075         union dpcd_fec_capability fec_cap;
1076         struct dpcd_dsc_capabilities dsc_caps;
1077         struct dc_lttpr_caps lttpr_caps;
1078         struct psr_caps psr_caps;
1079
1080 };
1081
1082 union dpcd_sink_ext_caps {
1083         struct {
1084                 /* 0 - Sink supports backlight adjust via PWM during SDR/HDR mode
1085                  * 1 - Sink supports backlight adjust via AUX during SDR/HDR mode.
1086                  */
1087                 uint8_t sdr_aux_backlight_control : 1;
1088                 uint8_t hdr_aux_backlight_control : 1;
1089                 uint8_t reserved_1 : 2;
1090                 uint8_t oled : 1;
1091                 uint8_t reserved : 3;
1092         } bits;
1093         uint8_t raw;
1094 };
1095
1096 #if defined(CONFIG_DRM_AMD_DC_HDCP)
1097 union hdcp_rx_caps {
1098         struct {
1099                 uint8_t version;
1100                 uint8_t reserved;
1101                 struct {
1102                         uint8_t repeater        : 1;
1103                         uint8_t hdcp_capable    : 1;
1104                         uint8_t reserved        : 6;
1105                 } byte0;
1106         } fields;
1107         uint8_t raw[3];
1108 };
1109
1110 union hdcp_bcaps {
1111         struct {
1112                 uint8_t HDCP_CAPABLE:1;
1113                 uint8_t REPEATER:1;
1114                 uint8_t RESERVED:6;
1115         } bits;
1116         uint8_t raw;
1117 };
1118
1119 struct hdcp_caps {
1120         union hdcp_rx_caps rx_caps;
1121         union hdcp_bcaps bcaps;
1122 };
1123 #endif
1124
1125 #include "dc_link.h"
1126
1127 #if defined(CONFIG_DRM_AMD_DC_DCN3_0)
1128 uint32_t dc_get_opp_for_plane(struct dc *dc, struct dc_plane_state *plane);
1129
1130 #endif
1131 /*******************************************************************************
1132  * Sink Interfaces - A sink corresponds to a display output device
1133  ******************************************************************************/
1134
1135 struct dc_container_id {
1136         // 128bit GUID in binary form
1137         unsigned char  guid[16];
1138         // 8 byte port ID -> ELD.PortID
1139         unsigned int   portId[2];
1140         // 128bit GUID in binary formufacturer name -> ELD.ManufacturerName
1141         unsigned short manufacturerName;
1142         // 2 byte product code -> ELD.ProductCode
1143         unsigned short productCode;
1144 };
1145
1146
1147 struct dc_sink_dsc_caps {
1148         // 'true' if these are virtual DPCD's DSC caps (immediately upstream of sink in MST topology),
1149         // 'false' if they are sink's DSC caps
1150         bool is_virtual_dpcd_dsc;
1151         struct dsc_dec_dpcd_caps dsc_dec_caps;
1152 };
1153
1154 struct dc_sink_fec_caps {
1155         bool is_rx_fec_supported;
1156         bool is_topology_fec_supported;
1157 };
1158
1159 /*
1160  * The sink structure contains EDID and other display device properties
1161  */
1162 struct dc_sink {
1163         enum signal_type sink_signal;
1164         struct dc_edid dc_edid; /* raw edid */
1165         struct dc_edid_caps edid_caps; /* parse display caps */
1166         struct dc_container_id *dc_container_id;
1167         uint32_t dongle_max_pix_clk;
1168         void *priv;
1169         struct stereo_3d_features features_3d[TIMING_3D_FORMAT_MAX];
1170         bool converter_disable_audio;
1171         bool is_mst_legacy;
1172         struct dc_sink_dsc_caps dsc_caps;
1173         struct dc_sink_fec_caps fec_caps;
1174
1175         bool is_vsc_sdp_colorimetry_supported;
1176
1177         /* private to DC core */
1178         struct dc_link *link;
1179         struct dc_context *ctx;
1180
1181         uint32_t sink_id;
1182
1183         /* private to dc_sink.c */
1184         // refcount must be the last member in dc_sink, since we want the
1185         // sink structure to be logically cloneable up to (but not including)
1186         // refcount
1187         struct kref refcount;
1188 };
1189
1190 void dc_sink_retain(struct dc_sink *sink);
1191 void dc_sink_release(struct dc_sink *sink);
1192
1193 struct dc_sink_init_data {
1194         enum signal_type sink_signal;
1195         struct dc_link *link;
1196         uint32_t dongle_max_pix_clk;
1197         bool converter_disable_audio;
1198         bool sink_is_legacy;
1199 };
1200
1201 struct dc_sink *dc_sink_create(const struct dc_sink_init_data *init_params);
1202
1203 /* Newer interfaces  */
1204 struct dc_cursor {
1205         struct dc_plane_address address;
1206         struct dc_cursor_attributes attributes;
1207 };
1208
1209
1210 /*******************************************************************************
1211  * Interrupt interfaces
1212  ******************************************************************************/
1213 enum dc_irq_source dc_interrupt_to_irq_source(
1214                 struct dc *dc,
1215                 uint32_t src_id,
1216                 uint32_t ext_id);
1217 bool dc_interrupt_set(struct dc *dc, enum dc_irq_source src, bool enable);
1218 void dc_interrupt_ack(struct dc *dc, enum dc_irq_source src);
1219 enum dc_irq_source dc_get_hpd_irq_source_at_index(
1220                 struct dc *dc, uint32_t link_index);
1221
1222 /*******************************************************************************
1223  * Power Interfaces
1224  ******************************************************************************/
1225
1226 void dc_set_power_state(
1227                 struct dc *dc,
1228                 enum dc_acpi_cm_power_state power_state);
1229 void dc_resume(struct dc *dc);
1230
1231 #if defined(CONFIG_DRM_AMD_DC_HDCP)
1232 /*
1233  * HDCP Interfaces
1234  */
1235 enum hdcp_message_status dc_process_hdcp_msg(
1236                 enum signal_type signal,
1237                 struct dc_link *link,
1238                 struct hdcp_protection_message *message_info);
1239 #endif
1240 bool dc_is_dmcu_initialized(struct dc *dc);
1241
1242 enum dc_status dc_set_clock(struct dc *dc, enum dc_clock_type clock_type, uint32_t clk_khz, uint32_t stepping);
1243 void dc_get_clock(struct dc *dc, enum dc_clock_type clock_type, struct dc_clock_config *clock_cfg);
1244 #if defined(CONFIG_DRM_AMD_DC_DCN3_0)
1245
1246 void dc_allow_idle_optimizations(struct dc *dc, bool allow);
1247
1248 /*
1249  * blank all streams, and set min and max memory clock to
1250  * lowest and highest DPM level, respectively
1251  */
1252 void dc_unlock_memory_clock_frequency(struct dc *dc);
1253
1254 /*
1255  * set min memory clock to the min required for current mode,
1256  * max to maxDPM, and unblank streams
1257  */
1258 void dc_lock_memory_clock_frequency(struct dc *dc);
1259
1260 #endif
1261 /*******************************************************************************
1262  * DSC Interfaces
1263  ******************************************************************************/
1264 #include "dc_dsc.h"
1265 #endif /* DC_INTERFACE_H_ */