drivers/gpu/drm/amd/display/dc/dc.h

   1 /*
   2  * Copyright 2012-14 Advanced Micro Devices, Inc.
   3  *
   4  * Permission is hereby granted, free of charge, to any person obtaining a
   5  * copy of this software and associated documentation files (the "Software"),
   6  * to deal in the Software without restriction, including without limitation
   7  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
   8  * and/or sell copies of the Software, and to permit persons to whom the
   9  * Software is furnished to do so, subject to the following conditions:
  10  *
  11  * The above copyright notice and this permission notice shall be included in
  12  * all copies or substantial portions of the Software.
  13  *
  14  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  15  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  16  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  17  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  18  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  19  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  20  * OTHER DEALINGS IN THE SOFTWARE.
  21  *
  22  * Authors: AMD
  23  *
  24  */
  25
  26 #ifndef DC_INTERFACE_H_
  27 #define DC_INTERFACE_H_
  28
  29 #include "dc_types.h"
  30 #include "grph_object_defs.h"
  31 #include "logger_types.h"
  32 #if defined(CONFIG_DRM_AMD_DC_HDCP)
  33 #include "hdcp_types.h"
  34 #endif
  35 #include "gpio_types.h"
  36 #include "link_service_types.h"
  37 #include "grph_object_ctrl_defs.h"
  38 #include <inc/hw/opp.h>
  39
  40 #include "inc/hw_sequencer.h"
  41 #include "inc/compressor.h"
  42 #include "inc/hw/dmcu.h"
  43 #include "dml/display_mode_lib.h"
  44
  45 /* forward declaration */
  46 struct aux_payload;
  47 struct set_config_cmd_payload;
  48 struct dmub_notification;
  49
  50 #define DC_VER "3.2.187"
  51
  52 #define MAX_SURFACES 3
  53 #define MAX_PLANES 6
  54 #define MAX_STREAMS 6
  55 #define MAX_SINKS_PER_LINK 4
  56 #define MIN_VIEWPORT_SIZE 12
  57 #define MAX_NUM_EDP 2
  58
  59 /*******************************************************************************
  60  * Display Core Interfaces
  61  ******************************************************************************/
  62 struct dc_versions {
  63         const char *dc_ver;
  64         struct dmcu_version dmcu_version;
  65 };
  66
  67 enum dp_protocol_version {
  68         DP_VERSION_1_4,
  69 };
  70
  71 enum dc_plane_type {
  72         DC_PLANE_TYPE_INVALID,
  73         DC_PLANE_TYPE_DCE_RGB,
  74         DC_PLANE_TYPE_DCE_UNDERLAY,
  75         DC_PLANE_TYPE_DCN_UNIVERSAL,
  76 };
  77
  78 // Sizes defined as multiples of 64KB
  79 enum det_size {
  80         DET_SIZE_DEFAULT = 0,
  81         DET_SIZE_192KB = 3,
  82         DET_SIZE_256KB = 4,
  83         DET_SIZE_320KB = 5,
  84         DET_SIZE_384KB = 6
  85 };
  86
  87
  88 struct dc_plane_cap {
  89         enum dc_plane_type type;
  90         uint32_t blends_with_above : 1;
  91         uint32_t blends_with_below : 1;
  92         uint32_t per_pixel_alpha : 1;
  93         struct {
  94                 uint32_t argb8888 : 1;
  95                 uint32_t nv12 : 1;
  96                 uint32_t fp16 : 1;
  97                 uint32_t p010 : 1;
  98                 uint32_t ayuv : 1;
  99         } pixel_format_support;
 100         // max upscaling factor x1000
 101         // upscaling factors are always >= 1
 102         // for example, 1080p -> 8K is 4.0, or 4000 raw value
 103         struct {
 104                 uint32_t argb8888;
 105                 uint32_t nv12;
 106                 uint32_t fp16;
 107         } max_upscale_factor;
 108         // max downscale factor x1000
 109         // downscale factors are always <= 1
 110         // for example, 8K -> 1080p is 0.25, or 250 raw value
 111         struct {
 112                 uint32_t argb8888;
 113                 uint32_t nv12;
 114                 uint32_t fp16;
 115         } max_downscale_factor;
 116         // minimal width/height
 117         uint32_t min_width;
 118         uint32_t min_height;
 119 };
 120
 121 // Color management caps (DPP and MPC)
 122 struct rom_curve_caps {
 123         uint16_t srgb : 1;
 124         uint16_t bt2020 : 1;
 125         uint16_t gamma2_2 : 1;
 126         uint16_t pq : 1;
 127         uint16_t hlg : 1;
 128 };
 129
 130 struct dpp_color_caps {
 131         uint16_t dcn_arch : 1; // all DCE generations treated the same
 132         // input lut is different than most LUTs, just plain 256-entry lookup
 133         uint16_t input_lut_shared : 1; // shared with DGAM
 134         uint16_t icsc : 1;
 135         uint16_t dgam_ram : 1;
 136         uint16_t post_csc : 1; // before gamut remap
 137         uint16_t gamma_corr : 1;
 138
 139         // hdr_mult and gamut remap always available in DPP (in that order)
 140         // 3d lut implies shaper LUT,
 141         // it may be shared with MPC - check MPC:shared_3d_lut flag
 142         uint16_t hw_3d_lut : 1;
 143         uint16_t ogam_ram : 1; // blnd gam
 144         uint16_t ocsc : 1;
 145         uint16_t dgam_rom_for_yuv : 1;
 146         struct rom_curve_caps dgam_rom_caps;
 147         struct rom_curve_caps ogam_rom_caps;
 148 };
 149
 150 struct mpc_color_caps {
 151         uint16_t gamut_remap : 1;
 152         uint16_t ogam_ram : 1;
 153         uint16_t ocsc : 1;
 154         uint16_t num_3dluts : 3; //3d lut always assumes a preceding shaper LUT
 155         uint16_t shared_3d_lut:1; //can be in either DPP or MPC, but single instance
 156
 157         struct rom_curve_caps ogam_rom_caps;
 158 };
 159
 160 struct dc_color_caps {
 161         struct dpp_color_caps dpp;
 162         struct mpc_color_caps mpc;
 163 };
 164
 165 struct dc_dmub_caps {
 166     bool psr;
 167 };
 168
 169 struct dc_caps {
 170         uint32_t max_streams;
 171         uint32_t max_links;
 172         uint32_t max_audios;
 173         uint32_t max_slave_planes;
 174         uint32_t max_slave_yuv_planes;
 175         uint32_t max_slave_rgb_planes;
 176         uint32_t max_planes;
 177         uint32_t max_downscale_ratio;
 178         uint32_t i2c_speed_in_khz;
 179         uint32_t i2c_speed_in_khz_hdcp;
 180         uint32_t dmdata_alloc_size;
 181         unsigned int max_cursor_size;
 182         unsigned int max_video_width;
 183         unsigned int min_horizontal_blanking_period;
 184         int linear_pitch_alignment;
 185         bool dcc_const_color;
 186         bool dynamic_audio;
 187         bool is_apu;
 188         bool dual_link_dvi;
 189         bool post_blend_color_processing;
 190         bool force_dp_tps4_for_cp2520;
 191         bool disable_dp_clk_share;
 192         bool psp_setup_panel_mode;
 193         bool extended_aux_timeout_support;
 194         bool dmcub_support;
 195         bool zstate_support;
 196         uint32_t num_of_internal_disp;
 197         enum dp_protocol_version max_dp_protocol_version;
 198         unsigned int mall_size_per_mem_channel;
 199         unsigned int mall_size_total;
 200         unsigned int cursor_cache_size;
 201         struct dc_plane_cap planes[MAX_PLANES];
 202         struct dc_color_caps color;
 203         struct dc_dmub_caps dmub_caps;
 204         bool dp_hpo;
 205         bool hdmi_frl_pcon_support;
 206         bool edp_dsc_support;
 207         bool vbios_lttpr_aware;
 208         bool vbios_lttpr_enable;
 209         uint32_t max_otg_num;
 210 #ifdef CONFIG_DRM_AMD_DC_DCN
 211         uint32_t max_cab_allocation_bytes;
 212         uint32_t cache_line_size;
 213         uint32_t cache_num_ways;
 214         uint16_t subvp_fw_processing_delay_us;
 215         uint16_t subvp_prefetch_end_to_mall_start_us;
 216         uint16_t subvp_pstate_allow_width_us;
 217         uint16_t subvp_vertical_int_margin_us;
 218 #endif
 219 };
 220
 221 struct dc_bug_wa {
 222         bool no_connect_phy_config;
 223         bool dedcn20_305_wa;
 224         bool skip_clock_update;
 225         bool lt_early_cr_pattern;
 226 };
 227
 228 struct dc_dcc_surface_param {
 229         struct dc_size surface_size;
 230         enum surface_pixel_format format;
 231         enum swizzle_mode_values swizzle_mode;
 232         enum dc_scan_direction scan;
 233 };
 234
 235 struct dc_dcc_setting {
 236         unsigned int max_compressed_blk_size;
 237         unsigned int max_uncompressed_blk_size;
 238         bool independent_64b_blks;
 239         //These bitfields to be used starting with DCN
 240         struct {
 241                 uint32_t dcc_256_64_64 : 1;//available in ASICs before DCN (the worst compression case)
 242                 uint32_t dcc_128_128_uncontrained : 1;  //available in ASICs before DCN
 243                 uint32_t dcc_256_128_128 : 1;           //available starting with DCN
 244                 uint32_t dcc_256_256_unconstrained : 1;  //available in ASICs before DCN (the best compression case)
 245         } dcc_controls;
 246 };
 247
 248 struct dc_surface_dcc_cap {
 249         union {
 250                 struct {
 251                         struct dc_dcc_setting rgb;
 252                 } grph;
 253
 254                 struct {
 255                         struct dc_dcc_setting luma;
 256                         struct dc_dcc_setting chroma;
 257                 } video;
 258         };
 259
 260         bool capable;
 261         bool const_color_support;
 262 };
 263
 264 struct dc_static_screen_params {
 265         struct {
 266                 bool force_trigger;
 267                 bool cursor_update;
 268                 bool surface_update;
 269                 bool overlay_update;
 270         } triggers;
 271         unsigned int num_frames;
 272 };
 273
 274
 275 /* Surface update type is used by dc_update_surfaces_and_stream
 276  * The update type is determined at the very beginning of the function based
 277  * on parameters passed in and decides how much programming (or updating) is
 278  * going to be done during the call.
 279  *
 280  * UPDATE_TYPE_FAST is used for really fast updates that do not require much
 281  * logical calculations or hardware register programming. This update MUST be
 282  * ISR safe on windows. Currently fast update will only be used to flip surface
 283  * address.
 284  *
 285  * UPDATE_TYPE_MED is used for slower updates which require significant hw
 286  * re-programming however do not affect bandwidth consumption or clock
 287  * requirements. At present, this is the level at which front end updates
 288  * that do not require us to run bw_calcs happen. These are in/out transfer func
 289  * updates, viewport offset changes, recout size changes and pixel depth changes.
 290  * This update can be done at ISR, but we want to minimize how often this happens.
 291  *
 292  * UPDATE_TYPE_FULL is slow. Really slow. This requires us to recalculate our
 293  * bandwidth and clocks, possibly rearrange some pipes and reprogram anything front
 294  * end related. Any time viewport dimensions, recout dimensions, scaling ratios or
 295  * gamma need to be adjusted or pipe needs to be turned on (or disconnected) we do
 296  * a full update. This cannot be done at ISR level and should be a rare event.
 297  * Unless someone is stress testing mpo enter/exit, playing with colour or adjusting
 298  * underscan we don't expect to see this call at all.
 299  */
 300
 301 enum surface_update_type {
 302         UPDATE_TYPE_FAST, /* super fast, safe to execute in isr */
 303         UPDATE_TYPE_MED,  /* ISR safe, most of programming needed, no bw/clk change*/
 304         UPDATE_TYPE_FULL, /* may need to shuffle resources */
 305 };
 306
 307 /* Forward declaration*/
 308 struct dc;
 309 struct dc_plane_state;
 310 struct dc_state;
 311
 312
 313 struct dc_cap_funcs {
 314         bool (*get_dcc_compression_cap)(const struct dc *dc,
 315                         const struct dc_dcc_surface_param *input,
 316                         struct dc_surface_dcc_cap *output);
 317 };
 318
 319 struct link_training_settings;
 320
 321 union allow_lttpr_non_transparent_mode {
 322         struct {
 323                 bool DP1_4A : 1;
 324                 bool DP2_0 : 1;
 325         } bits;
 326         unsigned char raw;
 327 };
 328
 329 /* Structure to hold configuration flags set by dm at dc creation. */
 330 struct dc_config {
 331         bool gpu_vm_support;
 332         bool disable_disp_pll_sharing;
 333         bool fbc_support;
 334         bool disable_fractional_pwm;
 335         bool allow_seamless_boot_optimization;
 336         bool seamless_boot_edp_requested;
 337         bool edp_not_connected;
 338         bool edp_no_power_sequencing;
 339         bool force_enum_edp;
 340         bool forced_clocks;
 341         union allow_lttpr_non_transparent_mode allow_lttpr_non_transparent_mode;
 342         bool multi_mon_pp_mclk_switch;
 343         bool disable_dmcu;
 344         bool enable_4to1MPC;
 345         bool enable_windowed_mpo_odm;
 346         uint32_t allow_edp_hotplug_detection;
 347         bool clamp_min_dcfclk;
 348         uint64_t vblank_alignment_dto_params;
 349         uint8_t  vblank_alignment_max_frame_time_diff;
 350         bool is_asymmetric_memory;
 351         bool is_single_rank_dimm;
 352         bool use_pipe_ctx_sync_logic;
 353         bool ignore_dpref_ss;
 354         bool enable_mipi_converter_optimization;
 355 };
 356
 357 enum visual_confirm {
 358         VISUAL_CONFIRM_DISABLE = 0,
 359         VISUAL_CONFIRM_SURFACE = 1,
 360         VISUAL_CONFIRM_HDR = 2,
 361         VISUAL_CONFIRM_MPCTREE = 4,
 362         VISUAL_CONFIRM_PSR = 5,
 363         VISUAL_CONFIRM_SWIZZLE = 9,
 364 };
 365
 366 enum dc_psr_power_opts {
 367         psr_power_opt_invalid = 0x0,
 368         psr_power_opt_smu_opt_static_screen = 0x1,
 369         psr_power_opt_z10_static_screen = 0x10,
 370         psr_power_opt_ds_disable_allow = 0x100,
 371 };
 372
 373 enum dml_hostvm_override_opts {
 374         DML_HOSTVM_NO_OVERRIDE = 0x0,
 375         DML_HOSTVM_OVERRIDE_FALSE = 0x1,
 376         DML_HOSTVM_OVERRIDE_TRUE = 0x2,
 377 };
 378
 379 enum dcc_option {
 380         DCC_ENABLE = 0,
 381         DCC_DISABLE = 1,
 382         DCC_HALF_REQ_DISALBE = 2,
 383 };
 384
 385 enum pipe_split_policy {
 386         MPC_SPLIT_DYNAMIC = 0,
 387         MPC_SPLIT_AVOID = 1,
 388         MPC_SPLIT_AVOID_MULT_DISP = 2,
 389 };
 390
 391 enum wm_report_mode {
 392         WM_REPORT_DEFAULT = 0,
 393         WM_REPORT_OVERRIDE = 1,
 394 };
 395 enum dtm_pstate{
 396         dtm_level_p0 = 0,/*highest voltage*/
 397         dtm_level_p1,
 398         dtm_level_p2,
 399         dtm_level_p3,
 400         dtm_level_p4,/*when active_display_count = 0*/
 401 };
 402
 403 enum dcn_pwr_state {
 404         DCN_PWR_STATE_UNKNOWN = -1,
 405         DCN_PWR_STATE_MISSION_MODE = 0,
 406         DCN_PWR_STATE_LOW_POWER = 3,
 407 };
 408
 409 enum dcn_zstate_support_state {
 410         DCN_ZSTATE_SUPPORT_UNKNOWN,
 411         DCN_ZSTATE_SUPPORT_ALLOW,
 412         DCN_ZSTATE_SUPPORT_ALLOW_Z10_ONLY,
 413         DCN_ZSTATE_SUPPORT_DISALLOW,
 414 };
 415 /*
 416  * For any clocks that may differ per pipe
 417  * only the max is stored in this structure
 418  */
 419 struct dc_clocks {
 420         int dispclk_khz;
 421         int actual_dispclk_khz;
 422         int dppclk_khz;
 423         int actual_dppclk_khz;
 424         int disp_dpp_voltage_level_khz;
 425         int dcfclk_khz;
 426         int socclk_khz;
 427         int dcfclk_deep_sleep_khz;
 428         int fclk_khz;
 429         int phyclk_khz;
 430         int dramclk_khz;
 431         bool p_state_change_support;
 432         enum dcn_zstate_support_state zstate_support;
 433         bool dtbclk_en;
 434         int ref_dtbclk_khz;
 435         bool fclk_p_state_change_support;
 436         enum dcn_pwr_state pwr_state;
 437         /*
 438          * Elements below are not compared for the purposes of
 439          * optimization required
 440          */
 441         bool prev_p_state_change_support;
 442         bool fclk_prev_p_state_change_support;
 443         int num_ways;
 444         int prev_num_ways;
 445         enum dtm_pstate dtm_level;
 446         int max_supported_dppclk_khz;
 447         int max_supported_dispclk_khz;
 448         int bw_dppclk_khz; /*a copy of dppclk_khz*/
 449         int bw_dispclk_khz;
 450 };
 451
 452 struct dc_bw_validation_profile {
 453         bool enable;
 454
 455         unsigned long long total_ticks;
 456         unsigned long long voltage_level_ticks;
 457         unsigned long long watermark_ticks;
 458         unsigned long long rq_dlg_ticks;
 459
 460         unsigned long long total_count;
 461         unsigned long long skip_fast_count;
 462         unsigned long long skip_pass_count;
 463         unsigned long long skip_fail_count;
 464 };
 465
 466 #define BW_VAL_TRACE_SETUP() \
 467                 unsigned long long end_tick = 0; \
 468                 unsigned long long voltage_level_tick = 0; \
 469                 unsigned long long watermark_tick = 0; \
 470                 unsigned long long start_tick = dc->debug.bw_val_profile.enable ? \
 471                                 dm_get_timestamp(dc->ctx) : 0
 472
 473 #define BW_VAL_TRACE_COUNT() \
 474                 if (dc->debug.bw_val_profile.enable) \
 475                         dc->debug.bw_val_profile.total_count++
 476
 477 #define BW_VAL_TRACE_SKIP(status) \
 478                 if (dc->debug.bw_val_profile.enable) { \
 479                         if (!voltage_level_tick) \
 480                                 voltage_level_tick = dm_get_timestamp(dc->ctx); \
 481                         dc->debug.bw_val_profile.skip_ ## status ## _count++; \
 482                 }
 483
 484 #define BW_VAL_TRACE_END_VOLTAGE_LEVEL() \
 485                 if (dc->debug.bw_val_profile.enable) \
 486                         voltage_level_tick = dm_get_timestamp(dc->ctx)
 487
 488 #define BW_VAL_TRACE_END_WATERMARKS() \
 489                 if (dc->debug.bw_val_profile.enable) \
 490                         watermark_tick = dm_get_timestamp(dc->ctx)
 491
 492 #define BW_VAL_TRACE_FINISH() \
 493                 if (dc->debug.bw_val_profile.enable) { \
 494                         end_tick = dm_get_timestamp(dc->ctx); \
 495                         dc->debug.bw_val_profile.total_ticks += end_tick - start_tick; \
 496                         dc->debug.bw_val_profile.voltage_level_ticks += voltage_level_tick - start_tick; \
 497                         if (watermark_tick) { \
 498                                 dc->debug.bw_val_profile.watermark_ticks += watermark_tick - voltage_level_tick; \
 499                                 dc->debug.bw_val_profile.rq_dlg_ticks += end_tick - watermark_tick; \
 500                         } \
 501                 }
 502
 503 union mem_low_power_enable_options {
 504         struct {
 505                 bool vga: 1;
 506                 bool i2c: 1;
 507                 bool dmcu: 1;
 508                 bool dscl: 1;
 509                 bool cm: 1;
 510                 bool mpc: 1;
 511                 bool optc: 1;
 512                 bool vpg: 1;
 513                 bool afmt: 1;
 514         } bits;
 515         uint32_t u32All;
 516 };
 517
 518 union root_clock_optimization_options {
 519         struct {
 520                 bool dpp: 1;
 521                 bool dsc: 1;
 522                 bool hdmistream: 1;
 523                 bool hdmichar: 1;
 524                 bool dpstream: 1;
 525                 bool symclk32_se: 1;
 526                 bool symclk32_le: 1;
 527                 bool symclk_fe: 1;
 528                 bool physymclk: 1;
 529                 bool dpiasymclk: 1;
 530                 uint32_t reserved: 22;
 531         } bits;
 532         uint32_t u32All;
 533 };
 534
 535 union dpia_debug_options {
 536         struct {
 537                 uint32_t disable_dpia:1; /* bit 0 */
 538                 uint32_t force_non_lttpr:1; /* bit 1 */
 539                 uint32_t extend_aux_rd_interval:1; /* bit 2 */
 540                 uint32_t disable_mst_dsc_work_around:1; /* bit 3 */
 541                 uint32_t hpd_delay_in_ms:12; /* bits 4-15 */
 542                 uint32_t disable_force_tbt3_work_around:1; /* bit 16 */
 543                 uint32_t reserved:15;
 544         } bits;
 545         uint32_t raw;
 546 };
 547
 548 /* AUX wake work around options
 549  * 0: enable/disable work around
 550  * 1: use default timeout LINK_AUX_WAKE_TIMEOUT_MS
 551  * 15-2: reserved
 552  * 31-16: timeout in ms
 553  */
 554 union aux_wake_wa_options {
 555         struct {
 556                 uint32_t enable_wa : 1;
 557                 uint32_t use_default_timeout : 1;
 558                 uint32_t rsvd: 14;
 559                 uint32_t timeout_ms : 16;
 560         } bits;
 561         uint32_t raw;
 562 };
 563
 564 struct dc_debug_data {
 565         uint32_t ltFailCount;
 566         uint32_t i2cErrorCount;
 567         uint32_t auxErrorCount;
 568 };
 569
 570 struct dc_phy_addr_space_config {
 571         struct {
 572                 uint64_t start_addr;
 573                 uint64_t end_addr;
 574                 uint64_t fb_top;
 575                 uint64_t fb_offset;
 576                 uint64_t fb_base;
 577                 uint64_t agp_top;
 578                 uint64_t agp_bot;
 579                 uint64_t agp_base;
 580         } system_aperture;
 581
 582         struct {
 583                 uint64_t page_table_start_addr;
 584                 uint64_t page_table_end_addr;
 585                 uint64_t page_table_base_addr;
 586                 bool base_addr_is_mc_addr;
 587         } gart_config;
 588
 589         bool valid;
 590         bool is_hvm_enabled;
 591         uint64_t page_table_default_page_addr;
 592 };
 593
 594 struct dc_virtual_addr_space_config {
 595         uint64_t        page_table_base_addr;
 596         uint64_t        page_table_start_addr;
 597         uint64_t        page_table_end_addr;
 598         uint32_t        page_table_block_size_in_bytes;
 599         uint8_t         page_table_depth; // 1 = 1 level, 2 = 2 level, etc.  0 = invalid
 600 };
 601
 602 struct dc_bounding_box_overrides {
 603         int sr_exit_time_ns;
 604         int sr_enter_plus_exit_time_ns;
 605         int urgent_latency_ns;
 606         int percent_of_ideal_drambw;
 607         int dram_clock_change_latency_ns;
 608         int dummy_clock_change_latency_ns;
 609         /* This forces a hard min on the DCFCLK we use
 610          * for DML.  Unlike the debug option for forcing
 611          * DCFCLK, this override affects watermark calculations
 612          */
 613         int min_dcfclk_mhz;
 614 };
 615
 616 struct dc_state;
 617 struct resource_pool;
 618 struct dce_hwseq;
 619
 620 struct dc_debug_options {
 621         bool native422_support;
 622         bool disable_dsc;
 623         enum visual_confirm visual_confirm;
 624         int visual_confirm_rect_height;
 625
 626         bool sanity_checks;
 627         bool max_disp_clk;
 628         bool surface_trace;
 629         bool timing_trace;
 630         bool clock_trace;
 631         bool validation_trace;
 632         bool bandwidth_calcs_trace;
 633         int max_downscale_src_width;
 634
 635         /* stutter efficiency related */
 636         bool disable_stutter;
 637         bool use_max_lb;
 638         enum dcc_option disable_dcc;
 639         enum pipe_split_policy pipe_split_policy;
 640         bool force_single_disp_pipe_split;
 641         bool voltage_align_fclk;
 642         bool disable_min_fclk;
 643
 644         bool disable_dfs_bypass;
 645         bool disable_dpp_power_gate;
 646         bool disable_hubp_power_gate;
 647         bool disable_dsc_power_gate;
 648         int dsc_min_slice_height_override;
 649         int dsc_bpp_increment_div;
 650         bool disable_pplib_wm_range;
 651         enum wm_report_mode pplib_wm_report_mode;
 652         unsigned int min_disp_clk_khz;
 653         unsigned int min_dpp_clk_khz;
 654         unsigned int min_dram_clk_khz;
 655         int sr_exit_time_dpm0_ns;
 656         int sr_enter_plus_exit_time_dpm0_ns;
 657         int sr_exit_time_ns;
 658         int sr_enter_plus_exit_time_ns;
 659         int urgent_latency_ns;
 660         uint32_t underflow_assert_delay_us;
 661         int percent_of_ideal_drambw;
 662         int dram_clock_change_latency_ns;
 663         bool optimized_watermark;
 664         int always_scale;
 665         bool disable_pplib_clock_request;
 666         bool disable_clock_gate;
 667         bool disable_mem_low_power;
 668         bool pstate_enabled;
 669         bool disable_dmcu;
 670         bool disable_psr;
 671         bool force_abm_enable;
 672         bool disable_stereo_support;
 673         bool vsr_support;
 674         bool performance_trace;
 675         bool az_endpoint_mute_only;
 676         bool always_use_regamma;
 677         bool recovery_enabled;
 678         bool avoid_vbios_exec_table;
 679         bool scl_reset_length10;
 680         bool hdmi20_disable;
 681         bool skip_detection_link_training;
 682         uint32_t edid_read_retry_times;
 683         bool remove_disconnect_edp;
 684         unsigned int force_odm_combine; //bit vector based on otg inst
 685         unsigned int seamless_boot_odm_combine;
 686         unsigned int force_odm_combine_4to1; //bit vector based on otg inst
 687         bool disable_z9_mpc;
 688         unsigned int force_fclk_khz;
 689         bool enable_tri_buf;
 690         bool dmub_offload_enabled;
 691         bool dmcub_emulation;
 692         bool disable_idle_power_optimizations;
 693         unsigned int mall_size_override;
 694         unsigned int mall_additional_timer_percent;
 695         bool mall_error_as_fatal;
 696         bool dmub_command_table; /* for testing only */
 697         struct dc_bw_validation_profile bw_val_profile;
 698         bool disable_fec;
 699         bool disable_48mhz_pwrdwn;
 700         /* This forces a hard min on the DCFCLK requested to SMU/PP
 701          * watermarks are not affected.
 702          */
 703         unsigned int force_min_dcfclk_mhz;
 704         int dwb_fi_phase;
 705         bool disable_timing_sync;
 706         bool cm_in_bypass;
 707         int force_clock_mode;/*every mode change.*/
 708
 709         bool disable_dram_clock_change_vactive_support;
 710         bool validate_dml_output;
 711         bool enable_dmcub_surface_flip;
 712         bool usbc_combo_phy_reset_wa;
 713         bool disable_dsc_edp;
 714         unsigned int  force_dsc_edp_policy;
 715         bool enable_dram_clock_change_one_display_vactive;
 716         /* TODO - remove once tested */
 717         bool legacy_dp2_lt;
 718         bool set_mst_en_for_sst;
 719         bool disable_uhbr;
 720         bool force_dp2_lt_fallback_method;
 721         bool ignore_cable_id;
 722         union mem_low_power_enable_options enable_mem_low_power;
 723         union root_clock_optimization_options root_clock_optimization;
 724         bool hpo_optimization;
 725         bool force_vblank_alignment;
 726
 727         /* Enable dmub aux for legacy ddc */
 728         bool enable_dmub_aux_for_legacy_ddc;
 729         bool optimize_edp_link_rate; /* eDP ILR */
 730         /* FEC/PSR1 sequence enable delay in 100us */
 731         uint8_t fec_enable_delay_in100us;
 732         bool enable_driver_sequence_debug;
 733         enum det_size crb_alloc_policy;
 734         int crb_alloc_policy_min_disp_count;
 735         bool disable_z10;
 736         bool enable_z9_disable_interface;
 737         bool enable_sw_cntl_psr;
 738         union dpia_debug_options dpia_debug;
 739         bool force_disable_subvp;
 740         bool force_subvp_mclk_switch;
 741         bool force_usr_allow;
 742         /* uses value at boot and disables switch */
 743         bool disable_dtb_ref_clk_switch;
 744         bool apply_vendor_specific_lttpr_wa;
 745         bool extended_blank_optimization;
 746         union aux_wake_wa_options aux_wake_wa;
 747         uint8_t psr_power_use_phy_fsm;
 748         enum dml_hostvm_override_opts dml_hostvm_override;
 749 };
 750
 751 struct gpu_info_soc_bounding_box_v1_0;
 752 struct dc {
 753         struct dc_debug_options debug;
 754         struct dc_versions versions;
 755         struct dc_caps caps;
 756         struct dc_cap_funcs cap_funcs;
 757         struct dc_config config;
 758         struct dc_bounding_box_overrides bb_overrides;
 759         struct dc_bug_wa work_arounds;
 760         struct dc_context *ctx;
 761         struct dc_phy_addr_space_config vm_pa_config;
 762
 763         uint8_t link_count;
 764         struct dc_link *links[MAX_PIPES * 2];
 765
 766         struct dc_state *current_state;
 767         struct resource_pool *res_pool;
 768
 769         struct clk_mgr *clk_mgr;
 770
 771         /* Display Engine Clock levels */
 772         struct dm_pp_clock_levels sclk_lvls;
 773
 774         /* Inputs into BW and WM calculations. */
 775         struct bw_calcs_dceip *bw_dceip;
 776         struct bw_calcs_vbios *bw_vbios;
 777         struct dcn_soc_bounding_box *dcn_soc;
 778         struct dcn_ip_params *dcn_ip;
 779         struct display_mode_lib dml;
 780
 781         /* HW functions */
 782         struct hw_sequencer_funcs hwss;
 783         struct dce_hwseq *hwseq;
 784
 785         /* Require to optimize clocks and bandwidth for added/removed planes */
 786         bool optimized_required;
 787         bool wm_optimized_required;
 788         bool idle_optimizations_allowed;
 789         bool enable_c20_dtm_b0;
 790
 791         /* Require to maintain clocks and bandwidth for UEFI enabled HW */
 792
 793         /* FBC compressor */
 794         struct compressor *fbc_compressor;
 795
 796         struct dc_debug_data debug_data;
 797         struct dpcd_vendor_signature vendor_signature;
 798
 799         const char *build_id;
 800         struct vm_helper *vm_helper;
 801 };
 802
 803 enum frame_buffer_mode {
 804         FRAME_BUFFER_MODE_LOCAL_ONLY = 0,
 805         FRAME_BUFFER_MODE_ZFB_ONLY,
 806         FRAME_BUFFER_MODE_MIXED_ZFB_AND_LOCAL,
 807 } ;
 808
 809 struct dchub_init_data {
 810         int64_t zfb_phys_addr_base;
 811         int64_t zfb_mc_base_addr;
 812         uint64_t zfb_size_in_byte;
 813         enum frame_buffer_mode fb_mode;
 814         bool dchub_initialzied;
 815         bool dchub_info_valid;
 816 };
 817
 818 struct dc_init_data {
 819         struct hw_asic_id asic_id;
 820         void *driver; /* ctx */
 821         struct cgs_device *cgs_device;
 822         struct dc_bounding_box_overrides bb_overrides;
 823
 824         int num_virtual_links;
 825         /*
 826          * If 'vbios_override' not NULL, it will be called instead
 827          * of the real VBIOS. Intended use is Diagnostics on FPGA.
 828          */
 829         struct dc_bios *vbios_override;
 830         enum dce_environment dce_environment;
 831
 832         struct dmub_offload_funcs *dmub_if;
 833         struct dc_reg_helper_state *dmub_offload;
 834
 835         struct dc_config flags;
 836         uint64_t log_mask;
 837
 838         struct dpcd_vendor_signature vendor_signature;
 839         bool force_smu_not_present;
 840 };
 841
 842 struct dc_callback_init {
 843 #ifdef CONFIG_DRM_AMD_DC_HDCP
 844         struct cp_psp cp_psp;
 845 #else
 846         uint8_t reserved;
 847 #endif
 848 };
 849
 850 struct dc *dc_create(const struct dc_init_data *init_params);
 851 void dc_hardware_init(struct dc *dc);
 852
 853 int dc_get_vmid_use_vector(struct dc *dc);
 854 void dc_setup_vm_context(struct dc *dc, struct dc_virtual_addr_space_config *va_config, int vmid);
 855 /* Returns the number of vmids supported */
 856 int dc_setup_system_context(struct dc *dc, struct dc_phy_addr_space_config *pa_config);
 857 void dc_init_callbacks(struct dc *dc,
 858                 const struct dc_callback_init *init_params);
 859 void dc_deinit_callbacks(struct dc *dc);
 860 void dc_destroy(struct dc **dc);
 861
 862 /*******************************************************************************
 863  * Surface Interfaces
 864  ******************************************************************************/
 865
 866 enum {
 867         TRANSFER_FUNC_POINTS = 1025
 868 };
 869
 870 struct dc_hdr_static_metadata {
 871         /* display chromaticities and white point in units of 0.00001 */
 872         unsigned int chromaticity_green_x;
 873         unsigned int chromaticity_green_y;
 874         unsigned int chromaticity_blue_x;
 875         unsigned int chromaticity_blue_y;
 876         unsigned int chromaticity_red_x;
 877         unsigned int chromaticity_red_y;
 878         unsigned int chromaticity_white_point_x;
 879         unsigned int chromaticity_white_point_y;
 880
 881         uint32_t min_luminance;
 882         uint32_t max_luminance;
 883         uint32_t maximum_content_light_level;
 884         uint32_t maximum_frame_average_light_level;
 885 };
 886
 887 enum dc_transfer_func_type {
 888         TF_TYPE_PREDEFINED,
 889         TF_TYPE_DISTRIBUTED_POINTS,
 890         TF_TYPE_BYPASS,
 891         TF_TYPE_HWPWL
 892 };
 893
 894 struct dc_transfer_func_distributed_points {
 895         struct fixed31_32 red[TRANSFER_FUNC_POINTS];
 896         struct fixed31_32 green[TRANSFER_FUNC_POINTS];
 897         struct fixed31_32 blue[TRANSFER_FUNC_POINTS];
 898
 899         uint16_t end_exponent;
 900         uint16_t x_point_at_y1_red;
 901         uint16_t x_point_at_y1_green;
 902         uint16_t x_point_at_y1_blue;
 903 };
 904
 905 enum dc_transfer_func_predefined {
 906         TRANSFER_FUNCTION_SRGB,
 907         TRANSFER_FUNCTION_BT709,
 908         TRANSFER_FUNCTION_PQ,
 909         TRANSFER_FUNCTION_LINEAR,
 910         TRANSFER_FUNCTION_UNITY,
 911         TRANSFER_FUNCTION_HLG,
 912         TRANSFER_FUNCTION_HLG12,
 913         TRANSFER_FUNCTION_GAMMA22,
 914         TRANSFER_FUNCTION_GAMMA24,
 915         TRANSFER_FUNCTION_GAMMA26
 916 };
 917
 918
 919 struct dc_transfer_func {
 920         struct kref refcount;
 921         enum dc_transfer_func_type type;
 922         enum dc_transfer_func_predefined tf;
 923         /* FP16 1.0 reference level in nits, default is 80 nits, only for PQ*/
 924         uint32_t sdr_ref_white_level;
 925         union {
 926                 struct pwl_params pwl;
 927                 struct dc_transfer_func_distributed_points tf_pts;
 928         };
 929 };
 930
 931
 932 union dc_3dlut_state {
 933         struct {
 934                 uint32_t initialized:1;         /*if 3dlut is went through color module for initialization */
 935                 uint32_t rmu_idx_valid:1;       /*if mux settings are valid*/
 936                 uint32_t rmu_mux_num:3;         /*index of mux to use*/
 937                 uint32_t mpc_rmu0_mux:4;        /*select mpcc on mux, one of the following : mpcc0, mpcc1, mpcc2, mpcc3*/
 938                 uint32_t mpc_rmu1_mux:4;
 939                 uint32_t mpc_rmu2_mux:4;
 940                 uint32_t reserved:15;
 941         } bits;
 942         uint32_t raw;
 943 };
 944
 945
 946 struct dc_3dlut {
 947         struct kref refcount;
 948         struct tetrahedral_params lut_3d;
 949         struct fixed31_32 hdr_multiplier;
 950         union dc_3dlut_state state;
 951 };
 952 /*
 953  * This structure is filled in by dc_surface_get_status and contains
 954  * the last requested address and the currently active address so the called
 955  * can determine if there are any outstanding flips
 956  */
 957 struct dc_plane_status {
 958         struct dc_plane_address requested_address;
 959         struct dc_plane_address current_address;
 960         bool is_flip_pending;
 961         bool is_right_eye;
 962 };
 963
 964 union surface_update_flags {
 965
 966         struct {
 967                 uint32_t addr_update:1;
 968                 /* Medium updates */
 969                 uint32_t dcc_change:1;
 970                 uint32_t color_space_change:1;
 971                 uint32_t horizontal_mirror_change:1;
 972                 uint32_t per_pixel_alpha_change:1;
 973                 uint32_t global_alpha_change:1;
 974                 uint32_t hdr_mult:1;
 975                 uint32_t rotation_change:1;
 976                 uint32_t swizzle_change:1;
 977                 uint32_t scaling_change:1;
 978                 uint32_t position_change:1;
 979                 uint32_t in_transfer_func_change:1;
 980                 uint32_t input_csc_change:1;
 981                 uint32_t coeff_reduction_change:1;
 982                 uint32_t output_tf_change:1;
 983                 uint32_t pixel_format_change:1;
 984                 uint32_t plane_size_change:1;
 985                 uint32_t gamut_remap_change:1;
 986
 987                 /* Full updates */
 988                 uint32_t new_plane:1;
 989                 uint32_t bpp_change:1;
 990                 uint32_t gamma_change:1;
 991                 uint32_t bandwidth_change:1;
 992                 uint32_t clock_change:1;
 993                 uint32_t stereo_format_change:1;
 994                 uint32_t lut_3d:1;
 995                 uint32_t full_update:1;
 996         } bits;
 997
 998         uint32_t raw;
 999 };
1000
1001 struct dc_plane_state {
1002         struct dc_plane_address address;
1003         struct dc_plane_flip_time time;
1004         bool triplebuffer_flips;
1005         struct scaling_taps scaling_quality;
1006         struct rect src_rect;
1007         struct rect dst_rect;
1008         struct rect clip_rect;
1009
1010         struct plane_size plane_size;
1011         union dc_tiling_info tiling_info;
1012
1013         struct dc_plane_dcc_param dcc;
1014
1015         struct dc_gamma *gamma_correction;
1016         struct dc_transfer_func *in_transfer_func;
1017         struct dc_bias_and_scale *bias_and_scale;
1018         struct dc_csc_transform input_csc_color_matrix;
1019         struct fixed31_32 coeff_reduction_factor;
1020         struct fixed31_32 hdr_mult;
1021         struct colorspace_transform gamut_remap_matrix;
1022
1023         // TODO: No longer used, remove
1024         struct dc_hdr_static_metadata hdr_static_ctx;
1025
1026         enum dc_color_space color_space;
1027
1028         struct dc_3dlut *lut3d_func;
1029         struct dc_transfer_func *in_shaper_func;
1030         struct dc_transfer_func *blend_tf;
1031
1032         struct dc_transfer_func *gamcor_tf;
1033         enum surface_pixel_format format;
1034         enum dc_rotation_angle rotation;
1035         enum plane_stereo_format stereo_format;
1036
1037         bool is_tiling_rotated;
1038         bool per_pixel_alpha;
1039         bool pre_multiplied_alpha;
1040         bool global_alpha;
1041         int  global_alpha_value;
1042         bool visible;
1043         bool flip_immediate;
1044         bool horizontal_mirror;
1045         int layer_index;
1046
1047         union surface_update_flags update_flags;
1048         bool flip_int_enabled;
1049         bool skip_manual_trigger;
1050
1051         /* private to DC core */
1052         struct dc_plane_status status;
1053         struct dc_context *ctx;
1054
1055         /* HACK: Workaround for forcing full reprogramming under some conditions */
1056         bool force_full_update;
1057
1058         /* private to dc_surface.c */
1059         enum dc_irq_source irq_source;
1060         struct kref refcount;
1061 };
1062
1063 struct dc_plane_info {
1064         struct plane_size plane_size;
1065         union dc_tiling_info tiling_info;
1066         struct dc_plane_dcc_param dcc;
1067         enum surface_pixel_format format;
1068         enum dc_rotation_angle rotation;
1069         enum plane_stereo_format stereo_format;
1070         enum dc_color_space color_space;
1071         bool horizontal_mirror;
1072         bool visible;
1073         bool per_pixel_alpha;
1074         bool pre_multiplied_alpha;
1075         bool global_alpha;
1076         int  global_alpha_value;
1077         bool input_csc_enabled;
1078         int layer_index;
1079 };
1080
1081 struct dc_scaling_info {
1082         struct rect src_rect;
1083         struct rect dst_rect;
1084         struct rect clip_rect;
1085         struct scaling_taps scaling_quality;
1086 };
1087
1088 struct dc_surface_update {
1089         struct dc_plane_state *surface;
1090
1091         /* isr safe update parameters.  null means no updates */
1092         const struct dc_flip_addrs *flip_addr;
1093         const struct dc_plane_info *plane_info;
1094         const struct dc_scaling_info *scaling_info;
1095         struct fixed31_32 hdr_mult;
1096         /* following updates require alloc/sleep/spin that is not isr safe,
1097          * null means no updates
1098          */
1099         const struct dc_gamma *gamma;
1100         const struct dc_transfer_func *in_transfer_func;
1101
1102         const struct dc_csc_transform *input_csc_color_matrix;
1103         const struct fixed31_32 *coeff_reduction_factor;
1104         const struct dc_transfer_func *func_shaper;
1105         const struct dc_3dlut *lut3d_func;
1106         const struct dc_transfer_func *blend_tf;
1107         const struct colorspace_transform *gamut_remap_matrix;
1108 };
1109
1110 /*
1111  * Create a new surface with default parameters;
1112  */
1113 struct dc_plane_state *dc_create_plane_state(struct dc *dc);
1114 const struct dc_plane_status *dc_plane_get_status(
1115                 const struct dc_plane_state *plane_state);
1116
1117 void dc_plane_state_retain(struct dc_plane_state *plane_state);
1118 void dc_plane_state_release(struct dc_plane_state *plane_state);
1119
1120 void dc_gamma_retain(struct dc_gamma *dc_gamma);
1121 void dc_gamma_release(struct dc_gamma **dc_gamma);
1122 struct dc_gamma *dc_create_gamma(void);
1123
1124 void dc_transfer_func_retain(struct dc_transfer_func *dc_tf);
1125 void dc_transfer_func_release(struct dc_transfer_func *dc_tf);
1126 struct dc_transfer_func *dc_create_transfer_func(void);
1127
1128 struct dc_3dlut *dc_create_3dlut_func(void);
1129 void dc_3dlut_func_release(struct dc_3dlut *lut);
1130 void dc_3dlut_func_retain(struct dc_3dlut *lut);
1131
1132 void dc_post_update_surfaces_to_stream(
1133                 struct dc *dc);
1134
1135 #include "dc_stream.h"
1136
1137 /*
1138  * Structure to store surface/stream associations for validation
1139  */
1140 struct dc_validation_set {
1141         struct dc_stream_state *stream;
1142         struct dc_plane_state *plane_states[MAX_SURFACES];
1143         uint8_t plane_count;
1144 };
1145
1146 bool dc_validate_boot_timing(const struct dc *dc,
1147                                 const struct dc_sink *sink,
1148                                 struct dc_crtc_timing *crtc_timing);
1149
1150 enum dc_status dc_validate_plane(struct dc *dc, const struct dc_plane_state *plane_state);
1151
1152 void get_clock_requirements_for_state(struct dc_state *state, struct AsicStateEx *info);
1153
1154 bool dc_set_generic_gpio_for_stereo(bool enable,
1155                 struct gpio_service *gpio_service);
1156
1157 /*
1158  * fast_validate: we return after determining if we can support the new state,
1159  * but before we populate the programming info
1160  */
1161 enum dc_status dc_validate_global_state(
1162                 struct dc *dc,
1163                 struct dc_state *new_ctx,
1164                 bool fast_validate);
1165
1166
1167 void dc_resource_state_construct(
1168                 const struct dc *dc,
1169                 struct dc_state *dst_ctx);
1170
1171 bool dc_acquire_release_mpc_3dlut(
1172                 struct dc *dc, bool acquire,
1173                 struct dc_stream_state *stream,
1174                 struct dc_3dlut **lut,
1175                 struct dc_transfer_func **shaper);
1176
1177 void dc_resource_state_copy_construct(
1178                 const struct dc_state *src_ctx,
1179                 struct dc_state *dst_ctx);
1180
1181 void dc_resource_state_copy_construct_current(
1182                 const struct dc *dc,
1183                 struct dc_state *dst_ctx);
1184
1185 void dc_resource_state_destruct(struct dc_state *context);
1186
1187 bool dc_resource_is_dsc_encoding_supported(const struct dc *dc);
1188
1189 /*
1190  * TODO update to make it about validation sets
1191  * Set up streams and links associated to drive sinks
1192  * The streams parameter is an absolute set of all active streams.
1193  *
1194  * After this call:
1195  *   Phy, Encoder, Timing Generator are programmed and enabled.
1196  *   New streams are enabled with blank stream; no memory read.
1197  */
1198 bool dc_commit_state(struct dc *dc, struct dc_state *context);
1199
1200 struct dc_state *dc_create_state(struct dc *dc);
1201 struct dc_state *dc_copy_state(struct dc_state *src_ctx);
1202 void dc_retain_state(struct dc_state *context);
1203 void dc_release_state(struct dc_state *context);
1204
1205 /*******************************************************************************
1206  * Link Interfaces
1207  ******************************************************************************/
1208
1209 struct dpcd_caps {
1210         union dpcd_rev dpcd_rev;
1211         union max_lane_count max_ln_count;
1212         union max_down_spread max_down_spread;
1213         union dprx_feature dprx_feature;
1214
1215         /* valid only for eDP v1.4 or higher*/
1216         uint8_t edp_supported_link_rates_count;
1217         enum dc_link_rate edp_supported_link_rates[8];
1218
1219         /* dongle type (DP converter, CV smart dongle) */
1220         enum display_dongle_type dongle_type;
1221         bool is_dongle_type_one;
1222         /* branch device or sink device */
1223         bool is_branch_dev;
1224         /* Dongle's downstream count. */
1225         union sink_count sink_count;
1226         bool is_mst_capable;
1227         /* If dongle_type == DISPLAY_DONGLE_DP_HDMI_CONVERTER,
1228         indicates 'Frame Sequential-to-lllFrame Pack' conversion capability.*/
1229         struct dc_dongle_caps dongle_caps;
1230
1231         uint32_t sink_dev_id;
1232         int8_t sink_dev_id_str[6];
1233         int8_t sink_hw_revision;
1234         int8_t sink_fw_revision[2];
1235
1236         uint32_t branch_dev_id;
1237         int8_t branch_dev_name[6];
1238         int8_t branch_hw_revision;
1239         int8_t branch_fw_revision[2];
1240
1241         bool allow_invalid_MSA_timing_param;
1242         bool panel_mode_edp;
1243         bool dpcd_display_control_capable;
1244         bool ext_receiver_cap_field_present;
1245         bool dynamic_backlight_capable_edp;
1246         union dpcd_fec_capability fec_cap;
1247         struct dpcd_dsc_capabilities dsc_caps;
1248         struct dc_lttpr_caps lttpr_caps;
1249         struct dpcd_usb4_dp_tunneling_info usb4_dp_tun_info;
1250
1251         union dp_128b_132b_supported_link_rates dp_128b_132b_supported_link_rates;
1252         union dp_main_line_channel_coding_cap channel_coding_cap;
1253         union dp_sink_video_fallback_formats fallback_formats;
1254         union dp_fec_capability1 fec_cap1;
1255         union dp_cable_id cable_id;
1256         uint8_t edp_rev;
1257         union edp_alpm_caps alpm_caps;
1258         struct edp_psr_info psr_info;
1259 };
1260
1261 union dpcd_sink_ext_caps {
1262         struct {
1263                 /* 0 - Sink supports backlight adjust via PWM during SDR/HDR mode
1264                  * 1 - Sink supports backlight adjust via AUX during SDR/HDR mode.
1265                  */
1266                 uint8_t sdr_aux_backlight_control : 1;
1267                 uint8_t hdr_aux_backlight_control : 1;
1268                 uint8_t reserved_1 : 2;
1269                 uint8_t oled : 1;
1270                 uint8_t reserved : 3;
1271         } bits;
1272         uint8_t raw;
1273 };
1274
1275 #if defined(CONFIG_DRM_AMD_DC_HDCP)
1276 union hdcp_rx_caps {
1277         struct {
1278                 uint8_t version;
1279                 uint8_t reserved;
1280                 struct {
1281                         uint8_t repeater        : 1;
1282                         uint8_t hdcp_capable    : 1;
1283                         uint8_t reserved        : 6;
1284                 } byte0;
1285         } fields;
1286         uint8_t raw[3];
1287 };
1288
1289 union hdcp_bcaps {
1290         struct {
1291                 uint8_t HDCP_CAPABLE:1;
1292                 uint8_t REPEATER:1;
1293                 uint8_t RESERVED:6;
1294         } bits;
1295         uint8_t raw;
1296 };
1297
1298 struct hdcp_caps {
1299         union hdcp_rx_caps rx_caps;
1300         union hdcp_bcaps bcaps;
1301 };
1302 #endif
1303
1304 #include "dc_link.h"
1305
1306 uint32_t dc_get_opp_for_plane(struct dc *dc, struct dc_plane_state *plane);
1307
1308 /*******************************************************************************
1309  * Sink Interfaces - A sink corresponds to a display output device
1310  ******************************************************************************/
1311
1312 struct dc_container_id {
1313         // 128bit GUID in binary form
1314         unsigned char  guid[16];
1315         // 8 byte port ID -> ELD.PortID
1316         unsigned int   portId[2];
1317         // 128bit GUID in binary formufacturer name -> ELD.ManufacturerName
1318         unsigned short manufacturerName;
1319         // 2 byte product code -> ELD.ProductCode
1320         unsigned short productCode;
1321 };
1322
1323
1324 struct dc_sink_dsc_caps {
1325         // 'true' if these are virtual DPCD's DSC caps (immediately upstream of sink in MST topology),
1326         // 'false' if they are sink's DSC caps
1327         bool is_virtual_dpcd_dsc;
1328 #if defined(CONFIG_DRM_AMD_DC_DCN)
1329         // 'true' if MST topology supports DSC passthrough for sink
1330         // 'false' if MST topology does not support DSC passthrough
1331         bool is_dsc_passthrough_supported;
1332 #endif
1333         struct dsc_dec_dpcd_caps dsc_dec_caps;
1334 };
1335
1336 struct dc_sink_fec_caps {
1337         bool is_rx_fec_supported;
1338         bool is_topology_fec_supported;
1339 };
1340
1341 /*
1342  * The sink structure contains EDID and other display device properties
1343  */
1344 struct dc_sink {
1345         enum signal_type sink_signal;
1346         struct dc_edid dc_edid; /* raw edid */
1347         struct dc_edid_caps edid_caps; /* parse display caps */
1348         struct dc_container_id *dc_container_id;
1349         uint32_t dongle_max_pix_clk;
1350         void *priv;
1351         struct stereo_3d_features features_3d[TIMING_3D_FORMAT_MAX];
1352         bool converter_disable_audio;
1353
1354         struct dc_sink_dsc_caps dsc_caps;
1355         struct dc_sink_fec_caps fec_caps;
1356
1357         bool is_vsc_sdp_colorimetry_supported;
1358
1359         /* private to DC core */
1360         struct dc_link *link;
1361         struct dc_context *ctx;
1362
1363         uint32_t sink_id;
1364
1365         /* private to dc_sink.c */
1366         // refcount must be the last member in dc_sink, since we want the
1367         // sink structure to be logically cloneable up to (but not including)
1368         // refcount
1369         struct kref refcount;
1370 };
1371
1372 void dc_sink_retain(struct dc_sink *sink);
1373 void dc_sink_release(struct dc_sink *sink);
1374
1375 struct dc_sink_init_data {
1376         enum signal_type sink_signal;
1377         struct dc_link *link;
1378         uint32_t dongle_max_pix_clk;
1379         bool converter_disable_audio;
1380 };
1381
1382 bool dc_extended_blank_supported(struct dc *dc);
1383
1384 struct dc_sink *dc_sink_create(const struct dc_sink_init_data *init_params);
1385
1386 /* Newer interfaces  */
1387 struct dc_cursor {
1388         struct dc_plane_address address;
1389         struct dc_cursor_attributes attributes;
1390 };
1391
1392
1393 /*******************************************************************************
1394  * Interrupt interfaces
1395  ******************************************************************************/
1396 enum dc_irq_source dc_interrupt_to_irq_source(
1397                 struct dc *dc,
1398                 uint32_t src_id,
1399                 uint32_t ext_id);
1400 bool dc_interrupt_set(struct dc *dc, enum dc_irq_source src, bool enable);
1401 void dc_interrupt_ack(struct dc *dc, enum dc_irq_source src);
1402 enum dc_irq_source dc_get_hpd_irq_source_at_index(
1403                 struct dc *dc, uint32_t link_index);
1404
1405 void dc_notify_vsync_int_state(struct dc *dc, struct dc_stream_state *stream, bool enable);
1406
1407 /*******************************************************************************
1408  * Power Interfaces
1409  ******************************************************************************/
1410
1411 void dc_set_power_state(
1412                 struct dc *dc,
1413                 enum dc_acpi_cm_power_state power_state);
1414 void dc_resume(struct dc *dc);
1415
1416 void dc_power_down_on_boot(struct dc *dc);
1417
1418 #if defined(CONFIG_DRM_AMD_DC_HDCP)
1419 /*
1420  * HDCP Interfaces
1421  */
1422 enum hdcp_message_status dc_process_hdcp_msg(
1423                 enum signal_type signal,
1424                 struct dc_link *link,
1425                 struct hdcp_protection_message *message_info);
1426 #endif
1427 bool dc_is_dmcu_initialized(struct dc *dc);
1428
1429 enum dc_status dc_set_clock(struct dc *dc, enum dc_clock_type clock_type, uint32_t clk_khz, uint32_t stepping);
1430 void dc_get_clock(struct dc *dc, enum dc_clock_type clock_type, struct dc_clock_config *clock_cfg);
1431
1432 bool dc_is_plane_eligible_for_idle_optimizations(struct dc *dc, struct dc_plane_state *plane,
1433                                 struct dc_cursor_attributes *cursor_attr);
1434
1435 void dc_allow_idle_optimizations(struct dc *dc, bool allow);
1436
1437 /*
1438  * blank all streams, and set min and max memory clock to
1439  * lowest and highest DPM level, respectively
1440  */
1441 void dc_unlock_memory_clock_frequency(struct dc *dc);
1442
1443 /*
1444  * set min memory clock to the min required for current mode,
1445  * max to maxDPM, and unblank streams
1446  */
1447 void dc_lock_memory_clock_frequency(struct dc *dc);
1448
1449 /* set soft max for memclk, to be used for AC/DC switching clock limitations */
1450 void dc_enable_dcmode_clk_limit(struct dc *dc, bool enable);
1451
1452 /* cleanup on driver unload */
1453 void dc_hardware_release(struct dc *dc);
1454
1455 bool dc_set_psr_allow_active(struct dc *dc, bool enable);
1456 void dc_z10_restore(const struct dc *dc);
1457 void dc_z10_save_init(struct dc *dc);
1458
1459 bool dc_is_dmub_outbox_supported(struct dc *dc);
1460 bool dc_enable_dmub_notifications(struct dc *dc);
1461
1462 void dc_enable_dmub_outbox(struct dc *dc);
1463
1464 bool dc_process_dmub_aux_transfer_async(struct dc *dc,
1465                                 uint32_t link_index,
1466                                 struct aux_payload *payload);
1467
1468 /* Get dc link index from dpia port index */
1469 uint8_t get_link_index_from_dpia_port_index(const struct dc *dc,
1470                                 uint8_t dpia_port_index);
1471
1472 bool dc_process_dmub_set_config_async(struct dc *dc,
1473                                 uint32_t link_index,
1474                                 struct set_config_cmd_payload *payload,
1475                                 struct dmub_notification *notify);
1476
1477 enum dc_status dc_process_dmub_set_mst_slots(const struct dc *dc,
1478                                 uint32_t link_index,
1479                                 uint8_t mst_alloc_slots,
1480                                 uint8_t *mst_slots_in_use);
1481
1482 /*******************************************************************************
1483  * DSC Interfaces
1484  ******************************************************************************/
1485 #include "dc_dsc.h"
1486
1487 /*******************************************************************************
1488  * Disable acc mode Interfaces
1489  ******************************************************************************/
1490 void dc_disable_accelerated_mode(struct dc *dc);
1491
1492 #endif /* DC_INTERFACE_H_ */