drivers/gpu/drm/amd/display/dc/dc.h

   1 /*
   2  * Copyright 2012-14 Advanced Micro Devices, Inc.
   3  *
   4  * Permission is hereby granted, free of charge, to any person obtaining a
   5  * copy of this software and associated documentation files (the "Software"),
   6  * to deal in the Software without restriction, including without limitation
   7  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
   8  * and/or sell copies of the Software, and to permit persons to whom the
   9  * Software is furnished to do so, subject to the following conditions:
  10  *
  11  * The above copyright notice and this permission notice shall be included in
  12  * all copies or substantial portions of the Software.
  13  *
  14  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  15  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  16  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  17  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  18  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  19  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  20  * OTHER DEALINGS IN THE SOFTWARE.
  21  *
  22  * Authors: AMD
  23  *
  24  */
  25
  26 #ifndef DC_INTERFACE_H_
  27 #define DC_INTERFACE_H_
  28
  29 #include "dc_types.h"
  30 #include "grph_object_defs.h"
  31 #include "logger_types.h"
  32 #if defined(CONFIG_DRM_AMD_DC_HDCP)
  33 #include "hdcp_types.h"
  34 #endif
  35 #include "gpio_types.h"
  36 #include "link_service_types.h"
  37 #include "grph_object_ctrl_defs.h"
  38 #include <inc/hw/opp.h>
  39
  40 #include "inc/hw_sequencer.h"
  41 #include "inc/compressor.h"
  42 #include "inc/hw/dmcu.h"
  43 #include "dml/display_mode_lib.h"
  44
  45 /* forward declaration */
  46 struct aux_payload;
  47
  48 #define DC_VER "3.2.125"
  49
  50 #define MAX_SURFACES 3
  51 #define MAX_PLANES 6
  52 #define MAX_STREAMS 6
  53 #define MAX_SINKS_PER_LINK 4
  54 #define MIN_VIEWPORT_SIZE 12
  55 #define MAX_NUM_EDP 2
  56
  57 /*******************************************************************************
  58  * Display Core Interfaces
  59  ******************************************************************************/
  60 struct dc_versions {
  61         const char *dc_ver;
  62         struct dmcu_version dmcu_version;
  63 };
  64
  65 enum dp_protocol_version {
  66         DP_VERSION_1_4,
  67 };
  68
  69 enum dc_plane_type {
  70         DC_PLANE_TYPE_INVALID,
  71         DC_PLANE_TYPE_DCE_RGB,
  72         DC_PLANE_TYPE_DCE_UNDERLAY,
  73         DC_PLANE_TYPE_DCN_UNIVERSAL,
  74 };
  75
  76 struct dc_plane_cap {
  77         enum dc_plane_type type;
  78         uint32_t blends_with_above : 1;
  79         uint32_t blends_with_below : 1;
  80         uint32_t per_pixel_alpha : 1;
  81         struct {
  82                 uint32_t argb8888 : 1;
  83                 uint32_t nv12 : 1;
  84                 uint32_t fp16 : 1;
  85                 uint32_t p010 : 1;
  86                 uint32_t ayuv : 1;
  87         } pixel_format_support;
  88         // max upscaling factor x1000
  89         // upscaling factors are always >= 1
  90         // for example, 1080p -> 8K is 4.0, or 4000 raw value
  91         struct {
  92                 uint32_t argb8888;
  93                 uint32_t nv12;
  94                 uint32_t fp16;
  95         } max_upscale_factor;
  96         // max downscale factor x1000
  97         // downscale factors are always <= 1
  98         // for example, 8K -> 1080p is 0.25, or 250 raw value
  99         struct {
 100                 uint32_t argb8888;
 101                 uint32_t nv12;
 102                 uint32_t fp16;
 103         } max_downscale_factor;
 104         // minimal width/height
 105         uint32_t min_width;
 106         uint32_t min_height;
 107 };
 108
 109 // Color management caps (DPP and MPC)
 110 struct rom_curve_caps {
 111         uint16_t srgb : 1;
 112         uint16_t bt2020 : 1;
 113         uint16_t gamma2_2 : 1;
 114         uint16_t pq : 1;
 115         uint16_t hlg : 1;
 116 };
 117
 118 struct dpp_color_caps {
 119         uint16_t dcn_arch : 1; // all DCE generations treated the same
 120         // input lut is different than most LUTs, just plain 256-entry lookup
 121         uint16_t input_lut_shared : 1; // shared with DGAM
 122         uint16_t icsc : 1;
 123         uint16_t dgam_ram : 1;
 124         uint16_t post_csc : 1; // before gamut remap
 125         uint16_t gamma_corr : 1;
 126
 127         // hdr_mult and gamut remap always available in DPP (in that order)
 128         // 3d lut implies shaper LUT,
 129         // it may be shared with MPC - check MPC:shared_3d_lut flag
 130         uint16_t hw_3d_lut : 1;
 131         uint16_t ogam_ram : 1; // blnd gam
 132         uint16_t ocsc : 1;
 133         uint16_t dgam_rom_for_yuv : 1;
 134         struct rom_curve_caps dgam_rom_caps;
 135         struct rom_curve_caps ogam_rom_caps;
 136 };
 137
 138 struct mpc_color_caps {
 139         uint16_t gamut_remap : 1;
 140         uint16_t ogam_ram : 1;
 141         uint16_t ocsc : 1;
 142         uint16_t num_3dluts : 3; //3d lut always assumes a preceding shaper LUT
 143         uint16_t shared_3d_lut:1; //can be in either DPP or MPC, but single instance
 144
 145         struct rom_curve_caps ogam_rom_caps;
 146 };
 147
 148 struct dc_color_caps {
 149         struct dpp_color_caps dpp;
 150         struct mpc_color_caps mpc;
 151 };
 152
 153 struct dc_caps {
 154         uint32_t max_streams;
 155         uint32_t max_links;
 156         uint32_t max_audios;
 157         uint32_t max_slave_planes;
 158         uint32_t max_planes;
 159         uint32_t max_downscale_ratio;
 160         uint32_t i2c_speed_in_khz;
 161         uint32_t i2c_speed_in_khz_hdcp;
 162         uint32_t dmdata_alloc_size;
 163         unsigned int max_cursor_size;
 164         unsigned int max_video_width;
 165         unsigned int min_horizontal_blanking_period;
 166         int linear_pitch_alignment;
 167         bool dcc_const_color;
 168         bool dynamic_audio;
 169         bool is_apu;
 170         bool dual_link_dvi;
 171         bool post_blend_color_processing;
 172         bool force_dp_tps4_for_cp2520;
 173         bool disable_dp_clk_share;
 174         bool psp_setup_panel_mode;
 175         bool extended_aux_timeout_support;
 176         bool dmcub_support;
 177         uint32_t num_of_internal_disp;
 178         enum dp_protocol_version max_dp_protocol_version;
 179         unsigned int mall_size_per_mem_channel;
 180         unsigned int mall_size_total;
 181         unsigned int cursor_cache_size;
 182         struct dc_plane_cap planes[MAX_PLANES];
 183         struct dc_color_caps color;
 184 };
 185
 186 struct dc_bug_wa {
 187         bool no_connect_phy_config;
 188         bool dedcn20_305_wa;
 189         bool skip_clock_update;
 190         bool lt_early_cr_pattern;
 191 };
 192
 193 struct dc_dcc_surface_param {
 194         struct dc_size surface_size;
 195         enum surface_pixel_format format;
 196         enum swizzle_mode_values swizzle_mode;
 197         enum dc_scan_direction scan;
 198 };
 199
 200 struct dc_dcc_setting {
 201         unsigned int max_compressed_blk_size;
 202         unsigned int max_uncompressed_blk_size;
 203         bool independent_64b_blks;
 204 #if defined(CONFIG_DRM_AMD_DC_DCN)
 205         //These bitfields to be used starting with DCN 3.0
 206         struct {
 207                 uint32_t dcc_256_64_64 : 1;//available in ASICs before DCN 3.0 (the worst compression case)
 208                 uint32_t dcc_128_128_uncontrained : 1;  //available in ASICs before DCN 3.0
 209                 uint32_t dcc_256_128_128 : 1;           //available starting with DCN 3.0
 210                 uint32_t dcc_256_256_unconstrained : 1;  //available in ASICs before DCN 3.0 (the best compression case)
 211         } dcc_controls;
 212 #endif
 213 };
 214
 215 struct dc_surface_dcc_cap {
 216         union {
 217                 struct {
 218                         struct dc_dcc_setting rgb;
 219                 } grph;
 220
 221                 struct {
 222                         struct dc_dcc_setting luma;
 223                         struct dc_dcc_setting chroma;
 224                 } video;
 225         };
 226
 227         bool capable;
 228         bool const_color_support;
 229 };
 230
 231 struct dc_static_screen_params {
 232         struct {
 233                 bool force_trigger;
 234                 bool cursor_update;
 235                 bool surface_update;
 236                 bool overlay_update;
 237         } triggers;
 238         unsigned int num_frames;
 239 };
 240
 241
 242 /* Surface update type is used by dc_update_surfaces_and_stream
 243  * The update type is determined at the very beginning of the function based
 244  * on parameters passed in and decides how much programming (or updating) is
 245  * going to be done during the call.
 246  *
 247  * UPDATE_TYPE_FAST is used for really fast updates that do not require much
 248  * logical calculations or hardware register programming. This update MUST be
 249  * ISR safe on windows. Currently fast update will only be used to flip surface
 250  * address.
 251  *
 252  * UPDATE_TYPE_MED is used for slower updates which require significant hw
 253  * re-programming however do not affect bandwidth consumption or clock
 254  * requirements. At present, this is the level at which front end updates
 255  * that do not require us to run bw_calcs happen. These are in/out transfer func
 256  * updates, viewport offset changes, recout size changes and pixel depth changes.
 257  * This update can be done at ISR, but we want to minimize how often this happens.
 258  *
 259  * UPDATE_TYPE_FULL is slow. Really slow. This requires us to recalculate our
 260  * bandwidth and clocks, possibly rearrange some pipes and reprogram anything front
 261  * end related. Any time viewport dimensions, recout dimensions, scaling ratios or
 262  * gamma need to be adjusted or pipe needs to be turned on (or disconnected) we do
 263  * a full update. This cannot be done at ISR level and should be a rare event.
 264  * Unless someone is stress testing mpo enter/exit, playing with colour or adjusting
 265  * underscan we don't expect to see this call at all.
 266  */
 267
 268 enum surface_update_type {
 269         UPDATE_TYPE_FAST, /* super fast, safe to execute in isr */
 270         UPDATE_TYPE_MED,  /* ISR safe, most of programming needed, no bw/clk change*/
 271         UPDATE_TYPE_FULL, /* may need to shuffle resources */
 272 };
 273
 274 /* Forward declaration*/
 275 struct dc;
 276 struct dc_plane_state;
 277 struct dc_state;
 278
 279
 280 struct dc_cap_funcs {
 281         bool (*get_dcc_compression_cap)(const struct dc *dc,
 282                         const struct dc_dcc_surface_param *input,
 283                         struct dc_surface_dcc_cap *output);
 284 };
 285
 286 struct link_training_settings;
 287
 288
 289 /* Structure to hold configuration flags set by dm at dc creation. */
 290 struct dc_config {
 291         bool gpu_vm_support;
 292         bool disable_disp_pll_sharing;
 293         bool fbc_support;
 294         bool optimize_edp_link_rate;
 295         bool disable_fractional_pwm;
 296         bool allow_seamless_boot_optimization;
 297         bool power_down_display_on_boot;
 298         bool edp_not_connected;
 299         bool force_enum_edp;
 300         bool forced_clocks;
 301         bool allow_lttpr_non_transparent_mode;
 302         bool multi_mon_pp_mclk_switch;
 303         bool disable_dmcu;
 304         bool enable_4to1MPC;
 305 #if defined(CONFIG_DRM_AMD_DC_DCN)
 306         bool clamp_min_dcfclk;
 307 #endif
 308         uint64_t vblank_alignment_dto_params;
 309         uint8_t  vblank_alignment_max_frame_time_diff;
 310 };
 311
 312 enum visual_confirm {
 313         VISUAL_CONFIRM_DISABLE = 0,
 314         VISUAL_CONFIRM_SURFACE = 1,
 315         VISUAL_CONFIRM_HDR = 2,
 316         VISUAL_CONFIRM_MPCTREE = 4,
 317         VISUAL_CONFIRM_PSR = 5,
 318 };
 319
 320 enum dcc_option {
 321         DCC_ENABLE = 0,
 322         DCC_DISABLE = 1,
 323         DCC_HALF_REQ_DISALBE = 2,
 324 };
 325
 326 enum pipe_split_policy {
 327         MPC_SPLIT_DYNAMIC = 0,
 328         MPC_SPLIT_AVOID = 1,
 329         MPC_SPLIT_AVOID_MULT_DISP = 2,
 330 };
 331
 332 enum wm_report_mode {
 333         WM_REPORT_DEFAULT = 0,
 334         WM_REPORT_OVERRIDE = 1,
 335 };
 336 enum dtm_pstate{
 337         dtm_level_p0 = 0,/*highest voltage*/
 338         dtm_level_p1,
 339         dtm_level_p2,
 340         dtm_level_p3,
 341         dtm_level_p4,/*when active_display_count = 0*/
 342 };
 343
 344 enum dcn_pwr_state {
 345         DCN_PWR_STATE_UNKNOWN = -1,
 346         DCN_PWR_STATE_MISSION_MODE = 0,
 347         DCN_PWR_STATE_LOW_POWER = 3,
 348 };
 349
 350 /*
 351  * For any clocks that may differ per pipe
 352  * only the max is stored in this structure
 353  */
 354 struct dc_clocks {
 355         int dispclk_khz;
 356         int actual_dispclk_khz;
 357         int dppclk_khz;
 358         int actual_dppclk_khz;
 359         int disp_dpp_voltage_level_khz;
 360         int dcfclk_khz;
 361         int socclk_khz;
 362         int dcfclk_deep_sleep_khz;
 363         int fclk_khz;
 364         int phyclk_khz;
 365         int dramclk_khz;
 366         bool p_state_change_support;
 367         enum dcn_pwr_state pwr_state;
 368         /*
 369          * Elements below are not compared for the purposes of
 370          * optimization required
 371          */
 372         bool prev_p_state_change_support;
 373         enum dtm_pstate dtm_level;
 374         int max_supported_dppclk_khz;
 375         int max_supported_dispclk_khz;
 376         int bw_dppclk_khz; /*a copy of dppclk_khz*/
 377         int bw_dispclk_khz;
 378 };
 379
 380 struct dc_bw_validation_profile {
 381         bool enable;
 382
 383         unsigned long long total_ticks;
 384         unsigned long long voltage_level_ticks;
 385         unsigned long long watermark_ticks;
 386         unsigned long long rq_dlg_ticks;
 387
 388         unsigned long long total_count;
 389         unsigned long long skip_fast_count;
 390         unsigned long long skip_pass_count;
 391         unsigned long long skip_fail_count;
 392 };
 393
 394 #define BW_VAL_TRACE_SETUP() \
 395                 unsigned long long end_tick = 0; \
 396                 unsigned long long voltage_level_tick = 0; \
 397                 unsigned long long watermark_tick = 0; \
 398                 unsigned long long start_tick = dc->debug.bw_val_profile.enable ? \
 399                                 dm_get_timestamp(dc->ctx) : 0
 400
 401 #define BW_VAL_TRACE_COUNT() \
 402                 if (dc->debug.bw_val_profile.enable) \
 403                         dc->debug.bw_val_profile.total_count++
 404
 405 #define BW_VAL_TRACE_SKIP(status) \
 406                 if (dc->debug.bw_val_profile.enable) { \
 407                         if (!voltage_level_tick) \
 408                                 voltage_level_tick = dm_get_timestamp(dc->ctx); \
 409                         dc->debug.bw_val_profile.skip_ ## status ## _count++; \
 410                 }
 411
 412 #define BW_VAL_TRACE_END_VOLTAGE_LEVEL() \
 413                 if (dc->debug.bw_val_profile.enable) \
 414                         voltage_level_tick = dm_get_timestamp(dc->ctx)
 415
 416 #define BW_VAL_TRACE_END_WATERMARKS() \
 417                 if (dc->debug.bw_val_profile.enable) \
 418                         watermark_tick = dm_get_timestamp(dc->ctx)
 419
 420 #define BW_VAL_TRACE_FINISH() \
 421                 if (dc->debug.bw_val_profile.enable) { \
 422                         end_tick = dm_get_timestamp(dc->ctx); \
 423                         dc->debug.bw_val_profile.total_ticks += end_tick - start_tick; \
 424                         dc->debug.bw_val_profile.voltage_level_ticks += voltage_level_tick - start_tick; \
 425                         if (watermark_tick) { \
 426                                 dc->debug.bw_val_profile.watermark_ticks += watermark_tick - voltage_level_tick; \
 427                                 dc->debug.bw_val_profile.rq_dlg_ticks += end_tick - watermark_tick; \
 428                         } \
 429                 }
 430
 431 union mem_low_power_enable_options {
 432         struct {
 433                 bool i2c: 1;
 434                 bool dmcu: 1;
 435                 bool dscl: 1;
 436                 bool cm: 1;
 437                 bool mpc: 1;
 438                 bool optc: 1;
 439         } bits;
 440         uint32_t u32All;
 441 };
 442
 443 struct dc_debug_options {
 444         enum visual_confirm visual_confirm;
 445         bool sanity_checks;
 446         bool max_disp_clk;
 447         bool surface_trace;
 448         bool timing_trace;
 449         bool clock_trace;
 450         bool validation_trace;
 451         bool bandwidth_calcs_trace;
 452         int max_downscale_src_width;
 453
 454         /* stutter efficiency related */
 455         bool disable_stutter;
 456         bool use_max_lb;
 457         enum dcc_option disable_dcc;
 458         enum pipe_split_policy pipe_split_policy;
 459         bool force_single_disp_pipe_split;
 460         bool voltage_align_fclk;
 461
 462         bool disable_dfs_bypass;
 463         bool disable_dpp_power_gate;
 464         bool disable_hubp_power_gate;
 465         bool disable_dsc_power_gate;
 466         int dsc_min_slice_height_override;
 467         int dsc_bpp_increment_div;
 468         bool native422_support;
 469         bool disable_pplib_wm_range;
 470         enum wm_report_mode pplib_wm_report_mode;
 471         unsigned int min_disp_clk_khz;
 472         unsigned int min_dpp_clk_khz;
 473         int sr_exit_time_dpm0_ns;
 474         int sr_enter_plus_exit_time_dpm0_ns;
 475         int sr_exit_time_ns;
 476         int sr_enter_plus_exit_time_ns;
 477         int urgent_latency_ns;
 478         uint32_t underflow_assert_delay_us;
 479         int percent_of_ideal_drambw;
 480         int dram_clock_change_latency_ns;
 481         bool optimized_watermark;
 482         int always_scale;
 483         bool disable_pplib_clock_request;
 484         bool disable_clock_gate;
 485         bool disable_mem_low_power;
 486         bool disable_dmcu;
 487         bool disable_psr;
 488         bool force_abm_enable;
 489         bool disable_stereo_support;
 490         bool vsr_support;
 491         bool performance_trace;
 492         bool az_endpoint_mute_only;
 493         bool always_use_regamma;
 494         bool recovery_enabled;
 495         bool avoid_vbios_exec_table;
 496         bool scl_reset_length10;
 497         bool hdmi20_disable;
 498         bool skip_detection_link_training;
 499         uint32_t edid_read_retry_times;
 500         bool remove_disconnect_edp;
 501         unsigned int force_odm_combine; //bit vector based on otg inst
 502 #if defined(CONFIG_DRM_AMD_DC_DCN)
 503         unsigned int force_odm_combine_4to1; //bit vector based on otg inst
 504 #endif
 505         unsigned int force_fclk_khz;
 506         bool enable_tri_buf;
 507         bool dmub_offload_enabled;
 508         bool dmcub_emulation;
 509 #if defined(CONFIG_DRM_AMD_DC_DCN)
 510         bool disable_idle_power_optimizations;
 511         unsigned int mall_size_override;
 512         unsigned int mall_additional_timer_percent;
 513         bool mall_error_as_fatal;
 514 #endif
 515         bool dmub_command_table; /* for testing only */
 516         struct dc_bw_validation_profile bw_val_profile;
 517         bool disable_fec;
 518         bool disable_48mhz_pwrdwn;
 519         /* This forces a hard min on the DCFCLK requested to SMU/PP
 520          * watermarks are not affected.
 521          */
 522         unsigned int force_min_dcfclk_mhz;
 523 #if defined(CONFIG_DRM_AMD_DC_DCN)
 524         int dwb_fi_phase;
 525 #endif
 526         bool disable_timing_sync;
 527         bool cm_in_bypass;
 528         int force_clock_mode;/*every mode change.*/
 529
 530         bool disable_dram_clock_change_vactive_support;
 531         bool validate_dml_output;
 532         bool enable_dmcub_surface_flip;
 533         bool usbc_combo_phy_reset_wa;
 534         bool disable_dsc;
 535         bool enable_dram_clock_change_one_display_vactive;
 536         union mem_low_power_enable_options enable_mem_low_power;
 537         bool force_vblank_alignment;
 538
 539         /* Enable dmub aux for legacy ddc */
 540         bool enable_dmub_aux_for_legacy_ddc;
 541 };
 542
 543 struct dc_debug_data {
 544         uint32_t ltFailCount;
 545         uint32_t i2cErrorCount;
 546         uint32_t auxErrorCount;
 547 };
 548
 549 struct dc_phy_addr_space_config {
 550         struct {
 551                 uint64_t start_addr;
 552                 uint64_t end_addr;
 553                 uint64_t fb_top;
 554                 uint64_t fb_offset;
 555                 uint64_t fb_base;
 556                 uint64_t agp_top;
 557                 uint64_t agp_bot;
 558                 uint64_t agp_base;
 559         } system_aperture;
 560
 561         struct {
 562                 uint64_t page_table_start_addr;
 563                 uint64_t page_table_end_addr;
 564                 uint64_t page_table_base_addr;
 565         } gart_config;
 566
 567         bool valid;
 568         bool is_hvm_enabled;
 569         uint64_t page_table_default_page_addr;
 570 };
 571
 572 struct dc_virtual_addr_space_config {
 573         uint64_t        page_table_base_addr;
 574         uint64_t        page_table_start_addr;
 575         uint64_t        page_table_end_addr;
 576         uint32_t        page_table_block_size_in_bytes;
 577         uint8_t         page_table_depth; // 1 = 1 level, 2 = 2 level, etc.  0 = invalid
 578 };
 579
 580 struct dc_bounding_box_overrides {
 581         int sr_exit_time_ns;
 582         int sr_enter_plus_exit_time_ns;
 583         int urgent_latency_ns;
 584         int percent_of_ideal_drambw;
 585         int dram_clock_change_latency_ns;
 586         int dummy_clock_change_latency_ns;
 587         /* This forces a hard min on the DCFCLK we use
 588          * for DML.  Unlike the debug option for forcing
 589          * DCFCLK, this override affects watermark calculations
 590          */
 591         int min_dcfclk_mhz;
 592 };
 593
 594 struct dc_state;
 595 struct resource_pool;
 596 struct dce_hwseq;
 597 struct gpu_info_soc_bounding_box_v1_0;
 598 struct dc {
 599         struct dc_versions versions;
 600         struct dc_caps caps;
 601         struct dc_cap_funcs cap_funcs;
 602         struct dc_config config;
 603         struct dc_debug_options debug;
 604         struct dc_bounding_box_overrides bb_overrides;
 605         struct dc_bug_wa work_arounds;
 606         struct dc_context *ctx;
 607         struct dc_phy_addr_space_config vm_pa_config;
 608
 609         uint8_t link_count;
 610         struct dc_link *links[MAX_PIPES * 2];
 611
 612         struct dc_state *current_state;
 613         struct resource_pool *res_pool;
 614
 615         struct clk_mgr *clk_mgr;
 616
 617         /* Display Engine Clock levels */
 618         struct dm_pp_clock_levels sclk_lvls;
 619
 620         /* Inputs into BW and WM calculations. */
 621         struct bw_calcs_dceip *bw_dceip;
 622         struct bw_calcs_vbios *bw_vbios;
 623 #ifdef CONFIG_DRM_AMD_DC_DCN
 624         struct dcn_soc_bounding_box *dcn_soc;
 625         struct dcn_ip_params *dcn_ip;
 626         struct display_mode_lib dml;
 627 #endif
 628
 629         /* HW functions */
 630         struct hw_sequencer_funcs hwss;
 631         struct dce_hwseq *hwseq;
 632
 633         /* Require to optimize clocks and bandwidth for added/removed planes */
 634         bool optimized_required;
 635         bool wm_optimized_required;
 636 #if defined(CONFIG_DRM_AMD_DC_DCN)
 637         bool idle_optimizations_allowed;
 638 #endif
 639
 640         /* Require to maintain clocks and bandwidth for UEFI enabled HW */
 641
 642         /* FBC compressor */
 643         struct compressor *fbc_compressor;
 644
 645         struct dc_debug_data debug_data;
 646         struct dpcd_vendor_signature vendor_signature;
 647
 648         const char *build_id;
 649         struct vm_helper *vm_helper;
 650 };
 651
 652 enum frame_buffer_mode {
 653         FRAME_BUFFER_MODE_LOCAL_ONLY = 0,
 654         FRAME_BUFFER_MODE_ZFB_ONLY,
 655         FRAME_BUFFER_MODE_MIXED_ZFB_AND_LOCAL,
 656 } ;
 657
 658 struct dchub_init_data {
 659         int64_t zfb_phys_addr_base;
 660         int64_t zfb_mc_base_addr;
 661         uint64_t zfb_size_in_byte;
 662         enum frame_buffer_mode fb_mode;
 663         bool dchub_initialzied;
 664         bool dchub_info_valid;
 665 };
 666
 667 struct dc_init_data {
 668         struct hw_asic_id asic_id;
 669         void *driver; /* ctx */
 670         struct cgs_device *cgs_device;
 671         struct dc_bounding_box_overrides bb_overrides;
 672
 673         int num_virtual_links;
 674         /*
 675          * If 'vbios_override' not NULL, it will be called instead
 676          * of the real VBIOS. Intended use is Diagnostics on FPGA.
 677          */
 678         struct dc_bios *vbios_override;
 679         enum dce_environment dce_environment;
 680
 681         struct dmub_offload_funcs *dmub_if;
 682         struct dc_reg_helper_state *dmub_offload;
 683
 684         struct dc_config flags;
 685         uint64_t log_mask;
 686
 687         struct dpcd_vendor_signature vendor_signature;
 688 #if defined(CONFIG_DRM_AMD_DC_DCN)
 689         bool force_smu_not_present;
 690 #endif
 691 };
 692
 693 struct dc_callback_init {
 694 #ifdef CONFIG_DRM_AMD_DC_HDCP
 695         struct cp_psp cp_psp;
 696 #else
 697         uint8_t reserved;
 698 #endif
 699 };
 700
 701 struct dc *dc_create(const struct dc_init_data *init_params);
 702 void dc_hardware_init(struct dc *dc);
 703
 704 int dc_get_vmid_use_vector(struct dc *dc);
 705 void dc_setup_vm_context(struct dc *dc, struct dc_virtual_addr_space_config *va_config, int vmid);
 706 /* Returns the number of vmids supported */
 707 int dc_setup_system_context(struct dc *dc, struct dc_phy_addr_space_config *pa_config);
 708 void dc_init_callbacks(struct dc *dc,
 709                 const struct dc_callback_init *init_params);
 710 void dc_deinit_callbacks(struct dc *dc);
 711 void dc_destroy(struct dc **dc);
 712
 713 /*******************************************************************************
 714  * Surface Interfaces
 715  ******************************************************************************/
 716
 717 enum {
 718         TRANSFER_FUNC_POINTS = 1025
 719 };
 720
 721 struct dc_hdr_static_metadata {
 722         /* display chromaticities and white point in units of 0.00001 */
 723         unsigned int chromaticity_green_x;
 724         unsigned int chromaticity_green_y;
 725         unsigned int chromaticity_blue_x;
 726         unsigned int chromaticity_blue_y;
 727         unsigned int chromaticity_red_x;
 728         unsigned int chromaticity_red_y;
 729         unsigned int chromaticity_white_point_x;
 730         unsigned int chromaticity_white_point_y;
 731
 732         uint32_t min_luminance;
 733         uint32_t max_luminance;
 734         uint32_t maximum_content_light_level;
 735         uint32_t maximum_frame_average_light_level;
 736 };
 737
 738 enum dc_transfer_func_type {
 739         TF_TYPE_PREDEFINED,
 740         TF_TYPE_DISTRIBUTED_POINTS,
 741         TF_TYPE_BYPASS,
 742         TF_TYPE_HWPWL
 743 };
 744
 745 struct dc_transfer_func_distributed_points {
 746         struct fixed31_32 red[TRANSFER_FUNC_POINTS];
 747         struct fixed31_32 green[TRANSFER_FUNC_POINTS];
 748         struct fixed31_32 blue[TRANSFER_FUNC_POINTS];
 749
 750         uint16_t end_exponent;
 751         uint16_t x_point_at_y1_red;
 752         uint16_t x_point_at_y1_green;
 753         uint16_t x_point_at_y1_blue;
 754 };
 755
 756 enum dc_transfer_func_predefined {
 757         TRANSFER_FUNCTION_SRGB,
 758         TRANSFER_FUNCTION_BT709,
 759         TRANSFER_FUNCTION_PQ,
 760         TRANSFER_FUNCTION_LINEAR,
 761         TRANSFER_FUNCTION_UNITY,
 762         TRANSFER_FUNCTION_HLG,
 763         TRANSFER_FUNCTION_HLG12,
 764         TRANSFER_FUNCTION_GAMMA22,
 765         TRANSFER_FUNCTION_GAMMA24,
 766         TRANSFER_FUNCTION_GAMMA26
 767 };
 768
 769
 770 struct dc_transfer_func {
 771         struct kref refcount;
 772         enum dc_transfer_func_type type;
 773         enum dc_transfer_func_predefined tf;
 774         /* FP16 1.0 reference level in nits, default is 80 nits, only for PQ*/
 775         uint32_t sdr_ref_white_level;
 776         union {
 777                 struct pwl_params pwl;
 778                 struct dc_transfer_func_distributed_points tf_pts;
 779         };
 780 };
 781
 782
 783 union dc_3dlut_state {
 784         struct {
 785                 uint32_t initialized:1;         /*if 3dlut is went through color module for initialization */
 786                 uint32_t rmu_idx_valid:1;       /*if mux settings are valid*/
 787                 uint32_t rmu_mux_num:3;         /*index of mux to use*/
 788                 uint32_t mpc_rmu0_mux:4;        /*select mpcc on mux, one of the following : mpcc0, mpcc1, mpcc2, mpcc3*/
 789                 uint32_t mpc_rmu1_mux:4;
 790                 uint32_t mpc_rmu2_mux:4;
 791                 uint32_t reserved:15;
 792         } bits;
 793         uint32_t raw;
 794 };
 795
 796
 797 struct dc_3dlut {
 798         struct kref refcount;
 799         struct tetrahedral_params lut_3d;
 800         struct fixed31_32 hdr_multiplier;
 801         union dc_3dlut_state state;
 802 };
 803 /*
 804  * This structure is filled in by dc_surface_get_status and contains
 805  * the last requested address and the currently active address so the called
 806  * can determine if there are any outstanding flips
 807  */
 808 struct dc_plane_status {
 809         struct dc_plane_address requested_address;
 810         struct dc_plane_address current_address;
 811         bool is_flip_pending;
 812         bool is_right_eye;
 813 };
 814
 815 union surface_update_flags {
 816
 817         struct {
 818                 uint32_t addr_update:1;
 819                 /* Medium updates */
 820                 uint32_t dcc_change:1;
 821                 uint32_t color_space_change:1;
 822                 uint32_t horizontal_mirror_change:1;
 823                 uint32_t per_pixel_alpha_change:1;
 824                 uint32_t global_alpha_change:1;
 825                 uint32_t hdr_mult:1;
 826                 uint32_t rotation_change:1;
 827                 uint32_t swizzle_change:1;
 828                 uint32_t scaling_change:1;
 829                 uint32_t position_change:1;
 830                 uint32_t in_transfer_func_change:1;
 831                 uint32_t input_csc_change:1;
 832                 uint32_t coeff_reduction_change:1;
 833                 uint32_t output_tf_change:1;
 834                 uint32_t pixel_format_change:1;
 835                 uint32_t plane_size_change:1;
 836                 uint32_t gamut_remap_change:1;
 837
 838                 /* Full updates */
 839                 uint32_t new_plane:1;
 840                 uint32_t bpp_change:1;
 841                 uint32_t gamma_change:1;
 842                 uint32_t bandwidth_change:1;
 843                 uint32_t clock_change:1;
 844                 uint32_t stereo_format_change:1;
 845                 uint32_t full_update:1;
 846         } bits;
 847
 848         uint32_t raw;
 849 };
 850
 851 struct dc_plane_state {
 852         struct dc_plane_address address;
 853         struct dc_plane_flip_time time;
 854         bool triplebuffer_flips;
 855         struct scaling_taps scaling_quality;
 856         struct rect src_rect;
 857         struct rect dst_rect;
 858         struct rect clip_rect;
 859
 860         struct plane_size plane_size;
 861         union dc_tiling_info tiling_info;
 862
 863         struct dc_plane_dcc_param dcc;
 864
 865         struct dc_gamma *gamma_correction;
 866         struct dc_transfer_func *in_transfer_func;
 867         struct dc_bias_and_scale *bias_and_scale;
 868         struct dc_csc_transform input_csc_color_matrix;
 869         struct fixed31_32 coeff_reduction_factor;
 870         struct fixed31_32 hdr_mult;
 871         struct colorspace_transform gamut_remap_matrix;
 872
 873         // TODO: No longer used, remove
 874         struct dc_hdr_static_metadata hdr_static_ctx;
 875
 876         enum dc_color_space color_space;
 877
 878         struct dc_3dlut *lut3d_func;
 879         struct dc_transfer_func *in_shaper_func;
 880         struct dc_transfer_func *blend_tf;
 881
 882 #if defined(CONFIG_DRM_AMD_DC_DCN)
 883         struct dc_transfer_func *gamcor_tf;
 884 #endif
 885         enum surface_pixel_format format;
 886         enum dc_rotation_angle rotation;
 887         enum plane_stereo_format stereo_format;
 888
 889         bool is_tiling_rotated;
 890         bool per_pixel_alpha;
 891         bool global_alpha;
 892         int  global_alpha_value;
 893         bool visible;
 894         bool flip_immediate;
 895         bool horizontal_mirror;
 896         int layer_index;
 897
 898         union surface_update_flags update_flags;
 899         /* private to DC core */
 900         struct dc_plane_status status;
 901         struct dc_context *ctx;
 902
 903         /* HACK: Workaround for forcing full reprogramming under some conditions */
 904         bool force_full_update;
 905
 906         /* private to dc_surface.c */
 907         enum dc_irq_source irq_source;
 908         struct kref refcount;
 909 };
 910
 911 struct dc_plane_info {
 912         struct plane_size plane_size;
 913         union dc_tiling_info tiling_info;
 914         struct dc_plane_dcc_param dcc;
 915         enum surface_pixel_format format;
 916         enum dc_rotation_angle rotation;
 917         enum plane_stereo_format stereo_format;
 918         enum dc_color_space color_space;
 919         bool horizontal_mirror;
 920         bool visible;
 921         bool per_pixel_alpha;
 922         bool global_alpha;
 923         int  global_alpha_value;
 924         bool input_csc_enabled;
 925         int layer_index;
 926 };
 927
 928 struct dc_scaling_info {
 929         struct rect src_rect;
 930         struct rect dst_rect;
 931         struct rect clip_rect;
 932         struct scaling_taps scaling_quality;
 933 };
 934
 935 struct dc_surface_update {
 936         struct dc_plane_state *surface;
 937
 938         /* isr safe update parameters.  null means no updates */
 939         const struct dc_flip_addrs *flip_addr;
 940         const struct dc_plane_info *plane_info;
 941         const struct dc_scaling_info *scaling_info;
 942         struct fixed31_32 hdr_mult;
 943         /* following updates require alloc/sleep/spin that is not isr safe,
 944          * null means no updates
 945          */
 946         const struct dc_gamma *gamma;
 947         const struct dc_transfer_func *in_transfer_func;
 948
 949         const struct dc_csc_transform *input_csc_color_matrix;
 950         const struct fixed31_32 *coeff_reduction_factor;
 951         const struct dc_transfer_func *func_shaper;
 952         const struct dc_3dlut *lut3d_func;
 953         const struct dc_transfer_func *blend_tf;
 954         const struct colorspace_transform *gamut_remap_matrix;
 955 };
 956
 957 /*
 958  * Create a new surface with default parameters;
 959  */
 960 struct dc_plane_state *dc_create_plane_state(struct dc *dc);
 961 const struct dc_plane_status *dc_plane_get_status(
 962                 const struct dc_plane_state *plane_state);
 963
 964 void dc_plane_state_retain(struct dc_plane_state *plane_state);
 965 void dc_plane_state_release(struct dc_plane_state *plane_state);
 966
 967 void dc_gamma_retain(struct dc_gamma *dc_gamma);
 968 void dc_gamma_release(struct dc_gamma **dc_gamma);
 969 struct dc_gamma *dc_create_gamma(void);
 970
 971 void dc_transfer_func_retain(struct dc_transfer_func *dc_tf);
 972 void dc_transfer_func_release(struct dc_transfer_func *dc_tf);
 973 struct dc_transfer_func *dc_create_transfer_func(void);
 974
 975 struct dc_3dlut *dc_create_3dlut_func(void);
 976 void dc_3dlut_func_release(struct dc_3dlut *lut);
 977 void dc_3dlut_func_retain(struct dc_3dlut *lut);
 978 /*
 979  * This structure holds a surface address.  There could be multiple addresses
 980  * in cases such as Stereo 3D, Planar YUV, etc.  Other per-flip attributes such
 981  * as frame durations and DCC format can also be set.
 982  */
 983 struct dc_flip_addrs {
 984         struct dc_plane_address address;
 985         unsigned int flip_timestamp_in_us;
 986         bool flip_immediate;
 987         /* TODO: add flip duration for FreeSync */
 988         bool triplebuffer_flips;
 989 };
 990
 991 void dc_post_update_surfaces_to_stream(
 992                 struct dc *dc);
 993
 994 #include "dc_stream.h"
 995
 996 /*
 997  * Structure to store surface/stream associations for validation
 998  */
 999 struct dc_validation_set {
1000         struct dc_stream_state *stream;
1001         struct dc_plane_state *plane_states[MAX_SURFACES];
1002         uint8_t plane_count;
1003 };
1004
1005 bool dc_validate_seamless_boot_timing(const struct dc *dc,
1006                                 const struct dc_sink *sink,
1007                                 struct dc_crtc_timing *crtc_timing);
1008
1009 enum dc_status dc_validate_plane(struct dc *dc, const struct dc_plane_state *plane_state);
1010
1011 void get_clock_requirements_for_state(struct dc_state *state, struct AsicStateEx *info);
1012
1013 bool dc_set_generic_gpio_for_stereo(bool enable,
1014                 struct gpio_service *gpio_service);
1015
1016 /*
1017  * fast_validate: we return after determining if we can support the new state,
1018  * but before we populate the programming info
1019  */
1020 enum dc_status dc_validate_global_state(
1021                 struct dc *dc,
1022                 struct dc_state *new_ctx,
1023                 bool fast_validate);
1024
1025
1026 void dc_resource_state_construct(
1027                 const struct dc *dc,
1028                 struct dc_state *dst_ctx);
1029
1030 #if defined(CONFIG_DRM_AMD_DC_DCN)
1031 bool dc_acquire_release_mpc_3dlut(
1032                 struct dc *dc, bool acquire,
1033                 struct dc_stream_state *stream,
1034                 struct dc_3dlut **lut,
1035                 struct dc_transfer_func **shaper);
1036 #endif
1037
1038 void dc_resource_state_copy_construct(
1039                 const struct dc_state *src_ctx,
1040                 struct dc_state *dst_ctx);
1041
1042 void dc_resource_state_copy_construct_current(
1043                 const struct dc *dc,
1044                 struct dc_state *dst_ctx);
1045
1046 void dc_resource_state_destruct(struct dc_state *context);
1047
1048 bool dc_resource_is_dsc_encoding_supported(const struct dc *dc);
1049
1050 /*
1051  * TODO update to make it about validation sets
1052  * Set up streams and links associated to drive sinks
1053  * The streams parameter is an absolute set of all active streams.
1054  *
1055  * After this call:
1056  *   Phy, Encoder, Timing Generator are programmed and enabled.
1057  *   New streams are enabled with blank stream; no memory read.
1058  */
1059 bool dc_commit_state(struct dc *dc, struct dc_state *context);
1060
1061 void dc_power_down_on_boot(struct dc *dc);
1062
1063 struct dc_state *dc_create_state(struct dc *dc);
1064 struct dc_state *dc_copy_state(struct dc_state *src_ctx);
1065 void dc_retain_state(struct dc_state *context);
1066 void dc_release_state(struct dc_state *context);
1067
1068 /*******************************************************************************
1069  * Link Interfaces
1070  ******************************************************************************/
1071
1072 struct dpcd_caps {
1073         union dpcd_rev dpcd_rev;
1074         union max_lane_count max_ln_count;
1075         union max_down_spread max_down_spread;
1076         union dprx_feature dprx_feature;
1077
1078         /* valid only for eDP v1.4 or higher*/
1079         uint8_t edp_supported_link_rates_count;
1080         enum dc_link_rate edp_supported_link_rates[8];
1081
1082         /* dongle type (DP converter, CV smart dongle) */
1083         enum display_dongle_type dongle_type;
1084         /* branch device or sink device */
1085         bool is_branch_dev;
1086         /* Dongle's downstream count. */
1087         union sink_count sink_count;
1088         /* If dongle_type == DISPLAY_DONGLE_DP_HDMI_CONVERTER,
1089         indicates 'Frame Sequential-to-lllFrame Pack' conversion capability.*/
1090         struct dc_dongle_caps dongle_caps;
1091
1092         uint32_t sink_dev_id;
1093         int8_t sink_dev_id_str[6];
1094         int8_t sink_hw_revision;
1095         int8_t sink_fw_revision[2];
1096
1097         uint32_t branch_dev_id;
1098         int8_t branch_dev_name[6];
1099         int8_t branch_hw_revision;
1100         int8_t branch_fw_revision[2];
1101
1102         bool allow_invalid_MSA_timing_param;
1103         bool panel_mode_edp;
1104         bool dpcd_display_control_capable;
1105         bool ext_receiver_cap_field_present;
1106         bool dynamic_backlight_capable_edp;
1107         union dpcd_fec_capability fec_cap;
1108         struct dpcd_dsc_capabilities dsc_caps;
1109         struct dc_lttpr_caps lttpr_caps;
1110         struct psr_caps psr_caps;
1111
1112 };
1113
1114 union dpcd_sink_ext_caps {
1115         struct {
1116                 /* 0 - Sink supports backlight adjust via PWM during SDR/HDR mode
1117                  * 1 - Sink supports backlight adjust via AUX during SDR/HDR mode.
1118                  */
1119                 uint8_t sdr_aux_backlight_control : 1;
1120                 uint8_t hdr_aux_backlight_control : 1;
1121                 uint8_t reserved_1 : 2;
1122                 uint8_t oled : 1;
1123                 uint8_t reserved : 3;
1124         } bits;
1125         uint8_t raw;
1126 };
1127
1128 #if defined(CONFIG_DRM_AMD_DC_HDCP)
1129 union hdcp_rx_caps {
1130         struct {
1131                 uint8_t version;
1132                 uint8_t reserved;
1133                 struct {
1134                         uint8_t repeater        : 1;
1135                         uint8_t hdcp_capable    : 1;
1136                         uint8_t reserved        : 6;
1137                 } byte0;
1138         } fields;
1139         uint8_t raw[3];
1140 };
1141
1142 union hdcp_bcaps {
1143         struct {
1144                 uint8_t HDCP_CAPABLE:1;
1145                 uint8_t REPEATER:1;
1146                 uint8_t RESERVED:6;
1147         } bits;
1148         uint8_t raw;
1149 };
1150
1151 struct hdcp_caps {
1152         union hdcp_rx_caps rx_caps;
1153         union hdcp_bcaps bcaps;
1154 };
1155 #endif
1156
1157 #include "dc_link.h"
1158
1159 #if defined(CONFIG_DRM_AMD_DC_DCN)
1160 uint32_t dc_get_opp_for_plane(struct dc *dc, struct dc_plane_state *plane);
1161
1162 #endif
1163 /*******************************************************************************
1164  * Sink Interfaces - A sink corresponds to a display output device
1165  ******************************************************************************/
1166
1167 struct dc_container_id {
1168         // 128bit GUID in binary form
1169         unsigned char  guid[16];
1170         // 8 byte port ID -> ELD.PortID
1171         unsigned int   portId[2];
1172         // 128bit GUID in binary formufacturer name -> ELD.ManufacturerName
1173         unsigned short manufacturerName;
1174         // 2 byte product code -> ELD.ProductCode
1175         unsigned short productCode;
1176 };
1177
1178
1179 struct dc_sink_dsc_caps {
1180         // 'true' if these are virtual DPCD's DSC caps (immediately upstream of sink in MST topology),
1181         // 'false' if they are sink's DSC caps
1182         bool is_virtual_dpcd_dsc;
1183         struct dsc_dec_dpcd_caps dsc_dec_caps;
1184 };
1185
1186 struct dc_sink_fec_caps {
1187         bool is_rx_fec_supported;
1188         bool is_topology_fec_supported;
1189 };
1190
1191 /*
1192  * The sink structure contains EDID and other display device properties
1193  */
1194 struct dc_sink {
1195         enum signal_type sink_signal;
1196         struct dc_edid dc_edid; /* raw edid */
1197         struct dc_edid_caps edid_caps; /* parse display caps */
1198         struct dc_container_id *dc_container_id;
1199         uint32_t dongle_max_pix_clk;
1200         void *priv;
1201         struct stereo_3d_features features_3d[TIMING_3D_FORMAT_MAX];
1202         bool converter_disable_audio;
1203
1204         struct dc_sink_dsc_caps dsc_caps;
1205         struct dc_sink_fec_caps fec_caps;
1206
1207         bool is_vsc_sdp_colorimetry_supported;
1208
1209         /* private to DC core */
1210         struct dc_link *link;
1211         struct dc_context *ctx;
1212
1213         uint32_t sink_id;
1214
1215         /* private to dc_sink.c */
1216         // refcount must be the last member in dc_sink, since we want the
1217         // sink structure to be logically cloneable up to (but not including)
1218         // refcount
1219         struct kref refcount;
1220 };
1221
1222 void dc_sink_retain(struct dc_sink *sink);
1223 void dc_sink_release(struct dc_sink *sink);
1224
1225 struct dc_sink_init_data {
1226         enum signal_type sink_signal;
1227         struct dc_link *link;
1228         uint32_t dongle_max_pix_clk;
1229         bool converter_disable_audio;
1230 };
1231
1232 struct dc_sink *dc_sink_create(const struct dc_sink_init_data *init_params);
1233
1234 /* Newer interfaces  */
1235 struct dc_cursor {
1236         struct dc_plane_address address;
1237         struct dc_cursor_attributes attributes;
1238 };
1239
1240
1241 /*******************************************************************************
1242  * Interrupt interfaces
1243  ******************************************************************************/
1244 enum dc_irq_source dc_interrupt_to_irq_source(
1245                 struct dc *dc,
1246                 uint32_t src_id,
1247                 uint32_t ext_id);
1248 bool dc_interrupt_set(struct dc *dc, enum dc_irq_source src, bool enable);
1249 void dc_interrupt_ack(struct dc *dc, enum dc_irq_source src);
1250 enum dc_irq_source dc_get_hpd_irq_source_at_index(
1251                 struct dc *dc, uint32_t link_index);
1252
1253 /*******************************************************************************
1254  * Power Interfaces
1255  ******************************************************************************/
1256
1257 void dc_set_power_state(
1258                 struct dc *dc,
1259                 enum dc_acpi_cm_power_state power_state);
1260 void dc_resume(struct dc *dc);
1261
1262 void dc_power_down_on_boot(struct dc *dc);
1263
1264 #if defined(CONFIG_DRM_AMD_DC_HDCP)
1265 /*
1266  * HDCP Interfaces
1267  */
1268 enum hdcp_message_status dc_process_hdcp_msg(
1269                 enum signal_type signal,
1270                 struct dc_link *link,
1271                 struct hdcp_protection_message *message_info);
1272 #endif
1273 bool dc_is_dmcu_initialized(struct dc *dc);
1274
1275 enum dc_status dc_set_clock(struct dc *dc, enum dc_clock_type clock_type, uint32_t clk_khz, uint32_t stepping);
1276 void dc_get_clock(struct dc *dc, enum dc_clock_type clock_type, struct dc_clock_config *clock_cfg);
1277 #if defined(CONFIG_DRM_AMD_DC_DCN)
1278
1279 bool dc_is_plane_eligible_for_idle_optimizations(struct dc *dc, struct dc_plane_state *plane,
1280                                 struct dc_cursor_attributes *cursor_attr);
1281
1282 void dc_allow_idle_optimizations(struct dc *dc, bool allow);
1283
1284 /*
1285  * blank all streams, and set min and max memory clock to
1286  * lowest and highest DPM level, respectively
1287  */
1288 void dc_unlock_memory_clock_frequency(struct dc *dc);
1289
1290 /*
1291  * set min memory clock to the min required for current mode,
1292  * max to maxDPM, and unblank streams
1293  */
1294 void dc_lock_memory_clock_frequency(struct dc *dc);
1295
1296 /* cleanup on driver unload */
1297 void dc_hardware_release(struct dc *dc);
1298
1299 #endif
1300
1301 bool dc_set_psr_allow_active(struct dc *dc, bool enable);
1302
1303 bool dc_enable_dmub_notifications(struct dc *dc);
1304
1305 bool dc_process_dmub_aux_transfer_async(struct dc *dc,
1306                                 uint32_t link_index,
1307                                 struct aux_payload *payload);
1308
1309 /*******************************************************************************
1310  * DSC Interfaces
1311  ******************************************************************************/
1312 #include "dc_dsc.h"
1313 #endif /* DC_INTERFACE_H_ */