drivers/gpu/drm/amd/display/dc/dc.h

   1 /*
   2  * Copyright 2012-14 Advanced Micro Devices, Inc.
   3  *
   4  * Permission is hereby granted, free of charge, to any person obtaining a
   5  * copy of this software and associated documentation files (the "Software"),
   6  * to deal in the Software without restriction, including without limitation
   7  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
   8  * and/or sell copies of the Software, and to permit persons to whom the
   9  * Software is furnished to do so, subject to the following conditions:
  10  *
  11  * The above copyright notice and this permission notice shall be included in
  12  * all copies or substantial portions of the Software.
  13  *
  14  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  15  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  16  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  17  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  18  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  19  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  20  * OTHER DEALINGS IN THE SOFTWARE.
  21  *
  22  * Authors: AMD
  23  *
  24  */
  25
  26 #ifndef DC_INTERFACE_H_
  27 #define DC_INTERFACE_H_
  28
  29 #include "dc_types.h"
  30 #include "grph_object_defs.h"
  31 #include "logger_types.h"
  32 #include "gpio_types.h"
  33 #include "link_service_types.h"
  34 #include "grph_object_ctrl_defs.h"
  35 #include <inc/hw/opp.h>
  36
  37 #include "inc/hw_sequencer.h"
  38 #include "inc/compressor.h"
  39 #include "inc/hw/dmcu.h"
  40 #include "dml/display_mode_lib.h"
  41
  42 #define DC_VER "3.2.58"
  43
  44 #define MAX_SURFACES 3
  45 #define MAX_PLANES 6
  46 #define MAX_STREAMS 6
  47 #define MAX_SINKS_PER_LINK 4
  48
  49 /*******************************************************************************
  50  * Display Core Interfaces
  51  ******************************************************************************/
  52 struct dc_versions {
  53         const char *dc_ver;
  54         struct dmcu_version dmcu_version;
  55 };
  56
  57 enum dc_plane_type {
  58         DC_PLANE_TYPE_INVALID,
  59         DC_PLANE_TYPE_DCE_RGB,
  60         DC_PLANE_TYPE_DCE_UNDERLAY,
  61         DC_PLANE_TYPE_DCN_UNIVERSAL,
  62 };
  63
  64 struct dc_plane_cap {
  65         enum dc_plane_type type;
  66         uint32_t blends_with_above : 1;
  67         uint32_t blends_with_below : 1;
  68         uint32_t per_pixel_alpha : 1;
  69         struct {
  70                 uint32_t argb8888 : 1;
  71                 uint32_t nv12 : 1;
  72                 uint32_t fp16 : 1;
  73                 uint32_t p010 : 1;
  74                 uint32_t ayuv : 1;
  75         } pixel_format_support;
  76         // max upscaling factor x1000
  77         // upscaling factors are always >= 1
  78         // for example, 1080p -> 8K is 4.0, or 4000 raw value
  79         struct {
  80                 uint32_t argb8888;
  81                 uint32_t nv12;
  82                 uint32_t fp16;
  83         } max_upscale_factor;
  84         // max downscale factor x1000
  85         // downscale factors are always <= 1
  86         // for example, 8K -> 1080p is 0.25, or 250 raw value
  87         struct {
  88                 uint32_t argb8888;
  89                 uint32_t nv12;
  90                 uint32_t fp16;
  91         } max_downscale_factor;
  92 };
  93
  94 struct dc_caps {
  95         uint32_t max_streams;
  96         uint32_t max_links;
  97         uint32_t max_audios;
  98         uint32_t max_slave_planes;
  99         uint32_t max_planes;
 100         uint32_t max_downscale_ratio;
 101         uint32_t i2c_speed_in_khz;
 102         uint32_t dmdata_alloc_size;
 103         unsigned int max_cursor_size;
 104         unsigned int max_video_width;
 105         int linear_pitch_alignment;
 106         bool dcc_const_color;
 107         bool dynamic_audio;
 108         bool is_apu;
 109         bool dual_link_dvi;
 110         bool post_blend_color_processing;
 111         bool force_dp_tps4_for_cp2520;
 112         bool disable_dp_clk_share;
 113         bool psp_setup_panel_mode;
 114         bool extended_aux_timeout_support;
 115         bool dmcub_support;
 116         bool hw_3d_lut;
 117         struct dc_plane_cap planes[MAX_PLANES];
 118 };
 119
 120 struct dc_bug_wa {
 121         bool no_connect_phy_config;
 122         bool dedcn20_305_wa;
 123         bool skip_clock_update;
 124 };
 125
 126 struct dc_dcc_surface_param {
 127         struct dc_size surface_size;
 128         enum surface_pixel_format format;
 129         enum swizzle_mode_values swizzle_mode;
 130         enum dc_scan_direction scan;
 131 };
 132
 133 struct dc_dcc_setting {
 134         unsigned int max_compressed_blk_size;
 135         unsigned int max_uncompressed_blk_size;
 136         bool independent_64b_blks;
 137 };
 138
 139 struct dc_surface_dcc_cap {
 140         union {
 141                 struct {
 142                         struct dc_dcc_setting rgb;
 143                 } grph;
 144
 145                 struct {
 146                         struct dc_dcc_setting luma;
 147                         struct dc_dcc_setting chroma;
 148                 } video;
 149         };
 150
 151         bool capable;
 152         bool const_color_support;
 153 };
 154
 155 struct dc_static_screen_events {
 156         bool force_trigger;
 157         bool cursor_update;
 158         bool surface_update;
 159         bool overlay_update;
 160 };
 161
 162
 163 /* Surface update type is used by dc_update_surfaces_and_stream
 164  * The update type is determined at the very beginning of the function based
 165  * on parameters passed in and decides how much programming (or updating) is
 166  * going to be done during the call.
 167  *
 168  * UPDATE_TYPE_FAST is used for really fast updates that do not require much
 169  * logical calculations or hardware register programming. This update MUST be
 170  * ISR safe on windows. Currently fast update will only be used to flip surface
 171  * address.
 172  *
 173  * UPDATE_TYPE_MED is used for slower updates which require significant hw
 174  * re-programming however do not affect bandwidth consumption or clock
 175  * requirements. At present, this is the level at which front end updates
 176  * that do not require us to run bw_calcs happen. These are in/out transfer func
 177  * updates, viewport offset changes, recout size changes and pixel depth changes.
 178  * This update can be done at ISR, but we want to minimize how often this happens.
 179  *
 180  * UPDATE_TYPE_FULL is slow. Really slow. This requires us to recalculate our
 181  * bandwidth and clocks, possibly rearrange some pipes and reprogram anything front
 182  * end related. Any time viewport dimensions, recout dimensions, scaling ratios or
 183  * gamma need to be adjusted or pipe needs to be turned on (or disconnected) we do
 184  * a full update. This cannot be done at ISR level and should be a rare event.
 185  * Unless someone is stress testing mpo enter/exit, playing with colour or adjusting
 186  * underscan we don't expect to see this call at all.
 187  */
 188
 189 enum surface_update_type {
 190         UPDATE_TYPE_FAST, /* super fast, safe to execute in isr */
 191         UPDATE_TYPE_MED,  /* ISR safe, most of programming needed, no bw/clk change*/
 192         UPDATE_TYPE_FULL, /* may need to shuffle resources */
 193 };
 194
 195 /* Forward declaration*/
 196 struct dc;
 197 struct dc_plane_state;
 198 struct dc_state;
 199
 200
 201 struct dc_cap_funcs {
 202         bool (*get_dcc_compression_cap)(const struct dc *dc,
 203                         const struct dc_dcc_surface_param *input,
 204                         struct dc_surface_dcc_cap *output);
 205 };
 206
 207 struct link_training_settings;
 208
 209
 210 /* Structure to hold configuration flags set by dm at dc creation. */
 211 struct dc_config {
 212         bool gpu_vm_support;
 213         bool disable_disp_pll_sharing;
 214         bool fbc_support;
 215         bool optimize_edp_link_rate;
 216         bool disable_fractional_pwm;
 217         bool allow_seamless_boot_optimization;
 218         bool power_down_display_on_boot;
 219         bool edp_not_connected;
 220         bool force_enum_edp;
 221         bool forced_clocks;
 222         bool disable_extended_timeout_support; // Used to disable extended timeout and lttpr feature as well
 223         bool multi_mon_pp_mclk_switch;
 224 };
 225
 226 enum visual_confirm {
 227         VISUAL_CONFIRM_DISABLE = 0,
 228         VISUAL_CONFIRM_SURFACE = 1,
 229         VISUAL_CONFIRM_HDR = 2,
 230         VISUAL_CONFIRM_MPCTREE = 4,
 231 };
 232
 233 enum dcc_option {
 234         DCC_ENABLE = 0,
 235         DCC_DISABLE = 1,
 236         DCC_HALF_REQ_DISALBE = 2,
 237 };
 238
 239 enum pipe_split_policy {
 240         MPC_SPLIT_DYNAMIC = 0,
 241         MPC_SPLIT_AVOID = 1,
 242         MPC_SPLIT_AVOID_MULT_DISP = 2,
 243 };
 244
 245 enum wm_report_mode {
 246         WM_REPORT_DEFAULT = 0,
 247         WM_REPORT_OVERRIDE = 1,
 248 };
 249 enum dtm_pstate{
 250         dtm_level_p0 = 0,/*highest voltage*/
 251         dtm_level_p1,
 252         dtm_level_p2,
 253         dtm_level_p3,
 254         dtm_level_p4,/*when active_display_count = 0*/
 255 };
 256
 257 enum dcn_pwr_state {
 258         DCN_PWR_STATE_UNKNOWN = -1,
 259         DCN_PWR_STATE_MISSION_MODE = 0,
 260         DCN_PWR_STATE_LOW_POWER = 3,
 261 };
 262
 263 /*
 264  * For any clocks that may differ per pipe
 265  * only the max is stored in this structure
 266  */
 267 struct dc_clocks {
 268         int dispclk_khz;
 269         int dppclk_khz;
 270         int dcfclk_khz;
 271         int socclk_khz;
 272         int dcfclk_deep_sleep_khz;
 273         int fclk_khz;
 274         int phyclk_khz;
 275         int dramclk_khz;
 276         bool p_state_change_support;
 277         enum dcn_pwr_state pwr_state;
 278         /*
 279          * Elements below are not compared for the purposes of
 280          * optimization required
 281          */
 282         bool prev_p_state_change_support;
 283         enum dtm_pstate dtm_level;
 284         int max_supported_dppclk_khz;
 285         int max_supported_dispclk_khz;
 286         int bw_dppclk_khz; /*a copy of dppclk_khz*/
 287         int bw_dispclk_khz;
 288 };
 289
 290 struct dc_bw_validation_profile {
 291         bool enable;
 292
 293         unsigned long long total_ticks;
 294         unsigned long long voltage_level_ticks;
 295         unsigned long long watermark_ticks;
 296         unsigned long long rq_dlg_ticks;
 297
 298         unsigned long long total_count;
 299         unsigned long long skip_fast_count;
 300         unsigned long long skip_pass_count;
 301         unsigned long long skip_fail_count;
 302 };
 303
 304 #define BW_VAL_TRACE_SETUP() \
 305                 unsigned long long end_tick = 0; \
 306                 unsigned long long voltage_level_tick = 0; \
 307                 unsigned long long watermark_tick = 0; \
 308                 unsigned long long start_tick = dc->debug.bw_val_profile.enable ? \
 309                                 dm_get_timestamp(dc->ctx) : 0
 310
 311 #define BW_VAL_TRACE_COUNT() \
 312                 if (dc->debug.bw_val_profile.enable) \
 313                         dc->debug.bw_val_profile.total_count++
 314
 315 #define BW_VAL_TRACE_SKIP(status) \
 316                 if (dc->debug.bw_val_profile.enable) { \
 317                         if (!voltage_level_tick) \
 318                                 voltage_level_tick = dm_get_timestamp(dc->ctx); \
 319                         dc->debug.bw_val_profile.skip_ ## status ## _count++; \
 320                 }
 321
 322 #define BW_VAL_TRACE_END_VOLTAGE_LEVEL() \
 323                 if (dc->debug.bw_val_profile.enable) \
 324                         voltage_level_tick = dm_get_timestamp(dc->ctx)
 325
 326 #define BW_VAL_TRACE_END_WATERMARKS() \
 327                 if (dc->debug.bw_val_profile.enable) \
 328                         watermark_tick = dm_get_timestamp(dc->ctx)
 329
 330 #define BW_VAL_TRACE_FINISH() \
 331                 if (dc->debug.bw_val_profile.enable) { \
 332                         end_tick = dm_get_timestamp(dc->ctx); \
 333                         dc->debug.bw_val_profile.total_ticks += end_tick - start_tick; \
 334                         dc->debug.bw_val_profile.voltage_level_ticks += voltage_level_tick - start_tick; \
 335                         if (watermark_tick) { \
 336                                 dc->debug.bw_val_profile.watermark_ticks += watermark_tick - voltage_level_tick; \
 337                                 dc->debug.bw_val_profile.rq_dlg_ticks += end_tick - watermark_tick; \
 338                         } \
 339                 }
 340
 341 struct dc_debug_options {
 342         enum visual_confirm visual_confirm;
 343         bool sanity_checks;
 344         bool max_disp_clk;
 345         bool surface_trace;
 346         bool timing_trace;
 347         bool clock_trace;
 348         bool validation_trace;
 349         bool bandwidth_calcs_trace;
 350         int max_downscale_src_width;
 351
 352         /* stutter efficiency related */
 353         bool disable_stutter;
 354         bool use_max_lb;
 355         enum dcc_option disable_dcc;
 356         enum pipe_split_policy pipe_split_policy;
 357         bool force_single_disp_pipe_split;
 358         bool voltage_align_fclk;
 359
 360         bool disable_dfs_bypass;
 361         bool disable_dpp_power_gate;
 362         bool disable_hubp_power_gate;
 363         bool disable_dsc_power_gate;
 364         int dsc_min_slice_height_override;
 365         bool disable_pplib_wm_range;
 366         enum wm_report_mode pplib_wm_report_mode;
 367         unsigned int min_disp_clk_khz;
 368         unsigned int min_dpp_clk_khz;
 369         int sr_exit_time_dpm0_ns;
 370         int sr_enter_plus_exit_time_dpm0_ns;
 371         int sr_exit_time_ns;
 372         int sr_enter_plus_exit_time_ns;
 373         int urgent_latency_ns;
 374         uint32_t underflow_assert_delay_us;
 375         int percent_of_ideal_drambw;
 376         int dram_clock_change_latency_ns;
 377         bool optimized_watermark;
 378         int always_scale;
 379         bool disable_pplib_clock_request;
 380         bool disable_clock_gate;
 381         bool disable_dmcu;
 382         bool disable_psr;
 383         bool force_abm_enable;
 384         bool disable_stereo_support;
 385         bool vsr_support;
 386         bool performance_trace;
 387         bool az_endpoint_mute_only;
 388         bool always_use_regamma;
 389         bool p010_mpo_support;
 390         bool recovery_enabled;
 391         bool avoid_vbios_exec_table;
 392         bool scl_reset_length10;
 393         bool hdmi20_disable;
 394         bool skip_detection_link_training;
 395         bool remove_disconnect_edp;
 396         unsigned int force_odm_combine; //bit vector based on otg inst
 397         unsigned int force_fclk_khz;
 398         bool disable_tri_buf;
 399         bool dmub_offload_enabled;
 400         bool dmcub_emulation;
 401         bool dmub_command_table; /* for testing only */
 402         struct dc_bw_validation_profile bw_val_profile;
 403         bool disable_fec;
 404 #ifdef CONFIG_DRM_AMD_DC_DCN2_1
 405         bool disable_48mhz_pwrdwn;
 406 #endif
 407         /* This forces a hard min on the DCFCLK requested to SMU/PP
 408          * watermarks are not affected.
 409          */
 410         unsigned int force_min_dcfclk_mhz;
 411         bool disable_timing_sync;
 412         bool cm_in_bypass;
 413         int force_clock_mode;/*every mode change.*/
 414
 415         bool nv12_iflip_vm_wa;
 416         bool disable_dram_clock_change_vactive_support;
 417 };
 418
 419 struct dc_debug_data {
 420         uint32_t ltFailCount;
 421         uint32_t i2cErrorCount;
 422         uint32_t auxErrorCount;
 423 };
 424
 425 struct dc_phy_addr_space_config {
 426         struct {
 427                 uint64_t start_addr;
 428                 uint64_t end_addr;
 429                 uint64_t fb_top;
 430                 uint64_t fb_offset;
 431                 uint64_t fb_base;
 432                 uint64_t agp_top;
 433                 uint64_t agp_bot;
 434                 uint64_t agp_base;
 435         } system_aperture;
 436
 437         struct {
 438                 uint64_t page_table_start_addr;
 439                 uint64_t page_table_end_addr;
 440                 uint64_t page_table_base_addr;
 441         } gart_config;
 442
 443         bool valid;
 444         uint64_t page_table_default_page_addr;
 445 };
 446
 447 struct dc_virtual_addr_space_config {
 448         uint64_t        page_table_base_addr;
 449         uint64_t        page_table_start_addr;
 450         uint64_t        page_table_end_addr;
 451         uint32_t        page_table_block_size_in_bytes;
 452         uint8_t         page_table_depth; // 1 = 1 level, 2 = 2 level, etc.  0 = invalid
 453 };
 454
 455 struct dc_bounding_box_overrides {
 456         int sr_exit_time_ns;
 457         int sr_enter_plus_exit_time_ns;
 458         int urgent_latency_ns;
 459         int percent_of_ideal_drambw;
 460         int dram_clock_change_latency_ns;
 461         /* This forces a hard min on the DCFCLK we use
 462          * for DML.  Unlike the debug option for forcing
 463          * DCFCLK, this override affects watermark calculations
 464          */
 465         int min_dcfclk_mhz;
 466 };
 467
 468 struct dc_state;
 469 struct resource_pool;
 470 struct dce_hwseq;
 471 struct gpu_info_soc_bounding_box_v1_0;
 472 struct dc {
 473         struct dc_versions versions;
 474         struct dc_caps caps;
 475         struct dc_cap_funcs cap_funcs;
 476         struct dc_config config;
 477         struct dc_debug_options debug;
 478         struct dc_bounding_box_overrides bb_overrides;
 479         struct dc_bug_wa work_arounds;
 480         struct dc_context *ctx;
 481         struct dc_phy_addr_space_config vm_pa_config;
 482
 483         uint8_t link_count;
 484         struct dc_link *links[MAX_PIPES * 2];
 485
 486         struct dc_state *current_state;
 487         struct resource_pool *res_pool;
 488
 489         struct clk_mgr *clk_mgr;
 490
 491         /* Display Engine Clock levels */
 492         struct dm_pp_clock_levels sclk_lvls;
 493
 494         /* Inputs into BW and WM calculations. */
 495         struct bw_calcs_dceip *bw_dceip;
 496         struct bw_calcs_vbios *bw_vbios;
 497 #ifdef CONFIG_DRM_AMD_DC_DCN1_0
 498         struct dcn_soc_bounding_box *dcn_soc;
 499         struct dcn_ip_params *dcn_ip;
 500         struct display_mode_lib dml;
 501 #endif
 502
 503         /* HW functions */
 504         struct hw_sequencer_funcs hwss;
 505         struct dce_hwseq *hwseq;
 506
 507         /* Require to optimize clocks and bandwidth for added/removed planes */
 508         bool optimized_required;
 509
 510         /* Require to maintain clocks and bandwidth for UEFI enabled HW */
 511         bool optimize_seamless_boot;
 512
 513         /* FBC compressor */
 514         struct compressor *fbc_compressor;
 515
 516         struct dc_debug_data debug_data;
 517
 518         const char *build_id;
 519         struct vm_helper *vm_helper;
 520         const struct gpu_info_soc_bounding_box_v1_0 *soc_bounding_box;
 521 };
 522
 523 enum frame_buffer_mode {
 524         FRAME_BUFFER_MODE_LOCAL_ONLY = 0,
 525         FRAME_BUFFER_MODE_ZFB_ONLY,
 526         FRAME_BUFFER_MODE_MIXED_ZFB_AND_LOCAL,
 527 } ;
 528
 529 struct dchub_init_data {
 530         int64_t zfb_phys_addr_base;
 531         int64_t zfb_mc_base_addr;
 532         uint64_t zfb_size_in_byte;
 533         enum frame_buffer_mode fb_mode;
 534         bool dchub_initialzied;
 535         bool dchub_info_valid;
 536 };
 537
 538 struct dc_init_data {
 539         struct hw_asic_id asic_id;
 540         void *driver; /* ctx */
 541         struct cgs_device *cgs_device;
 542         struct dc_bounding_box_overrides bb_overrides;
 543
 544         int num_virtual_links;
 545         /*
 546          * If 'vbios_override' not NULL, it will be called instead
 547          * of the real VBIOS. Intended use is Diagnostics on FPGA.
 548          */
 549         struct dc_bios *vbios_override;
 550         enum dce_environment dce_environment;
 551
 552         struct dmub_offload_funcs *dmub_if;
 553         struct dc_reg_helper_state *dmub_offload;
 554
 555         struct dc_config flags;
 556         uint32_t log_mask;
 557         /**
 558          * gpu_info FW provided soc bounding box struct or 0 if not
 559          * available in FW
 560          */
 561         const struct gpu_info_soc_bounding_box_v1_0 *soc_bounding_box;
 562 };
 563
 564 struct dc_callback_init {
 565 #ifdef CONFIG_DRM_AMD_DC_HDCP
 566         struct cp_psp cp_psp;
 567 #else
 568         uint8_t reserved;
 569 #endif
 570 };
 571
 572 struct dc *dc_create(const struct dc_init_data *init_params);
 573 void dc_hardware_init(struct dc *dc);
 574
 575 int dc_get_vmid_use_vector(struct dc *dc);
 576 void dc_setup_vm_context(struct dc *dc, struct dc_virtual_addr_space_config *va_config, int vmid);
 577 /* Returns the number of vmids supported */
 578 int dc_setup_system_context(struct dc *dc, struct dc_phy_addr_space_config *pa_config);
 579 void dc_init_callbacks(struct dc *dc,
 580                 const struct dc_callback_init *init_params);
 581 void dc_deinit_callbacks(struct dc *dc);
 582 void dc_destroy(struct dc **dc);
 583
 584 /*******************************************************************************
 585  * Surface Interfaces
 586  ******************************************************************************/
 587
 588 enum {
 589         TRANSFER_FUNC_POINTS = 1025
 590 };
 591
 592 struct dc_hdr_static_metadata {
 593         /* display chromaticities and white point in units of 0.00001 */
 594         unsigned int chromaticity_green_x;
 595         unsigned int chromaticity_green_y;
 596         unsigned int chromaticity_blue_x;
 597         unsigned int chromaticity_blue_y;
 598         unsigned int chromaticity_red_x;
 599         unsigned int chromaticity_red_y;
 600         unsigned int chromaticity_white_point_x;
 601         unsigned int chromaticity_white_point_y;
 602
 603         uint32_t min_luminance;
 604         uint32_t max_luminance;
 605         uint32_t maximum_content_light_level;
 606         uint32_t maximum_frame_average_light_level;
 607 };
 608
 609 enum dc_transfer_func_type {
 610         TF_TYPE_PREDEFINED,
 611         TF_TYPE_DISTRIBUTED_POINTS,
 612         TF_TYPE_BYPASS,
 613         TF_TYPE_HWPWL
 614 };
 615
 616 struct dc_transfer_func_distributed_points {
 617         struct fixed31_32 red[TRANSFER_FUNC_POINTS];
 618         struct fixed31_32 green[TRANSFER_FUNC_POINTS];
 619         struct fixed31_32 blue[TRANSFER_FUNC_POINTS];
 620
 621         uint16_t end_exponent;
 622         uint16_t x_point_at_y1_red;
 623         uint16_t x_point_at_y1_green;
 624         uint16_t x_point_at_y1_blue;
 625 };
 626
 627 enum dc_transfer_func_predefined {
 628         TRANSFER_FUNCTION_SRGB,
 629         TRANSFER_FUNCTION_BT709,
 630         TRANSFER_FUNCTION_PQ,
 631         TRANSFER_FUNCTION_LINEAR,
 632         TRANSFER_FUNCTION_UNITY,
 633         TRANSFER_FUNCTION_HLG,
 634         TRANSFER_FUNCTION_HLG12,
 635         TRANSFER_FUNCTION_GAMMA22,
 636         TRANSFER_FUNCTION_GAMMA24,
 637         TRANSFER_FUNCTION_GAMMA26
 638 };
 639
 640
 641 struct dc_transfer_func {
 642         struct kref refcount;
 643         enum dc_transfer_func_type type;
 644         enum dc_transfer_func_predefined tf;
 645         /* FP16 1.0 reference level in nits, default is 80 nits, only for PQ*/
 646         uint32_t sdr_ref_white_level;
 647         struct dc_context *ctx;
 648         union {
 649                 struct pwl_params pwl;
 650                 struct dc_transfer_func_distributed_points tf_pts;
 651         };
 652 };
 653
 654
 655 union dc_3dlut_state {
 656         struct {
 657                 uint32_t initialized:1;         /*if 3dlut is went through color module for initialization */
 658                 uint32_t rmu_idx_valid:1;       /*if mux settings are valid*/
 659                 uint32_t rmu_mux_num:3;         /*index of mux to use*/
 660                 uint32_t mpc_rmu0_mux:4;        /*select mpcc on mux, one of the following : mpcc0, mpcc1, mpcc2, mpcc3*/
 661                 uint32_t mpc_rmu1_mux:4;
 662                 uint32_t mpc_rmu2_mux:4;
 663                 uint32_t reserved:15;
 664         } bits;
 665         uint32_t raw;
 666 };
 667
 668
 669 struct dc_3dlut {
 670         struct kref refcount;
 671         struct tetrahedral_params lut_3d;
 672         uint32_t hdr_multiplier;
 673         bool initialized; /*remove after diag fix*/
 674         union dc_3dlut_state state;
 675         struct dc_context *ctx;
 676 };
 677 /*
 678  * This structure is filled in by dc_surface_get_status and contains
 679  * the last requested address and the currently active address so the called
 680  * can determine if there are any outstanding flips
 681  */
 682 struct dc_plane_status {
 683         struct dc_plane_address requested_address;
 684         struct dc_plane_address current_address;
 685         bool is_flip_pending;
 686         bool is_right_eye;
 687 };
 688
 689 union surface_update_flags {
 690
 691         struct {
 692                 uint32_t addr_update:1;
 693                 /* Medium updates */
 694                 uint32_t dcc_change:1;
 695                 uint32_t color_space_change:1;
 696                 uint32_t horizontal_mirror_change:1;
 697                 uint32_t per_pixel_alpha_change:1;
 698                 uint32_t global_alpha_change:1;
 699                 uint32_t sdr_white_level:1;
 700                 uint32_t rotation_change:1;
 701                 uint32_t swizzle_change:1;
 702                 uint32_t scaling_change:1;
 703                 uint32_t position_change:1;
 704                 uint32_t in_transfer_func_change:1;
 705                 uint32_t input_csc_change:1;
 706                 uint32_t coeff_reduction_change:1;
 707                 uint32_t output_tf_change:1;
 708                 uint32_t pixel_format_change:1;
 709                 uint32_t plane_size_change:1;
 710
 711                 /* Full updates */
 712                 uint32_t new_plane:1;
 713                 uint32_t bpp_change:1;
 714                 uint32_t gamma_change:1;
 715                 uint32_t bandwidth_change:1;
 716                 uint32_t clock_change:1;
 717                 uint32_t stereo_format_change:1;
 718                 uint32_t full_update:1;
 719         } bits;
 720
 721         uint32_t raw;
 722 };
 723
 724 struct dc_plane_state {
 725         struct dc_plane_address address;
 726         struct dc_plane_flip_time time;
 727         bool triplebuffer_flips;
 728         struct scaling_taps scaling_quality;
 729         struct rect src_rect;
 730         struct rect dst_rect;
 731         struct rect clip_rect;
 732
 733         struct plane_size plane_size;
 734         union dc_tiling_info tiling_info;
 735
 736         struct dc_plane_dcc_param dcc;
 737
 738         struct dc_gamma *gamma_correction;
 739         struct dc_transfer_func *in_transfer_func;
 740         struct dc_bias_and_scale *bias_and_scale;
 741         struct dc_csc_transform input_csc_color_matrix;
 742         struct fixed31_32 coeff_reduction_factor;
 743         uint32_t sdr_white_level;
 744
 745         // TODO: No longer used, remove
 746         struct dc_hdr_static_metadata hdr_static_ctx;
 747
 748         enum dc_color_space color_space;
 749
 750         struct dc_3dlut *lut3d_func;
 751         struct dc_transfer_func *in_shaper_func;
 752         struct dc_transfer_func *blend_tf;
 753
 754         enum surface_pixel_format format;
 755         enum dc_rotation_angle rotation;
 756         enum plane_stereo_format stereo_format;
 757
 758         bool is_tiling_rotated;
 759         bool per_pixel_alpha;
 760         bool global_alpha;
 761         int  global_alpha_value;
 762         bool visible;
 763         bool flip_immediate;
 764         bool horizontal_mirror;
 765         int layer_index;
 766
 767         union surface_update_flags update_flags;
 768         /* private to DC core */
 769         struct dc_plane_status status;
 770         struct dc_context *ctx;
 771
 772         /* HACK: Workaround for forcing full reprogramming under some conditions */
 773         bool force_full_update;
 774
 775         /* private to dc_surface.c */
 776         enum dc_irq_source irq_source;
 777         struct kref refcount;
 778 };
 779
 780 struct dc_plane_info {
 781         struct plane_size plane_size;
 782         union dc_tiling_info tiling_info;
 783         struct dc_plane_dcc_param dcc;
 784         enum surface_pixel_format format;
 785         enum dc_rotation_angle rotation;
 786         enum plane_stereo_format stereo_format;
 787         enum dc_color_space color_space;
 788         unsigned int sdr_white_level;
 789         bool horizontal_mirror;
 790         bool visible;
 791         bool per_pixel_alpha;
 792         bool global_alpha;
 793         int  global_alpha_value;
 794         bool input_csc_enabled;
 795         int layer_index;
 796 };
 797
 798 struct dc_scaling_info {
 799         struct rect src_rect;
 800         struct rect dst_rect;
 801         struct rect clip_rect;
 802         struct scaling_taps scaling_quality;
 803 };
 804
 805 struct dc_surface_update {
 806         struct dc_plane_state *surface;
 807
 808         /* isr safe update parameters.  null means no updates */
 809         const struct dc_flip_addrs *flip_addr;
 810         const struct dc_plane_info *plane_info;
 811         const struct dc_scaling_info *scaling_info;
 812
 813         /* following updates require alloc/sleep/spin that is not isr safe,
 814          * null means no updates
 815          */
 816         const struct dc_gamma *gamma;
 817         const struct dc_transfer_func *in_transfer_func;
 818
 819         const struct dc_csc_transform *input_csc_color_matrix;
 820         const struct fixed31_32 *coeff_reduction_factor;
 821         const struct dc_transfer_func *func_shaper;
 822         const struct dc_3dlut *lut3d_func;
 823         const struct dc_transfer_func *blend_tf;
 824 };
 825
 826 /*
 827  * Create a new surface with default parameters;
 828  */
 829 struct dc_plane_state *dc_create_plane_state(struct dc *dc);
 830 const struct dc_plane_status *dc_plane_get_status(
 831                 const struct dc_plane_state *plane_state);
 832
 833 void dc_plane_state_retain(struct dc_plane_state *plane_state);
 834 void dc_plane_state_release(struct dc_plane_state *plane_state);
 835
 836 void dc_gamma_retain(struct dc_gamma *dc_gamma);
 837 void dc_gamma_release(struct dc_gamma **dc_gamma);
 838 struct dc_gamma *dc_create_gamma(void);
 839
 840 void dc_transfer_func_retain(struct dc_transfer_func *dc_tf);
 841 void dc_transfer_func_release(struct dc_transfer_func *dc_tf);
 842 struct dc_transfer_func *dc_create_transfer_func(void);
 843
 844 struct dc_3dlut *dc_create_3dlut_func(void);
 845 void dc_3dlut_func_release(struct dc_3dlut *lut);
 846 void dc_3dlut_func_retain(struct dc_3dlut *lut);
 847 /*
 848  * This structure holds a surface address.  There could be multiple addresses
 849  * in cases such as Stereo 3D, Planar YUV, etc.  Other per-flip attributes such
 850  * as frame durations and DCC format can also be set.
 851  */
 852 struct dc_flip_addrs {
 853         struct dc_plane_address address;
 854         unsigned int flip_timestamp_in_us;
 855         bool flip_immediate;
 856         /* TODO: add flip duration for FreeSync */
 857 };
 858
 859 bool dc_post_update_surfaces_to_stream(
 860                 struct dc *dc);
 861
 862 #include "dc_stream.h"
 863
 864 /*
 865  * Structure to store surface/stream associations for validation
 866  */
 867 struct dc_validation_set {
 868         struct dc_stream_state *stream;
 869         struct dc_plane_state *plane_states[MAX_SURFACES];
 870         uint8_t plane_count;
 871 };
 872
 873 bool dc_validate_seamless_boot_timing(const struct dc *dc,
 874                                 const struct dc_sink *sink,
 875                                 struct dc_crtc_timing *crtc_timing);
 876
 877 enum dc_status dc_validate_plane(struct dc *dc, const struct dc_plane_state *plane_state);
 878
 879 void get_clock_requirements_for_state(struct dc_state *state, struct AsicStateEx *info);
 880
 881 bool dc_set_generic_gpio_for_stereo(bool enable,
 882                 struct gpio_service *gpio_service);
 883
 884 /*
 885  * fast_validate: we return after determining if we can support the new state,
 886  * but before we populate the programming info
 887  */
 888 enum dc_status dc_validate_global_state(
 889                 struct dc *dc,
 890                 struct dc_state *new_ctx,
 891                 bool fast_validate);
 892
 893
 894 void dc_resource_state_construct(
 895                 const struct dc *dc,
 896                 struct dc_state *dst_ctx);
 897
 898 void dc_resource_state_copy_construct(
 899                 const struct dc_state *src_ctx,
 900                 struct dc_state *dst_ctx);
 901
 902 void dc_resource_state_copy_construct_current(
 903                 const struct dc *dc,
 904                 struct dc_state *dst_ctx);
 905
 906 void dc_resource_state_destruct(struct dc_state *context);
 907
 908 /*
 909  * TODO update to make it about validation sets
 910  * Set up streams and links associated to drive sinks
 911  * The streams parameter is an absolute set of all active streams.
 912  *
 913  * After this call:
 914  *   Phy, Encoder, Timing Generator are programmed and enabled.
 915  *   New streams are enabled with blank stream; no memory read.
 916  */
 917 bool dc_commit_state(struct dc *dc, struct dc_state *context);
 918
 919
 920 struct dc_state *dc_create_state(struct dc *dc);
 921 struct dc_state *dc_copy_state(struct dc_state *src_ctx);
 922 void dc_retain_state(struct dc_state *context);
 923 void dc_release_state(struct dc_state *context);
 924
 925 /*******************************************************************************
 926  * Link Interfaces
 927  ******************************************************************************/
 928
 929 struct dpcd_caps {
 930         union dpcd_rev dpcd_rev;
 931         union max_lane_count max_ln_count;
 932         union max_down_spread max_down_spread;
 933         union dprx_feature dprx_feature;
 934
 935         /* valid only for eDP v1.4 or higher*/
 936         uint8_t edp_supported_link_rates_count;
 937         enum dc_link_rate edp_supported_link_rates[8];
 938
 939         /* dongle type (DP converter, CV smart dongle) */
 940         enum display_dongle_type dongle_type;
 941         /* branch device or sink device */
 942         bool is_branch_dev;
 943         /* Dongle's downstream count. */
 944         union sink_count sink_count;
 945         /* If dongle_type == DISPLAY_DONGLE_DP_HDMI_CONVERTER,
 946         indicates 'Frame Sequential-to-lllFrame Pack' conversion capability.*/
 947         struct dc_dongle_caps dongle_caps;
 948
 949         uint32_t sink_dev_id;
 950         int8_t sink_dev_id_str[6];
 951         int8_t sink_hw_revision;
 952         int8_t sink_fw_revision[2];
 953
 954         uint32_t branch_dev_id;
 955         int8_t branch_dev_name[6];
 956         int8_t branch_hw_revision;
 957         int8_t branch_fw_revision[2];
 958
 959         bool allow_invalid_MSA_timing_param;
 960         bool panel_mode_edp;
 961         bool dpcd_display_control_capable;
 962         bool ext_receiver_cap_field_present;
 963         union dpcd_fec_capability fec_cap;
 964         struct dpcd_dsc_capabilities dsc_caps;
 965         struct dc_lttpr_caps lttpr_caps;
 966
 967 };
 968
 969 #include "dc_link.h"
 970
 971 /*******************************************************************************
 972  * Sink Interfaces - A sink corresponds to a display output device
 973  ******************************************************************************/
 974
 975 struct dc_container_id {
 976         // 128bit GUID in binary form
 977         unsigned char  guid[16];
 978         // 8 byte port ID -> ELD.PortID
 979         unsigned int   portId[2];
 980         // 128bit GUID in binary formufacturer name -> ELD.ManufacturerName
 981         unsigned short manufacturerName;
 982         // 2 byte product code -> ELD.ProductCode
 983         unsigned short productCode;
 984 };
 985
 986
 987 struct dc_sink_dsc_caps {
 988         // 'true' if these are virtual DPCD's DSC caps (immediately upstream of sink in MST topology),
 989         // 'false' if they are sink's DSC caps
 990         bool is_virtual_dpcd_dsc;
 991         struct dsc_dec_dpcd_caps dsc_dec_caps;
 992 };
 993
 994 /*
 995  * The sink structure contains EDID and other display device properties
 996  */
 997 struct dc_sink {
 998         enum signal_type sink_signal;
 999         struct dc_edid dc_edid; /* raw edid */
1000         struct dc_edid_caps edid_caps; /* parse display caps */
1001         struct dc_container_id *dc_container_id;
1002         uint32_t dongle_max_pix_clk;
1003         void *priv;
1004         struct stereo_3d_features features_3d[TIMING_3D_FORMAT_MAX];
1005         bool converter_disable_audio;
1006
1007         struct dc_sink_dsc_caps sink_dsc_caps;
1008
1009         /* private to DC core */
1010         struct dc_link *link;
1011         struct dc_context *ctx;
1012
1013         uint32_t sink_id;
1014
1015         /* private to dc_sink.c */
1016         // refcount must be the last member in dc_sink, since we want the
1017         // sink structure to be logically cloneable up to (but not including)
1018         // refcount
1019         struct kref refcount;
1020 };
1021
1022 void dc_sink_retain(struct dc_sink *sink);
1023 void dc_sink_release(struct dc_sink *sink);
1024
1025 struct dc_sink_init_data {
1026         enum signal_type sink_signal;
1027         struct dc_link *link;
1028         uint32_t dongle_max_pix_clk;
1029         bool converter_disable_audio;
1030 };
1031
1032 struct dc_sink *dc_sink_create(const struct dc_sink_init_data *init_params);
1033
1034 /* Newer interfaces  */
1035 struct dc_cursor {
1036         struct dc_plane_address address;
1037         struct dc_cursor_attributes attributes;
1038 };
1039
1040
1041 /*******************************************************************************
1042  * Interrupt interfaces
1043  ******************************************************************************/
1044 enum dc_irq_source dc_interrupt_to_irq_source(
1045                 struct dc *dc,
1046                 uint32_t src_id,
1047                 uint32_t ext_id);
1048 bool dc_interrupt_set(struct dc *dc, enum dc_irq_source src, bool enable);
1049 void dc_interrupt_ack(struct dc *dc, enum dc_irq_source src);
1050 enum dc_irq_source dc_get_hpd_irq_source_at_index(
1051                 struct dc *dc, uint32_t link_index);
1052
1053 /*******************************************************************************
1054  * Power Interfaces
1055  ******************************************************************************/
1056
1057 void dc_set_power_state(
1058                 struct dc *dc,
1059                 enum dc_acpi_cm_power_state power_state);
1060 void dc_resume(struct dc *dc);
1061 unsigned int dc_get_current_backlight_pwm(struct dc *dc);
1062 unsigned int dc_get_target_backlight_pwm(struct dc *dc);
1063
1064 bool dc_is_dmcu_initialized(struct dc *dc);
1065
1066 enum dc_status dc_set_clock(struct dc *dc, enum dc_clock_type clock_type, uint32_t clk_khz, uint32_t stepping);
1067 void dc_get_clock(struct dc *dc, enum dc_clock_type clock_type, struct dc_clock_config *clock_cfg);
1068 /*******************************************************************************
1069  * DSC Interfaces
1070  ******************************************************************************/
1071 #include "dc_dsc.h"
1072 #endif /* DC_INTERFACE_H_ */