drivers/gpu/drm/amd/amdgpu/psp_v10_0.c

   1 /*
   2  * Copyright 2016 Advanced Micro Devices, Inc.
   3  *
   4  * Permission is hereby granted, free of charge, to any person obtaining a
   5  * copy of this software and associated documentation files (the "Software"),
   6  * to deal in the Software without restriction, including without limitation
   7  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
   8  * and/or sell copies of the Software, and to permit persons to whom the
   9  * Software is furnished to do so, subject to the following conditions:
  10  *
  11  * The above copyright notice and this permission notice shall be included in
  12  * all copies or substantial portions of the Software.
  13  *
  14  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  15  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  16  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  17  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  18  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  19  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  20  * OTHER DEALINGS IN THE SOFTWARE.
  21  *
  22  * Author: Huang Rui
  23  *
  24  */
  25
  26 #include <linux/firmware.h>
  27 #include <linux/module.h>
  28 #include <linux/pci.h>
  29
  30 #include "amdgpu.h"
  31 #include "amdgpu_psp.h"
  32 #include "amdgpu_ucode.h"
  33 #include "soc15_common.h"
  34 #include "psp_v10_0.h"
  35
  36 #include "mp/mp_10_0_offset.h"
  37 #include "gc/gc_9_1_offset.h"
  38 #include "sdma0/sdma0_4_1_offset.h"
  39
  40 MODULE_FIRMWARE("amdgpu/raven_asd.bin");
  41 MODULE_FIRMWARE("amdgpu/picasso_asd.bin");
  42 MODULE_FIRMWARE("amdgpu/raven2_asd.bin");
  43 MODULE_FIRMWARE("amdgpu/picasso_ta.bin");
  44 MODULE_FIRMWARE("amdgpu/raven2_ta.bin");
  45 MODULE_FIRMWARE("amdgpu/raven_ta.bin");
  46
  47 static int psp_v10_0_init_microcode(struct psp_context *psp)
  48 {
  49         struct amdgpu_device *adev = psp->adev;
  50         const char *chip_name;
  51         char ucode_prefix[30];
  52         int err = 0;
  53         DRM_DEBUG("\n");
  54
  55         switch (adev->asic_type) {
  56         case CHIP_RAVEN:
  57                 if (adev->apu_flags & AMD_APU_IS_RAVEN2)
  58                         chip_name = "raven2";
  59                 else if (adev->apu_flags & AMD_APU_IS_PICASSO)
  60                         chip_name = "picasso";
  61                 else
  62                         chip_name = "raven";
  63                 break;
  64         default: BUG();
  65         }
  66         amdgpu_ucode_ip_version_decode(adev, MP0_HWIP, ucode_prefix, sizeof(ucode_prefix));
  67
  68         err = psp_init_asd_microcode(psp, ucode_prefix);
  69         if (err)
  70                 return err;
  71
  72         return psp_init_ta_microcode(psp, ucode_prefix);
  73 }
  74
  75 static int psp_v10_0_ring_create(struct psp_context *psp,
  76                                  enum psp_ring_type ring_type)
  77 {
  78         int ret = 0;
  79         unsigned int psp_ring_reg = 0;
  80         struct psp_ring *ring = &psp->km_ring;
  81         struct amdgpu_device *adev = psp->adev;
  82
  83         /* Write low address of the ring to C2PMSG_69 */
  84         psp_ring_reg = lower_32_bits(ring->ring_mem_mc_addr);
  85         WREG32_SOC15(MP0, 0, mmMP0_SMN_C2PMSG_69, psp_ring_reg);
  86         /* Write high address of the ring to C2PMSG_70 */
  87         psp_ring_reg = upper_32_bits(ring->ring_mem_mc_addr);
  88         WREG32_SOC15(MP0, 0, mmMP0_SMN_C2PMSG_70, psp_ring_reg);
  89         /* Write size of ring to C2PMSG_71 */
  90         psp_ring_reg = ring->ring_size;
  91         WREG32_SOC15(MP0, 0, mmMP0_SMN_C2PMSG_71, psp_ring_reg);
  92         /* Write the ring initialization command to C2PMSG_64 */
  93         psp_ring_reg = ring_type;
  94         psp_ring_reg = psp_ring_reg << 16;
  95         WREG32_SOC15(MP0, 0, mmMP0_SMN_C2PMSG_64, psp_ring_reg);
  96
  97         /* There might be handshake issue with hardware which needs delay */
  98         mdelay(20);
  99
 100         /* Wait for response flag (bit 31) in C2PMSG_64 */
 101         ret = psp_wait_for(psp, SOC15_REG_OFFSET(MP0, 0, mmMP0_SMN_C2PMSG_64),
 102                            0x80000000, 0x8000FFFF, false);
 103
 104         return ret;
 105 }
 106
 107 static int psp_v10_0_ring_stop(struct psp_context *psp,
 108                                enum psp_ring_type ring_type)
 109 {
 110         int ret = 0;
 111         unsigned int psp_ring_reg = 0;
 112         struct amdgpu_device *adev = psp->adev;
 113
 114         /* Write the ring destroy command to C2PMSG_64 */
 115         psp_ring_reg = 3 << 16;
 116         WREG32_SOC15(MP0, 0, mmMP0_SMN_C2PMSG_64, psp_ring_reg);
 117
 118         /* There might be handshake issue with hardware which needs delay */
 119         mdelay(20);
 120
 121         /* Wait for response flag (bit 31) in C2PMSG_64 */
 122         ret = psp_wait_for(psp, SOC15_REG_OFFSET(MP0, 0, mmMP0_SMN_C2PMSG_64),
 123                            0x80000000, 0x80000000, false);
 124
 125         return ret;
 126 }
 127
 128 static int psp_v10_0_ring_destroy(struct psp_context *psp,
 129                                   enum psp_ring_type ring_type)
 130 {
 131         int ret = 0;
 132         struct psp_ring *ring = &psp->km_ring;
 133         struct amdgpu_device *adev = psp->adev;
 134
 135         ret = psp_v10_0_ring_stop(psp, ring_type);
 136         if (ret)
 137                 DRM_ERROR("Fail to stop psp ring\n");
 138
 139         amdgpu_bo_free_kernel(&adev->firmware.rbuf,
 140                               &ring->ring_mem_mc_addr,
 141                               (void **)&ring->ring_mem);
 142
 143         return ret;
 144 }
 145
 146 static int psp_v10_0_mode1_reset(struct psp_context *psp)
 147 {
 148         DRM_INFO("psp mode 1 reset not supported now! \n");
 149         return -EINVAL;
 150 }
 151
 152 static uint32_t psp_v10_0_ring_get_wptr(struct psp_context *psp)
 153 {
 154         struct amdgpu_device *adev = psp->adev;
 155
 156         return RREG32_SOC15(MP0, 0, mmMP0_SMN_C2PMSG_67);
 157 }
 158
 159 static void psp_v10_0_ring_set_wptr(struct psp_context *psp, uint32_t value)
 160 {
 161         struct amdgpu_device *adev = psp->adev;
 162
 163         WREG32_SOC15(MP0, 0, mmMP0_SMN_C2PMSG_67, value);
 164 }
 165
 166 static const struct psp_funcs psp_v10_0_funcs = {
 167         .init_microcode = psp_v10_0_init_microcode,
 168         .ring_create = psp_v10_0_ring_create,
 169         .ring_stop = psp_v10_0_ring_stop,
 170         .ring_destroy = psp_v10_0_ring_destroy,
 171         .mode1_reset = psp_v10_0_mode1_reset,
 172         .ring_get_wptr = psp_v10_0_ring_get_wptr,
 173         .ring_set_wptr = psp_v10_0_ring_set_wptr,
 174 };
 175
 176 void psp_v10_0_set_psp_funcs(struct psp_context *psp)
 177 {
 178         psp->funcs = &psp_v10_0_funcs;
 179 }