drivers/gpu/drm/amd/amdgpu/amdgpu_ib.c

   1 /*
   2  * Copyright 2008 Advanced Micro Devices, Inc.
   3  * Copyright 2008 Red Hat Inc.
   4  * Copyright 2009 Jerome Glisse.
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a
   7  * copy of this software and associated documentation files (the "Software"),
   8  * to deal in the Software without restriction, including without limitation
   9  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  10  * and/or sell copies of the Software, and to permit persons to whom the
  11  * Software is furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22  * OTHER DEALINGS IN THE SOFTWARE.
  23  *
  24  * Authors: Dave Airlie
  25  *          Alex Deucher
  26  *          Jerome Glisse
  27  *          Christian König
  28  */
  29 #include <linux/seq_file.h>
  30 #include <linux/slab.h>
  31
  32 #include <drm/amdgpu_drm.h>
  33
  34 #include "amdgpu.h"
  35 #include "atom.h"
  36 #include "amdgpu_trace.h"
  37
  38 #define AMDGPU_IB_TEST_TIMEOUT  msecs_to_jiffies(1000)
  39 #define AMDGPU_IB_TEST_GFX_XGMI_TIMEOUT msecs_to_jiffies(2000)
  40
  41 /*
  42  * IB
  43  * IBs (Indirect Buffers) and areas of GPU accessible memory where
  44  * commands are stored.  You can put a pointer to the IB in the
  45  * command ring and the hw will fetch the commands from the IB
  46  * and execute them.  Generally userspace acceleration drivers
  47  * produce command buffers which are send to the kernel and
  48  * put in IBs for execution by the requested ring.
  49  */
  50
  51 /**
  52  * amdgpu_ib_get - request an IB (Indirect Buffer)
  53  *
  54  * @adev: amdgpu_device pointer
  55  * @vm: amdgpu_vm pointer
  56  * @size: requested IB size
  57  * @pool_type: IB pool type (delayed, immediate, direct)
  58  * @ib: IB object returned
  59  *
  60  * Request an IB (all asics).  IBs are allocated using the
  61  * suballocator.
  62  * Returns 0 on success, error on failure.
  63  */
  64 int amdgpu_ib_get(struct amdgpu_device *adev, struct amdgpu_vm *vm,
  65                   unsigned size, enum amdgpu_ib_pool_type pool_type,
  66                   struct amdgpu_ib *ib)
  67 {
  68         int r;
  69
  70         if (size) {
  71                 r = amdgpu_sa_bo_new(&adev->ib_pools[pool_type],
  72                                       &ib->sa_bo, size, 256);
  73                 if (r) {
  74                         dev_err(adev->dev, "failed to get a new IB (%d)\n", r);
  75                         return r;
  76                 }
  77
  78                 ib->ptr = amdgpu_sa_bo_cpu_addr(ib->sa_bo);
  79
  80                 if (!vm)
  81                         ib->gpu_addr = amdgpu_sa_bo_gpu_addr(ib->sa_bo);
  82         }
  83
  84         return 0;
  85 }
  86
  87 /**
  88  * amdgpu_ib_free - free an IB (Indirect Buffer)
  89  *
  90  * @adev: amdgpu_device pointer
  91  * @ib: IB object to free
  92  * @f: the fence SA bo need wait on for the ib alloation
  93  *
  94  * Free an IB (all asics).
  95  */
  96 void amdgpu_ib_free(struct amdgpu_device *adev, struct amdgpu_ib *ib,
  97                     struct dma_fence *f)
  98 {
  99         amdgpu_sa_bo_free(adev, &ib->sa_bo, f);
 100 }
 101
 102 /**
 103  * amdgpu_ib_schedule - schedule an IB (Indirect Buffer) on the ring
 104  *
 105  * @ring: ring index the IB is associated with
 106  * @num_ibs: number of IBs to schedule
 107  * @ibs: IB objects to schedule
 108  * @job: job to schedule
 109  * @f: fence created during this submission
 110  *
 111  * Schedule an IB on the associated ring (all asics).
 112  * Returns 0 on success, error on failure.
 113  *
 114  * On SI, there are two parallel engines fed from the primary ring,
 115  * the CE (Constant Engine) and the DE (Drawing Engine).  Since
 116  * resource descriptors have moved to memory, the CE allows you to
 117  * prime the caches while the DE is updating register state so that
 118  * the resource descriptors will be already in cache when the draw is
 119  * processed.  To accomplish this, the userspace driver submits two
 120  * IBs, one for the CE and one for the DE.  If there is a CE IB (called
 121  * a CONST_IB), it will be put on the ring prior to the DE IB.  Prior
 122  * to SI there was just a DE IB.
 123  */
 124 int amdgpu_ib_schedule(struct amdgpu_ring *ring, unsigned num_ibs,
 125                        struct amdgpu_ib *ibs, struct amdgpu_job *job,
 126                        struct dma_fence **f)
 127 {
 128         struct amdgpu_device *adev = ring->adev;
 129         struct amdgpu_ib *ib = &ibs[0];
 130         struct dma_fence *tmp = NULL;
 131         bool skip_preamble, need_ctx_switch;
 132         unsigned patch_offset = ~0;
 133         struct amdgpu_vm *vm;
 134         uint64_t fence_ctx;
 135         uint32_t status = 0, alloc_size;
 136         unsigned fence_flags = 0;
 137         bool secure;
 138
 139         unsigned i;
 140         int r = 0;
 141         bool need_pipe_sync = false;
 142
 143         if (num_ibs == 0)
 144                 return -EINVAL;
 145
 146         /* ring tests don't use a job */
 147         if (job) {
 148                 vm = job->vm;
 149                 fence_ctx = job->base.s_fence ?
 150                         job->base.s_fence->scheduled.context : 0;
 151         } else {
 152                 vm = NULL;
 153                 fence_ctx = 0;
 154         }
 155
 156         if (!ring->sched.ready) {
 157                 dev_err(adev->dev, "couldn't schedule ib on ring <%s>\n", ring->name);
 158                 return -EINVAL;
 159         }
 160
 161         if (vm && !job->vmid) {
 162                 dev_err(adev->dev, "VM IB without ID\n");
 163                 return -EINVAL;
 164         }
 165
 166         if ((ib->flags & AMDGPU_IB_FLAGS_SECURE) &&
 167             (ring->funcs->type == AMDGPU_RING_TYPE_COMPUTE)) {
 168                 dev_err(adev->dev, "secure submissions not supported on compute rings\n");
 169                 return -EINVAL;
 170         }
 171
 172         alloc_size = ring->funcs->emit_frame_size + num_ibs *
 173                 ring->funcs->emit_ib_size;
 174
 175         r = amdgpu_ring_alloc(ring, alloc_size);
 176         if (r) {
 177                 dev_err(adev->dev, "scheduling IB failed (%d).\n", r);
 178                 return r;
 179         }
 180
 181         need_ctx_switch = ring->current_ctx != fence_ctx;
 182         if (ring->funcs->emit_pipeline_sync && job &&
 183             ((tmp = amdgpu_sync_get_fence(&job->sched_sync)) ||
 184              (amdgpu_sriov_vf(adev) && need_ctx_switch) ||
 185              amdgpu_vm_need_pipeline_sync(ring, job))) {
 186                 need_pipe_sync = true;
 187
 188                 if (tmp)
 189                         trace_amdgpu_ib_pipe_sync(job, tmp);
 190
 191                 dma_fence_put(tmp);
 192         }
 193
 194         if ((ib->flags & AMDGPU_IB_FLAG_EMIT_MEM_SYNC) && ring->funcs->emit_mem_sync)
 195                 ring->funcs->emit_mem_sync(ring);
 196
 197         if (ring->funcs->emit_wave_limit &&
 198             ring->hw_prio == AMDGPU_GFX_PIPE_PRIO_HIGH)
 199                 ring->funcs->emit_wave_limit(ring, true);
 200
 201         if (ring->funcs->insert_start)
 202                 ring->funcs->insert_start(ring);
 203
 204         if (job) {
 205                 r = amdgpu_vm_flush(ring, job, need_pipe_sync);
 206                 if (r) {
 207                         amdgpu_ring_undo(ring);
 208                         return r;
 209                 }
 210         }
 211
 212         if (job && ring->funcs->init_cond_exec)
 213                 patch_offset = amdgpu_ring_init_cond_exec(ring);
 214
 215 #ifdef CONFIG_X86_64
 216         if (!(adev->flags & AMD_IS_APU))
 217 #endif
 218         {
 219                 if (ring->funcs->emit_hdp_flush)
 220                         amdgpu_ring_emit_hdp_flush(ring);
 221                 else
 222                         amdgpu_asic_flush_hdp(adev, ring);
 223         }
 224
 225         if (need_ctx_switch)
 226                 status |= AMDGPU_HAVE_CTX_SWITCH;
 227
 228         skip_preamble = ring->current_ctx == fence_ctx;
 229         if (job && ring->funcs->emit_cntxcntl) {
 230                 status |= job->preamble_status;
 231                 status |= job->preemption_status;
 232                 amdgpu_ring_emit_cntxcntl(ring, status);
 233         }
 234
 235         /* Setup initial TMZiness and send it off.
 236          */
 237         secure = false;
 238         if (job && ring->funcs->emit_frame_cntl) {
 239                 secure = ib->flags & AMDGPU_IB_FLAGS_SECURE;
 240                 amdgpu_ring_emit_frame_cntl(ring, true, secure);
 241         }
 242
 243         for (i = 0; i < num_ibs; ++i) {
 244                 ib = &ibs[i];
 245
 246                 /* drop preamble IBs if we don't have a context switch */
 247                 if ((ib->flags & AMDGPU_IB_FLAG_PREAMBLE) &&
 248                     skip_preamble &&
 249                     !(status & AMDGPU_PREAMBLE_IB_PRESENT_FIRST) &&
 250                     !amdgpu_mcbp &&
 251                     !amdgpu_sriov_vf(adev)) /* for SRIOV preemption, Preamble CE ib must be inserted anyway */
 252                         continue;
 253
 254                 if (job && ring->funcs->emit_frame_cntl) {
 255                         if (secure != !!(ib->flags & AMDGPU_IB_FLAGS_SECURE)) {
 256                                 amdgpu_ring_emit_frame_cntl(ring, false, secure);
 257                                 secure = !secure;
 258                                 amdgpu_ring_emit_frame_cntl(ring, true, secure);
 259                         }
 260                 }
 261
 262                 amdgpu_ring_emit_ib(ring, job, ib, status);
 263                 status &= ~AMDGPU_HAVE_CTX_SWITCH;
 264         }
 265
 266         if (job && ring->funcs->emit_frame_cntl)
 267                 amdgpu_ring_emit_frame_cntl(ring, false, secure);
 268
 269 #ifdef CONFIG_X86_64
 270         if (!(adev->flags & AMD_IS_APU))
 271 #endif
 272                 amdgpu_asic_invalidate_hdp(adev, ring);
 273
 274         if (ib->flags & AMDGPU_IB_FLAG_TC_WB_NOT_INVALIDATE)
 275                 fence_flags |= AMDGPU_FENCE_FLAG_TC_WB_ONLY;
 276
 277         /* wrap the last IB with fence */
 278         if (job && job->uf_addr) {
 279                 amdgpu_ring_emit_fence(ring, job->uf_addr, job->uf_sequence,
 280                                        fence_flags | AMDGPU_FENCE_FLAG_64BIT);
 281         }
 282
 283         r = amdgpu_fence_emit(ring, f, fence_flags);
 284         if (r) {
 285                 dev_err(adev->dev, "failed to emit fence (%d)\n", r);
 286                 if (job && job->vmid)
 287                         amdgpu_vmid_reset(adev, ring->funcs->vmhub, job->vmid);
 288                 amdgpu_ring_undo(ring);
 289                 return r;
 290         }
 291
 292         if (ring->funcs->insert_end)
 293                 ring->funcs->insert_end(ring);
 294
 295         if (patch_offset != ~0 && ring->funcs->patch_cond_exec)
 296                 amdgpu_ring_patch_cond_exec(ring, patch_offset);
 297
 298         ring->current_ctx = fence_ctx;
 299         if (vm && ring->funcs->emit_switch_buffer)
 300                 amdgpu_ring_emit_switch_buffer(ring);
 301
 302         if (ring->funcs->emit_wave_limit &&
 303             ring->hw_prio == AMDGPU_GFX_PIPE_PRIO_HIGH)
 304                 ring->funcs->emit_wave_limit(ring, false);
 305
 306         amdgpu_ring_commit(ring);
 307         return 0;
 308 }
 309
 310 /**
 311  * amdgpu_ib_pool_init - Init the IB (Indirect Buffer) pool
 312  *
 313  * @adev: amdgpu_device pointer
 314  *
 315  * Initialize the suballocator to manage a pool of memory
 316  * for use as IBs (all asics).
 317  * Returns 0 on success, error on failure.
 318  */
 319 int amdgpu_ib_pool_init(struct amdgpu_device *adev)
 320 {
 321         unsigned size;
 322         int r, i;
 323
 324         if (adev->ib_pool_ready)
 325                 return 0;
 326
 327         for (i = 0; i < AMDGPU_IB_POOL_MAX; i++) {
 328                 if (i == AMDGPU_IB_POOL_DIRECT)
 329                         size = PAGE_SIZE * 2;
 330                 else
 331                         size = AMDGPU_IB_POOL_SIZE;
 332
 333                 r = amdgpu_sa_bo_manager_init(adev, &adev->ib_pools[i],
 334                                               size, AMDGPU_GPU_PAGE_SIZE,
 335                                               AMDGPU_GEM_DOMAIN_GTT);
 336                 if (r)
 337                         goto error;
 338         }
 339         adev->ib_pool_ready = true;
 340
 341         return 0;
 342
 343 error:
 344         while (i--)
 345                 amdgpu_sa_bo_manager_fini(adev, &adev->ib_pools[i]);
 346         return r;
 347 }
 348
 349 /**
 350  * amdgpu_ib_pool_fini - Free the IB (Indirect Buffer) pool
 351  *
 352  * @adev: amdgpu_device pointer
 353  *
 354  * Tear down the suballocator managing the pool of memory
 355  * for use as IBs (all asics).
 356  */
 357 void amdgpu_ib_pool_fini(struct amdgpu_device *adev)
 358 {
 359         int i;
 360
 361         if (!adev->ib_pool_ready)
 362                 return;
 363
 364         for (i = 0; i < AMDGPU_IB_POOL_MAX; i++)
 365                 amdgpu_sa_bo_manager_fini(adev, &adev->ib_pools[i]);
 366         adev->ib_pool_ready = false;
 367 }
 368
 369 /**
 370  * amdgpu_ib_ring_tests - test IBs on the rings
 371  *
 372  * @adev: amdgpu_device pointer
 373  *
 374  * Test an IB (Indirect Buffer) on each ring.
 375  * If the test fails, disable the ring.
 376  * Returns 0 on success, error if the primary GFX ring
 377  * IB test fails.
 378  */
 379 int amdgpu_ib_ring_tests(struct amdgpu_device *adev)
 380 {
 381         long tmo_gfx, tmo_mm;
 382         int r, ret = 0;
 383         unsigned i;
 384
 385         tmo_mm = tmo_gfx = AMDGPU_IB_TEST_TIMEOUT;
 386         if (amdgpu_sriov_vf(adev)) {
 387                 /* for MM engines in hypervisor side they are not scheduled together
 388                  * with CP and SDMA engines, so even in exclusive mode MM engine could
 389                  * still running on other VF thus the IB TEST TIMEOUT for MM engines
 390                  * under SR-IOV should be set to a long time. 8 sec should be enough
 391                  * for the MM comes back to this VF.
 392                  */
 393                 tmo_mm = 8 * AMDGPU_IB_TEST_TIMEOUT;
 394         }
 395
 396         if (amdgpu_sriov_runtime(adev)) {
 397                 /* for CP & SDMA engines since they are scheduled together so
 398                  * need to make the timeout width enough to cover the time
 399                  * cost waiting for it coming back under RUNTIME only
 400                 */
 401                 tmo_gfx = 8 * AMDGPU_IB_TEST_TIMEOUT;
 402         } else if (adev->gmc.xgmi.hive_id) {
 403                 tmo_gfx = AMDGPU_IB_TEST_GFX_XGMI_TIMEOUT;
 404         }
 405
 406         for (i = 0; i < adev->num_rings; ++i) {
 407                 struct amdgpu_ring *ring = adev->rings[i];
 408                 long tmo;
 409
 410                 /* KIQ rings don't have an IB test because we never submit IBs
 411                  * to them and they have no interrupt support.
 412                  */
 413                 if (!ring->sched.ready || !ring->funcs->test_ib)
 414                         continue;
 415
 416                 /* MM engine need more time */
 417                 if (ring->funcs->type == AMDGPU_RING_TYPE_UVD ||
 418                         ring->funcs->type == AMDGPU_RING_TYPE_VCE ||
 419                         ring->funcs->type == AMDGPU_RING_TYPE_UVD_ENC ||
 420                         ring->funcs->type == AMDGPU_RING_TYPE_VCN_DEC ||
 421                         ring->funcs->type == AMDGPU_RING_TYPE_VCN_ENC ||
 422                         ring->funcs->type == AMDGPU_RING_TYPE_VCN_JPEG)
 423                         tmo = tmo_mm;
 424                 else
 425                         tmo = tmo_gfx;
 426
 427                 r = amdgpu_ring_test_ib(ring, tmo);
 428                 if (!r) {
 429                         DRM_DEV_DEBUG(adev->dev, "ib test on %s succeeded\n",
 430                                       ring->name);
 431                         continue;
 432                 }
 433
 434                 ring->sched.ready = false;
 435                 DRM_DEV_ERROR(adev->dev, "IB test failed on %s (%d).\n",
 436                           ring->name, r);
 437
 438                 if (ring == &adev->gfx.gfx_ring[0]) {
 439                         /* oh, oh, that's really bad */
 440                         adev->accel_working = false;
 441                         return r;
 442
 443                 } else {
 444                         ret = r;
 445                 }
 446         }
 447         return ret;
 448 }
 449
 450 /*
 451  * Debugfs info
 452  */
 453 #if defined(CONFIG_DEBUG_FS)
 454
 455 static int amdgpu_debugfs_sa_info_show(struct seq_file *m, void *unused)
 456 {
 457         struct amdgpu_device *adev = (struct amdgpu_device *)m->private;
 458
 459         seq_printf(m, "--------------------- DELAYED --------------------- \n");
 460         amdgpu_sa_bo_dump_debug_info(&adev->ib_pools[AMDGPU_IB_POOL_DELAYED],
 461                                      m);
 462         seq_printf(m, "-------------------- IMMEDIATE -------------------- \n");
 463         amdgpu_sa_bo_dump_debug_info(&adev->ib_pools[AMDGPU_IB_POOL_IMMEDIATE],
 464                                      m);
 465         seq_printf(m, "--------------------- DIRECT ---------------------- \n");
 466         amdgpu_sa_bo_dump_debug_info(&adev->ib_pools[AMDGPU_IB_POOL_DIRECT], m);
 467
 468         return 0;
 469 }
 470
 471 DEFINE_SHOW_ATTRIBUTE(amdgpu_debugfs_sa_info);
 472
 473 #endif
 474
 475 void amdgpu_debugfs_sa_init(struct amdgpu_device *adev)
 476 {
 477 #if defined(CONFIG_DEBUG_FS)
 478         struct drm_minor *minor = adev_to_drm(adev)->primary;
 479         struct dentry *root = minor->debugfs_root;
 480
 481         debugfs_create_file("amdgpu_sa_info", 0444, root, adev,
 482                             &amdgpu_debugfs_sa_info_fops);
 483
 484 #endif
 485 }