drivers/gpu/drm/amd/amdgpu/amdgpu_drv.c

   1 /*
   2  * Copyright 2000 VA Linux Systems, Inc., Sunnyvale, California.
   3  * All Rights Reserved.
   4  *
   5  * Permission is hereby granted, free of charge, to any person obtaining a
   6  * copy of this software and associated documentation files (the "Software"),
   7  * to deal in the Software without restriction, including without limitation
   8  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
   9  * and/or sell copies of the Software, and to permit persons to whom the
  10  * Software is furnished to do so, subject to the following conditions:
  11  *
  12  * The above copyright notice and this permission notice (including the next
  13  * paragraph) shall be included in all copies or substantial portions of the
  14  * Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19  * VA LINUX SYSTEMS AND/OR ITS SUPPLIERS BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22  * OTHER DEALINGS IN THE SOFTWARE.
  23  */
  24
  25 #include <drm/amdgpu_drm.h>
  26 #include <drm/drm_aperture.h>
  27 #include <drm/drm_drv.h>
  28 #include <drm/drm_gem.h>
  29 #include <drm/drm_vblank.h>
  30 #include <drm/drm_managed.h>
  31 #include "amdgpu_drv.h"
  32
  33 #include <drm/drm_pciids.h>
  34 #include <linux/module.h>
  35 #include <linux/pm_runtime.h>
  36 #include <linux/vga_switcheroo.h>
  37 #include <drm/drm_probe_helper.h>
  38 #include <linux/mmu_notifier.h>
  39 #include <linux/suspend.h>
  40 #include <linux/cc_platform.h>
  41
  42 #include "amdgpu.h"
  43 #include "amdgpu_irq.h"
  44 #include "amdgpu_dma_buf.h"
  45 #include "amdgpu_sched.h"
  46 #include "amdgpu_fdinfo.h"
  47 #include "amdgpu_amdkfd.h"
  48
  49 #include "amdgpu_ras.h"
  50 #include "amdgpu_xgmi.h"
  51 #include "amdgpu_reset.h"
  52
  53 /*
  54  * KMS wrapper.
  55  * - 3.0.0 - initial driver
  56  * - 3.1.0 - allow reading more status registers (GRBM, SRBM, SDMA, CP)
  57  * - 3.2.0 - GFX8: Uses EOP_TC_WB_ACTION_EN, so UMDs don't have to do the same
  58  *           at the end of IBs.
  59  * - 3.3.0 - Add VM support for UVD on supported hardware.
  60  * - 3.4.0 - Add AMDGPU_INFO_NUM_EVICTIONS.
  61  * - 3.5.0 - Add support for new UVD_NO_OP register.
  62  * - 3.6.0 - kmd involves use CONTEXT_CONTROL in ring buffer.
  63  * - 3.7.0 - Add support for VCE clock list packet
  64  * - 3.8.0 - Add support raster config init in the kernel
  65  * - 3.9.0 - Add support for memory query info about VRAM and GTT.
  66  * - 3.10.0 - Add support for new fences ioctl, new gem ioctl flags
  67  * - 3.11.0 - Add support for sensor query info (clocks, temp, etc).
  68  * - 3.12.0 - Add query for double offchip LDS buffers
  69  * - 3.13.0 - Add PRT support
  70  * - 3.14.0 - Fix race in amdgpu_ctx_get_fence() and note new functionality
  71  * - 3.15.0 - Export more gpu info for gfx9
  72  * - 3.16.0 - Add reserved vmid support
  73  * - 3.17.0 - Add AMDGPU_NUM_VRAM_CPU_PAGE_FAULTS.
  74  * - 3.18.0 - Export gpu always on cu bitmap
  75  * - 3.19.0 - Add support for UVD MJPEG decode
  76  * - 3.20.0 - Add support for local BOs
  77  * - 3.21.0 - Add DRM_AMDGPU_FENCE_TO_HANDLE ioctl
  78  * - 3.22.0 - Add DRM_AMDGPU_SCHED ioctl
  79  * - 3.23.0 - Add query for VRAM lost counter
  80  * - 3.24.0 - Add high priority compute support for gfx9
  81  * - 3.25.0 - Add support for sensor query info (stable pstate sclk/mclk).
  82  * - 3.26.0 - GFX9: Process AMDGPU_IB_FLAG_TC_WB_NOT_INVALIDATE.
  83  * - 3.27.0 - Add new chunk to to AMDGPU_CS to enable BO_LIST creation.
  84  * - 3.28.0 - Add AMDGPU_CHUNK_ID_SCHEDULED_DEPENDENCIES
  85  * - 3.29.0 - Add AMDGPU_IB_FLAG_RESET_GDS_MAX_WAVE_ID
  86  * - 3.30.0 - Add AMDGPU_SCHED_OP_CONTEXT_PRIORITY_OVERRIDE.
  87  * - 3.31.0 - Add support for per-flip tiling attribute changes with DC
  88  * - 3.32.0 - Add syncobj timeline support to AMDGPU_CS.
  89  * - 3.33.0 - Fixes for GDS ENOMEM failures in AMDGPU_CS.
  90  * - 3.34.0 - Non-DC can flip correctly between buffers with different pitches
  91  * - 3.35.0 - Add drm_amdgpu_info_device::tcc_disabled_mask
  92  * - 3.36.0 - Allow reading more status registers on si/cik
  93  * - 3.37.0 - L2 is invalidated before SDMA IBs, needed for correctness
  94  * - 3.38.0 - Add AMDGPU_IB_FLAG_EMIT_MEM_SYNC
  95  * - 3.39.0 - DMABUF implicit sync does a full pipeline sync
  96  * - 3.40.0 - Add AMDGPU_IDS_FLAGS_TMZ
  97  * - 3.41.0 - Add video codec query
  98  * - 3.42.0 - Add 16bpc fixed point display support
  99  * - 3.43.0 - Add device hot plug/unplug support
 100  * - 3.44.0 - DCN3 supports DCC independent block settings: !64B && 128B, 64B && 128B
 101  */
 102 #define KMS_DRIVER_MAJOR        3
 103 #define KMS_DRIVER_MINOR        44
 104 #define KMS_DRIVER_PATCHLEVEL   0
 105
 106 int amdgpu_vram_limit;
 107 int amdgpu_vis_vram_limit;
 108 int amdgpu_gart_size = -1; /* auto */
 109 int amdgpu_gtt_size = -1; /* auto */
 110 int amdgpu_moverate = -1; /* auto */
 111 int amdgpu_benchmarking;
 112 int amdgpu_testing;
 113 int amdgpu_audio = -1;
 114 int amdgpu_disp_priority;
 115 int amdgpu_hw_i2c;
 116 int amdgpu_pcie_gen2 = -1;
 117 int amdgpu_msi = -1;
 118 char amdgpu_lockup_timeout[AMDGPU_MAX_TIMEOUT_PARAM_LENGTH];
 119 int amdgpu_dpm = -1;
 120 int amdgpu_fw_load_type = -1;
 121 int amdgpu_aspm = -1;
 122 int amdgpu_runtime_pm = -1;
 123 uint amdgpu_ip_block_mask = 0xffffffff;
 124 int amdgpu_bapm = -1;
 125 int amdgpu_deep_color;
 126 int amdgpu_vm_size = -1;
 127 int amdgpu_vm_fragment_size = -1;
 128 int amdgpu_vm_block_size = -1;
 129 int amdgpu_vm_fault_stop;
 130 int amdgpu_vm_debug;
 131 int amdgpu_vm_update_mode = -1;
 132 int amdgpu_exp_hw_support;
 133 int amdgpu_dc = -1;
 134 int amdgpu_sched_jobs = 32;
 135 int amdgpu_sched_hw_submission = 2;
 136 uint amdgpu_pcie_gen_cap;
 137 uint amdgpu_pcie_lane_cap;
 138 uint amdgpu_cg_mask = 0xffffffff;
 139 uint amdgpu_pg_mask = 0xffffffff;
 140 uint amdgpu_sdma_phase_quantum = 32;
 141 char *amdgpu_disable_cu = NULL;
 142 char *amdgpu_virtual_display = NULL;
 143
 144 /*
 145  * OverDrive(bit 14) disabled by default
 146  * GFX DCS(bit 19) disabled by default
 147  */
 148 uint amdgpu_pp_feature_mask = 0xfff7bfff;
 149 uint amdgpu_force_long_training;
 150 int amdgpu_job_hang_limit;
 151 int amdgpu_lbpw = -1;
 152 int amdgpu_compute_multipipe = -1;
 153 int amdgpu_gpu_recovery = -1; /* auto */
 154 int amdgpu_emu_mode;
 155 uint amdgpu_smu_memory_pool_size;
 156 int amdgpu_smu_pptable_id = -1;
 157 /*
 158  * FBC (bit 0) disabled by default
 159  * MULTI_MON_PP_MCLK_SWITCH (bit 1) enabled by default
 160  *   - With this, for multiple monitors in sync(e.g. with the same model),
 161  *     mclk switching will be allowed. And the mclk will be not foced to the
 162  *     highest. That helps saving some idle power.
 163  * DISABLE_FRACTIONAL_PWM (bit 2) disabled by default
 164  * PSR (bit 3) disabled by default
 165  * EDP NO POWER SEQUENCING (bit 4) disabled by default
 166  */
 167 uint amdgpu_dc_feature_mask = 2;
 168 uint amdgpu_dc_debug_mask;
 169 int amdgpu_async_gfx_ring = 1;
 170 int amdgpu_mcbp;
 171 int amdgpu_discovery = -1;
 172 int amdgpu_mes;
 173 int amdgpu_noretry = -1;
 174 int amdgpu_force_asic_type = -1;
 175 int amdgpu_tmz = -1; /* auto */
 176 int amdgpu_reset_method = -1; /* auto */
 177 int amdgpu_num_kcq = -1;
 178 int amdgpu_smartshift_bias;
 179
 180 static void amdgpu_drv_delayed_reset_work_handler(struct work_struct *work);
 181
 182 struct amdgpu_mgpu_info mgpu_info = {
 183         .mutex = __MUTEX_INITIALIZER(mgpu_info.mutex),
 184         .delayed_reset_work = __DELAYED_WORK_INITIALIZER(
 185                         mgpu_info.delayed_reset_work,
 186                         amdgpu_drv_delayed_reset_work_handler, 0),
 187 };
 188 int amdgpu_ras_enable = -1;
 189 uint amdgpu_ras_mask = 0xffffffff;
 190 int amdgpu_bad_page_threshold = -1;
 191 struct amdgpu_watchdog_timer amdgpu_watchdog_timer = {
 192         .timeout_fatal_disable = false,
 193         .period = 0x0, /* default to 0x0 (timeout disable) */
 194 };
 195
 196 /**
 197  * DOC: vramlimit (int)
 198  * Restrict the total amount of VRAM in MiB for testing.  The default is 0 (Use full VRAM).
 199  */
 200 MODULE_PARM_DESC(vramlimit, "Restrict VRAM for testing, in megabytes");
 201 module_param_named(vramlimit, amdgpu_vram_limit, int, 0600);
 202
 203 /**
 204  * DOC: vis_vramlimit (int)
 205  * Restrict the amount of CPU visible VRAM in MiB for testing.  The default is 0 (Use full CPU visible VRAM).
 206  */
 207 MODULE_PARM_DESC(vis_vramlimit, "Restrict visible VRAM for testing, in megabytes");
 208 module_param_named(vis_vramlimit, amdgpu_vis_vram_limit, int, 0444);
 209
 210 /**
 211  * DOC: gartsize (uint)
 212  * Restrict the size of GART in Mib (32, 64, etc.) for testing. The default is -1 (The size depends on asic).
 213  */
 214 MODULE_PARM_DESC(gartsize, "Size of GART to setup in megabytes (32, 64, etc., -1=auto)");
 215 module_param_named(gartsize, amdgpu_gart_size, uint, 0600);
 216
 217 /**
 218  * DOC: gttsize (int)
 219  * Restrict the size of GTT domain in MiB for testing. The default is -1 (It's VRAM size if 3GB < VRAM < 3/4 RAM,
 220  * otherwise 3/4 RAM size).
 221  */
 222 MODULE_PARM_DESC(gttsize, "Size of the GTT domain in megabytes (-1 = auto)");
 223 module_param_named(gttsize, amdgpu_gtt_size, int, 0600);
 224
 225 /**
 226  * DOC: moverate (int)
 227  * Set maximum buffer migration rate in MB/s. The default is -1 (8 MB/s).
 228  */
 229 MODULE_PARM_DESC(moverate, "Maximum buffer migration rate in MB/s. (32, 64, etc., -1=auto, 0=1=disabled)");
 230 module_param_named(moverate, amdgpu_moverate, int, 0600);
 231
 232 /**
 233  * DOC: benchmark (int)
 234  * Run benchmarks. The default is 0 (Skip benchmarks).
 235  */
 236 MODULE_PARM_DESC(benchmark, "Run benchmark");
 237 module_param_named(benchmark, amdgpu_benchmarking, int, 0444);
 238
 239 /**
 240  * DOC: test (int)
 241  * Test BO GTT->VRAM and VRAM->GTT GPU copies. The default is 0 (Skip test, only set 1 to run test).
 242  */
 243 MODULE_PARM_DESC(test, "Run tests");
 244 module_param_named(test, amdgpu_testing, int, 0444);
 245
 246 /**
 247  * DOC: audio (int)
 248  * Set HDMI/DPAudio. Only affects non-DC display handling. The default is -1 (Enabled), set 0 to disabled it.
 249  */
 250 MODULE_PARM_DESC(audio, "Audio enable (-1 = auto, 0 = disable, 1 = enable)");
 251 module_param_named(audio, amdgpu_audio, int, 0444);
 252
 253 /**
 254  * DOC: disp_priority (int)
 255  * Set display Priority (1 = normal, 2 = high). Only affects non-DC display handling. The default is 0 (auto).
 256  */
 257 MODULE_PARM_DESC(disp_priority, "Display Priority (0 = auto, 1 = normal, 2 = high)");
 258 module_param_named(disp_priority, amdgpu_disp_priority, int, 0444);
 259
 260 /**
 261  * DOC: hw_i2c (int)
 262  * To enable hw i2c engine. Only affects non-DC display handling. The default is 0 (Disabled).
 263  */
 264 MODULE_PARM_DESC(hw_i2c, "hw i2c engine enable (0 = disable)");
 265 module_param_named(hw_i2c, amdgpu_hw_i2c, int, 0444);
 266
 267 /**
 268  * DOC: pcie_gen2 (int)
 269  * To disable PCIE Gen2/3 mode (0 = disable, 1 = enable). The default is -1 (auto, enabled).
 270  */
 271 MODULE_PARM_DESC(pcie_gen2, "PCIE Gen2 mode (-1 = auto, 0 = disable, 1 = enable)");
 272 module_param_named(pcie_gen2, amdgpu_pcie_gen2, int, 0444);
 273
 274 /**
 275  * DOC: msi (int)
 276  * To disable Message Signaled Interrupts (MSI) functionality (1 = enable, 0 = disable). The default is -1 (auto, enabled).
 277  */
 278 MODULE_PARM_DESC(msi, "MSI support (1 = enable, 0 = disable, -1 = auto)");
 279 module_param_named(msi, amdgpu_msi, int, 0444);
 280
 281 /**
 282  * DOC: lockup_timeout (string)
 283  * Set GPU scheduler timeout value in ms.
 284  *
 285  * The format can be [Non-Compute] or [GFX,Compute,SDMA,Video]. That is there can be one or
 286  * multiple values specified. 0 and negative values are invalidated. They will be adjusted
 287  * to the default timeout.
 288  *
 289  * - With one value specified, the setting will apply to all non-compute jobs.
 290  * - With multiple values specified, the first one will be for GFX.
 291  *   The second one is for Compute. The third and fourth ones are
 292  *   for SDMA and Video.
 293  *
 294  * By default(with no lockup_timeout settings), the timeout for all non-compute(GFX, SDMA and Video)
 295  * jobs is 10000. The timeout for compute is 60000.
 296  */
 297 MODULE_PARM_DESC(lockup_timeout, "GPU lockup timeout in ms (default: for bare metal 10000 for non-compute jobs and 60000 for compute jobs; "
 298                 "for passthrough or sriov, 10000 for all jobs."
 299                 " 0: keep default value. negative: infinity timeout), "
 300                 "format: for bare metal [Non-Compute] or [GFX,Compute,SDMA,Video]; "
 301                 "for passthrough or sriov [all jobs] or [GFX,Compute,SDMA,Video].");
 302 module_param_string(lockup_timeout, amdgpu_lockup_timeout, sizeof(amdgpu_lockup_timeout), 0444);
 303
 304 /**
 305  * DOC: dpm (int)
 306  * Override for dynamic power management setting
 307  * (0 = disable, 1 = enable)
 308  * The default is -1 (auto).
 309  */
 310 MODULE_PARM_DESC(dpm, "DPM support (1 = enable, 0 = disable, -1 = auto)");
 311 module_param_named(dpm, amdgpu_dpm, int, 0444);
 312
 313 /**
 314  * DOC: fw_load_type (int)
 315  * Set different firmware loading type for debugging, if supported.
 316  * Set to 0 to force direct loading if supported by the ASIC.  Set
 317  * to -1 to select the default loading mode for the ASIC, as defined
 318  * by the driver.  The default is -1 (auto).
 319  */
 320 MODULE_PARM_DESC(fw_load_type, "firmware loading type (0 = force direct if supported, -1 = auto)");
 321 module_param_named(fw_load_type, amdgpu_fw_load_type, int, 0444);
 322
 323 /**
 324  * DOC: aspm (int)
 325  * To disable ASPM (1 = enable, 0 = disable). The default is -1 (auto, enabled).
 326  */
 327 MODULE_PARM_DESC(aspm, "ASPM support (1 = enable, 0 = disable, -1 = auto)");
 328 module_param_named(aspm, amdgpu_aspm, int, 0444);
 329
 330 /**
 331  * DOC: runpm (int)
 332  * Override for runtime power management control for dGPUs. The amdgpu driver can dynamically power down
 333  * the dGPUs when they are idle if supported. The default is -1 (auto enable).
 334  * Setting the value to 0 disables this functionality.
 335  */
 336 MODULE_PARM_DESC(runpm, "PX runtime pm (2 = force enable with BAMACO, 1 = force enable with BACO, 0 = disable, -1 = auto)");
 337 module_param_named(runpm, amdgpu_runtime_pm, int, 0444);
 338
 339 /**
 340  * DOC: ip_block_mask (uint)
 341  * Override what IP blocks are enabled on the GPU. Each GPU is a collection of IP blocks (gfx, display, video, etc.).
 342  * Use this parameter to disable specific blocks. Note that the IP blocks do not have a fixed index. Some asics may not have
 343  * some IPs or may include multiple instances of an IP so the ordering various from asic to asic. See the driver output in
 344  * the kernel log for the list of IPs on the asic. The default is 0xffffffff (enable all blocks on a device).
 345  */
 346 MODULE_PARM_DESC(ip_block_mask, "IP Block Mask (all blocks enabled (default))");
 347 module_param_named(ip_block_mask, amdgpu_ip_block_mask, uint, 0444);
 348
 349 /**
 350  * DOC: bapm (int)
 351  * Bidirectional Application Power Management (BAPM) used to dynamically share TDP between CPU and GPU. Set value 0 to disable it.
 352  * The default -1 (auto, enabled)
 353  */
 354 MODULE_PARM_DESC(bapm, "BAPM support (1 = enable, 0 = disable, -1 = auto)");
 355 module_param_named(bapm, amdgpu_bapm, int, 0444);
 356
 357 /**
 358  * DOC: deep_color (int)
 359  * Set 1 to enable Deep Color support. Only affects non-DC display handling. The default is 0 (disabled).
 360  */
 361 MODULE_PARM_DESC(deep_color, "Deep Color support (1 = enable, 0 = disable (default))");
 362 module_param_named(deep_color, amdgpu_deep_color, int, 0444);
 363
 364 /**
 365  * DOC: vm_size (int)
 366  * Override the size of the GPU's per client virtual address space in GiB.  The default is -1 (automatic for each asic).
 367  */
 368 MODULE_PARM_DESC(vm_size, "VM address space size in gigabytes (default 64GB)");
 369 module_param_named(vm_size, amdgpu_vm_size, int, 0444);
 370
 371 /**
 372  * DOC: vm_fragment_size (int)
 373  * Override VM fragment size in bits (4, 5, etc. 4 = 64K, 9 = 2M). The default is -1 (automatic for each asic).
 374  */
 375 MODULE_PARM_DESC(vm_fragment_size, "VM fragment size in bits (4, 5, etc. 4 = 64K (default), Max 9 = 2M)");
 376 module_param_named(vm_fragment_size, amdgpu_vm_fragment_size, int, 0444);
 377
 378 /**
 379  * DOC: vm_block_size (int)
 380  * Override VM page table size in bits (default depending on vm_size and hw setup). The default is -1 (automatic for each asic).
 381  */
 382 MODULE_PARM_DESC(vm_block_size, "VM page table size in bits (default depending on vm_size)");
 383 module_param_named(vm_block_size, amdgpu_vm_block_size, int, 0444);
 384
 385 /**
 386  * DOC: vm_fault_stop (int)
 387  * Stop on VM fault for debugging (0 = never, 1 = print first, 2 = always). The default is 0 (No stop).
 388  */
 389 MODULE_PARM_DESC(vm_fault_stop, "Stop on VM fault (0 = never (default), 1 = print first, 2 = always)");
 390 module_param_named(vm_fault_stop, amdgpu_vm_fault_stop, int, 0444);
 391
 392 /**
 393  * DOC: vm_debug (int)
 394  * Debug VM handling (0 = disabled, 1 = enabled). The default is 0 (Disabled).
 395  */
 396 MODULE_PARM_DESC(vm_debug, "Debug VM handling (0 = disabled (default), 1 = enabled)");
 397 module_param_named(vm_debug, amdgpu_vm_debug, int, 0644);
 398
 399 /**
 400  * DOC: vm_update_mode (int)
 401  * Override VM update mode. VM updated by using CPU (0 = never, 1 = Graphics only, 2 = Compute only, 3 = Both). The default
 402  * is -1 (Only in large BAR(LB) systems Compute VM tables will be updated by CPU, otherwise 0, never).
 403  */
 404 MODULE_PARM_DESC(vm_update_mode, "VM update using CPU (0 = never (default except for large BAR(LB)), 1 = Graphics only, 2 = Compute only (default for LB), 3 = Both");
 405 module_param_named(vm_update_mode, amdgpu_vm_update_mode, int, 0444);
 406
 407 /**
 408  * DOC: exp_hw_support (int)
 409  * Enable experimental hw support (1 = enable). The default is 0 (disabled).
 410  */
 411 MODULE_PARM_DESC(exp_hw_support, "experimental hw support (1 = enable, 0 = disable (default))");
 412 module_param_named(exp_hw_support, amdgpu_exp_hw_support, int, 0444);
 413
 414 /**
 415  * DOC: dc (int)
 416  * Disable/Enable Display Core driver for debugging (1 = enable, 0 = disable). The default is -1 (automatic for each asic).
 417  */
 418 MODULE_PARM_DESC(dc, "Display Core driver (1 = enable, 0 = disable, -1 = auto (default))");
 419 module_param_named(dc, amdgpu_dc, int, 0444);
 420
 421 /**
 422  * DOC: sched_jobs (int)
 423  * Override the max number of jobs supported in the sw queue. The default is 32.
 424  */
 425 MODULE_PARM_DESC(sched_jobs, "the max number of jobs supported in the sw queue (default 32)");
 426 module_param_named(sched_jobs, amdgpu_sched_jobs, int, 0444);
 427
 428 /**
 429  * DOC: sched_hw_submission (int)
 430  * Override the max number of HW submissions. The default is 2.
 431  */
 432 MODULE_PARM_DESC(sched_hw_submission, "the max number of HW submissions (default 2)");
 433 module_param_named(sched_hw_submission, amdgpu_sched_hw_submission, int, 0444);
 434
 435 /**
 436  * DOC: ppfeaturemask (hexint)
 437  * Override power features enabled. See enum PP_FEATURE_MASK in drivers/gpu/drm/amd/include/amd_shared.h.
 438  * The default is the current set of stable power features.
 439  */
 440 MODULE_PARM_DESC(ppfeaturemask, "all power features enabled (default))");
 441 module_param_named(ppfeaturemask, amdgpu_pp_feature_mask, hexint, 0444);
 442
 443 /**
 444  * DOC: forcelongtraining (uint)
 445  * Force long memory training in resume.
 446  * The default is zero, indicates short training in resume.
 447  */
 448 MODULE_PARM_DESC(forcelongtraining, "force memory long training");
 449 module_param_named(forcelongtraining, amdgpu_force_long_training, uint, 0444);
 450
 451 /**
 452  * DOC: pcie_gen_cap (uint)
 453  * Override PCIE gen speed capabilities. See the CAIL flags in drivers/gpu/drm/amd/include/amd_pcie.h.
 454  * The default is 0 (automatic for each asic).
 455  */
 456 MODULE_PARM_DESC(pcie_gen_cap, "PCIE Gen Caps (0: autodetect (default))");
 457 module_param_named(pcie_gen_cap, amdgpu_pcie_gen_cap, uint, 0444);
 458
 459 /**
 460  * DOC: pcie_lane_cap (uint)
 461  * Override PCIE lanes capabilities. See the CAIL flags in drivers/gpu/drm/amd/include/amd_pcie.h.
 462  * The default is 0 (automatic for each asic).
 463  */
 464 MODULE_PARM_DESC(pcie_lane_cap, "PCIE Lane Caps (0: autodetect (default))");
 465 module_param_named(pcie_lane_cap, amdgpu_pcie_lane_cap, uint, 0444);
 466
 467 /**
 468  * DOC: cg_mask (uint)
 469  * Override Clockgating features enabled on GPU (0 = disable clock gating). See the AMD_CG_SUPPORT flags in
 470  * drivers/gpu/drm/amd/include/amd_shared.h. The default is 0xffffffff (all enabled).
 471  */
 472 MODULE_PARM_DESC(cg_mask, "Clockgating flags mask (0 = disable clock gating)");
 473 module_param_named(cg_mask, amdgpu_cg_mask, uint, 0444);
 474
 475 /**
 476  * DOC: pg_mask (uint)
 477  * Override Powergating features enabled on GPU (0 = disable power gating). See the AMD_PG_SUPPORT flags in
 478  * drivers/gpu/drm/amd/include/amd_shared.h. The default is 0xffffffff (all enabled).
 479  */
 480 MODULE_PARM_DESC(pg_mask, "Powergating flags mask (0 = disable power gating)");
 481 module_param_named(pg_mask, amdgpu_pg_mask, uint, 0444);
 482
 483 /**
 484  * DOC: sdma_phase_quantum (uint)
 485  * Override SDMA context switch phase quantum (x 1K GPU clock cycles, 0 = no change). The default is 32.
 486  */
 487 MODULE_PARM_DESC(sdma_phase_quantum, "SDMA context switch phase quantum (x 1K GPU clock cycles, 0 = no change (default 32))");
 488 module_param_named(sdma_phase_quantum, amdgpu_sdma_phase_quantum, uint, 0444);
 489
 490 /**
 491  * DOC: disable_cu (charp)
 492  * Set to disable CUs (It's set like se.sh.cu,...). The default is NULL.
 493  */
 494 MODULE_PARM_DESC(disable_cu, "Disable CUs (se.sh.cu,...)");
 495 module_param_named(disable_cu, amdgpu_disable_cu, charp, 0444);
 496
 497 /**
 498  * DOC: virtual_display (charp)
 499  * Set to enable virtual display feature. This feature provides a virtual display hardware on headless boards
 500  * or in virtualized environments. It will be set like xxxx:xx:xx.x,x;xxxx:xx:xx.x,x. It's the pci address of
 501  * the device, plus the number of crtcs to expose. E.g., 0000:26:00.0,4 would enable 4 virtual crtcs on the pci
 502  * device at 26:00.0. The default is NULL.
 503  */
 504 MODULE_PARM_DESC(virtual_display,
 505                  "Enable virtual display feature (the virtual_display will be set like xxxx:xx:xx.x,x;xxxx:xx:xx.x,x)");
 506 module_param_named(virtual_display, amdgpu_virtual_display, charp, 0444);
 507
 508 /**
 509  * DOC: job_hang_limit (int)
 510  * Set how much time allow a job hang and not drop it. The default is 0.
 511  */
 512 MODULE_PARM_DESC(job_hang_limit, "how much time allow a job hang and not drop it (default 0)");
 513 module_param_named(job_hang_limit, amdgpu_job_hang_limit, int ,0444);
 514
 515 /**
 516  * DOC: lbpw (int)
 517  * Override Load Balancing Per Watt (LBPW) support (1 = enable, 0 = disable). The default is -1 (auto, enabled).
 518  */
 519 MODULE_PARM_DESC(lbpw, "Load Balancing Per Watt (LBPW) support (1 = enable, 0 = disable, -1 = auto)");
 520 module_param_named(lbpw, amdgpu_lbpw, int, 0444);
 521
 522 MODULE_PARM_DESC(compute_multipipe, "Force compute queues to be spread across pipes (1 = enable, 0 = disable, -1 = auto)");
 523 module_param_named(compute_multipipe, amdgpu_compute_multipipe, int, 0444);
 524
 525 /**
 526  * DOC: gpu_recovery (int)
 527  * Set to enable GPU recovery mechanism (1 = enable, 0 = disable). The default is -1 (auto, disabled except SRIOV).
 528  */
 529 MODULE_PARM_DESC(gpu_recovery, "Enable GPU recovery mechanism, (2 = advanced tdr mode, 1 = enable, 0 = disable, -1 = auto)");
 530 module_param_named(gpu_recovery, amdgpu_gpu_recovery, int, 0444);
 531
 532 /**
 533  * DOC: emu_mode (int)
 534  * Set value 1 to enable emulation mode. This is only needed when running on an emulator. The default is 0 (disabled).
 535  */
 536 MODULE_PARM_DESC(emu_mode, "Emulation mode, (1 = enable, 0 = disable)");
 537 module_param_named(emu_mode, amdgpu_emu_mode, int, 0444);
 538
 539 /**
 540  * DOC: ras_enable (int)
 541  * Enable RAS features on the GPU (0 = disable, 1 = enable, -1 = auto (default))
 542  */
 543 MODULE_PARM_DESC(ras_enable, "Enable RAS features on the GPU (0 = disable, 1 = enable, -1 = auto (default))");
 544 module_param_named(ras_enable, amdgpu_ras_enable, int, 0444);
 545
 546 /**
 547  * DOC: ras_mask (uint)
 548  * Mask of RAS features to enable (default 0xffffffff), only valid when ras_enable == 1
 549  * See the flags in drivers/gpu/drm/amd/amdgpu/amdgpu_ras.h
 550  */
 551 MODULE_PARM_DESC(ras_mask, "Mask of RAS features to enable (default 0xffffffff), only valid when ras_enable == 1");
 552 module_param_named(ras_mask, amdgpu_ras_mask, uint, 0444);
 553
 554 /**
 555  * DOC: timeout_fatal_disable (bool)
 556  * Disable Watchdog timeout fatal error event
 557  */
 558 MODULE_PARM_DESC(timeout_fatal_disable, "disable watchdog timeout fatal error (false = default)");
 559 module_param_named(timeout_fatal_disable, amdgpu_watchdog_timer.timeout_fatal_disable, bool, 0644);
 560
 561 /**
 562  * DOC: timeout_period (uint)
 563  * Modify the watchdog timeout max_cycles as (1 << period)
 564  */
 565 MODULE_PARM_DESC(timeout_period, "watchdog timeout period (0 = timeout disabled, 1 ~ 0x23 = timeout maxcycles = (1 << period)");
 566 module_param_named(timeout_period, amdgpu_watchdog_timer.period, uint, 0644);
 567
 568 /**
 569  * DOC: si_support (int)
 570  * Set SI support driver. This parameter works after set config CONFIG_DRM_AMDGPU_SI. For SI asic, when radeon driver is enabled,
 571  * set value 0 to use radeon driver, while set value 1 to use amdgpu driver. The default is using radeon driver when it available,
 572  * otherwise using amdgpu driver.
 573  */
 574 #ifdef CONFIG_DRM_AMDGPU_SI
 575
 576 #if defined(CONFIG_DRM_RADEON) || defined(CONFIG_DRM_RADEON_MODULE)
 577 int amdgpu_si_support = 0;
 578 MODULE_PARM_DESC(si_support, "SI support (1 = enabled, 0 = disabled (default))");
 579 #else
 580 int amdgpu_si_support = 1;
 581 MODULE_PARM_DESC(si_support, "SI support (1 = enabled (default), 0 = disabled)");
 582 #endif
 583
 584 module_param_named(si_support, amdgpu_si_support, int, 0444);
 585 #endif
 586
 587 /**
 588  * DOC: cik_support (int)
 589  * Set CIK support driver. This parameter works after set config CONFIG_DRM_AMDGPU_CIK. For CIK asic, when radeon driver is enabled,
 590  * set value 0 to use radeon driver, while set value 1 to use amdgpu driver. The default is using radeon driver when it available,
 591  * otherwise using amdgpu driver.
 592  */
 593 #ifdef CONFIG_DRM_AMDGPU_CIK
 594
 595 #if defined(CONFIG_DRM_RADEON) || defined(CONFIG_DRM_RADEON_MODULE)
 596 int amdgpu_cik_support = 0;
 597 MODULE_PARM_DESC(cik_support, "CIK support (1 = enabled, 0 = disabled (default))");
 598 #else
 599 int amdgpu_cik_support = 1;
 600 MODULE_PARM_DESC(cik_support, "CIK support (1 = enabled (default), 0 = disabled)");
 601 #endif
 602
 603 module_param_named(cik_support, amdgpu_cik_support, int, 0444);
 604 #endif
 605
 606 /**
 607  * DOC: smu_memory_pool_size (uint)
 608  * It is used to reserve gtt for smu debug usage, setting value 0 to disable it. The actual size is value * 256MiB.
 609  * E.g. 0x1 = 256Mbyte, 0x2 = 512Mbyte, 0x4 = 1 Gbyte, 0x8 = 2GByte. The default is 0 (disabled).
 610  */
 611 MODULE_PARM_DESC(smu_memory_pool_size,
 612         "reserve gtt for smu debug usage, 0 = disable,"
 613                 "0x1 = 256Mbyte, 0x2 = 512Mbyte, 0x4 = 1 Gbyte, 0x8 = 2GByte");
 614 module_param_named(smu_memory_pool_size, amdgpu_smu_memory_pool_size, uint, 0444);
 615
 616 /**
 617  * DOC: async_gfx_ring (int)
 618  * It is used to enable gfx rings that could be configured with different prioritites or equal priorities
 619  */
 620 MODULE_PARM_DESC(async_gfx_ring,
 621         "Asynchronous GFX rings that could be configured with either different priorities (HP3D ring and LP3D ring), or equal priorities (0 = disabled, 1 = enabled (default))");
 622 module_param_named(async_gfx_ring, amdgpu_async_gfx_ring, int, 0444);
 623
 624 /**
 625  * DOC: mcbp (int)
 626  * It is used to enable mid command buffer preemption. (0 = disabled (default), 1 = enabled)
 627  */
 628 MODULE_PARM_DESC(mcbp,
 629         "Enable Mid-command buffer preemption (0 = disabled (default), 1 = enabled)");
 630 module_param_named(mcbp, amdgpu_mcbp, int, 0444);
 631
 632 /**
 633  * DOC: discovery (int)
 634  * Allow driver to discover hardware IP information from IP Discovery table at the top of VRAM.
 635  * (-1 = auto (default), 0 = disabled, 1 = enabled, 2 = use ip_discovery table from file)
 636  */
 637 MODULE_PARM_DESC(discovery,
 638         "Allow driver to discover hardware IPs from IP Discovery table at the top of VRAM");
 639 module_param_named(discovery, amdgpu_discovery, int, 0444);
 640
 641 /**
 642  * DOC: mes (int)
 643  * Enable Micro Engine Scheduler. This is a new hw scheduling engine for gfx, sdma, and compute.
 644  * (0 = disabled (default), 1 = enabled)
 645  */
 646 MODULE_PARM_DESC(mes,
 647         "Enable Micro Engine Scheduler (0 = disabled (default), 1 = enabled)");
 648 module_param_named(mes, amdgpu_mes, int, 0444);
 649
 650 /**
 651  * DOC: noretry (int)
 652  * Disable XNACK retry in the SQ by default on GFXv9 hardware. On ASICs that
 653  * do not support per-process XNACK this also disables retry page faults.
 654  * (0 = retry enabled, 1 = retry disabled, -1 auto (default))
 655  */
 656 MODULE_PARM_DESC(noretry,
 657         "Disable retry faults (0 = retry enabled, 1 = retry disabled, -1 auto (default))");
 658 module_param_named(noretry, amdgpu_noretry, int, 0644);
 659
 660 /**
 661  * DOC: force_asic_type (int)
 662  * A non negative value used to specify the asic type for all supported GPUs.
 663  */
 664 MODULE_PARM_DESC(force_asic_type,
 665         "A non negative value used to specify the asic type for all supported GPUs");
 666 module_param_named(force_asic_type, amdgpu_force_asic_type, int, 0444);
 667
 668
 669
 670 #ifdef CONFIG_HSA_AMD
 671 /**
 672  * DOC: sched_policy (int)
 673  * Set scheduling policy. Default is HWS(hardware scheduling) with over-subscription.
 674  * Setting 1 disables over-subscription. Setting 2 disables HWS and statically
 675  * assigns queues to HQDs.
 676  */
 677 int sched_policy = KFD_SCHED_POLICY_HWS;
 678 module_param(sched_policy, int, 0444);
 679 MODULE_PARM_DESC(sched_policy,
 680         "Scheduling policy (0 = HWS (Default), 1 = HWS without over-subscription, 2 = Non-HWS (Used for debugging only)");
 681
 682 /**
 683  * DOC: hws_max_conc_proc (int)
 684  * Maximum number of processes that HWS can schedule concurrently. The maximum is the
 685  * number of VMIDs assigned to the HWS, which is also the default.
 686  */
 687 int hws_max_conc_proc = 8;
 688 module_param(hws_max_conc_proc, int, 0444);
 689 MODULE_PARM_DESC(hws_max_conc_proc,
 690         "Max # processes HWS can execute concurrently when sched_policy=0 (0 = no concurrency, #VMIDs for KFD = Maximum(default))");
 691
 692 /**
 693  * DOC: cwsr_enable (int)
 694  * CWSR(compute wave store and resume) allows the GPU to preempt shader execution in
 695  * the middle of a compute wave. Default is 1 to enable this feature. Setting 0
 696  * disables it.
 697  */
 698 int cwsr_enable = 1;
 699 module_param(cwsr_enable, int, 0444);
 700 MODULE_PARM_DESC(cwsr_enable, "CWSR enable (0 = Off, 1 = On (Default))");
 701
 702 /**
 703  * DOC: max_num_of_queues_per_device (int)
 704  * Maximum number of queues per device. Valid setting is between 1 and 4096. Default
 705  * is 4096.
 706  */
 707 int max_num_of_queues_per_device = KFD_MAX_NUM_OF_QUEUES_PER_DEVICE_DEFAULT;
 708 module_param(max_num_of_queues_per_device, int, 0444);
 709 MODULE_PARM_DESC(max_num_of_queues_per_device,
 710         "Maximum number of supported queues per device (1 = Minimum, 4096 = default)");
 711
 712 /**
 713  * DOC: send_sigterm (int)
 714  * Send sigterm to HSA process on unhandled exceptions. Default is not to send sigterm
 715  * but just print errors on dmesg. Setting 1 enables sending sigterm.
 716  */
 717 int send_sigterm;
 718 module_param(send_sigterm, int, 0444);
 719 MODULE_PARM_DESC(send_sigterm,
 720         "Send sigterm to HSA process on unhandled exception (0 = disable, 1 = enable)");
 721
 722 /**
 723  * DOC: debug_largebar (int)
 724  * Set debug_largebar as 1 to enable simulating large-bar capability on non-large bar
 725  * system. This limits the VRAM size reported to ROCm applications to the visible
 726  * size, usually 256MB.
 727  * Default value is 0, diabled.
 728  */
 729 int debug_largebar;
 730 module_param(debug_largebar, int, 0444);
 731 MODULE_PARM_DESC(debug_largebar,
 732         "Debug large-bar flag used to simulate large-bar capability on non-large bar machine (0 = disable, 1 = enable)");
 733
 734 /**
 735  * DOC: ignore_crat (int)
 736  * Ignore CRAT table during KFD initialization. By default, KFD uses the ACPI CRAT
 737  * table to get information about AMD APUs. This option can serve as a workaround on
 738  * systems with a broken CRAT table.
 739  *
 740  * Default is auto (according to asic type, iommu_v2, and crat table, to decide
 741  * whehter use CRAT)
 742  */
 743 int ignore_crat;
 744 module_param(ignore_crat, int, 0444);
 745 MODULE_PARM_DESC(ignore_crat,
 746         "Ignore CRAT table during KFD initialization (0 = auto (default), 1 = ignore CRAT)");
 747
 748 /**
 749  * DOC: halt_if_hws_hang (int)
 750  * Halt if HWS hang is detected. Default value, 0, disables the halt on hang.
 751  * Setting 1 enables halt on hang.
 752  */
 753 int halt_if_hws_hang;
 754 module_param(halt_if_hws_hang, int, 0644);
 755 MODULE_PARM_DESC(halt_if_hws_hang, "Halt if HWS hang is detected (0 = off (default), 1 = on)");
 756
 757 /**
 758  * DOC: hws_gws_support(bool)
 759  * Assume that HWS supports GWS barriers regardless of what firmware version
 760  * check says. Default value: false (rely on MEC2 firmware version check).
 761  */
 762 bool hws_gws_support;
 763 module_param(hws_gws_support, bool, 0444);
 764 MODULE_PARM_DESC(hws_gws_support, "Assume MEC2 FW supports GWS barriers (false = rely on FW version check (Default), true = force supported)");
 765
 766 /**
 767   * DOC: queue_preemption_timeout_ms (int)
 768   * queue preemption timeout in ms (1 = Minimum, 9000 = default)
 769   */
 770 int queue_preemption_timeout_ms = 9000;
 771 module_param(queue_preemption_timeout_ms, int, 0644);
 772 MODULE_PARM_DESC(queue_preemption_timeout_ms, "queue preemption timeout in ms (1 = Minimum, 9000 = default)");
 773
 774 /**
 775  * DOC: debug_evictions(bool)
 776  * Enable extra debug messages to help determine the cause of evictions
 777  */
 778 bool debug_evictions;
 779 module_param(debug_evictions, bool, 0644);
 780 MODULE_PARM_DESC(debug_evictions, "enable eviction debug messages (false = default)");
 781
 782 /**
 783  * DOC: no_system_mem_limit(bool)
 784  * Disable system memory limit, to support multiple process shared memory
 785  */
 786 bool no_system_mem_limit;
 787 module_param(no_system_mem_limit, bool, 0644);
 788 MODULE_PARM_DESC(no_system_mem_limit, "disable system memory limit (false = default)");
 789
 790 /**
 791  * DOC: no_queue_eviction_on_vm_fault (int)
 792  * If set, process queues will not be evicted on gpuvm fault. This is to keep the wavefront context for debugging (0 = queue eviction, 1 = no queue eviction). The default is 0 (queue eviction).
 793  */
 794 int amdgpu_no_queue_eviction_on_vm_fault = 0;
 795 MODULE_PARM_DESC(no_queue_eviction_on_vm_fault, "No queue eviction on VM fault (0 = queue eviction, 1 = no queue eviction)");
 796 module_param_named(no_queue_eviction_on_vm_fault, amdgpu_no_queue_eviction_on_vm_fault, int, 0444);
 797 #endif
 798
 799 /**
 800  * DOC: dcfeaturemask (uint)
 801  * Override display features enabled. See enum DC_FEATURE_MASK in drivers/gpu/drm/amd/include/amd_shared.h.
 802  * The default is the current set of stable display features.
 803  */
 804 MODULE_PARM_DESC(dcfeaturemask, "all stable DC features enabled (default))");
 805 module_param_named(dcfeaturemask, amdgpu_dc_feature_mask, uint, 0444);
 806
 807 /**
 808  * DOC: dcdebugmask (uint)
 809  * Override display features enabled. See enum DC_DEBUG_MASK in drivers/gpu/drm/amd/include/amd_shared.h.
 810  */
 811 MODULE_PARM_DESC(dcdebugmask, "all debug options disabled (default))");
 812 module_param_named(dcdebugmask, amdgpu_dc_debug_mask, uint, 0444);
 813
 814 /**
 815  * DOC: abmlevel (uint)
 816  * Override the default ABM (Adaptive Backlight Management) level used for DC
 817  * enabled hardware. Requires DMCU to be supported and loaded.
 818  * Valid levels are 0-4. A value of 0 indicates that ABM should be disabled by
 819  * default. Values 1-4 control the maximum allowable brightness reduction via
 820  * the ABM algorithm, with 1 being the least reduction and 4 being the most
 821  * reduction.
 822  *
 823  * Defaults to 0, or disabled. Userspace can still override this level later
 824  * after boot.
 825  */
 826 uint amdgpu_dm_abm_level;
 827 MODULE_PARM_DESC(abmlevel, "ABM level (0 = off (default), 1-4 = backlight reduction level) ");
 828 module_param_named(abmlevel, amdgpu_dm_abm_level, uint, 0444);
 829
 830 int amdgpu_backlight = -1;
 831 MODULE_PARM_DESC(backlight, "Backlight control (0 = pwm, 1 = aux, -1 auto (default))");
 832 module_param_named(backlight, amdgpu_backlight, bint, 0444);
 833
 834 /**
 835  * DOC: tmz (int)
 836  * Trusted Memory Zone (TMZ) is a method to protect data being written
 837  * to or read from memory.
 838  *
 839  * The default value: 0 (off).  TODO: change to auto till it is completed.
 840  */
 841 MODULE_PARM_DESC(tmz, "Enable TMZ feature (-1 = auto (default), 0 = off, 1 = on)");
 842 module_param_named(tmz, amdgpu_tmz, int, 0444);
 843
 844 /**
 845  * DOC: reset_method (int)
 846  * GPU reset method (-1 = auto (default), 0 = legacy, 1 = mode0, 2 = mode1, 3 = mode2, 4 = baco, 5 = pci)
 847  */
 848 MODULE_PARM_DESC(reset_method, "GPU reset method (-1 = auto (default), 0 = legacy, 1 = mode0, 2 = mode1, 3 = mode2, 4 = baco/bamaco, 5 = pci)");
 849 module_param_named(reset_method, amdgpu_reset_method, int, 0444);
 850
 851 /**
 852  * DOC: bad_page_threshold (int) Bad page threshold is specifies the
 853  * threshold value of faulty pages detected by RAS ECC, which may
 854  * result in the GPU entering bad status when the number of total
 855  * faulty pages by ECC exceeds the threshold value.
 856  */
 857 MODULE_PARM_DESC(bad_page_threshold, "Bad page threshold(-1 = auto(default value), 0 = disable bad page retirement, -2 = ignore bad page threshold)");
 858 module_param_named(bad_page_threshold, amdgpu_bad_page_threshold, int, 0444);
 859
 860 MODULE_PARM_DESC(num_kcq, "number of kernel compute queue user want to setup (8 if set to greater than 8 or less than 0, only affect gfx 8+)");
 861 module_param_named(num_kcq, amdgpu_num_kcq, int, 0444);
 862
 863 /**
 864  * DOC: smu_pptable_id (int)
 865  * Used to override pptable id. id = 0 use VBIOS pptable.
 866  * id > 0 use the soft pptable with specicfied id.
 867  */
 868 MODULE_PARM_DESC(smu_pptable_id,
 869         "specify pptable id to be used (-1 = auto(default) value, 0 = use pptable from vbios, > 0 = soft pptable id)");
 870 module_param_named(smu_pptable_id, amdgpu_smu_pptable_id, int, 0444);
 871
 872 /* These devices are not supported by amdgpu.
 873  * They are supported by the mach64, r128, radeon drivers
 874  */
 875 static const u16 amdgpu_unsupported_pciidlist[] = {
 876         /* mach64 */
 877         0x4354,
 878         0x4358,
 879         0x4554,
 880         0x4742,
 881         0x4744,
 882         0x4749,
 883         0x474C,
 884         0x474D,
 885         0x474E,
 886         0x474F,
 887         0x4750,
 888         0x4751,
 889         0x4752,
 890         0x4753,
 891         0x4754,
 892         0x4755,
 893         0x4756,
 894         0x4757,
 895         0x4758,
 896         0x4759,
 897         0x475A,
 898         0x4C42,
 899         0x4C44,
 900         0x4C47,
 901         0x4C49,
 902         0x4C4D,
 903         0x4C4E,
 904         0x4C50,
 905         0x4C51,
 906         0x4C52,
 907         0x4C53,
 908         0x5654,
 909         0x5655,
 910         0x5656,
 911         /* r128 */
 912         0x4c45,
 913         0x4c46,
 914         0x4d46,
 915         0x4d4c,
 916         0x5041,
 917         0x5042,
 918         0x5043,
 919         0x5044,
 920         0x5045,
 921         0x5046,
 922         0x5047,
 923         0x5048,
 924         0x5049,
 925         0x504A,
 926         0x504B,
 927         0x504C,
 928         0x504D,
 929         0x504E,
 930         0x504F,
 931         0x5050,
 932         0x5051,
 933         0x5052,
 934         0x5053,
 935         0x5054,
 936         0x5055,
 937         0x5056,
 938         0x5057,
 939         0x5058,
 940         0x5245,
 941         0x5246,
 942         0x5247,
 943         0x524b,
 944         0x524c,
 945         0x534d,
 946         0x5446,
 947         0x544C,
 948         0x5452,
 949         /* radeon */
 950         0x3150,
 951         0x3151,
 952         0x3152,
 953         0x3154,
 954         0x3155,
 955         0x3E50,
 956         0x3E54,
 957         0x4136,
 958         0x4137,
 959         0x4144,
 960         0x4145,
 961         0x4146,
 962         0x4147,
 963         0x4148,
 964         0x4149,
 965         0x414A,
 966         0x414B,
 967         0x4150,
 968         0x4151,
 969         0x4152,
 970         0x4153,
 971         0x4154,
 972         0x4155,
 973         0x4156,
 974         0x4237,
 975         0x4242,
 976         0x4336,
 977         0x4337,
 978         0x4437,
 979         0x4966,
 980         0x4967,
 981         0x4A48,
 982         0x4A49,
 983         0x4A4A,
 984         0x4A4B,
 985         0x4A4C,
 986         0x4A4D,
 987         0x4A4E,
 988         0x4A4F,
 989         0x4A50,
 990         0x4A54,
 991         0x4B48,
 992         0x4B49,
 993         0x4B4A,
 994         0x4B4B,
 995         0x4B4C,
 996         0x4C57,
 997         0x4C58,
 998         0x4C59,
 999         0x4C5A,
1000         0x4C64,
1001         0x4C66,
1002         0x4C67,
1003         0x4E44,
1004         0x4E45,
1005         0x4E46,
1006         0x4E47,
1007         0x4E48,
1008         0x4E49,
1009         0x4E4A,
1010         0x4E4B,
1011         0x4E50,
1012         0x4E51,
1013         0x4E52,
1014         0x4E53,
1015         0x4E54,
1016         0x4E56,
1017         0x5144,
1018         0x5145,
1019         0x5146,
1020         0x5147,
1021         0x5148,
1022         0x514C,
1023         0x514D,
1024         0x5157,
1025         0x5158,
1026         0x5159,
1027         0x515A,
1028         0x515E,
1029         0x5460,
1030         0x5462,
1031         0x5464,
1032         0x5548,
1033         0x5549,
1034         0x554A,
1035         0x554B,
1036         0x554C,
1037         0x554D,
1038         0x554E,
1039         0x554F,
1040         0x5550,
1041         0x5551,
1042         0x5552,
1043         0x5554,
1044         0x564A,
1045         0x564B,
1046         0x564F,
1047         0x5652,
1048         0x5653,
1049         0x5657,
1050         0x5834,
1051         0x5835,
1052         0x5954,
1053         0x5955,
1054         0x5974,
1055         0x5975,
1056         0x5960,
1057         0x5961,
1058         0x5962,
1059         0x5964,
1060         0x5965,
1061         0x5969,
1062         0x5a41,
1063         0x5a42,
1064         0x5a61,
1065         0x5a62,
1066         0x5b60,
1067         0x5b62,
1068         0x5b63,
1069         0x5b64,
1070         0x5b65,
1071         0x5c61,
1072         0x5c63,
1073         0x5d48,
1074         0x5d49,
1075         0x5d4a,
1076         0x5d4c,
1077         0x5d4d,
1078         0x5d4e,
1079         0x5d4f,
1080         0x5d50,
1081         0x5d52,
1082         0x5d57,
1083         0x5e48,
1084         0x5e4a,
1085         0x5e4b,
1086         0x5e4c,
1087         0x5e4d,
1088         0x5e4f,
1089         0x6700,
1090         0x6701,
1091         0x6702,
1092         0x6703,
1093         0x6704,
1094         0x6705,
1095         0x6706,
1096         0x6707,
1097         0x6708,
1098         0x6709,
1099         0x6718,
1100         0x6719,
1101         0x671c,
1102         0x671d,
1103         0x671f,
1104         0x6720,
1105         0x6721,
1106         0x6722,
1107         0x6723,
1108         0x6724,
1109         0x6725,
1110         0x6726,
1111         0x6727,
1112         0x6728,
1113         0x6729,
1114         0x6738,
1115         0x6739,
1116         0x673e,
1117         0x6740,
1118         0x6741,
1119         0x6742,
1120         0x6743,
1121         0x6744,
1122         0x6745,
1123         0x6746,
1124         0x6747,
1125         0x6748,
1126         0x6749,
1127         0x674A,
1128         0x6750,
1129         0x6751,
1130         0x6758,
1131         0x6759,
1132         0x675B,
1133         0x675D,
1134         0x675F,
1135         0x6760,
1136         0x6761,
1137         0x6762,
1138         0x6763,
1139         0x6764,
1140         0x6765,
1141         0x6766,
1142         0x6767,
1143         0x6768,
1144         0x6770,
1145         0x6771,
1146         0x6772,
1147         0x6778,
1148         0x6779,
1149         0x677B,
1150         0x6840,
1151         0x6841,
1152         0x6842,
1153         0x6843,
1154         0x6849,
1155         0x684C,
1156         0x6850,
1157         0x6858,
1158         0x6859,
1159         0x6880,
1160         0x6888,
1161         0x6889,
1162         0x688A,
1163         0x688C,
1164         0x688D,
1165         0x6898,
1166         0x6899,
1167         0x689b,
1168         0x689c,
1169         0x689d,
1170         0x689e,
1171         0x68a0,
1172         0x68a1,
1173         0x68a8,
1174         0x68a9,
1175         0x68b0,
1176         0x68b8,
1177         0x68b9,
1178         0x68ba,
1179         0x68be,
1180         0x68bf,
1181         0x68c0,
1182         0x68c1,
1183         0x68c7,
1184         0x68c8,
1185         0x68c9,
1186         0x68d8,
1187         0x68d9,
1188         0x68da,
1189         0x68de,
1190         0x68e0,
1191         0x68e1,
1192         0x68e4,
1193         0x68e5,
1194         0x68e8,
1195         0x68e9,
1196         0x68f1,
1197         0x68f2,
1198         0x68f8,
1199         0x68f9,
1200         0x68fa,
1201         0x68fe,
1202         0x7100,
1203         0x7101,
1204         0x7102,
1205         0x7103,
1206         0x7104,
1207         0x7105,
1208         0x7106,
1209         0x7108,
1210         0x7109,
1211         0x710A,
1212         0x710B,
1213         0x710C,
1214         0x710E,
1215         0x710F,
1216         0x7140,
1217         0x7141,
1218         0x7142,
1219         0x7143,
1220         0x7144,
1221         0x7145,
1222         0x7146,
1223         0x7147,
1224         0x7149,
1225         0x714A,
1226         0x714B,
1227         0x714C,
1228         0x714D,
1229         0x714E,
1230         0x714F,
1231         0x7151,
1232         0x7152,
1233         0x7153,
1234         0x715E,
1235         0x715F,
1236         0x7180,
1237         0x7181,
1238         0x7183,
1239         0x7186,
1240         0x7187,
1241         0x7188,
1242         0x718A,
1243         0x718B,
1244         0x718C,
1245         0x718D,
1246         0x718F,
1247         0x7193,
1248         0x7196,
1249         0x719B,
1250         0x719F,
1251         0x71C0,
1252         0x71C1,
1253         0x71C2,
1254         0x71C3,
1255         0x71C4,
1256         0x71C5,
1257         0x71C6,
1258         0x71C7,
1259         0x71CD,
1260         0x71CE,
1261         0x71D2,
1262         0x71D4,
1263         0x71D5,
1264         0x71D6,
1265         0x71DA,
1266         0x71DE,
1267         0x7200,
1268         0x7210,
1269         0x7211,
1270         0x7240,
1271         0x7243,
1272         0x7244,
1273         0x7245,
1274         0x7246,
1275         0x7247,
1276         0x7248,
1277         0x7249,
1278         0x724A,
1279         0x724B,
1280         0x724C,
1281         0x724D,
1282         0x724E,
1283         0x724F,
1284         0x7280,
1285         0x7281,
1286         0x7283,
1287         0x7284,
1288         0x7287,
1289         0x7288,
1290         0x7289,
1291         0x728B,
1292         0x728C,
1293         0x7290,
1294         0x7291,
1295         0x7293,
1296         0x7297,
1297         0x7834,
1298         0x7835,
1299         0x791e,
1300         0x791f,
1301         0x793f,
1302         0x7941,
1303         0x7942,
1304         0x796c,
1305         0x796d,
1306         0x796e,
1307         0x796f,
1308         0x9400,
1309         0x9401,
1310         0x9402,
1311         0x9403,
1312         0x9405,
1313         0x940A,
1314         0x940B,
1315         0x940F,
1316         0x94A0,
1317         0x94A1,
1318         0x94A3,
1319         0x94B1,
1320         0x94B3,
1321         0x94B4,
1322         0x94B5,
1323         0x94B9,
1324         0x9440,
1325         0x9441,
1326         0x9442,
1327         0x9443,
1328         0x9444,
1329         0x9446,
1330         0x944A,
1331         0x944B,
1332         0x944C,
1333         0x944E,
1334         0x9450,
1335         0x9452,
1336         0x9456,
1337         0x945A,
1338         0x945B,
1339         0x945E,
1340         0x9460,
1341         0x9462,
1342         0x946A,
1343         0x946B,
1344         0x947A,
1345         0x947B,
1346         0x9480,
1347         0x9487,
1348         0x9488,
1349         0x9489,
1350         0x948A,
1351         0x948F,
1352         0x9490,
1353         0x9491,
1354         0x9495,
1355         0x9498,
1356         0x949C,
1357         0x949E,
1358         0x949F,
1359         0x94C0,
1360         0x94C1,
1361         0x94C3,
1362         0x94C4,
1363         0x94C5,
1364         0x94C6,
1365         0x94C7,
1366         0x94C8,
1367         0x94C9,
1368         0x94CB,
1369         0x94CC,
1370         0x94CD,
1371         0x9500,
1372         0x9501,
1373         0x9504,
1374         0x9505,
1375         0x9506,
1376         0x9507,
1377         0x9508,
1378         0x9509,
1379         0x950F,
1380         0x9511,
1381         0x9515,
1382         0x9517,
1383         0x9519,
1384         0x9540,
1385         0x9541,
1386         0x9542,
1387         0x954E,
1388         0x954F,
1389         0x9552,
1390         0x9553,
1391         0x9555,
1392         0x9557,
1393         0x955f,
1394         0x9580,
1395         0x9581,
1396         0x9583,
1397         0x9586,
1398         0x9587,
1399         0x9588,
1400         0x9589,
1401         0x958A,
1402         0x958B,
1403         0x958C,
1404         0x958D,
1405         0x958E,
1406         0x958F,
1407         0x9590,
1408         0x9591,
1409         0x9593,
1410         0x9595,
1411         0x9596,
1412         0x9597,
1413         0x9598,
1414         0x9599,
1415         0x959B,
1416         0x95C0,
1417         0x95C2,
1418         0x95C4,
1419         0x95C5,
1420         0x95C6,
1421         0x95C7,
1422         0x95C9,
1423         0x95CC,
1424         0x95CD,
1425         0x95CE,
1426         0x95CF,
1427         0x9610,
1428         0x9611,
1429         0x9612,
1430         0x9613,
1431         0x9614,
1432         0x9615,
1433         0x9616,
1434         0x9640,
1435         0x9641,
1436         0x9642,
1437         0x9643,
1438         0x9644,
1439         0x9645,
1440         0x9647,
1441         0x9648,
1442         0x9649,
1443         0x964a,
1444         0x964b,
1445         0x964c,
1446         0x964e,
1447         0x964f,
1448         0x9710,
1449         0x9711,
1450         0x9712,
1451         0x9713,
1452         0x9714,
1453         0x9715,
1454         0x9802,
1455         0x9803,
1456         0x9804,
1457         0x9805,
1458         0x9806,
1459         0x9807,
1460         0x9808,
1461         0x9809,
1462         0x980A,
1463         0x9900,
1464         0x9901,
1465         0x9903,
1466         0x9904,
1467         0x9905,
1468         0x9906,
1469         0x9907,
1470         0x9908,
1471         0x9909,
1472         0x990A,
1473         0x990B,
1474         0x990C,
1475         0x990D,
1476         0x990E,
1477         0x990F,
1478         0x9910,
1479         0x9913,
1480         0x9917,
1481         0x9918,
1482         0x9919,
1483         0x9990,
1484         0x9991,
1485         0x9992,
1486         0x9993,
1487         0x9994,
1488         0x9995,
1489         0x9996,
1490         0x9997,
1491         0x9998,
1492         0x9999,
1493         0x999A,
1494         0x999B,
1495         0x999C,
1496         0x999D,
1497         0x99A0,
1498         0x99A2,
1499         0x99A4,
1500         /* radeon secondary ids */
1501         0x3171,
1502         0x3e70,
1503         0x4164,
1504         0x4165,
1505         0x4166,
1506         0x4168,
1507         0x4170,
1508         0x4171,
1509         0x4172,
1510         0x4173,
1511         0x496e,
1512         0x4a69,
1513         0x4a6a,
1514         0x4a6b,
1515         0x4a70,
1516         0x4a74,
1517         0x4b69,
1518         0x4b6b,
1519         0x4b6c,
1520         0x4c6e,
1521         0x4e64,
1522         0x4e65,
1523         0x4e66,
1524         0x4e67,
1525         0x4e68,
1526         0x4e69,
1527         0x4e6a,
1528         0x4e71,
1529         0x4f73,
1530         0x5569,
1531         0x556b,
1532         0x556d,
1533         0x556f,
1534         0x5571,
1535         0x5854,
1536         0x5874,
1537         0x5940,
1538         0x5941,
1539         0x5b72,
1540         0x5b73,
1541         0x5b74,
1542         0x5b75,
1543         0x5d44,
1544         0x5d45,
1545         0x5d6d,
1546         0x5d6f,
1547         0x5d72,
1548         0x5d77,
1549         0x5e6b,
1550         0x5e6d,
1551         0x7120,
1552         0x7124,
1553         0x7129,
1554         0x712e,
1555         0x712f,
1556         0x7162,
1557         0x7163,
1558         0x7166,
1559         0x7167,
1560         0x7172,
1561         0x7173,
1562         0x71a0,
1563         0x71a1,
1564         0x71a3,
1565         0x71a7,
1566         0x71bb,
1567         0x71e0,
1568         0x71e1,
1569         0x71e2,
1570         0x71e6,
1571         0x71e7,
1572         0x71f2,
1573         0x7269,
1574         0x726b,
1575         0x726e,
1576         0x72a0,
1577         0x72a8,
1578         0x72b1,
1579         0x72b3,
1580         0x793f,
1581 };
1582
1583 static const struct pci_device_id pciidlist[] = {
1584 #ifdef  CONFIG_DRM_AMDGPU_SI
1585         {0x1002, 0x6780, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
1586         {0x1002, 0x6784, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
1587         {0x1002, 0x6788, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
1588         {0x1002, 0x678A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
1589         {0x1002, 0x6790, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
1590         {0x1002, 0x6791, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
1591         {0x1002, 0x6792, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
1592         {0x1002, 0x6798, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
1593         {0x1002, 0x6799, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
1594         {0x1002, 0x679A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
1595         {0x1002, 0x679B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
1596         {0x1002, 0x679E, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
1597         {0x1002, 0x679F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
1598         {0x1002, 0x6800, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN|AMD_IS_MOBILITY},
1599         {0x1002, 0x6801, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN|AMD_IS_MOBILITY},
1600         {0x1002, 0x6802, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN|AMD_IS_MOBILITY},
1601         {0x1002, 0x6806, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
1602         {0x1002, 0x6808, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
1603         {0x1002, 0x6809, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
1604         {0x1002, 0x6810, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
1605         {0x1002, 0x6811, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
1606         {0x1002, 0x6816, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
1607         {0x1002, 0x6817, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
1608         {0x1002, 0x6818, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
1609         {0x1002, 0x6819, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
1610         {0x1002, 0x6600, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
1611         {0x1002, 0x6601, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
1612         {0x1002, 0x6602, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
1613         {0x1002, 0x6603, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
1614         {0x1002, 0x6604, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
1615         {0x1002, 0x6605, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
1616         {0x1002, 0x6606, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
1617         {0x1002, 0x6607, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
1618         {0x1002, 0x6608, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND},
1619         {0x1002, 0x6610, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND},
1620         {0x1002, 0x6611, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND},
1621         {0x1002, 0x6613, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND},
1622         {0x1002, 0x6617, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
1623         {0x1002, 0x6620, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
1624         {0x1002, 0x6621, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
1625         {0x1002, 0x6623, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
1626         {0x1002, 0x6631, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND},
1627         {0x1002, 0x6820, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
1628         {0x1002, 0x6821, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
1629         {0x1002, 0x6822, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
1630         {0x1002, 0x6823, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
1631         {0x1002, 0x6824, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
1632         {0x1002, 0x6825, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
1633         {0x1002, 0x6826, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
1634         {0x1002, 0x6827, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
1635         {0x1002, 0x6828, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
1636         {0x1002, 0x6829, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
1637         {0x1002, 0x682A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
1638         {0x1002, 0x682B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
1639         {0x1002, 0x682C, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
1640         {0x1002, 0x682D, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
1641         {0x1002, 0x682F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
1642         {0x1002, 0x6830, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
1643         {0x1002, 0x6831, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
1644         {0x1002, 0x6835, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
1645         {0x1002, 0x6837, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
1646         {0x1002, 0x6838, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
1647         {0x1002, 0x6839, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
1648         {0x1002, 0x683B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
1649         {0x1002, 0x683D, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
1650         {0x1002, 0x683F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
1651         {0x1002, 0x6660, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAINAN|AMD_IS_MOBILITY},
1652         {0x1002, 0x6663, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAINAN|AMD_IS_MOBILITY},
1653         {0x1002, 0x6664, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAINAN|AMD_IS_MOBILITY},
1654         {0x1002, 0x6665, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAINAN|AMD_IS_MOBILITY},
1655         {0x1002, 0x6667, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAINAN|AMD_IS_MOBILITY},
1656         {0x1002, 0x666F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAINAN|AMD_IS_MOBILITY},
1657 #endif
1658 #ifdef CONFIG_DRM_AMDGPU_CIK
1659         /* Kaveri */
1660         {0x1002, 0x1304, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
1661         {0x1002, 0x1305, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
1662         {0x1002, 0x1306, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
1663         {0x1002, 0x1307, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
1664         {0x1002, 0x1309, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
1665         {0x1002, 0x130A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
1666         {0x1002, 0x130B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
1667         {0x1002, 0x130C, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
1668         {0x1002, 0x130D, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
1669         {0x1002, 0x130E, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
1670         {0x1002, 0x130F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
1671         {0x1002, 0x1310, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
1672         {0x1002, 0x1311, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
1673         {0x1002, 0x1312, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
1674         {0x1002, 0x1313, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
1675         {0x1002, 0x1315, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
1676         {0x1002, 0x1316, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
1677         {0x1002, 0x1317, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
1678         {0x1002, 0x1318, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
1679         {0x1002, 0x131B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
1680         {0x1002, 0x131C, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
1681         {0x1002, 0x131D, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
1682         /* Bonaire */
1683         {0x1002, 0x6640, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE|AMD_IS_MOBILITY},
1684         {0x1002, 0x6641, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE|AMD_IS_MOBILITY},
1685         {0x1002, 0x6646, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE|AMD_IS_MOBILITY},
1686         {0x1002, 0x6647, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE|AMD_IS_MOBILITY},
1687         {0x1002, 0x6649, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE},
1688         {0x1002, 0x6650, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE},
1689         {0x1002, 0x6651, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE},
1690         {0x1002, 0x6658, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE},
1691         {0x1002, 0x665c, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE},
1692         {0x1002, 0x665d, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE},
1693         {0x1002, 0x665f, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE},
1694         /* Hawaii */
1695         {0x1002, 0x67A0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
1696         {0x1002, 0x67A1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
1697         {0x1002, 0x67A2, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
1698         {0x1002, 0x67A8, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
1699         {0x1002, 0x67A9, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
1700         {0x1002, 0x67AA, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
1701         {0x1002, 0x67B0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
1702         {0x1002, 0x67B1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
1703         {0x1002, 0x67B8, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
1704         {0x1002, 0x67B9, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
1705         {0x1002, 0x67BA, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
1706         {0x1002, 0x67BE, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
1707         /* Kabini */
1708         {0x1002, 0x9830, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_MOBILITY|AMD_IS_APU},
1709         {0x1002, 0x9831, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
1710         {0x1002, 0x9832, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_MOBILITY|AMD_IS_APU},
1711         {0x1002, 0x9833, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
1712         {0x1002, 0x9834, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_MOBILITY|AMD_IS_APU},
1713         {0x1002, 0x9835, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
1714         {0x1002, 0x9836, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_MOBILITY|AMD_IS_APU},
1715         {0x1002, 0x9837, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
1716         {0x1002, 0x9838, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_MOBILITY|AMD_IS_APU},
1717         {0x1002, 0x9839, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_MOBILITY|AMD_IS_APU},
1718         {0x1002, 0x983a, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
1719         {0x1002, 0x983b, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_MOBILITY|AMD_IS_APU},
1720         {0x1002, 0x983c, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
1721         {0x1002, 0x983d, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
1722         {0x1002, 0x983e, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
1723         {0x1002, 0x983f, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
1724         /* mullins */
1725         {0x1002, 0x9850, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1726         {0x1002, 0x9851, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1727         {0x1002, 0x9852, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1728         {0x1002, 0x9853, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1729         {0x1002, 0x9854, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1730         {0x1002, 0x9855, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1731         {0x1002, 0x9856, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1732         {0x1002, 0x9857, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1733         {0x1002, 0x9858, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1734         {0x1002, 0x9859, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1735         {0x1002, 0x985A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1736         {0x1002, 0x985B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1737         {0x1002, 0x985C, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1738         {0x1002, 0x985D, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1739         {0x1002, 0x985E, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1740         {0x1002, 0x985F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1741 #endif
1742         /* topaz */
1743         {0x1002, 0x6900, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TOPAZ},
1744         {0x1002, 0x6901, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TOPAZ},
1745         {0x1002, 0x6902, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TOPAZ},
1746         {0x1002, 0x6903, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TOPAZ},
1747         {0x1002, 0x6907, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TOPAZ},
1748         /* tonga */
1749         {0x1002, 0x6920, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
1750         {0x1002, 0x6921, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
1751         {0x1002, 0x6928, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
1752         {0x1002, 0x6929, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
1753         {0x1002, 0x692B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
1754         {0x1002, 0x692F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
1755         {0x1002, 0x6930, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
1756         {0x1002, 0x6938, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
1757         {0x1002, 0x6939, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
1758         /* fiji */
1759         {0x1002, 0x7300, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_FIJI},
1760         {0x1002, 0x730F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_FIJI},
1761         /* carrizo */
1762         {0x1002, 0x9870, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_CARRIZO|AMD_IS_APU},
1763         {0x1002, 0x9874, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_CARRIZO|AMD_IS_APU},
1764         {0x1002, 0x9875, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_CARRIZO|AMD_IS_APU},
1765         {0x1002, 0x9876, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_CARRIZO|AMD_IS_APU},
1766         {0x1002, 0x9877, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_CARRIZO|AMD_IS_APU},
1767         /* stoney */
1768         {0x1002, 0x98E4, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_STONEY|AMD_IS_APU},
1769         /* Polaris11 */
1770         {0x1002, 0x67E0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
1771         {0x1002, 0x67E3, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
1772         {0x1002, 0x67E8, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
1773         {0x1002, 0x67EB, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
1774         {0x1002, 0x67EF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
1775         {0x1002, 0x67FF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
1776         {0x1002, 0x67E1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
1777         {0x1002, 0x67E7, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
1778         {0x1002, 0x67E9, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
1779         /* Polaris10 */
1780         {0x1002, 0x67C0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
1781         {0x1002, 0x67C1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
1782         {0x1002, 0x67C2, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
1783         {0x1002, 0x67C4, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
1784         {0x1002, 0x67C7, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
1785         {0x1002, 0x67D0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
1786         {0x1002, 0x67DF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
1787         {0x1002, 0x67C8, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
1788         {0x1002, 0x67C9, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
1789         {0x1002, 0x67CA, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
1790         {0x1002, 0x67CC, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
1791         {0x1002, 0x67CF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
1792         {0x1002, 0x6FDF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
1793         /* Polaris12 */
1794         {0x1002, 0x6980, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS12},
1795         {0x1002, 0x6981, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS12},
1796         {0x1002, 0x6985, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS12},
1797         {0x1002, 0x6986, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS12},
1798         {0x1002, 0x6987, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS12},
1799         {0x1002, 0x6995, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS12},
1800         {0x1002, 0x6997, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS12},
1801         {0x1002, 0x699F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS12},
1802         /* VEGAM */
1803         {0x1002, 0x694C, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGAM},
1804         {0x1002, 0x694E, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGAM},
1805         {0x1002, 0x694F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGAM},
1806         /* Vega 10 */
1807         {0x1002, 0x6860, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
1808         {0x1002, 0x6861, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
1809         {0x1002, 0x6862, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
1810         {0x1002, 0x6863, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
1811         {0x1002, 0x6864, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
1812         {0x1002, 0x6867, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
1813         {0x1002, 0x6868, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
1814         {0x1002, 0x6869, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
1815         {0x1002, 0x686a, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
1816         {0x1002, 0x686b, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
1817         {0x1002, 0x686c, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
1818         {0x1002, 0x686d, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
1819         {0x1002, 0x686e, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
1820         {0x1002, 0x686f, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
1821         {0x1002, 0x687f, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
1822         /* Vega 12 */
1823         {0x1002, 0x69A0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA12},
1824         {0x1002, 0x69A1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA12},
1825         {0x1002, 0x69A2, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA12},
1826         {0x1002, 0x69A3, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA12},
1827         {0x1002, 0x69AF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA12},
1828         /* Vega 20 */
1829         {0x1002, 0x66A0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA20},
1830         {0x1002, 0x66A1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA20},
1831         {0x1002, 0x66A2, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA20},
1832         {0x1002, 0x66A3, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA20},
1833         {0x1002, 0x66A4, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA20},
1834         {0x1002, 0x66A7, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA20},
1835         {0x1002, 0x66AF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA20},
1836         /* Raven */
1837         {0x1002, 0x15dd, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_RAVEN|AMD_IS_APU},
1838         {0x1002, 0x15d8, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_RAVEN|AMD_IS_APU},
1839         /* Arcturus */
1840         {0x1002, 0x738C, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_ARCTURUS},
1841         {0x1002, 0x7388, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_ARCTURUS},
1842         {0x1002, 0x738E, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_ARCTURUS},
1843         {0x1002, 0x7390, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_ARCTURUS},
1844         /* Navi10 */
1845         {0x1002, 0x7310, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI10},
1846         {0x1002, 0x7312, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI10},
1847         {0x1002, 0x7318, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI10},
1848         {0x1002, 0x7319, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI10},
1849         {0x1002, 0x731A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI10},
1850         {0x1002, 0x731B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI10},
1851         {0x1002, 0x731E, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI10},
1852         {0x1002, 0x731F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI10},
1853         /* Navi14 */
1854         {0x1002, 0x7340, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI14},
1855         {0x1002, 0x7341, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI14},
1856         {0x1002, 0x7347, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI14},
1857         {0x1002, 0x734F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI14},
1858
1859         /* Renoir */
1860         {0x1002, 0x15E7, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_RENOIR|AMD_IS_APU},
1861         {0x1002, 0x1636, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_RENOIR|AMD_IS_APU},
1862         {0x1002, 0x1638, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_RENOIR|AMD_IS_APU},
1863         {0x1002, 0x164C, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_RENOIR|AMD_IS_APU},
1864
1865         /* Navi12 */
1866         {0x1002, 0x7360, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI12},
1867         {0x1002, 0x7362, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI12},
1868
1869         /* Sienna_Cichlid */
1870         {0x1002, 0x73A0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_SIENNA_CICHLID},
1871         {0x1002, 0x73A1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_SIENNA_CICHLID},
1872         {0x1002, 0x73A2, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_SIENNA_CICHLID},
1873         {0x1002, 0x73A3, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_SIENNA_CICHLID},
1874         {0x1002, 0x73A5, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_SIENNA_CICHLID},
1875         {0x1002, 0x73A8, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_SIENNA_CICHLID},
1876         {0x1002, 0x73A9, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_SIENNA_CICHLID},
1877         {0x1002, 0x73AB, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_SIENNA_CICHLID},
1878         {0x1002, 0x73AC, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_SIENNA_CICHLID},
1879         {0x1002, 0x73AD, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_SIENNA_CICHLID},
1880         {0x1002, 0x73AE, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_SIENNA_CICHLID},
1881         {0x1002, 0x73AF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_SIENNA_CICHLID},
1882         {0x1002, 0x73BF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_SIENNA_CICHLID},
1883
1884         /* Van Gogh */
1885         {0x1002, 0x163F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VANGOGH|AMD_IS_APU},
1886
1887         /* Yellow Carp */
1888         {0x1002, 0x164D, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_YELLOW_CARP|AMD_IS_APU},
1889         {0x1002, 0x1681, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_YELLOW_CARP|AMD_IS_APU},
1890
1891         /* Navy_Flounder */
1892         {0x1002, 0x73C0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVY_FLOUNDER},
1893         {0x1002, 0x73C1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVY_FLOUNDER},
1894         {0x1002, 0x73C3, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVY_FLOUNDER},
1895         {0x1002, 0x73DA, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVY_FLOUNDER},
1896         {0x1002, 0x73DB, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVY_FLOUNDER},
1897         {0x1002, 0x73DC, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVY_FLOUNDER},
1898         {0x1002, 0x73DD, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVY_FLOUNDER},
1899         {0x1002, 0x73DE, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVY_FLOUNDER},
1900         {0x1002, 0x73DF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVY_FLOUNDER},
1901
1902         /* DIMGREY_CAVEFISH */
1903         {0x1002, 0x73E0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_DIMGREY_CAVEFISH},
1904         {0x1002, 0x73E1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_DIMGREY_CAVEFISH},
1905         {0x1002, 0x73E2, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_DIMGREY_CAVEFISH},
1906         {0x1002, 0x73E3, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_DIMGREY_CAVEFISH},
1907         {0x1002, 0x73E8, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_DIMGREY_CAVEFISH},
1908         {0x1002, 0x73E9, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_DIMGREY_CAVEFISH},
1909         {0x1002, 0x73EA, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_DIMGREY_CAVEFISH},
1910         {0x1002, 0x73EB, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_DIMGREY_CAVEFISH},
1911         {0x1002, 0x73EC, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_DIMGREY_CAVEFISH},
1912         {0x1002, 0x73ED, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_DIMGREY_CAVEFISH},
1913         {0x1002, 0x73EF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_DIMGREY_CAVEFISH},
1914         {0x1002, 0x73FF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_DIMGREY_CAVEFISH},
1915
1916         /* Aldebaran */
1917         {0x1002, 0x7408, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_ALDEBARAN|AMD_EXP_HW_SUPPORT},
1918         {0x1002, 0x740C, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_ALDEBARAN|AMD_EXP_HW_SUPPORT},
1919         {0x1002, 0x740F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_ALDEBARAN|AMD_EXP_HW_SUPPORT},
1920         {0x1002, 0x7410, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_ALDEBARAN|AMD_EXP_HW_SUPPORT},
1921
1922         /* CYAN_SKILLFISH */
1923         {0x1002, 0x13FE, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_CYAN_SKILLFISH|AMD_IS_APU},
1924
1925         /* BEIGE_GOBY */
1926         {0x1002, 0x7420, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BEIGE_GOBY},
1927         {0x1002, 0x7421, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BEIGE_GOBY},
1928         {0x1002, 0x7422, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BEIGE_GOBY},
1929         {0x1002, 0x7423, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BEIGE_GOBY},
1930         {0x1002, 0x743F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BEIGE_GOBY},
1931
1932         { PCI_DEVICE(0x1002, PCI_ANY_ID),
1933           .class = PCI_CLASS_DISPLAY_VGA << 8,
1934           .class_mask = 0xffffff,
1935           .driver_data = CHIP_IP_DISCOVERY },
1936
1937         { PCI_DEVICE(0x1002, PCI_ANY_ID),
1938           .class = PCI_CLASS_DISPLAY_OTHER << 8,
1939           .class_mask = 0xffffff,
1940           .driver_data = CHIP_IP_DISCOVERY },
1941
1942         {0, 0, 0}
1943 };
1944
1945 MODULE_DEVICE_TABLE(pci, pciidlist);
1946
1947 static const struct drm_driver amdgpu_kms_driver;
1948
1949 static int amdgpu_pci_probe(struct pci_dev *pdev,
1950                             const struct pci_device_id *ent)
1951 {
1952         struct drm_device *ddev;
1953         struct amdgpu_device *adev;
1954         unsigned long flags = ent->driver_data;
1955         int ret, retry = 0, i;
1956         bool supports_atomic = false;
1957
1958         /* skip devices which are owned by radeon */
1959         for (i = 0; i < ARRAY_SIZE(amdgpu_unsupported_pciidlist); i++) {
1960                 if (amdgpu_unsupported_pciidlist[i] == pdev->device)
1961                         return -ENODEV;
1962         }
1963
1964         if (amdgpu_virtual_display ||
1965             amdgpu_device_asic_has_dc_support(flags & AMD_ASIC_MASK))
1966                 supports_atomic = true;
1967
1968         if ((flags & AMD_EXP_HW_SUPPORT) && !amdgpu_exp_hw_support) {
1969                 DRM_INFO("This hardware requires experimental hardware support.\n"
1970                          "See modparam exp_hw_support\n");
1971                 return -ENODEV;
1972         }
1973
1974         /* Due to hardware bugs, S/G Display on raven requires a 1:1 IOMMU mapping,
1975          * however, SME requires an indirect IOMMU mapping because the encryption
1976          * bit is beyond the DMA mask of the chip.
1977          */
1978         if (cc_platform_has(CC_ATTR_MEM_ENCRYPT) &&
1979             ((flags & AMD_ASIC_MASK) == CHIP_RAVEN)) {
1980                 dev_info(&pdev->dev,
1981                          "SME is not compatible with RAVEN\n");
1982                 return -ENOTSUPP;
1983         }
1984
1985 #ifdef CONFIG_DRM_AMDGPU_SI
1986         if (!amdgpu_si_support) {
1987                 switch (flags & AMD_ASIC_MASK) {
1988                 case CHIP_TAHITI:
1989                 case CHIP_PITCAIRN:
1990                 case CHIP_VERDE:
1991                 case CHIP_OLAND:
1992                 case CHIP_HAINAN:
1993                         dev_info(&pdev->dev,
1994                                  "SI support provided by radeon.\n");
1995                         dev_info(&pdev->dev,
1996                                  "Use radeon.si_support=0 amdgpu.si_support=1 to override.\n"
1997                                 );
1998                         return -ENODEV;
1999                 }
2000         }
2001 #endif
2002 #ifdef CONFIG_DRM_AMDGPU_CIK
2003         if (!amdgpu_cik_support) {
2004                 switch (flags & AMD_ASIC_MASK) {
2005                 case CHIP_KAVERI:
2006                 case CHIP_BONAIRE:
2007                 case CHIP_HAWAII:
2008                 case CHIP_KABINI:
2009                 case CHIP_MULLINS:
2010                         dev_info(&pdev->dev,
2011                                  "CIK support provided by radeon.\n");
2012                         dev_info(&pdev->dev,
2013                                  "Use radeon.cik_support=0 amdgpu.cik_support=1 to override.\n"
2014                                 );
2015                         return -ENODEV;
2016                 }
2017         }
2018 #endif
2019
2020         /* Get rid of things like offb */
2021         ret = drm_aperture_remove_conflicting_pci_framebuffers(pdev, &amdgpu_kms_driver);
2022         if (ret)
2023                 return ret;
2024
2025         adev = devm_drm_dev_alloc(&pdev->dev, &amdgpu_kms_driver, typeof(*adev), ddev);
2026         if (IS_ERR(adev))
2027                 return PTR_ERR(adev);
2028
2029         adev->dev  = &pdev->dev;
2030         adev->pdev = pdev;
2031         ddev = adev_to_drm(adev);
2032
2033         if (!supports_atomic)
2034                 ddev->driver_features &= ~DRIVER_ATOMIC;
2035
2036         ret = pci_enable_device(pdev);
2037         if (ret)
2038                 return ret;
2039
2040         pci_set_drvdata(pdev, ddev);
2041
2042         ret = amdgpu_driver_load_kms(adev, ent->driver_data);
2043         if (ret)
2044                 goto err_pci;
2045
2046 retry_init:
2047         ret = drm_dev_register(ddev, ent->driver_data);
2048         if (ret == -EAGAIN && ++retry <= 3) {
2049                 DRM_INFO("retry init %d\n", retry);
2050                 /* Don't request EX mode too frequently which is attacking */
2051                 msleep(5000);
2052                 goto retry_init;
2053         } else if (ret) {
2054                 goto err_pci;
2055         }
2056
2057         /*
2058          * 1. don't init fbdev on hw without DCE
2059          * 2. don't init fbdev if there are no connectors
2060          */
2061         if (adev->mode_info.mode_config_initialized &&
2062             !list_empty(&adev_to_drm(adev)->mode_config.connector_list)) {
2063                 /* select 8 bpp console on low vram cards */
2064                 if (adev->gmc.real_vram_size <= (32*1024*1024))
2065                         drm_fbdev_generic_setup(adev_to_drm(adev), 8);
2066                 else
2067                         drm_fbdev_generic_setup(adev_to_drm(adev), 32);
2068         }
2069
2070         ret = amdgpu_debugfs_init(adev);
2071         if (ret)
2072                 DRM_ERROR("Creating debugfs files failed (%d).\n", ret);
2073
2074         return 0;
2075
2076 err_pci:
2077         pci_disable_device(pdev);
2078         return ret;
2079 }
2080
2081 static void
2082 amdgpu_pci_remove(struct pci_dev *pdev)
2083 {
2084         struct drm_device *dev = pci_get_drvdata(pdev);
2085
2086         drm_dev_unplug(dev);
2087         amdgpu_driver_unload_kms(dev);
2088
2089         /*
2090          * Flush any in flight DMA operations from device.
2091          * Clear the Bus Master Enable bit and then wait on the PCIe Device
2092          * StatusTransactions Pending bit.
2093          */
2094         pci_disable_device(pdev);
2095         pci_wait_for_pending_transaction(pdev);
2096 }
2097
2098 static void
2099 amdgpu_pci_shutdown(struct pci_dev *pdev)
2100 {
2101         struct drm_device *dev = pci_get_drvdata(pdev);
2102         struct amdgpu_device *adev = drm_to_adev(dev);
2103
2104         if (amdgpu_ras_intr_triggered())
2105                 return;
2106
2107         /* if we are running in a VM, make sure the device
2108          * torn down properly on reboot/shutdown.
2109          * unfortunately we can't detect certain
2110          * hypervisors so just do this all the time.
2111          */
2112         if (!amdgpu_passthrough(adev))
2113                 adev->mp1_state = PP_MP1_STATE_UNLOAD;
2114         amdgpu_device_ip_suspend(adev);
2115         adev->mp1_state = PP_MP1_STATE_NONE;
2116 }
2117
2118 /**
2119  * amdgpu_drv_delayed_reset_work_handler - work handler for reset
2120  *
2121  * @work: work_struct.
2122  */
2123 static void amdgpu_drv_delayed_reset_work_handler(struct work_struct *work)
2124 {
2125         struct list_head device_list;
2126         struct amdgpu_device *adev;
2127         int i, r;
2128         struct amdgpu_reset_context reset_context;
2129
2130         memset(&reset_context, 0, sizeof(reset_context));
2131
2132         mutex_lock(&mgpu_info.mutex);
2133         if (mgpu_info.pending_reset == true) {
2134                 mutex_unlock(&mgpu_info.mutex);
2135                 return;
2136         }
2137         mgpu_info.pending_reset = true;
2138         mutex_unlock(&mgpu_info.mutex);
2139
2140         /* Use a common context, just need to make sure full reset is done */
2141         reset_context.method = AMD_RESET_METHOD_NONE;
2142         set_bit(AMDGPU_NEED_FULL_RESET, &reset_context.flags);
2143
2144         for (i = 0; i < mgpu_info.num_dgpu; i++) {
2145                 adev = mgpu_info.gpu_ins[i].adev;
2146                 reset_context.reset_req_dev = adev;
2147                 r = amdgpu_device_pre_asic_reset(adev, &reset_context);
2148                 if (r) {
2149                         dev_err(adev->dev, "GPU pre asic reset failed with err, %d for drm dev, %s ",
2150                                 r, adev_to_drm(adev)->unique);
2151                 }
2152                 if (!queue_work(system_unbound_wq, &adev->xgmi_reset_work))
2153                         r = -EALREADY;
2154         }
2155         for (i = 0; i < mgpu_info.num_dgpu; i++) {
2156                 adev = mgpu_info.gpu_ins[i].adev;
2157                 flush_work(&adev->xgmi_reset_work);
2158                 adev->gmc.xgmi.pending_reset = false;
2159         }
2160
2161         /* reset function will rebuild the xgmi hive info , clear it now */
2162         for (i = 0; i < mgpu_info.num_dgpu; i++)
2163                 amdgpu_xgmi_remove_device(mgpu_info.gpu_ins[i].adev);
2164
2165         INIT_LIST_HEAD(&device_list);
2166
2167         for (i = 0; i < mgpu_info.num_dgpu; i++)
2168                 list_add_tail(&mgpu_info.gpu_ins[i].adev->reset_list, &device_list);
2169
2170         /* unregister the GPU first, reset function will add them back */
2171         list_for_each_entry(adev, &device_list, reset_list)
2172                 amdgpu_unregister_gpu_instance(adev);
2173
2174         /* Use a common context, just need to make sure full reset is done */
2175         set_bit(AMDGPU_SKIP_HW_RESET, &reset_context.flags);
2176         r = amdgpu_do_asic_reset(&device_list, &reset_context);
2177
2178         if (r) {
2179                 DRM_ERROR("reinit gpus failure");
2180                 return;
2181         }
2182         for (i = 0; i < mgpu_info.num_dgpu; i++) {
2183                 adev = mgpu_info.gpu_ins[i].adev;
2184                 if (!adev->kfd.init_complete)
2185                         amdgpu_amdkfd_device_init(adev);
2186                 amdgpu_ttm_set_buffer_funcs_status(adev, true);
2187         }
2188         return;
2189 }
2190
2191 static int amdgpu_pmops_prepare(struct device *dev)
2192 {
2193         struct drm_device *drm_dev = dev_get_drvdata(dev);
2194
2195         /* Return a positive number here so
2196          * DPM_FLAG_SMART_SUSPEND works properly
2197          */
2198         if (amdgpu_device_supports_boco(drm_dev))
2199                 return pm_runtime_suspended(dev) &&
2200                         pm_suspend_via_firmware();
2201
2202         return 0;
2203 }
2204
2205 static void amdgpu_pmops_complete(struct device *dev)
2206 {
2207         /* nothing to do */
2208 }
2209
2210 static int amdgpu_pmops_suspend(struct device *dev)
2211 {
2212         struct drm_device *drm_dev = dev_get_drvdata(dev);
2213         struct amdgpu_device *adev = drm_to_adev(drm_dev);
2214         int r;
2215
2216         if (amdgpu_acpi_is_s0ix_active(adev))
2217                 adev->in_s0ix = true;
2218         else
2219                 adev->in_s3 = true;
2220         r = amdgpu_device_suspend(drm_dev, true);
2221         if (r)
2222                 return r;
2223         if (!adev->in_s0ix)
2224                 r = amdgpu_asic_reset(adev);
2225         return r;
2226 }
2227
2228 static int amdgpu_pmops_resume(struct device *dev)
2229 {
2230         struct drm_device *drm_dev = dev_get_drvdata(dev);
2231         struct amdgpu_device *adev = drm_to_adev(drm_dev);
2232         int r;
2233
2234         /* Avoids registers access if device is physically gone */
2235         if (!pci_device_is_present(adev->pdev))
2236                 adev->no_hw_access = true;
2237
2238         r = amdgpu_device_resume(drm_dev, true);
2239         if (amdgpu_acpi_is_s0ix_active(adev))
2240                 adev->in_s0ix = false;
2241         else
2242                 adev->in_s3 = false;
2243         return r;
2244 }
2245
2246 static int amdgpu_pmops_freeze(struct device *dev)
2247 {
2248         struct drm_device *drm_dev = dev_get_drvdata(dev);
2249         struct amdgpu_device *adev = drm_to_adev(drm_dev);
2250         int r;
2251
2252         adev->in_s4 = true;
2253         r = amdgpu_device_suspend(drm_dev, true);
2254         adev->in_s4 = false;
2255         if (r)
2256                 return r;
2257         return amdgpu_asic_reset(adev);
2258 }
2259
2260 static int amdgpu_pmops_thaw(struct device *dev)
2261 {
2262         struct drm_device *drm_dev = dev_get_drvdata(dev);
2263
2264         return amdgpu_device_resume(drm_dev, true);
2265 }
2266
2267 static int amdgpu_pmops_poweroff(struct device *dev)
2268 {
2269         struct drm_device *drm_dev = dev_get_drvdata(dev);
2270
2271         return amdgpu_device_suspend(drm_dev, true);
2272 }
2273
2274 static int amdgpu_pmops_restore(struct device *dev)
2275 {
2276         struct drm_device *drm_dev = dev_get_drvdata(dev);
2277
2278         return amdgpu_device_resume(drm_dev, true);
2279 }
2280
2281 static int amdgpu_pmops_runtime_suspend(struct device *dev)
2282 {
2283         struct pci_dev *pdev = to_pci_dev(dev);
2284         struct drm_device *drm_dev = pci_get_drvdata(pdev);
2285         struct amdgpu_device *adev = drm_to_adev(drm_dev);
2286         int ret, i;
2287
2288         if (!adev->runpm) {
2289                 pm_runtime_forbid(dev);
2290                 return -EBUSY;
2291         }
2292
2293         /* wait for all rings to drain before suspending */
2294         for (i = 0; i < AMDGPU_MAX_RINGS; i++) {
2295                 struct amdgpu_ring *ring = adev->rings[i];
2296                 if (ring && ring->sched.ready) {
2297                         ret = amdgpu_fence_wait_empty(ring);
2298                         if (ret)
2299                                 return -EBUSY;
2300                 }
2301         }
2302
2303         adev->in_runpm = true;
2304         if (amdgpu_device_supports_px(drm_dev))
2305                 drm_dev->switch_power_state = DRM_SWITCH_POWER_CHANGING;
2306
2307         /*
2308          * By setting mp1_state as PP_MP1_STATE_UNLOAD, MP1 will do some
2309          * proper cleanups and put itself into a state ready for PNP. That
2310          * can address some random resuming failure observed on BOCO capable
2311          * platforms.
2312          * TODO: this may be also needed for PX capable platform.
2313          */
2314         if (amdgpu_device_supports_boco(drm_dev))
2315                 adev->mp1_state = PP_MP1_STATE_UNLOAD;
2316
2317         ret = amdgpu_device_suspend(drm_dev, false);
2318         if (ret) {
2319                 adev->in_runpm = false;
2320                 if (amdgpu_device_supports_boco(drm_dev))
2321                         adev->mp1_state = PP_MP1_STATE_NONE;
2322                 return ret;
2323         }
2324
2325         if (amdgpu_device_supports_boco(drm_dev))
2326                 adev->mp1_state = PP_MP1_STATE_NONE;
2327
2328         if (amdgpu_device_supports_px(drm_dev)) {
2329                 /* Only need to handle PCI state in the driver for ATPX
2330                  * PCI core handles it for _PR3.
2331                  */
2332                 amdgpu_device_cache_pci_state(pdev);
2333                 pci_disable_device(pdev);
2334                 pci_ignore_hotplug(pdev);
2335                 pci_set_power_state(pdev, PCI_D3cold);
2336                 drm_dev->switch_power_state = DRM_SWITCH_POWER_DYNAMIC_OFF;
2337         } else if (amdgpu_device_supports_boco(drm_dev)) {
2338                 /* nothing to do */
2339         } else if (amdgpu_device_supports_baco(drm_dev)) {
2340                 amdgpu_device_baco_enter(drm_dev);
2341         }
2342
2343         return 0;
2344 }
2345
2346 static int amdgpu_pmops_runtime_resume(struct device *dev)
2347 {
2348         struct pci_dev *pdev = to_pci_dev(dev);
2349         struct drm_device *drm_dev = pci_get_drvdata(pdev);
2350         struct amdgpu_device *adev = drm_to_adev(drm_dev);
2351         int ret;
2352
2353         if (!adev->runpm)
2354                 return -EINVAL;
2355
2356         /* Avoids registers access if device is physically gone */
2357         if (!pci_device_is_present(adev->pdev))
2358                 adev->no_hw_access = true;
2359
2360         if (amdgpu_device_supports_px(drm_dev)) {
2361                 drm_dev->switch_power_state = DRM_SWITCH_POWER_CHANGING;
2362
2363                 /* Only need to handle PCI state in the driver for ATPX
2364                  * PCI core handles it for _PR3.
2365                  */
2366                 pci_set_power_state(pdev, PCI_D0);
2367                 amdgpu_device_load_pci_state(pdev);
2368                 ret = pci_enable_device(pdev);
2369                 if (ret)
2370                         return ret;
2371                 pci_set_master(pdev);
2372         } else if (amdgpu_device_supports_boco(drm_dev)) {
2373                 /* Only need to handle PCI state in the driver for ATPX
2374                  * PCI core handles it for _PR3.
2375                  */
2376                 pci_set_master(pdev);
2377         } else if (amdgpu_device_supports_baco(drm_dev)) {
2378                 amdgpu_device_baco_exit(drm_dev);
2379         }
2380         ret = amdgpu_device_resume(drm_dev, false);
2381         if (ret)
2382                 return ret;
2383
2384         if (amdgpu_device_supports_px(drm_dev))
2385                 drm_dev->switch_power_state = DRM_SWITCH_POWER_ON;
2386         adev->in_runpm = false;
2387         return 0;
2388 }
2389
2390 static int amdgpu_pmops_runtime_idle(struct device *dev)
2391 {
2392         struct drm_device *drm_dev = dev_get_drvdata(dev);
2393         struct amdgpu_device *adev = drm_to_adev(drm_dev);
2394         /* we don't want the main rpm_idle to call suspend - we want to autosuspend */
2395         int ret = 1;
2396
2397         if (!adev->runpm) {
2398                 pm_runtime_forbid(dev);
2399                 return -EBUSY;
2400         }
2401
2402         if (amdgpu_device_has_dc_support(adev)) {
2403                 struct drm_crtc *crtc;
2404
2405                 drm_for_each_crtc(crtc, drm_dev) {
2406                         drm_modeset_lock(&crtc->mutex, NULL);
2407                         if (crtc->state->active)
2408                                 ret = -EBUSY;
2409                         drm_modeset_unlock(&crtc->mutex);
2410                         if (ret < 0)
2411                                 break;
2412                 }
2413
2414         } else {
2415                 struct drm_connector *list_connector;
2416                 struct drm_connector_list_iter iter;
2417
2418                 mutex_lock(&drm_dev->mode_config.mutex);
2419                 drm_modeset_lock(&drm_dev->mode_config.connection_mutex, NULL);
2420
2421                 drm_connector_list_iter_begin(drm_dev, &iter);
2422                 drm_for_each_connector_iter(list_connector, &iter) {
2423                         if (list_connector->dpms ==  DRM_MODE_DPMS_ON) {
2424                                 ret = -EBUSY;
2425                                 break;
2426                         }
2427                 }
2428
2429                 drm_connector_list_iter_end(&iter);
2430
2431                 drm_modeset_unlock(&drm_dev->mode_config.connection_mutex);
2432                 mutex_unlock(&drm_dev->mode_config.mutex);
2433         }
2434
2435         if (ret == -EBUSY)
2436                 DRM_DEBUG_DRIVER("failing to power off - crtc active\n");
2437
2438         pm_runtime_mark_last_busy(dev);
2439         pm_runtime_autosuspend(dev);
2440         return ret;
2441 }
2442
2443 long amdgpu_drm_ioctl(struct file *filp,
2444                       unsigned int cmd, unsigned long arg)
2445 {
2446         struct drm_file *file_priv = filp->private_data;
2447         struct drm_device *dev;
2448         long ret;
2449         dev = file_priv->minor->dev;
2450         ret = pm_runtime_get_sync(dev->dev);
2451         if (ret < 0)
2452                 goto out;
2453
2454         ret = drm_ioctl(filp, cmd, arg);
2455
2456         pm_runtime_mark_last_busy(dev->dev);
2457 out:
2458         pm_runtime_put_autosuspend(dev->dev);
2459         return ret;
2460 }
2461
2462 static const struct dev_pm_ops amdgpu_pm_ops = {
2463         .prepare = amdgpu_pmops_prepare,
2464         .complete = amdgpu_pmops_complete,
2465         .suspend = amdgpu_pmops_suspend,
2466         .resume = amdgpu_pmops_resume,
2467         .freeze = amdgpu_pmops_freeze,
2468         .thaw = amdgpu_pmops_thaw,
2469         .poweroff = amdgpu_pmops_poweroff,
2470         .restore = amdgpu_pmops_restore,
2471         .runtime_suspend = amdgpu_pmops_runtime_suspend,
2472         .runtime_resume = amdgpu_pmops_runtime_resume,
2473         .runtime_idle = amdgpu_pmops_runtime_idle,
2474 };
2475
2476 static int amdgpu_flush(struct file *f, fl_owner_t id)
2477 {
2478         struct drm_file *file_priv = f->private_data;
2479         struct amdgpu_fpriv *fpriv = file_priv->driver_priv;
2480         long timeout = MAX_WAIT_SCHED_ENTITY_Q_EMPTY;
2481
2482         timeout = amdgpu_ctx_mgr_entity_flush(&fpriv->ctx_mgr, timeout);
2483         timeout = amdgpu_vm_wait_idle(&fpriv->vm, timeout);
2484
2485         return timeout >= 0 ? 0 : timeout;
2486 }
2487
2488 static const struct file_operations amdgpu_driver_kms_fops = {
2489         .owner = THIS_MODULE,
2490         .open = drm_open,
2491         .flush = amdgpu_flush,
2492         .release = drm_release,
2493         .unlocked_ioctl = amdgpu_drm_ioctl,
2494         .mmap = drm_gem_mmap,
2495         .poll = drm_poll,
2496         .read = drm_read,
2497 #ifdef CONFIG_COMPAT
2498         .compat_ioctl = amdgpu_kms_compat_ioctl,
2499 #endif
2500 #ifdef CONFIG_PROC_FS
2501         .show_fdinfo = amdgpu_show_fdinfo
2502 #endif
2503 };
2504
2505 int amdgpu_file_to_fpriv(struct file *filp, struct amdgpu_fpriv **fpriv)
2506 {
2507         struct drm_file *file;
2508
2509         if (!filp)
2510                 return -EINVAL;
2511
2512         if (filp->f_op != &amdgpu_driver_kms_fops) {
2513                 return -EINVAL;
2514         }
2515
2516         file = filp->private_data;
2517         *fpriv = file->driver_priv;
2518         return 0;
2519 }
2520
2521 const struct drm_ioctl_desc amdgpu_ioctls_kms[] = {
2522         DRM_IOCTL_DEF_DRV(AMDGPU_GEM_CREATE, amdgpu_gem_create_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
2523         DRM_IOCTL_DEF_DRV(AMDGPU_CTX, amdgpu_ctx_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
2524         DRM_IOCTL_DEF_DRV(AMDGPU_VM, amdgpu_vm_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
2525         DRM_IOCTL_DEF_DRV(AMDGPU_SCHED, amdgpu_sched_ioctl, DRM_MASTER),
2526         DRM_IOCTL_DEF_DRV(AMDGPU_BO_LIST, amdgpu_bo_list_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
2527         DRM_IOCTL_DEF_DRV(AMDGPU_FENCE_TO_HANDLE, amdgpu_cs_fence_to_handle_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
2528         /* KMS */
2529         DRM_IOCTL_DEF_DRV(AMDGPU_GEM_MMAP, amdgpu_gem_mmap_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
2530         DRM_IOCTL_DEF_DRV(AMDGPU_GEM_WAIT_IDLE, amdgpu_gem_wait_idle_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
2531         DRM_IOCTL_DEF_DRV(AMDGPU_CS, amdgpu_cs_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
2532         DRM_IOCTL_DEF_DRV(AMDGPU_INFO, amdgpu_info_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
2533         DRM_IOCTL_DEF_DRV(AMDGPU_WAIT_CS, amdgpu_cs_wait_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
2534         DRM_IOCTL_DEF_DRV(AMDGPU_WAIT_FENCES, amdgpu_cs_wait_fences_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
2535         DRM_IOCTL_DEF_DRV(AMDGPU_GEM_METADATA, amdgpu_gem_metadata_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
2536         DRM_IOCTL_DEF_DRV(AMDGPU_GEM_VA, amdgpu_gem_va_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
2537         DRM_IOCTL_DEF_DRV(AMDGPU_GEM_OP, amdgpu_gem_op_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
2538         DRM_IOCTL_DEF_DRV(AMDGPU_GEM_USERPTR, amdgpu_gem_userptr_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
2539 };
2540
2541 static const struct drm_driver amdgpu_kms_driver = {
2542         .driver_features =
2543             DRIVER_ATOMIC |
2544             DRIVER_GEM |
2545             DRIVER_RENDER | DRIVER_MODESET | DRIVER_SYNCOBJ |
2546             DRIVER_SYNCOBJ_TIMELINE,
2547         .open = amdgpu_driver_open_kms,
2548         .postclose = amdgpu_driver_postclose_kms,
2549         .lastclose = amdgpu_driver_lastclose_kms,
2550         .ioctls = amdgpu_ioctls_kms,
2551         .num_ioctls = ARRAY_SIZE(amdgpu_ioctls_kms),
2552         .dumb_create = amdgpu_mode_dumb_create,
2553         .dumb_map_offset = amdgpu_mode_dumb_mmap,
2554         .fops = &amdgpu_driver_kms_fops,
2555         .release = &amdgpu_driver_release_kms,
2556
2557         .prime_handle_to_fd = drm_gem_prime_handle_to_fd,
2558         .prime_fd_to_handle = drm_gem_prime_fd_to_handle,
2559         .gem_prime_import = amdgpu_gem_prime_import,
2560         .gem_prime_mmap = drm_gem_prime_mmap,
2561
2562         .name = DRIVER_NAME,
2563         .desc = DRIVER_DESC,
2564         .date = DRIVER_DATE,
2565         .major = KMS_DRIVER_MAJOR,
2566         .minor = KMS_DRIVER_MINOR,
2567         .patchlevel = KMS_DRIVER_PATCHLEVEL,
2568 };
2569
2570 static struct pci_error_handlers amdgpu_pci_err_handler = {
2571         .error_detected = amdgpu_pci_error_detected,
2572         .mmio_enabled   = amdgpu_pci_mmio_enabled,
2573         .slot_reset     = amdgpu_pci_slot_reset,
2574         .resume         = amdgpu_pci_resume,
2575 };
2576
2577 extern const struct attribute_group amdgpu_vram_mgr_attr_group;
2578 extern const struct attribute_group amdgpu_gtt_mgr_attr_group;
2579 extern const struct attribute_group amdgpu_vbios_version_attr_group;
2580
2581 static const struct attribute_group *amdgpu_sysfs_groups[] = {
2582         &amdgpu_vram_mgr_attr_group,
2583         &amdgpu_gtt_mgr_attr_group,
2584         &amdgpu_vbios_version_attr_group,
2585         NULL,
2586 };
2587
2588
2589 static struct pci_driver amdgpu_kms_pci_driver = {
2590         .name = DRIVER_NAME,
2591         .id_table = pciidlist,
2592         .probe = amdgpu_pci_probe,
2593         .remove = amdgpu_pci_remove,
2594         .shutdown = amdgpu_pci_shutdown,
2595         .driver.pm = &amdgpu_pm_ops,
2596         .err_handler = &amdgpu_pci_err_handler,
2597         .dev_groups = amdgpu_sysfs_groups,
2598 };
2599
2600 static int __init amdgpu_init(void)
2601 {
2602         int r;
2603
2604         if (drm_firmware_drivers_only())
2605                 return -EINVAL;
2606
2607         r = amdgpu_sync_init();
2608         if (r)
2609                 goto error_sync;
2610
2611         r = amdgpu_fence_slab_init();
2612         if (r)
2613                 goto error_fence;
2614
2615         DRM_INFO("amdgpu kernel modesetting enabled.\n");
2616         amdgpu_register_atpx_handler();
2617         amdgpu_acpi_detect();
2618
2619         /* Ignore KFD init failures. Normal when CONFIG_HSA_AMD is not set. */
2620         amdgpu_amdkfd_init();
2621
2622         /* let modprobe override vga console setting */
2623         return pci_register_driver(&amdgpu_kms_pci_driver);
2624
2625 error_fence:
2626         amdgpu_sync_fini();
2627
2628 error_sync:
2629         return r;
2630 }
2631
2632 static void __exit amdgpu_exit(void)
2633 {
2634         amdgpu_amdkfd_fini();
2635         pci_unregister_driver(&amdgpu_kms_pci_driver);
2636         amdgpu_unregister_atpx_handler();
2637         amdgpu_sync_fini();
2638         amdgpu_fence_slab_fini();
2639         mmu_notifier_synchronize();
2640 }
2641
2642 module_init(amdgpu_init);
2643 module_exit(amdgpu_exit);
2644
2645 MODULE_AUTHOR(DRIVER_AUTHOR);
2646 MODULE_DESCRIPTION(DRIVER_DESC);
2647 MODULE_LICENSE("GPL and additional rights");