drivers/gpu/drm/amd/amdgpu/amdgpu.h

   1 /*
   2  * Copyright 2008 Advanced Micro Devices, Inc.
   3  * Copyright 2008 Red Hat Inc.
   4  * Copyright 2009 Jerome Glisse.
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a
   7  * copy of this software and associated documentation files (the "Software"),
   8  * to deal in the Software without restriction, including without limitation
   9  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  10  * and/or sell copies of the Software, and to permit persons to whom the
  11  * Software is furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22  * OTHER DEALINGS IN THE SOFTWARE.
  23  *
  24  * Authors: Dave Airlie
  25  *          Alex Deucher
  26  *          Jerome Glisse
  27  */
  28 #ifndef __AMDGPU_H__
  29 #define __AMDGPU_H__
  30
  31 #ifdef pr_fmt
  32 #undef pr_fmt
  33 #endif
  34
  35 #define pr_fmt(fmt) "amdgpu: " fmt
  36
  37 #ifdef dev_fmt
  38 #undef dev_fmt
  39 #endif
  40
  41 #define dev_fmt(fmt) "amdgpu: " fmt
  42
  43 #include "amdgpu_ctx.h"
  44
  45 #include <linux/atomic.h>
  46 #include <linux/wait.h>
  47 #include <linux/list.h>
  48 #include <linux/kref.h>
  49 #include <linux/rbtree.h>
  50 #include <linux/hashtable.h>
  51 #include <linux/dma-fence.h>
  52
  53 #include <drm/ttm/ttm_bo_api.h>
  54 #include <drm/ttm/ttm_bo_driver.h>
  55 #include <drm/ttm/ttm_placement.h>
  56 #include <drm/ttm/ttm_module.h>
  57 #include <drm/ttm/ttm_execbuf_util.h>
  58
  59 #include <drm/amdgpu_drm.h>
  60 #include <drm/drm_gem.h>
  61 #include <drm/drm_ioctl.h>
  62 #include <drm/gpu_scheduler.h>
  63
  64 #include <kgd_kfd_interface.h>
  65 #include "dm_pp_interface.h"
  66 #include "kgd_pp_interface.h"
  67
  68 #include "amd_shared.h"
  69 #include "amdgpu_mode.h"
  70 #include "amdgpu_ih.h"
  71 #include "amdgpu_irq.h"
  72 #include "amdgpu_ucode.h"
  73 #include "amdgpu_ttm.h"
  74 #include "amdgpu_psp.h"
  75 #include "amdgpu_gds.h"
  76 #include "amdgpu_sync.h"
  77 #include "amdgpu_ring.h"
  78 #include "amdgpu_vm.h"
  79 #include "amdgpu_dpm.h"
  80 #include "amdgpu_acp.h"
  81 #include "amdgpu_uvd.h"
  82 #include "amdgpu_vce.h"
  83 #include "amdgpu_vcn.h"
  84 #include "amdgpu_jpeg.h"
  85 #include "amdgpu_mn.h"
  86 #include "amdgpu_gmc.h"
  87 #include "amdgpu_gfx.h"
  88 #include "amdgpu_sdma.h"
  89 #include "amdgpu_nbio.h"
  90 #include "amdgpu_dm.h"
  91 #include "amdgpu_virt.h"
  92 #include "amdgpu_csa.h"
  93 #include "amdgpu_gart.h"
  94 #include "amdgpu_debugfs.h"
  95 #include "amdgpu_job.h"
  96 #include "amdgpu_bo_list.h"
  97 #include "amdgpu_gem.h"
  98 #include "amdgpu_doorbell.h"
  99 #include "amdgpu_amdkfd.h"
 100 #include "amdgpu_smu.h"
 101 #include "amdgpu_discovery.h"
 102 #include "amdgpu_mes.h"
 103 #include "amdgpu_umc.h"
 104 #include "amdgpu_mmhub.h"
 105 #include "amdgpu_df.h"
 106
 107 #define MAX_GPU_INSTANCE                16
 108
 109 struct amdgpu_gpu_instance
 110 {
 111         struct amdgpu_device            *adev;
 112         int                             mgpu_fan_enabled;
 113 };
 114
 115 struct amdgpu_mgpu_info
 116 {
 117         struct amdgpu_gpu_instance      gpu_ins[MAX_GPU_INSTANCE];
 118         struct mutex                    mutex;
 119         uint32_t                        num_gpu;
 120         uint32_t                        num_dgpu;
 121         uint32_t                        num_apu;
 122 };
 123
 124 #define AMDGPU_MAX_TIMEOUT_PARAM_LENGTH 256
 125
 126 /*
 127  * Modules parameters.
 128  */
 129 extern int amdgpu_modeset;
 130 extern int amdgpu_vram_limit;
 131 extern int amdgpu_vis_vram_limit;
 132 extern int amdgpu_gart_size;
 133 extern int amdgpu_gtt_size;
 134 extern int amdgpu_moverate;
 135 extern int amdgpu_benchmarking;
 136 extern int amdgpu_testing;
 137 extern int amdgpu_audio;
 138 extern int amdgpu_disp_priority;
 139 extern int amdgpu_hw_i2c;
 140 extern int amdgpu_pcie_gen2;
 141 extern int amdgpu_msi;
 142 extern char amdgpu_lockup_timeout[AMDGPU_MAX_TIMEOUT_PARAM_LENGTH];
 143 extern int amdgpu_dpm;
 144 extern int amdgpu_fw_load_type;
 145 extern int amdgpu_aspm;
 146 extern int amdgpu_runtime_pm;
 147 extern uint amdgpu_ip_block_mask;
 148 extern int amdgpu_bapm;
 149 extern int amdgpu_deep_color;
 150 extern int amdgpu_vm_size;
 151 extern int amdgpu_vm_block_size;
 152 extern int amdgpu_vm_fragment_size;
 153 extern int amdgpu_vm_fault_stop;
 154 extern int amdgpu_vm_debug;
 155 extern int amdgpu_vm_update_mode;
 156 extern int amdgpu_exp_hw_support;
 157 extern int amdgpu_dc;
 158 extern int amdgpu_sched_jobs;
 159 extern int amdgpu_sched_hw_submission;
 160 extern uint amdgpu_pcie_gen_cap;
 161 extern uint amdgpu_pcie_lane_cap;
 162 extern uint amdgpu_cg_mask;
 163 extern uint amdgpu_pg_mask;
 164 extern uint amdgpu_sdma_phase_quantum;
 165 extern char *amdgpu_disable_cu;
 166 extern char *amdgpu_virtual_display;
 167 extern uint amdgpu_pp_feature_mask;
 168 extern uint amdgpu_force_long_training;
 169 extern int amdgpu_job_hang_limit;
 170 extern int amdgpu_lbpw;
 171 extern int amdgpu_compute_multipipe;
 172 extern int amdgpu_gpu_recovery;
 173 extern int amdgpu_emu_mode;
 174 extern uint amdgpu_smu_memory_pool_size;
 175 extern uint amdgpu_dc_feature_mask;
 176 extern uint amdgpu_dc_debug_mask;
 177 extern uint amdgpu_dm_abm_level;
 178 extern struct amdgpu_mgpu_info mgpu_info;
 179 extern int amdgpu_ras_enable;
 180 extern uint amdgpu_ras_mask;
 181 extern int amdgpu_bad_page_threshold;
 182 extern int amdgpu_async_gfx_ring;
 183 extern int amdgpu_mcbp;
 184 extern int amdgpu_discovery;
 185 extern int amdgpu_mes;
 186 extern int amdgpu_noretry;
 187 extern int amdgpu_force_asic_type;
 188 #ifdef CONFIG_HSA_AMD
 189 extern int sched_policy;
 190 extern bool debug_evictions;
 191 extern bool no_system_mem_limit;
 192 #else
 193 static const int sched_policy = KFD_SCHED_POLICY_HWS;
 194 static const bool debug_evictions; /* = false */
 195 static const bool no_system_mem_limit;
 196 #endif
 197
 198 extern int amdgpu_tmz;
 199 extern int amdgpu_reset_method;
 200
 201 #ifdef CONFIG_DRM_AMDGPU_SI
 202 extern int amdgpu_si_support;
 203 #endif
 204 #ifdef CONFIG_DRM_AMDGPU_CIK
 205 extern int amdgpu_cik_support;
 206 #endif
 207 extern int amdgpu_num_kcq;
 208
 209 #define AMDGPU_VM_MAX_NUM_CTX                   4096
 210 #define AMDGPU_SG_THRESHOLD                     (256*1024*1024)
 211 #define AMDGPU_DEFAULT_GTT_SIZE_MB              3072ULL /* 3GB by default */
 212 #define AMDGPU_WAIT_IDLE_TIMEOUT_IN_MS          3000
 213 #define AMDGPU_MAX_USEC_TIMEOUT                 100000  /* 100 ms */
 214 #define AMDGPU_FENCE_JIFFIES_TIMEOUT            (HZ / 2)
 215 #define AMDGPU_DEBUGFS_MAX_COMPONENTS           32
 216 #define AMDGPUFB_CONN_LIMIT                     4
 217 #define AMDGPU_BIOS_NUM_SCRATCH                 16
 218
 219 #define AMDGPU_VBIOS_VGA_ALLOCATION             (9 * 1024 * 1024) /* reserve 8MB for vga emulator and 1 MB for FB */
 220
 221 /* hard reset data */
 222 #define AMDGPU_ASIC_RESET_DATA                  0x39d5e86b
 223
 224 /* reset flags */
 225 #define AMDGPU_RESET_GFX                        (1 << 0)
 226 #define AMDGPU_RESET_COMPUTE                    (1 << 1)
 227 #define AMDGPU_RESET_DMA                        (1 << 2)
 228 #define AMDGPU_RESET_CP                         (1 << 3)
 229 #define AMDGPU_RESET_GRBM                       (1 << 4)
 230 #define AMDGPU_RESET_DMA1                       (1 << 5)
 231 #define AMDGPU_RESET_RLC                        (1 << 6)
 232 #define AMDGPU_RESET_SEM                        (1 << 7)
 233 #define AMDGPU_RESET_IH                         (1 << 8)
 234 #define AMDGPU_RESET_VMC                        (1 << 9)
 235 #define AMDGPU_RESET_MC                         (1 << 10)
 236 #define AMDGPU_RESET_DISPLAY                    (1 << 11)
 237 #define AMDGPU_RESET_UVD                        (1 << 12)
 238 #define AMDGPU_RESET_VCE                        (1 << 13)
 239 #define AMDGPU_RESET_VCE1                       (1 << 14)
 240
 241 /* max cursor sizes (in pixels) */
 242 #define CIK_CURSOR_WIDTH 128
 243 #define CIK_CURSOR_HEIGHT 128
 244
 245 struct amdgpu_device;
 246 struct amdgpu_ib;
 247 struct amdgpu_cs_parser;
 248 struct amdgpu_job;
 249 struct amdgpu_irq_src;
 250 struct amdgpu_fpriv;
 251 struct amdgpu_bo_va_mapping;
 252 struct amdgpu_atif;
 253 struct kfd_vm_fault_info;
 254
 255 enum amdgpu_cp_irq {
 256         AMDGPU_CP_IRQ_GFX_ME0_PIPE0_EOP = 0,
 257         AMDGPU_CP_IRQ_GFX_ME0_PIPE1_EOP,
 258         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE0_EOP,
 259         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE1_EOP,
 260         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE2_EOP,
 261         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE3_EOP,
 262         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE0_EOP,
 263         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE1_EOP,
 264         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE2_EOP,
 265         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE3_EOP,
 266
 267         AMDGPU_CP_IRQ_LAST
 268 };
 269
 270 enum amdgpu_thermal_irq {
 271         AMDGPU_THERMAL_IRQ_LOW_TO_HIGH = 0,
 272         AMDGPU_THERMAL_IRQ_HIGH_TO_LOW,
 273
 274         AMDGPU_THERMAL_IRQ_LAST
 275 };
 276
 277 enum amdgpu_kiq_irq {
 278         AMDGPU_CP_KIQ_IRQ_DRIVER0 = 0,
 279         AMDGPU_CP_KIQ_IRQ_LAST
 280 };
 281
 282 #define MAX_KIQ_REG_WAIT       5000 /* in usecs, 5ms */
 283 #define MAX_KIQ_REG_BAILOUT_INTERVAL   5 /* in msecs, 5ms */
 284 #define MAX_KIQ_REG_TRY 80 /* 20 -> 80 */
 285
 286 int amdgpu_device_ip_set_clockgating_state(void *dev,
 287                                            enum amd_ip_block_type block_type,
 288                                            enum amd_clockgating_state state);
 289 int amdgpu_device_ip_set_powergating_state(void *dev,
 290                                            enum amd_ip_block_type block_type,
 291                                            enum amd_powergating_state state);
 292 void amdgpu_device_ip_get_clockgating_state(struct amdgpu_device *adev,
 293                                             u32 *flags);
 294 int amdgpu_device_ip_wait_for_idle(struct amdgpu_device *adev,
 295                                    enum amd_ip_block_type block_type);
 296 bool amdgpu_device_ip_is_idle(struct amdgpu_device *adev,
 297                               enum amd_ip_block_type block_type);
 298
 299 #define AMDGPU_MAX_IP_NUM 16
 300
 301 struct amdgpu_ip_block_status {
 302         bool valid;
 303         bool sw;
 304         bool hw;
 305         bool late_initialized;
 306         bool hang;
 307 };
 308
 309 struct amdgpu_ip_block_version {
 310         const enum amd_ip_block_type type;
 311         const u32 major;
 312         const u32 minor;
 313         const u32 rev;
 314         const struct amd_ip_funcs *funcs;
 315 };
 316
 317 #define HW_REV(_Major, _Minor, _Rev) \
 318         ((((uint32_t) (_Major)) << 16) | ((uint32_t) (_Minor) << 8) | ((uint32_t) (_Rev)))
 319
 320 struct amdgpu_ip_block {
 321         struct amdgpu_ip_block_status status;
 322         const struct amdgpu_ip_block_version *version;
 323 };
 324
 325 int amdgpu_device_ip_block_version_cmp(struct amdgpu_device *adev,
 326                                        enum amd_ip_block_type type,
 327                                        u32 major, u32 minor);
 328
 329 struct amdgpu_ip_block *
 330 amdgpu_device_ip_get_ip_block(struct amdgpu_device *adev,
 331                               enum amd_ip_block_type type);
 332
 333 int amdgpu_device_ip_block_add(struct amdgpu_device *adev,
 334                                const struct amdgpu_ip_block_version *ip_block_version);
 335
 336 /*
 337  * BIOS.
 338  */
 339 bool amdgpu_get_bios(struct amdgpu_device *adev);
 340 bool amdgpu_read_bios(struct amdgpu_device *adev);
 341
 342 /*
 343  * Clocks
 344  */
 345
 346 #define AMDGPU_MAX_PPLL 3
 347
 348 struct amdgpu_clock {
 349         struct amdgpu_pll ppll[AMDGPU_MAX_PPLL];
 350         struct amdgpu_pll spll;
 351         struct amdgpu_pll mpll;
 352         /* 10 Khz units */
 353         uint32_t default_mclk;
 354         uint32_t default_sclk;
 355         uint32_t default_dispclk;
 356         uint32_t current_dispclk;
 357         uint32_t dp_extclk;
 358         uint32_t max_pixel_clock;
 359 };
 360
 361 /* sub-allocation manager, it has to be protected by another lock.
 362  * By conception this is an helper for other part of the driver
 363  * like the indirect buffer or semaphore, which both have their
 364  * locking.
 365  *
 366  * Principe is simple, we keep a list of sub allocation in offset
 367  * order (first entry has offset == 0, last entry has the highest
 368  * offset).
 369  *
 370  * When allocating new object we first check if there is room at
 371  * the end total_size - (last_object_offset + last_object_size) >=
 372  * alloc_size. If so we allocate new object there.
 373  *
 374  * When there is not enough room at the end, we start waiting for
 375  * each sub object until we reach object_offset+object_size >=
 376  * alloc_size, this object then become the sub object we return.
 377  *
 378  * Alignment can't be bigger than page size.
 379  *
 380  * Hole are not considered for allocation to keep things simple.
 381  * Assumption is that there won't be hole (all object on same
 382  * alignment).
 383  */
 384
 385 #define AMDGPU_SA_NUM_FENCE_LISTS       32
 386
 387 struct amdgpu_sa_manager {
 388         wait_queue_head_t       wq;
 389         struct amdgpu_bo        *bo;
 390         struct list_head        *hole;
 391         struct list_head        flist[AMDGPU_SA_NUM_FENCE_LISTS];
 392         struct list_head        olist;
 393         unsigned                size;
 394         uint64_t                gpu_addr;
 395         void                    *cpu_ptr;
 396         uint32_t                domain;
 397         uint32_t                align;
 398 };
 399
 400 /* sub-allocation buffer */
 401 struct amdgpu_sa_bo {
 402         struct list_head                olist;
 403         struct list_head                flist;
 404         struct amdgpu_sa_manager        *manager;
 405         unsigned                        soffset;
 406         unsigned                        eoffset;
 407         struct dma_fence                *fence;
 408 };
 409
 410 int amdgpu_fence_slab_init(void);
 411 void amdgpu_fence_slab_fini(void);
 412
 413 /*
 414  * IRQS.
 415  */
 416
 417 struct amdgpu_flip_work {
 418         struct delayed_work             flip_work;
 419         struct work_struct              unpin_work;
 420         struct amdgpu_device            *adev;
 421         int                             crtc_id;
 422         u32                             target_vblank;
 423         uint64_t                        base;
 424         struct drm_pending_vblank_event *event;
 425         struct amdgpu_bo                *old_abo;
 426         struct dma_fence                *excl;
 427         unsigned                        shared_count;
 428         struct dma_fence                **shared;
 429         struct dma_fence_cb             cb;
 430         bool                            async;
 431 };
 432
 433
 434 /*
 435  * CP & rings.
 436  */
 437
 438 struct amdgpu_ib {
 439         struct amdgpu_sa_bo             *sa_bo;
 440         uint32_t                        length_dw;
 441         uint64_t                        gpu_addr;
 442         uint32_t                        *ptr;
 443         uint32_t                        flags;
 444 };
 445
 446 extern const struct drm_sched_backend_ops amdgpu_sched_ops;
 447
 448 /*
 449  * file private structure
 450  */
 451
 452 struct amdgpu_fpriv {
 453         struct amdgpu_vm        vm;
 454         struct amdgpu_bo_va     *prt_va;
 455         struct amdgpu_bo_va     *csa_va;
 456         struct mutex            bo_list_lock;
 457         struct idr              bo_list_handles;
 458         struct amdgpu_ctx_mgr   ctx_mgr;
 459 };
 460
 461 int amdgpu_file_to_fpriv(struct file *filp, struct amdgpu_fpriv **fpriv);
 462
 463 int amdgpu_ib_get(struct amdgpu_device *adev, struct amdgpu_vm *vm,
 464                   unsigned size,
 465                   enum amdgpu_ib_pool_type pool,
 466                   struct amdgpu_ib *ib);
 467 void amdgpu_ib_free(struct amdgpu_device *adev, struct amdgpu_ib *ib,
 468                     struct dma_fence *f);
 469 int amdgpu_ib_schedule(struct amdgpu_ring *ring, unsigned num_ibs,
 470                        struct amdgpu_ib *ibs, struct amdgpu_job *job,
 471                        struct dma_fence **f);
 472 int amdgpu_ib_pool_init(struct amdgpu_device *adev);
 473 void amdgpu_ib_pool_fini(struct amdgpu_device *adev);
 474 int amdgpu_ib_ring_tests(struct amdgpu_device *adev);
 475
 476 /*
 477  * CS.
 478  */
 479 struct amdgpu_cs_chunk {
 480         uint32_t                chunk_id;
 481         uint32_t                length_dw;
 482         void                    *kdata;
 483 };
 484
 485 struct amdgpu_cs_post_dep {
 486         struct drm_syncobj *syncobj;
 487         struct dma_fence_chain *chain;
 488         u64 point;
 489 };
 490
 491 struct amdgpu_cs_parser {
 492         struct amdgpu_device    *adev;
 493         struct drm_file         *filp;
 494         struct amdgpu_ctx       *ctx;
 495
 496         /* chunks */
 497         unsigned                nchunks;
 498         struct amdgpu_cs_chunk  *chunks;
 499
 500         /* scheduler job object */
 501         struct amdgpu_job       *job;
 502         struct drm_sched_entity *entity;
 503
 504         /* buffer objects */
 505         struct ww_acquire_ctx           ticket;
 506         struct amdgpu_bo_list           *bo_list;
 507         struct amdgpu_mn                *mn;
 508         struct amdgpu_bo_list_entry     vm_pd;
 509         struct list_head                validated;
 510         struct dma_fence                *fence;
 511         uint64_t                        bytes_moved_threshold;
 512         uint64_t                        bytes_moved_vis_threshold;
 513         uint64_t                        bytes_moved;
 514         uint64_t                        bytes_moved_vis;
 515
 516         /* user fence */
 517         struct amdgpu_bo_list_entry     uf_entry;
 518
 519         unsigned                        num_post_deps;
 520         struct amdgpu_cs_post_dep       *post_deps;
 521 };
 522
 523 static inline u32 amdgpu_get_ib_value(struct amdgpu_cs_parser *p,
 524                                       uint32_t ib_idx, int idx)
 525 {
 526         return p->job->ibs[ib_idx].ptr[idx];
 527 }
 528
 529 static inline void amdgpu_set_ib_value(struct amdgpu_cs_parser *p,
 530                                        uint32_t ib_idx, int idx,
 531                                        uint32_t value)
 532 {
 533         p->job->ibs[ib_idx].ptr[idx] = value;
 534 }
 535
 536 /*
 537  * Writeback
 538  */
 539 #define AMDGPU_MAX_WB 256       /* Reserve at most 256 WB slots for amdgpu-owned rings. */
 540
 541 struct amdgpu_wb {
 542         struct amdgpu_bo        *wb_obj;
 543         volatile uint32_t       *wb;
 544         uint64_t                gpu_addr;
 545         u32                     num_wb; /* Number of wb slots actually reserved for amdgpu. */
 546         unsigned long           used[DIV_ROUND_UP(AMDGPU_MAX_WB, BITS_PER_LONG)];
 547 };
 548
 549 int amdgpu_device_wb_get(struct amdgpu_device *adev, u32 *wb);
 550 void amdgpu_device_wb_free(struct amdgpu_device *adev, u32 wb);
 551
 552 /*
 553  * Benchmarking
 554  */
 555 void amdgpu_benchmark(struct amdgpu_device *adev, int test_number);
 556
 557
 558 /*
 559  * Testing
 560  */
 561 void amdgpu_test_moves(struct amdgpu_device *adev);
 562
 563 /*
 564  * ASIC specific register table accessible by UMD
 565  */
 566 struct amdgpu_allowed_register_entry {
 567         uint32_t reg_offset;
 568         bool grbm_indexed;
 569 };
 570
 571 enum amd_reset_method {
 572         AMD_RESET_METHOD_LEGACY = 0,
 573         AMD_RESET_METHOD_MODE0,
 574         AMD_RESET_METHOD_MODE1,
 575         AMD_RESET_METHOD_MODE2,
 576         AMD_RESET_METHOD_BACO
 577 };
 578
 579 /*
 580  * ASIC specific functions.
 581  */
 582 struct amdgpu_asic_funcs {
 583         bool (*read_disabled_bios)(struct amdgpu_device *adev);
 584         bool (*read_bios_from_rom)(struct amdgpu_device *adev,
 585                                    u8 *bios, u32 length_bytes);
 586         int (*read_register)(struct amdgpu_device *adev, u32 se_num,
 587                              u32 sh_num, u32 reg_offset, u32 *value);
 588         void (*set_vga_state)(struct amdgpu_device *adev, bool state);
 589         int (*reset)(struct amdgpu_device *adev);
 590         enum amd_reset_method (*reset_method)(struct amdgpu_device *adev);
 591         /* get the reference clock */
 592         u32 (*get_xclk)(struct amdgpu_device *adev);
 593         /* MM block clocks */
 594         int (*set_uvd_clocks)(struct amdgpu_device *adev, u32 vclk, u32 dclk);
 595         int (*set_vce_clocks)(struct amdgpu_device *adev, u32 evclk, u32 ecclk);
 596         /* static power management */
 597         int (*get_pcie_lanes)(struct amdgpu_device *adev);
 598         void (*set_pcie_lanes)(struct amdgpu_device *adev, int lanes);
 599         /* get config memsize register */
 600         u32 (*get_config_memsize)(struct amdgpu_device *adev);
 601         /* flush hdp write queue */
 602         void (*flush_hdp)(struct amdgpu_device *adev, struct amdgpu_ring *ring);
 603         /* invalidate hdp read cache */
 604         void (*invalidate_hdp)(struct amdgpu_device *adev,
 605                                struct amdgpu_ring *ring);
 606         void (*reset_hdp_ras_error_count)(struct amdgpu_device *adev);
 607         /* check if the asic needs a full reset of if soft reset will work */
 608         bool (*need_full_reset)(struct amdgpu_device *adev);
 609         /* initialize doorbell layout for specific asic*/
 610         void (*init_doorbell_index)(struct amdgpu_device *adev);
 611         /* PCIe bandwidth usage */
 612         void (*get_pcie_usage)(struct amdgpu_device *adev, uint64_t *count0,
 613                                uint64_t *count1);
 614         /* do we need to reset the asic at init time (e.g., kexec) */
 615         bool (*need_reset_on_init)(struct amdgpu_device *adev);
 616         /* PCIe replay counter */
 617         uint64_t (*get_pcie_replay_count)(struct amdgpu_device *adev);
 618         /* device supports BACO */
 619         bool (*supports_baco)(struct amdgpu_device *adev);
 620 };
 621
 622 /*
 623  * IOCTL.
 624  */
 625 int amdgpu_bo_list_ioctl(struct drm_device *dev, void *data,
 626                                 struct drm_file *filp);
 627
 628 int amdgpu_cs_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
 629 int amdgpu_cs_fence_to_handle_ioctl(struct drm_device *dev, void *data,
 630                                     struct drm_file *filp);
 631 int amdgpu_cs_wait_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
 632 int amdgpu_cs_wait_fences_ioctl(struct drm_device *dev, void *data,
 633                                 struct drm_file *filp);
 634
 635 /* VRAM scratch page for HDP bug, default vram page */
 636 struct amdgpu_vram_scratch {
 637         struct amdgpu_bo                *robj;
 638         volatile uint32_t               *ptr;
 639         u64                             gpu_addr;
 640 };
 641
 642 /*
 643  * ACPI
 644  */
 645 struct amdgpu_atcs_functions {
 646         bool get_ext_state;
 647         bool pcie_perf_req;
 648         bool pcie_dev_rdy;
 649         bool pcie_bus_width;
 650 };
 651
 652 struct amdgpu_atcs {
 653         struct amdgpu_atcs_functions functions;
 654 };
 655
 656 /*
 657  * CGS
 658  */
 659 struct cgs_device *amdgpu_cgs_create_device(struct amdgpu_device *adev);
 660 void amdgpu_cgs_destroy_device(struct cgs_device *cgs_device);
 661
 662 /*
 663  * Core structure, functions and helpers.
 664  */
 665 typedef uint32_t (*amdgpu_rreg_t)(struct amdgpu_device*, uint32_t);
 666 typedef void (*amdgpu_wreg_t)(struct amdgpu_device*, uint32_t, uint32_t);
 667
 668 typedef uint64_t (*amdgpu_rreg64_t)(struct amdgpu_device*, uint32_t);
 669 typedef void (*amdgpu_wreg64_t)(struct amdgpu_device*, uint32_t, uint64_t);
 670
 671 typedef uint32_t (*amdgpu_block_rreg_t)(struct amdgpu_device*, uint32_t, uint32_t);
 672 typedef void (*amdgpu_block_wreg_t)(struct amdgpu_device*, uint32_t, uint32_t, uint32_t);
 673
 674 struct amdgpu_mmio_remap {
 675         u32 reg_offset;
 676         resource_size_t bus_addr;
 677 };
 678
 679 /* Define the HW IP blocks will be used in driver , add more if necessary */
 680 enum amd_hw_ip_block_type {
 681         GC_HWIP = 1,
 682         HDP_HWIP,
 683         SDMA0_HWIP,
 684         SDMA1_HWIP,
 685         SDMA2_HWIP,
 686         SDMA3_HWIP,
 687         SDMA4_HWIP,
 688         SDMA5_HWIP,
 689         SDMA6_HWIP,
 690         SDMA7_HWIP,
 691         MMHUB_HWIP,
 692         ATHUB_HWIP,
 693         NBIO_HWIP,
 694         MP0_HWIP,
 695         MP1_HWIP,
 696         UVD_HWIP,
 697         VCN_HWIP = UVD_HWIP,
 698         JPEG_HWIP = VCN_HWIP,
 699         VCE_HWIP,
 700         DF_HWIP,
 701         DCE_HWIP,
 702         OSSSYS_HWIP,
 703         SMUIO_HWIP,
 704         PWR_HWIP,
 705         NBIF_HWIP,
 706         THM_HWIP,
 707         CLK_HWIP,
 708         UMC_HWIP,
 709         RSMU_HWIP,
 710         MAX_HWIP
 711 };
 712
 713 #define HWIP_MAX_INSTANCE       8
 714
 715 struct amd_powerplay {
 716         void *pp_handle;
 717         const struct amd_pm_funcs *pp_funcs;
 718 };
 719
 720 #define AMDGPU_RESET_MAGIC_NUM 64
 721 #define AMDGPU_MAX_DF_PERFMONS 4
 722 struct amdgpu_device {
 723         struct device                   *dev;
 724         struct drm_device               *ddev;
 725         struct pci_dev                  *pdev;
 726
 727 #ifdef CONFIG_DRM_AMD_ACP
 728         struct amdgpu_acp               acp;
 729 #endif
 730
 731         /* ASIC */
 732         enum amd_asic_type              asic_type;
 733         uint32_t                        family;
 734         uint32_t                        rev_id;
 735         uint32_t                        external_rev_id;
 736         unsigned long                   flags;
 737         unsigned long                   apu_flags;
 738         int                             usec_timeout;
 739         const struct amdgpu_asic_funcs  *asic_funcs;
 740         bool                            shutdown;
 741         bool                            need_swiotlb;
 742         bool                            accel_working;
 743         struct notifier_block           acpi_nb;
 744         struct amdgpu_i2c_chan          *i2c_bus[AMDGPU_MAX_I2C_BUS];
 745         struct amdgpu_debugfs           debugfs[AMDGPU_DEBUGFS_MAX_COMPONENTS];
 746         unsigned                        debugfs_count;
 747 #if defined(CONFIG_DEBUG_FS)
 748         struct dentry                   *debugfs_preempt;
 749         struct dentry                   *debugfs_regs[AMDGPU_DEBUGFS_MAX_COMPONENTS];
 750 #endif
 751         struct amdgpu_atif              *atif;
 752         struct amdgpu_atcs              atcs;
 753         struct mutex                    srbm_mutex;
 754         /* GRBM index mutex. Protects concurrent access to GRBM index */
 755         struct mutex                    grbm_idx_mutex;
 756         struct dev_pm_domain            vga_pm_domain;
 757         bool                            have_disp_power_ref;
 758         bool                            have_atomics_support;
 759
 760         /* BIOS */
 761         bool                            is_atom_fw;
 762         uint8_t                         *bios;
 763         uint32_t                        bios_size;
 764         uint32_t                        bios_scratch_reg_offset;
 765         uint32_t                        bios_scratch[AMDGPU_BIOS_NUM_SCRATCH];
 766
 767         /* Register/doorbell mmio */
 768         resource_size_t                 rmmio_base;
 769         resource_size_t                 rmmio_size;
 770         void __iomem                    *rmmio;
 771         /* protects concurrent MM_INDEX/DATA based register access */
 772         spinlock_t mmio_idx_lock;
 773         struct amdgpu_mmio_remap        rmmio_remap;
 774         /* protects concurrent SMC based register access */
 775         spinlock_t smc_idx_lock;
 776         amdgpu_rreg_t                   smc_rreg;
 777         amdgpu_wreg_t                   smc_wreg;
 778         /* protects concurrent PCIE register access */
 779         spinlock_t pcie_idx_lock;
 780         amdgpu_rreg_t                   pcie_rreg;
 781         amdgpu_wreg_t                   pcie_wreg;
 782         amdgpu_rreg_t                   pciep_rreg;
 783         amdgpu_wreg_t                   pciep_wreg;
 784         amdgpu_rreg64_t                 pcie_rreg64;
 785         amdgpu_wreg64_t                 pcie_wreg64;
 786         /* protects concurrent UVD register access */
 787         spinlock_t uvd_ctx_idx_lock;
 788         amdgpu_rreg_t                   uvd_ctx_rreg;
 789         amdgpu_wreg_t                   uvd_ctx_wreg;
 790         /* protects concurrent DIDT register access */
 791         spinlock_t didt_idx_lock;
 792         amdgpu_rreg_t                   didt_rreg;
 793         amdgpu_wreg_t                   didt_wreg;
 794         /* protects concurrent gc_cac register access */
 795         spinlock_t gc_cac_idx_lock;
 796         amdgpu_rreg_t                   gc_cac_rreg;
 797         amdgpu_wreg_t                   gc_cac_wreg;
 798         /* protects concurrent se_cac register access */
 799         spinlock_t se_cac_idx_lock;
 800         amdgpu_rreg_t                   se_cac_rreg;
 801         amdgpu_wreg_t                   se_cac_wreg;
 802         /* protects concurrent ENDPOINT (audio) register access */
 803         spinlock_t audio_endpt_idx_lock;
 804         amdgpu_block_rreg_t             audio_endpt_rreg;
 805         amdgpu_block_wreg_t             audio_endpt_wreg;
 806         void __iomem                    *rio_mem;
 807         resource_size_t                 rio_mem_size;
 808         struct amdgpu_doorbell          doorbell;
 809
 810         /* clock/pll info */
 811         struct amdgpu_clock            clock;
 812
 813         /* MC */
 814         struct amdgpu_gmc               gmc;
 815         struct amdgpu_gart              gart;
 816         dma_addr_t                      dummy_page_addr;
 817         struct amdgpu_vm_manager        vm_manager;
 818         struct amdgpu_vmhub             vmhub[AMDGPU_MAX_VMHUBS];
 819         unsigned                        num_vmhubs;
 820
 821         /* memory management */
 822         struct amdgpu_mman              mman;
 823         struct amdgpu_vram_scratch      vram_scratch;
 824         struct amdgpu_wb                wb;
 825         atomic64_t                      num_bytes_moved;
 826         atomic64_t                      num_evictions;
 827         atomic64_t                      num_vram_cpu_page_faults;
 828         atomic_t                        gpu_reset_counter;
 829         atomic_t                        vram_lost_counter;
 830
 831         /* data for buffer migration throttling */
 832         struct {
 833                 spinlock_t              lock;
 834                 s64                     last_update_us;
 835                 s64                     accum_us; /* accumulated microseconds */
 836                 s64                     accum_us_vis; /* for visible VRAM */
 837                 u32                     log2_max_MBps;
 838         } mm_stats;
 839
 840         /* display */
 841         bool                            enable_virtual_display;
 842         struct amdgpu_mode_info         mode_info;
 843         /* For pre-DCE11. DCE11 and later are in "struct amdgpu_device->dm" */
 844         struct work_struct              hotplug_work;
 845         struct amdgpu_irq_src           crtc_irq;
 846         struct amdgpu_irq_src           vupdate_irq;
 847         struct amdgpu_irq_src           pageflip_irq;
 848         struct amdgpu_irq_src           hpd_irq;
 849
 850         /* rings */
 851         u64                             fence_context;
 852         unsigned                        num_rings;
 853         struct amdgpu_ring              *rings[AMDGPU_MAX_RINGS];
 854         bool                            ib_pool_ready;
 855         struct amdgpu_sa_manager        ib_pools[AMDGPU_IB_POOL_MAX];
 856         struct amdgpu_sched             gpu_sched[AMDGPU_HW_IP_NUM][AMDGPU_RING_PRIO_MAX];
 857
 858         /* interrupts */
 859         struct amdgpu_irq               irq;
 860
 861         /* powerplay */
 862         struct amd_powerplay            powerplay;
 863         bool                            pp_force_state_enabled;
 864
 865         /* smu */
 866         struct smu_context              smu;
 867
 868         /* dpm */
 869         struct amdgpu_pm                pm;
 870         u32                             cg_flags;
 871         u32                             pg_flags;
 872
 873         /* nbio */
 874         struct amdgpu_nbio              nbio;
 875
 876         /* mmhub */
 877         struct amdgpu_mmhub             mmhub;
 878
 879         /* gfx */
 880         struct amdgpu_gfx               gfx;
 881
 882         /* sdma */
 883         struct amdgpu_sdma              sdma;
 884
 885         /* uvd */
 886         struct amdgpu_uvd               uvd;
 887
 888         /* vce */
 889         struct amdgpu_vce               vce;
 890
 891         /* vcn */
 892         struct amdgpu_vcn               vcn;
 893
 894         /* jpeg */
 895         struct amdgpu_jpeg              jpeg;
 896
 897         /* firmwares */
 898         struct amdgpu_firmware          firmware;
 899
 900         /* PSP */
 901         struct psp_context              psp;
 902
 903         /* GDS */
 904         struct amdgpu_gds               gds;
 905
 906         /* KFD */
 907         struct amdgpu_kfd_dev           kfd;
 908
 909         /* UMC */
 910         struct amdgpu_umc               umc;
 911
 912         /* display related functionality */
 913         struct amdgpu_display_manager dm;
 914
 915         /* mes */
 916         bool                            enable_mes;
 917         struct amdgpu_mes               mes;
 918
 919         /* df */
 920         struct amdgpu_df                df;
 921
 922         struct amdgpu_ip_block          ip_blocks[AMDGPU_MAX_IP_NUM];
 923         int                             num_ip_blocks;
 924         struct mutex    mn_lock;
 925         DECLARE_HASHTABLE(mn_hash, 7);
 926
 927         /* tracking pinned memory */
 928         atomic64_t vram_pin_size;
 929         atomic64_t visible_pin_size;
 930         atomic64_t gart_pin_size;
 931
 932         /* soc15 register offset based on ip, instance and  segment */
 933         uint32_t                *reg_offset[MAX_HWIP][HWIP_MAX_INSTANCE];
 934
 935         /* delayed work_func for deferring clockgating during resume */
 936         struct delayed_work     delayed_init_work;
 937
 938         struct amdgpu_virt      virt;
 939
 940         /* link all shadow bo */
 941         struct list_head                shadow_list;
 942         struct mutex                    shadow_list_lock;
 943
 944         /* record hw reset is performed */
 945         bool has_hw_reset;
 946         u8                              reset_magic[AMDGPU_RESET_MAGIC_NUM];
 947
 948         /* s3/s4 mask */
 949         bool                            in_suspend;
 950         bool                            in_hibernate;
 951
 952         bool                            in_gpu_reset;
 953         enum pp_mp1_state               mp1_state;
 954         struct mutex  lock_reset;
 955         struct amdgpu_doorbell_index doorbell_index;
 956
 957         struct mutex                    notifier_lock;
 958
 959         int asic_reset_res;
 960         struct work_struct              xgmi_reset_work;
 961
 962         long                            gfx_timeout;
 963         long                            sdma_timeout;
 964         long                            video_timeout;
 965         long                            compute_timeout;
 966
 967         uint64_t                        unique_id;
 968         uint64_t        df_perfmon_config_assign_mask[AMDGPU_MAX_DF_PERFMONS];
 969
 970         /* enable runtime pm on the device */
 971         bool                            runpm;
 972         bool                            in_runpm;
 973
 974         bool                            pm_sysfs_en;
 975         bool                            ucode_sysfs_en;
 976
 977         /* Chip product information */
 978         char                            product_number[16];
 979         char                            product_name[32];
 980         char                            serial[20];
 981
 982         struct amdgpu_autodump          autodump;
 983
 984         atomic_t                        throttling_logging_enabled;
 985         struct ratelimit_state          throttling_logging_rs;
 986 };
 987
 988 static inline struct amdgpu_device *amdgpu_ttm_adev(struct ttm_bo_device *bdev)
 989 {
 990         return container_of(bdev, struct amdgpu_device, mman.bdev);
 991 }
 992
 993 int amdgpu_device_init(struct amdgpu_device *adev,
 994                        struct drm_device *ddev,
 995                        struct pci_dev *pdev,
 996                        uint32_t flags);
 997 void amdgpu_device_fini(struct amdgpu_device *adev);
 998 int amdgpu_gpu_wait_for_idle(struct amdgpu_device *adev);
 999
1000 void amdgpu_device_vram_access(struct amdgpu_device *adev, loff_t pos,
1001                                uint32_t *buf, size_t size, bool write);
1002 uint32_t amdgpu_mm_rreg(struct amdgpu_device *adev, uint32_t reg,
1003                         uint32_t acc_flags);
1004 void amdgpu_mm_wreg(struct amdgpu_device *adev, uint32_t reg, uint32_t v,
1005                     uint32_t acc_flags);
1006 void amdgpu_mm_wreg_mmio_rlc(struct amdgpu_device *adev, uint32_t reg, uint32_t v,
1007                     uint32_t acc_flags);
1008 void amdgpu_mm_wreg8(struct amdgpu_device *adev, uint32_t offset, uint8_t value);
1009 uint8_t amdgpu_mm_rreg8(struct amdgpu_device *adev, uint32_t offset);
1010
1011 u32 amdgpu_io_rreg(struct amdgpu_device *adev, u32 reg);
1012 void amdgpu_io_wreg(struct amdgpu_device *adev, u32 reg, u32 v);
1013
1014 bool amdgpu_device_asic_has_dc_support(enum amd_asic_type asic_type);
1015 bool amdgpu_device_has_dc_support(struct amdgpu_device *adev);
1016
1017 int emu_soc_asic_init(struct amdgpu_device *adev);
1018
1019 /*
1020  * Registers read & write functions.
1021  */
1022 #define AMDGPU_REGS_NO_KIQ    (1<<1)
1023
1024 #define RREG32_NO_KIQ(reg) amdgpu_mm_rreg(adev, (reg), AMDGPU_REGS_NO_KIQ)
1025 #define WREG32_NO_KIQ(reg, v) amdgpu_mm_wreg(adev, (reg), (v), AMDGPU_REGS_NO_KIQ)
1026
1027 #define RREG32_KIQ(reg) amdgpu_kiq_rreg(adev, (reg))
1028 #define WREG32_KIQ(reg, v) amdgpu_kiq_wreg(adev, (reg), (v))
1029
1030 #define RREG8(reg) amdgpu_mm_rreg8(adev, (reg))
1031 #define WREG8(reg, v) amdgpu_mm_wreg8(adev, (reg), (v))
1032
1033 #define RREG32(reg) amdgpu_mm_rreg(adev, (reg), 0)
1034 #define DREG32(reg) printk(KERN_INFO "REGISTER: " #reg " : 0x%08X\n", amdgpu_mm_rreg(adev, (reg), 0))
1035 #define WREG32(reg, v) amdgpu_mm_wreg(adev, (reg), (v), 0)
1036 #define REG_SET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
1037 #define REG_GET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
1038 #define RREG32_PCIE(reg) adev->pcie_rreg(adev, (reg))
1039 #define WREG32_PCIE(reg, v) adev->pcie_wreg(adev, (reg), (v))
1040 #define RREG32_PCIE_PORT(reg) adev->pciep_rreg(adev, (reg))
1041 #define WREG32_PCIE_PORT(reg, v) adev->pciep_wreg(adev, (reg), (v))
1042 #define RREG64_PCIE(reg) adev->pcie_rreg64(adev, (reg))
1043 #define WREG64_PCIE(reg, v) adev->pcie_wreg64(adev, (reg), (v))
1044 #define RREG32_SMC(reg) adev->smc_rreg(adev, (reg))
1045 #define WREG32_SMC(reg, v) adev->smc_wreg(adev, (reg), (v))
1046 #define RREG32_UVD_CTX(reg) adev->uvd_ctx_rreg(adev, (reg))
1047 #define WREG32_UVD_CTX(reg, v) adev->uvd_ctx_wreg(adev, (reg), (v))
1048 #define RREG32_DIDT(reg) adev->didt_rreg(adev, (reg))
1049 #define WREG32_DIDT(reg, v) adev->didt_wreg(adev, (reg), (v))
1050 #define RREG32_GC_CAC(reg) adev->gc_cac_rreg(adev, (reg))
1051 #define WREG32_GC_CAC(reg, v) adev->gc_cac_wreg(adev, (reg), (v))
1052 #define RREG32_SE_CAC(reg) adev->se_cac_rreg(adev, (reg))
1053 #define WREG32_SE_CAC(reg, v) adev->se_cac_wreg(adev, (reg), (v))
1054 #define RREG32_AUDIO_ENDPT(block, reg) adev->audio_endpt_rreg(adev, (block), (reg))
1055 #define WREG32_AUDIO_ENDPT(block, reg, v) adev->audio_endpt_wreg(adev, (block), (reg), (v))
1056 #define WREG32_P(reg, val, mask)                                \
1057         do {                                                    \
1058                 uint32_t tmp_ = RREG32(reg);                    \
1059                 tmp_ &= (mask);                                 \
1060                 tmp_ |= ((val) & ~(mask));                      \
1061                 WREG32(reg, tmp_);                              \
1062         } while (0)
1063 #define WREG32_AND(reg, and) WREG32_P(reg, 0, and)
1064 #define WREG32_OR(reg, or) WREG32_P(reg, or, ~(or))
1065 #define WREG32_PLL_P(reg, val, mask)                            \
1066         do {                                                    \
1067                 uint32_t tmp_ = RREG32_PLL(reg);                \
1068                 tmp_ &= (mask);                                 \
1069                 tmp_ |= ((val) & ~(mask));                      \
1070                 WREG32_PLL(reg, tmp_);                          \
1071         } while (0)
1072
1073 #define WREG32_SMC_P(_Reg, _Val, _Mask)                         \
1074         do {                                                    \
1075                 u32 tmp = RREG32_SMC(_Reg);                     \
1076                 tmp &= (_Mask);                                 \
1077                 tmp |= ((_Val) & ~(_Mask));                     \
1078                 WREG32_SMC(_Reg, tmp);                          \
1079         } while (0)
1080
1081 #define DREG32_SYS(sqf, adev, reg) seq_printf((sqf), #reg " : 0x%08X\n", amdgpu_mm_rreg((adev), (reg), false))
1082 #define RREG32_IO(reg) amdgpu_io_rreg(adev, (reg))
1083 #define WREG32_IO(reg, v) amdgpu_io_wreg(adev, (reg), (v))
1084
1085 #define REG_FIELD_SHIFT(reg, field) reg##__##field##__SHIFT
1086 #define REG_FIELD_MASK(reg, field) reg##__##field##_MASK
1087
1088 #define REG_SET_FIELD(orig_val, reg, field, field_val)                  \
1089         (((orig_val) & ~REG_FIELD_MASK(reg, field)) |                   \
1090          (REG_FIELD_MASK(reg, field) & ((field_val) << REG_FIELD_SHIFT(reg, field))))
1091
1092 #define REG_GET_FIELD(value, reg, field)                                \
1093         (((value) & REG_FIELD_MASK(reg, field)) >> REG_FIELD_SHIFT(reg, field))
1094
1095 #define WREG32_FIELD(reg, field, val)   \
1096         WREG32(mm##reg, (RREG32(mm##reg) & ~REG_FIELD_MASK(reg, field)) | (val) << REG_FIELD_SHIFT(reg, field))
1097
1098 #define WREG32_FIELD_OFFSET(reg, offset, field, val)    \
1099         WREG32(mm##reg + offset, (RREG32(mm##reg + offset) & ~REG_FIELD_MASK(reg, field)) | (val) << REG_FIELD_SHIFT(reg, field))
1100
1101 /*
1102  * BIOS helpers.
1103  */
1104 #define RBIOS8(i) (adev->bios[i])
1105 #define RBIOS16(i) (RBIOS8(i) | (RBIOS8((i)+1) << 8))
1106 #define RBIOS32(i) ((RBIOS16(i)) | (RBIOS16((i)+2) << 16))
1107
1108 /*
1109  * ASICs macro.
1110  */
1111 #define amdgpu_asic_set_vga_state(adev, state) (adev)->asic_funcs->set_vga_state((adev), (state))
1112 #define amdgpu_asic_reset(adev) (adev)->asic_funcs->reset((adev))
1113 #define amdgpu_asic_reset_method(adev) (adev)->asic_funcs->reset_method((adev))
1114 #define amdgpu_asic_get_xclk(adev) (adev)->asic_funcs->get_xclk((adev))
1115 #define amdgpu_asic_set_uvd_clocks(adev, v, d) (adev)->asic_funcs->set_uvd_clocks((adev), (v), (d))
1116 #define amdgpu_asic_set_vce_clocks(adev, ev, ec) (adev)->asic_funcs->set_vce_clocks((adev), (ev), (ec))
1117 #define amdgpu_get_pcie_lanes(adev) (adev)->asic_funcs->get_pcie_lanes((adev))
1118 #define amdgpu_set_pcie_lanes(adev, l) (adev)->asic_funcs->set_pcie_lanes((adev), (l))
1119 #define amdgpu_asic_get_gpu_clock_counter(adev) (adev)->asic_funcs->get_gpu_clock_counter((adev))
1120 #define amdgpu_asic_read_disabled_bios(adev) (adev)->asic_funcs->read_disabled_bios((adev))
1121 #define amdgpu_asic_read_bios_from_rom(adev, b, l) (adev)->asic_funcs->read_bios_from_rom((adev), (b), (l))
1122 #define amdgpu_asic_read_register(adev, se, sh, offset, v)((adev)->asic_funcs->read_register((adev), (se), (sh), (offset), (v)))
1123 #define amdgpu_asic_get_config_memsize(adev) (adev)->asic_funcs->get_config_memsize((adev))
1124 #define amdgpu_asic_flush_hdp(adev, r) (adev)->asic_funcs->flush_hdp((adev), (r))
1125 #define amdgpu_asic_invalidate_hdp(adev, r) (adev)->asic_funcs->invalidate_hdp((adev), (r))
1126 #define amdgpu_asic_need_full_reset(adev) (adev)->asic_funcs->need_full_reset((adev))
1127 #define amdgpu_asic_init_doorbell_index(adev) (adev)->asic_funcs->init_doorbell_index((adev))
1128 #define amdgpu_asic_get_pcie_usage(adev, cnt0, cnt1) ((adev)->asic_funcs->get_pcie_usage((adev), (cnt0), (cnt1)))
1129 #define amdgpu_asic_need_reset_on_init(adev) (adev)->asic_funcs->need_reset_on_init((adev))
1130 #define amdgpu_asic_get_pcie_replay_count(adev) ((adev)->asic_funcs->get_pcie_replay_count((adev)))
1131 #define amdgpu_asic_supports_baco(adev) (adev)->asic_funcs->supports_baco((adev))
1132
1133 #define amdgpu_inc_vram_lost(adev) atomic_inc(&((adev)->vram_lost_counter));
1134
1135 /* Common functions */
1136 bool amdgpu_device_should_recover_gpu(struct amdgpu_device *adev);
1137 int amdgpu_device_gpu_recover(struct amdgpu_device *adev,
1138                               struct amdgpu_job* job);
1139 void amdgpu_device_pci_config_reset(struct amdgpu_device *adev);
1140 bool amdgpu_device_need_post(struct amdgpu_device *adev);
1141
1142 void amdgpu_cs_report_moved_bytes(struct amdgpu_device *adev, u64 num_bytes,
1143                                   u64 num_vis_bytes);
1144 int amdgpu_device_resize_fb_bar(struct amdgpu_device *adev);
1145 void amdgpu_device_program_register_sequence(struct amdgpu_device *adev,
1146                                              const u32 *registers,
1147                                              const u32 array_size);
1148
1149 bool amdgpu_device_supports_boco(struct drm_device *dev);
1150 bool amdgpu_device_supports_baco(struct drm_device *dev);
1151 bool amdgpu_device_is_peer_accessible(struct amdgpu_device *adev,
1152                                       struct amdgpu_device *peer_adev);
1153 int amdgpu_device_baco_enter(struct drm_device *dev);
1154 int amdgpu_device_baco_exit(struct drm_device *dev);
1155
1156 /* atpx handler */
1157 #if defined(CONFIG_VGA_SWITCHEROO)
1158 void amdgpu_register_atpx_handler(void);
1159 void amdgpu_unregister_atpx_handler(void);
1160 bool amdgpu_has_atpx_dgpu_power_cntl(void);
1161 bool amdgpu_is_atpx_hybrid(void);
1162 bool amdgpu_atpx_dgpu_req_power_for_displays(void);
1163 bool amdgpu_has_atpx(void);
1164 #else
1165 static inline void amdgpu_register_atpx_handler(void) {}
1166 static inline void amdgpu_unregister_atpx_handler(void) {}
1167 static inline bool amdgpu_has_atpx_dgpu_power_cntl(void) { return false; }
1168 static inline bool amdgpu_is_atpx_hybrid(void) { return false; }
1169 static inline bool amdgpu_atpx_dgpu_req_power_for_displays(void) { return false; }
1170 static inline bool amdgpu_has_atpx(void) { return false; }
1171 #endif
1172
1173 #if defined(CONFIG_VGA_SWITCHEROO) && defined(CONFIG_ACPI)
1174 void *amdgpu_atpx_get_dhandle(void);
1175 #else
1176 static inline void *amdgpu_atpx_get_dhandle(void) { return NULL; }
1177 #endif
1178
1179 /*
1180  * KMS
1181  */
1182 extern const struct drm_ioctl_desc amdgpu_ioctls_kms[];
1183 extern const int amdgpu_max_kms_ioctl;
1184
1185 int amdgpu_driver_load_kms(struct drm_device *dev, unsigned long flags);
1186 void amdgpu_driver_unload_kms(struct drm_device *dev);
1187 void amdgpu_driver_lastclose_kms(struct drm_device *dev);
1188 int amdgpu_driver_open_kms(struct drm_device *dev, struct drm_file *file_priv);
1189 void amdgpu_driver_postclose_kms(struct drm_device *dev,
1190                                  struct drm_file *file_priv);
1191 int amdgpu_device_ip_suspend(struct amdgpu_device *adev);
1192 int amdgpu_device_suspend(struct drm_device *dev, bool fbcon);
1193 int amdgpu_device_resume(struct drm_device *dev, bool fbcon);
1194 u32 amdgpu_get_vblank_counter_kms(struct drm_crtc *crtc);
1195 int amdgpu_enable_vblank_kms(struct drm_crtc *crtc);
1196 void amdgpu_disable_vblank_kms(struct drm_crtc *crtc);
1197 long amdgpu_kms_compat_ioctl(struct file *filp, unsigned int cmd,
1198                              unsigned long arg);
1199
1200 /*
1201  * functions used by amdgpu_encoder.c
1202  */
1203 struct amdgpu_afmt_acr {
1204         u32 clock;
1205
1206         int n_32khz;
1207         int cts_32khz;
1208
1209         int n_44_1khz;
1210         int cts_44_1khz;
1211
1212         int n_48khz;
1213         int cts_48khz;
1214
1215 };
1216
1217 struct amdgpu_afmt_acr amdgpu_afmt_acr(uint32_t clock);
1218
1219 /* amdgpu_acpi.c */
1220 #if defined(CONFIG_ACPI)
1221 int amdgpu_acpi_init(struct amdgpu_device *adev);
1222 void amdgpu_acpi_fini(struct amdgpu_device *adev);
1223 bool amdgpu_acpi_is_pcie_performance_request_supported(struct amdgpu_device *adev);
1224 int amdgpu_acpi_pcie_performance_request(struct amdgpu_device *adev,
1225                                                 u8 perf_req, bool advertise);
1226 int amdgpu_acpi_pcie_notify_device_ready(struct amdgpu_device *adev);
1227
1228 void amdgpu_acpi_get_backlight_caps(struct amdgpu_device *adev,
1229                 struct amdgpu_dm_backlight_caps *caps);
1230 #else
1231 static inline int amdgpu_acpi_init(struct amdgpu_device *adev) { return 0; }
1232 static inline void amdgpu_acpi_fini(struct amdgpu_device *adev) { }
1233 #endif
1234
1235 int amdgpu_cs_find_mapping(struct amdgpu_cs_parser *parser,
1236                            uint64_t addr, struct amdgpu_bo **bo,
1237                            struct amdgpu_bo_va_mapping **mapping);
1238
1239 #if defined(CONFIG_DRM_AMD_DC)
1240 int amdgpu_dm_display_resume(struct amdgpu_device *adev );
1241 #else
1242 static inline int amdgpu_dm_display_resume(struct amdgpu_device *adev) { return 0; }
1243 #endif
1244
1245
1246 void amdgpu_register_gpu_instance(struct amdgpu_device *adev);
1247 void amdgpu_unregister_gpu_instance(struct amdgpu_device *adev);
1248
1249 #include "amdgpu_object.h"
1250
1251 /* used by df_v3_6.c and amdgpu_pmu.c */
1252 #define AMDGPU_PMU_ATTR(_name, _object)                                 \
1253 static ssize_t                                                          \
1254 _name##_show(struct device *dev,                                        \
1255                                struct device_attribute *attr,           \
1256                                char *page)                              \
1257 {                                                                       \
1258         BUILD_BUG_ON(sizeof(_object) >= PAGE_SIZE - 1);                 \
1259         return sprintf(page, _object "\n");                             \
1260 }                                                                       \
1261                                                                         \
1262 static struct device_attribute pmu_attr_##_name = __ATTR_RO(_name)
1263
1264 static inline bool amdgpu_is_tmz(struct amdgpu_device *adev)
1265 {
1266        return adev->gmc.tmz_enabled;
1267 }
1268
1269 #endif