drivers/dma/at_xdmac.c

   1 /*
   2  * Driver for the Atmel Extensible DMA Controller (aka XDMAC on AT91 systems)
   3  *
   4  * Copyright (C) 2014 Atmel Corporation
   5  *
   6  * Author: Ludovic Desroches <ludovic.desroches@atmel.com>
   7  *
   8  * This program is free software; you can redistribute it and/or modify it
   9  * under the terms of the GNU General Public License version 2 as published by
  10  * the Free Software Foundation.
  11  *
  12  * This program is distributed in the hope that it will be useful, but WITHOUT
  13  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
  14  * FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
  15  * more details.
  16  *
  17  * You should have received a copy of the GNU General Public License along with
  18  * this program.  If not, see <http://www.gnu.org/licenses/>.
  19  */
  20
  21 #include <asm/barrier.h>
  22 #include <dt-bindings/dma/at91.h>
  23 #include <linux/clk.h>
  24 #include <linux/dmaengine.h>
  25 #include <linux/dmapool.h>
  26 #include <linux/interrupt.h>
  27 #include <linux/irq.h>
  28 #include <linux/kernel.h>
  29 #include <linux/list.h>
  30 #include <linux/module.h>
  31 #include <linux/of_dma.h>
  32 #include <linux/of_platform.h>
  33 #include <linux/platform_device.h>
  34 #include <linux/pm.h>
  35
  36 #include "dmaengine.h"
  37
  38 /* Global registers */
  39 #define AT_XDMAC_GTYPE          0x00    /* Global Type Register */
  40 #define         AT_XDMAC_NB_CH(i)       (((i) & 0x1F) + 1)              /* Number of Channels Minus One */
  41 #define         AT_XDMAC_FIFO_SZ(i)     (((i) >> 5) & 0x7FF)            /* Number of Bytes */
  42 #define         AT_XDMAC_NB_REQ(i)      ((((i) >> 16) & 0x3F) + 1)      /* Number of Peripheral Requests Minus One */
  43 #define AT_XDMAC_GCFG           0x04    /* Global Configuration Register */
  44 #define AT_XDMAC_GWAC           0x08    /* Global Weighted Arbiter Configuration Register */
  45 #define AT_XDMAC_GIE            0x0C    /* Global Interrupt Enable Register */
  46 #define AT_XDMAC_GID            0x10    /* Global Interrupt Disable Register */
  47 #define AT_XDMAC_GIM            0x14    /* Global Interrupt Mask Register */
  48 #define AT_XDMAC_GIS            0x18    /* Global Interrupt Status Register */
  49 #define AT_XDMAC_GE             0x1C    /* Global Channel Enable Register */
  50 #define AT_XDMAC_GD             0x20    /* Global Channel Disable Register */
  51 #define AT_XDMAC_GS             0x24    /* Global Channel Status Register */
  52 #define AT_XDMAC_GRS            0x28    /* Global Channel Read Suspend Register */
  53 #define AT_XDMAC_GWS            0x2C    /* Global Write Suspend Register */
  54 #define AT_XDMAC_GRWS           0x30    /* Global Channel Read Write Suspend Register */
  55 #define AT_XDMAC_GRWR           0x34    /* Global Channel Read Write Resume Register */
  56 #define AT_XDMAC_GSWR           0x38    /* Global Channel Software Request Register */
  57 #define AT_XDMAC_GSWS           0x3C    /* Global channel Software Request Status Register */
  58 #define AT_XDMAC_GSWF           0x40    /* Global Channel Software Flush Request Register */
  59 #define AT_XDMAC_VERSION        0xFFC   /* XDMAC Version Register */
  60
  61 /* Channel relative registers offsets */
  62 #define AT_XDMAC_CIE            0x00    /* Channel Interrupt Enable Register */
  63 #define         AT_XDMAC_CIE_BIE        BIT(0)  /* End of Block Interrupt Enable Bit */
  64 #define         AT_XDMAC_CIE_LIE        BIT(1)  /* End of Linked List Interrupt Enable Bit */
  65 #define         AT_XDMAC_CIE_DIE        BIT(2)  /* End of Disable Interrupt Enable Bit */
  66 #define         AT_XDMAC_CIE_FIE        BIT(3)  /* End of Flush Interrupt Enable Bit */
  67 #define         AT_XDMAC_CIE_RBEIE      BIT(4)  /* Read Bus Error Interrupt Enable Bit */
  68 #define         AT_XDMAC_CIE_WBEIE      BIT(5)  /* Write Bus Error Interrupt Enable Bit */
  69 #define         AT_XDMAC_CIE_ROIE       BIT(6)  /* Request Overflow Interrupt Enable Bit */
  70 #define AT_XDMAC_CID            0x04    /* Channel Interrupt Disable Register */
  71 #define         AT_XDMAC_CID_BID        BIT(0)  /* End of Block Interrupt Disable Bit */
  72 #define         AT_XDMAC_CID_LID        BIT(1)  /* End of Linked List Interrupt Disable Bit */
  73 #define         AT_XDMAC_CID_DID        BIT(2)  /* End of Disable Interrupt Disable Bit */
  74 #define         AT_XDMAC_CID_FID        BIT(3)  /* End of Flush Interrupt Disable Bit */
  75 #define         AT_XDMAC_CID_RBEID      BIT(4)  /* Read Bus Error Interrupt Disable Bit */
  76 #define         AT_XDMAC_CID_WBEID      BIT(5)  /* Write Bus Error Interrupt Disable Bit */
  77 #define         AT_XDMAC_CID_ROID       BIT(6)  /* Request Overflow Interrupt Disable Bit */
  78 #define AT_XDMAC_CIM            0x08    /* Channel Interrupt Mask Register */
  79 #define         AT_XDMAC_CIM_BIM        BIT(0)  /* End of Block Interrupt Mask Bit */
  80 #define         AT_XDMAC_CIM_LIM        BIT(1)  /* End of Linked List Interrupt Mask Bit */
  81 #define         AT_XDMAC_CIM_DIM        BIT(2)  /* End of Disable Interrupt Mask Bit */
  82 #define         AT_XDMAC_CIM_FIM        BIT(3)  /* End of Flush Interrupt Mask Bit */
  83 #define         AT_XDMAC_CIM_RBEIM      BIT(4)  /* Read Bus Error Interrupt Mask Bit */
  84 #define         AT_XDMAC_CIM_WBEIM      BIT(5)  /* Write Bus Error Interrupt Mask Bit */
  85 #define         AT_XDMAC_CIM_ROIM       BIT(6)  /* Request Overflow Interrupt Mask Bit */
  86 #define AT_XDMAC_CIS            0x0C    /* Channel Interrupt Status Register */
  87 #define         AT_XDMAC_CIS_BIS        BIT(0)  /* End of Block Interrupt Status Bit */
  88 #define         AT_XDMAC_CIS_LIS        BIT(1)  /* End of Linked List Interrupt Status Bit */
  89 #define         AT_XDMAC_CIS_DIS        BIT(2)  /* End of Disable Interrupt Status Bit */
  90 #define         AT_XDMAC_CIS_FIS        BIT(3)  /* End of Flush Interrupt Status Bit */
  91 #define         AT_XDMAC_CIS_RBEIS      BIT(4)  /* Read Bus Error Interrupt Status Bit */
  92 #define         AT_XDMAC_CIS_WBEIS      BIT(5)  /* Write Bus Error Interrupt Status Bit */
  93 #define         AT_XDMAC_CIS_ROIS       BIT(6)  /* Request Overflow Interrupt Status Bit */
  94 #define AT_XDMAC_CSA            0x10    /* Channel Source Address Register */
  95 #define AT_XDMAC_CDA            0x14    /* Channel Destination Address Register */
  96 #define AT_XDMAC_CNDA           0x18    /* Channel Next Descriptor Address Register */
  97 #define         AT_XDMAC_CNDA_NDAIF(i)  ((i) & 0x1)                     /* Channel x Next Descriptor Interface */
  98 #define         AT_XDMAC_CNDA_NDA(i)    ((i) & 0xfffffffc)              /* Channel x Next Descriptor Address */
  99 #define AT_XDMAC_CNDC           0x1C    /* Channel Next Descriptor Control Register */
 100 #define         AT_XDMAC_CNDC_NDE               (0x1 << 0)              /* Channel x Next Descriptor Enable */
 101 #define         AT_XDMAC_CNDC_NDSUP             (0x1 << 1)              /* Channel x Next Descriptor Source Update */
 102 #define         AT_XDMAC_CNDC_NDDUP             (0x1 << 2)              /* Channel x Next Descriptor Destination Update */
 103 #define         AT_XDMAC_CNDC_NDVIEW_NDV0       (0x0 << 3)              /* Channel x Next Descriptor View 0 */
 104 #define         AT_XDMAC_CNDC_NDVIEW_NDV1       (0x1 << 3)              /* Channel x Next Descriptor View 1 */
 105 #define         AT_XDMAC_CNDC_NDVIEW_NDV2       (0x2 << 3)              /* Channel x Next Descriptor View 2 */
 106 #define         AT_XDMAC_CNDC_NDVIEW_NDV3       (0x3 << 3)              /* Channel x Next Descriptor View 3 */
 107 #define AT_XDMAC_CUBC           0x20    /* Channel Microblock Control Register */
 108 #define AT_XDMAC_CBC            0x24    /* Channel Block Control Register */
 109 #define AT_XDMAC_CC             0x28    /* Channel Configuration Register */
 110 #define         AT_XDMAC_CC_TYPE        (0x1 << 0)      /* Channel Transfer Type */
 111 #define                 AT_XDMAC_CC_TYPE_MEM_TRAN       (0x0 << 0)      /* Memory to Memory Transfer */
 112 #define                 AT_XDMAC_CC_TYPE_PER_TRAN       (0x1 << 0)      /* Peripheral to Memory or Memory to Peripheral Transfer */
 113 #define         AT_XDMAC_CC_MBSIZE_MASK (0x3 << 1)
 114 #define                 AT_XDMAC_CC_MBSIZE_SINGLE       (0x0 << 1)
 115 #define                 AT_XDMAC_CC_MBSIZE_FOUR         (0x1 << 1)
 116 #define                 AT_XDMAC_CC_MBSIZE_EIGHT        (0x2 << 1)
 117 #define                 AT_XDMAC_CC_MBSIZE_SIXTEEN      (0x3 << 1)
 118 #define         AT_XDMAC_CC_DSYNC       (0x1 << 4)      /* Channel Synchronization */
 119 #define                 AT_XDMAC_CC_DSYNC_PER2MEM       (0x0 << 4)
 120 #define                 AT_XDMAC_CC_DSYNC_MEM2PER       (0x1 << 4)
 121 #define         AT_XDMAC_CC_PROT        (0x1 << 5)      /* Channel Protection */
 122 #define                 AT_XDMAC_CC_PROT_SEC            (0x0 << 5)
 123 #define                 AT_XDMAC_CC_PROT_UNSEC          (0x1 << 5)
 124 #define         AT_XDMAC_CC_SWREQ       (0x1 << 6)      /* Channel Software Request Trigger */
 125 #define                 AT_XDMAC_CC_SWREQ_HWR_CONNECTED (0x0 << 6)
 126 #define                 AT_XDMAC_CC_SWREQ_SWR_CONNECTED (0x1 << 6)
 127 #define         AT_XDMAC_CC_MEMSET      (0x1 << 7)      /* Channel Fill Block of memory */
 128 #define                 AT_XDMAC_CC_MEMSET_NORMAL_MODE  (0x0 << 7)
 129 #define                 AT_XDMAC_CC_MEMSET_HW_MODE      (0x1 << 7)
 130 #define         AT_XDMAC_CC_CSIZE(i)    ((0x7 & (i)) << 8)      /* Channel Chunk Size */
 131 #define         AT_XDMAC_CC_DWIDTH_OFFSET       11
 132 #define         AT_XDMAC_CC_DWIDTH_MASK (0x3 << AT_XDMAC_CC_DWIDTH_OFFSET)
 133 #define         AT_XDMAC_CC_DWIDTH(i)   ((0x3 & (i)) << AT_XDMAC_CC_DWIDTH_OFFSET)      /* Channel Data Width */
 134 #define                 AT_XDMAC_CC_DWIDTH_BYTE         0x0
 135 #define                 AT_XDMAC_CC_DWIDTH_HALFWORD     0x1
 136 #define                 AT_XDMAC_CC_DWIDTH_WORD         0x2
 137 #define                 AT_XDMAC_CC_DWIDTH_DWORD        0x3
 138 #define         AT_XDMAC_CC_SIF(i)      ((0x1 & (i)) << 13)     /* Channel Source Interface Identifier */
 139 #define         AT_XDMAC_CC_DIF(i)      ((0x1 & (i)) << 14)     /* Channel Destination Interface Identifier */
 140 #define         AT_XDMAC_CC_SAM_MASK    (0x3 << 16)     /* Channel Source Addressing Mode */
 141 #define                 AT_XDMAC_CC_SAM_FIXED_AM        (0x0 << 16)
 142 #define                 AT_XDMAC_CC_SAM_INCREMENTED_AM  (0x1 << 16)
 143 #define                 AT_XDMAC_CC_SAM_UBS_AM          (0x2 << 16)
 144 #define                 AT_XDMAC_CC_SAM_UBS_DS_AM       (0x3 << 16)
 145 #define         AT_XDMAC_CC_DAM_MASK    (0x3 << 18)     /* Channel Source Addressing Mode */
 146 #define                 AT_XDMAC_CC_DAM_FIXED_AM        (0x0 << 18)
 147 #define                 AT_XDMAC_CC_DAM_INCREMENTED_AM  (0x1 << 18)
 148 #define                 AT_XDMAC_CC_DAM_UBS_AM          (0x2 << 18)
 149 #define                 AT_XDMAC_CC_DAM_UBS_DS_AM       (0x3 << 18)
 150 #define         AT_XDMAC_CC_INITD       (0x1 << 21)     /* Channel Initialization Terminated (read only) */
 151 #define                 AT_XDMAC_CC_INITD_TERMINATED    (0x0 << 21)
 152 #define                 AT_XDMAC_CC_INITD_IN_PROGRESS   (0x1 << 21)
 153 #define         AT_XDMAC_CC_RDIP        (0x1 << 22)     /* Read in Progress (read only) */
 154 #define                 AT_XDMAC_CC_RDIP_DONE           (0x0 << 22)
 155 #define                 AT_XDMAC_CC_RDIP_IN_PROGRESS    (0x1 << 22)
 156 #define         AT_XDMAC_CC_WRIP        (0x1 << 23)     /* Write in Progress (read only) */
 157 #define                 AT_XDMAC_CC_WRIP_DONE           (0x0 << 23)
 158 #define                 AT_XDMAC_CC_WRIP_IN_PROGRESS    (0x1 << 23)
 159 #define         AT_XDMAC_CC_PERID(i)    (0x7f & (h) << 24)      /* Channel Peripheral Identifier */
 160 #define AT_XDMAC_CDS_MSP        0x2C    /* Channel Data Stride Memory Set Pattern */
 161 #define AT_XDMAC_CSUS           0x30    /* Channel Source Microblock Stride */
 162 #define AT_XDMAC_CDUS           0x34    /* Channel Destination Microblock Stride */
 163
 164 #define AT_XDMAC_CHAN_REG_BASE  0x50    /* Channel registers base address */
 165
 166 /* Microblock control members */
 167 #define AT_XDMAC_MBR_UBC_UBLEN_MAX      0xFFFFFFUL      /* Maximum Microblock Length */
 168 #define AT_XDMAC_MBR_UBC_NDE            (0x1 << 24)     /* Next Descriptor Enable */
 169 #define AT_XDMAC_MBR_UBC_NSEN           (0x1 << 25)     /* Next Descriptor Source Update */
 170 #define AT_XDMAC_MBR_UBC_NDEN           (0x1 << 26)     /* Next Descriptor Destination Update */
 171 #define AT_XDMAC_MBR_UBC_NDV0           (0x0 << 27)     /* Next Descriptor View 0 */
 172 #define AT_XDMAC_MBR_UBC_NDV1           (0x1 << 27)     /* Next Descriptor View 1 */
 173 #define AT_XDMAC_MBR_UBC_NDV2           (0x2 << 27)     /* Next Descriptor View 2 */
 174 #define AT_XDMAC_MBR_UBC_NDV3           (0x3 << 27)     /* Next Descriptor View 3 */
 175
 176 #define AT_XDMAC_MAX_CHAN       0x20
 177 #define AT_XDMAC_MAX_CSIZE      16      /* 16 data */
 178 #define AT_XDMAC_MAX_DWIDTH     8       /* 64 bits */
 179
 180 #define AT_XDMAC_DMA_BUSWIDTHS\
 181         (BIT(DMA_SLAVE_BUSWIDTH_UNDEFINED) |\
 182         BIT(DMA_SLAVE_BUSWIDTH_1_BYTE) |\
 183         BIT(DMA_SLAVE_BUSWIDTH_2_BYTES) |\
 184         BIT(DMA_SLAVE_BUSWIDTH_4_BYTES) |\
 185         BIT(DMA_SLAVE_BUSWIDTH_8_BYTES))
 186
 187 enum atc_status {
 188         AT_XDMAC_CHAN_IS_CYCLIC = 0,
 189         AT_XDMAC_CHAN_IS_PAUSED,
 190 };
 191
 192 /* ----- Channels ----- */
 193 struct at_xdmac_chan {
 194         struct dma_chan                 chan;
 195         void __iomem                    *ch_regs;
 196         u32                             mask;           /* Channel Mask */
 197         u32                             cfg;            /* Channel Configuration Register */
 198         u8                              perid;          /* Peripheral ID */
 199         u8                              perif;          /* Peripheral Interface */
 200         u8                              memif;          /* Memory Interface */
 201         u32                             save_cc;
 202         u32                             save_cim;
 203         u32                             save_cnda;
 204         u32                             save_cndc;
 205         unsigned long                   status;
 206         struct tasklet_struct           tasklet;
 207         struct dma_slave_config         sconfig;
 208
 209         spinlock_t                      lock;
 210
 211         struct list_head                xfers_list;
 212         struct list_head                free_descs_list;
 213 };
 214
 215
 216 /* ----- Controller ----- */
 217 struct at_xdmac {
 218         struct dma_device       dma;
 219         void __iomem            *regs;
 220         int                     irq;
 221         struct clk              *clk;
 222         u32                     save_gim;
 223         u32                     save_gs;
 224         struct dma_pool         *at_xdmac_desc_pool;
 225         struct at_xdmac_chan    chan[0];
 226 };
 227
 228
 229 /* ----- Descriptors ----- */
 230
 231 /* Linked List Descriptor */
 232 struct at_xdmac_lld {
 233         dma_addr_t      mbr_nda;        /* Next Descriptor Member */
 234         u32             mbr_ubc;        /* Microblock Control Member */
 235         dma_addr_t      mbr_sa;         /* Source Address Member */
 236         dma_addr_t      mbr_da;         /* Destination Address Member */
 237         u32             mbr_cfg;        /* Configuration Register */
 238         u32             mbr_bc;         /* Block Control Register */
 239         u32             mbr_ds;         /* Data Stride Register */
 240         u32             mbr_sus;        /* Source Microblock Stride Register */
 241         u32             mbr_dus;        /* Destination Microblock Stride Register */
 242 };
 243
 244
 245 struct at_xdmac_desc {
 246         struct at_xdmac_lld             lld;
 247         enum dma_transfer_direction     direction;
 248         struct dma_async_tx_descriptor  tx_dma_desc;
 249         struct list_head                desc_node;
 250         /* Following members are only used by the first descriptor */
 251         bool                            active_xfer;
 252         unsigned int                    xfer_size;
 253         struct list_head                descs_list;
 254         struct list_head                xfer_node;
 255 };
 256
 257 static inline void __iomem *at_xdmac_chan_reg_base(struct at_xdmac *atxdmac, unsigned int chan_nb)
 258 {
 259         return atxdmac->regs + (AT_XDMAC_CHAN_REG_BASE + chan_nb * 0x40);
 260 }
 261
 262 #define at_xdmac_read(atxdmac, reg) readl_relaxed((atxdmac)->regs + (reg))
 263 #define at_xdmac_write(atxdmac, reg, value) \
 264         writel_relaxed((value), (atxdmac)->regs + (reg))
 265
 266 #define at_xdmac_chan_read(atchan, reg) readl_relaxed((atchan)->ch_regs + (reg))
 267 #define at_xdmac_chan_write(atchan, reg, value) writel_relaxed((value), (atchan)->ch_regs + (reg))
 268
 269 static inline struct at_xdmac_chan *to_at_xdmac_chan(struct dma_chan *dchan)
 270 {
 271         return container_of(dchan, struct at_xdmac_chan, chan);
 272 }
 273
 274 static struct device *chan2dev(struct dma_chan *chan)
 275 {
 276         return &chan->dev->device;
 277 }
 278
 279 static inline struct at_xdmac *to_at_xdmac(struct dma_device *ddev)
 280 {
 281         return container_of(ddev, struct at_xdmac, dma);
 282 }
 283
 284 static inline struct at_xdmac_desc *txd_to_at_desc(struct dma_async_tx_descriptor *txd)
 285 {
 286         return container_of(txd, struct at_xdmac_desc, tx_dma_desc);
 287 }
 288
 289 static inline int at_xdmac_chan_is_cyclic(struct at_xdmac_chan *atchan)
 290 {
 291         return test_bit(AT_XDMAC_CHAN_IS_CYCLIC, &atchan->status);
 292 }
 293
 294 static inline int at_xdmac_chan_is_paused(struct at_xdmac_chan *atchan)
 295 {
 296         return test_bit(AT_XDMAC_CHAN_IS_PAUSED, &atchan->status);
 297 }
 298
 299 static inline int at_xdmac_csize(u32 maxburst)
 300 {
 301         int csize;
 302
 303         csize = ffs(maxburst) - 1;
 304         if (csize > 4)
 305                 csize = -EINVAL;
 306
 307         return csize;
 308 };
 309
 310 static inline u8 at_xdmac_get_dwidth(u32 cfg)
 311 {
 312         return (cfg & AT_XDMAC_CC_DWIDTH_MASK) >> AT_XDMAC_CC_DWIDTH_OFFSET;
 313 };
 314
 315 static unsigned int init_nr_desc_per_channel = 64;
 316 module_param(init_nr_desc_per_channel, uint, 0644);
 317 MODULE_PARM_DESC(init_nr_desc_per_channel,
 318                  "initial descriptors per channel (default: 64)");
 319
 320
 321 static bool at_xdmac_chan_is_enabled(struct at_xdmac_chan *atchan)
 322 {
 323         return at_xdmac_chan_read(atchan, AT_XDMAC_GS) & atchan->mask;
 324 }
 325
 326 static void at_xdmac_off(struct at_xdmac *atxdmac)
 327 {
 328         at_xdmac_write(atxdmac, AT_XDMAC_GD, -1L);
 329
 330         /* Wait that all chans are disabled. */
 331         while (at_xdmac_read(atxdmac, AT_XDMAC_GS))
 332                 cpu_relax();
 333
 334         at_xdmac_write(atxdmac, AT_XDMAC_GID, -1L);
 335 }
 336
 337 /* Call with lock hold. */
 338 static void at_xdmac_start_xfer(struct at_xdmac_chan *atchan,
 339                                 struct at_xdmac_desc *first)
 340 {
 341         struct at_xdmac *atxdmac = to_at_xdmac(atchan->chan.device);
 342         u32             reg;
 343
 344         dev_vdbg(chan2dev(&atchan->chan), "%s: desc 0x%p\n", __func__, first);
 345
 346         if (at_xdmac_chan_is_enabled(atchan))
 347                 return;
 348
 349         /* Set transfer as active to not try to start it again. */
 350         first->active_xfer = true;
 351
 352         /* Tell xdmac where to get the first descriptor. */
 353         reg = AT_XDMAC_CNDA_NDA(first->tx_dma_desc.phys)
 354               | AT_XDMAC_CNDA_NDAIF(atchan->memif);
 355         at_xdmac_chan_write(atchan, AT_XDMAC_CNDA, reg);
 356
 357         /*
 358          * When doing non cyclic transfer we need to use the next
 359          * descriptor view 2 since some fields of the configuration register
 360          * depend on transfer size and src/dest addresses.
 361          */
 362         if (at_xdmac_chan_is_cyclic(atchan))
 363                 reg = AT_XDMAC_CNDC_NDVIEW_NDV1;
 364         else if (first->lld.mbr_ubc & AT_XDMAC_MBR_UBC_NDV3)
 365                 reg = AT_XDMAC_CNDC_NDVIEW_NDV3;
 366         else
 367                 reg = AT_XDMAC_CNDC_NDVIEW_NDV2;
 368         /*
 369          * Even if the register will be updated from the configuration in the
 370          * descriptor when using view 2 or higher, the PROT bit won't be set
 371          * properly. This bit can be modified only by using the channel
 372          * configuration register.
 373          */
 374         at_xdmac_chan_write(atchan, AT_XDMAC_CC, first->lld.mbr_cfg);
 375
 376         reg |= AT_XDMAC_CNDC_NDDUP
 377                | AT_XDMAC_CNDC_NDSUP
 378                | AT_XDMAC_CNDC_NDE;
 379         at_xdmac_chan_write(atchan, AT_XDMAC_CNDC, reg);
 380
 381         dev_vdbg(chan2dev(&atchan->chan),
 382                  "%s: CC=0x%08x CNDA=0x%08x, CNDC=0x%08x, CSA=0x%08x, CDA=0x%08x, CUBC=0x%08x\n",
 383                  __func__, at_xdmac_chan_read(atchan, AT_XDMAC_CC),
 384                  at_xdmac_chan_read(atchan, AT_XDMAC_CNDA),
 385                  at_xdmac_chan_read(atchan, AT_XDMAC_CNDC),
 386                  at_xdmac_chan_read(atchan, AT_XDMAC_CSA),
 387                  at_xdmac_chan_read(atchan, AT_XDMAC_CDA),
 388                  at_xdmac_chan_read(atchan, AT_XDMAC_CUBC));
 389
 390         at_xdmac_chan_write(atchan, AT_XDMAC_CID, 0xffffffff);
 391         reg = AT_XDMAC_CIE_RBEIE | AT_XDMAC_CIE_WBEIE | AT_XDMAC_CIE_ROIE;
 392         /*
 393          * There is no end of list when doing cyclic dma, we need to get
 394          * an interrupt after each periods.
 395          */
 396         if (at_xdmac_chan_is_cyclic(atchan))
 397                 at_xdmac_chan_write(atchan, AT_XDMAC_CIE,
 398                                     reg | AT_XDMAC_CIE_BIE);
 399         else
 400                 at_xdmac_chan_write(atchan, AT_XDMAC_CIE,
 401                                     reg | AT_XDMAC_CIE_LIE);
 402         at_xdmac_write(atxdmac, AT_XDMAC_GIE, atchan->mask);
 403         dev_vdbg(chan2dev(&atchan->chan),
 404                  "%s: enable channel (0x%08x)\n", __func__, atchan->mask);
 405         wmb();
 406         at_xdmac_write(atxdmac, AT_XDMAC_GE, atchan->mask);
 407
 408         dev_vdbg(chan2dev(&atchan->chan),
 409                  "%s: CC=0x%08x CNDA=0x%08x, CNDC=0x%08x, CSA=0x%08x, CDA=0x%08x, CUBC=0x%08x\n",
 410                  __func__, at_xdmac_chan_read(atchan, AT_XDMAC_CC),
 411                  at_xdmac_chan_read(atchan, AT_XDMAC_CNDA),
 412                  at_xdmac_chan_read(atchan, AT_XDMAC_CNDC),
 413                  at_xdmac_chan_read(atchan, AT_XDMAC_CSA),
 414                  at_xdmac_chan_read(atchan, AT_XDMAC_CDA),
 415                  at_xdmac_chan_read(atchan, AT_XDMAC_CUBC));
 416
 417 }
 418
 419 static dma_cookie_t at_xdmac_tx_submit(struct dma_async_tx_descriptor *tx)
 420 {
 421         struct at_xdmac_desc    *desc = txd_to_at_desc(tx);
 422         struct at_xdmac_chan    *atchan = to_at_xdmac_chan(tx->chan);
 423         dma_cookie_t            cookie;
 424         unsigned long           irqflags;
 425
 426         spin_lock_irqsave(&atchan->lock, irqflags);
 427         cookie = dma_cookie_assign(tx);
 428
 429         dev_vdbg(chan2dev(tx->chan), "%s: atchan 0x%p, add desc 0x%p to xfers_list\n",
 430                  __func__, atchan, desc);
 431         list_add_tail(&desc->xfer_node, &atchan->xfers_list);
 432         if (list_is_singular(&atchan->xfers_list))
 433                 at_xdmac_start_xfer(atchan, desc);
 434
 435         spin_unlock_irqrestore(&atchan->lock, irqflags);
 436         return cookie;
 437 }
 438
 439 static struct at_xdmac_desc *at_xdmac_alloc_desc(struct dma_chan *chan,
 440                                                  gfp_t gfp_flags)
 441 {
 442         struct at_xdmac_desc    *desc;
 443         struct at_xdmac         *atxdmac = to_at_xdmac(chan->device);
 444         dma_addr_t              phys;
 445
 446         desc = dma_pool_alloc(atxdmac->at_xdmac_desc_pool, gfp_flags, &phys);
 447         if (desc) {
 448                 memset(desc, 0, sizeof(*desc));
 449                 INIT_LIST_HEAD(&desc->descs_list);
 450                 dma_async_tx_descriptor_init(&desc->tx_dma_desc, chan);
 451                 desc->tx_dma_desc.tx_submit = at_xdmac_tx_submit;
 452                 desc->tx_dma_desc.phys = phys;
 453         }
 454
 455         return desc;
 456 }
 457
 458 /* Call must be protected by lock. */
 459 static struct at_xdmac_desc *at_xdmac_get_desc(struct at_xdmac_chan *atchan)
 460 {
 461         struct at_xdmac_desc *desc;
 462
 463         if (list_empty(&atchan->free_descs_list)) {
 464                 desc = at_xdmac_alloc_desc(&atchan->chan, GFP_NOWAIT);
 465         } else {
 466                 desc = list_first_entry(&atchan->free_descs_list,
 467                                         struct at_xdmac_desc, desc_node);
 468                 list_del(&desc->desc_node);
 469                 desc->active_xfer = false;
 470         }
 471
 472         return desc;
 473 }
 474
 475 static void at_xdmac_queue_desc(struct dma_chan *chan,
 476                                 struct at_xdmac_desc *prev,
 477                                 struct at_xdmac_desc *desc)
 478 {
 479         if (!prev || !desc)
 480                 return;
 481
 482         prev->lld.mbr_nda = desc->tx_dma_desc.phys;
 483         prev->lld.mbr_ubc |= AT_XDMAC_MBR_UBC_NDE;
 484
 485         dev_dbg(chan2dev(chan), "%s: chain lld: prev=0x%p, mbr_nda=%pad\n",
 486                 __func__, prev, &prev->lld.mbr_nda);
 487 }
 488
 489 static inline void at_xdmac_increment_block_count(struct dma_chan *chan,
 490                                                   struct at_xdmac_desc *desc)
 491 {
 492         if (!desc)
 493                 return;
 494
 495         desc->lld.mbr_bc++;
 496
 497         dev_dbg(chan2dev(chan),
 498                 "%s: incrementing the block count of the desc 0x%p\n",
 499                 __func__, desc);
 500 }
 501
 502 static struct dma_chan *at_xdmac_xlate(struct of_phandle_args *dma_spec,
 503                                        struct of_dma *of_dma)
 504 {
 505         struct at_xdmac         *atxdmac = of_dma->of_dma_data;
 506         struct at_xdmac_chan    *atchan;
 507         struct dma_chan         *chan;
 508         struct device           *dev = atxdmac->dma.dev;
 509
 510         if (dma_spec->args_count != 1) {
 511                 dev_err(dev, "dma phandler args: bad number of args\n");
 512                 return NULL;
 513         }
 514
 515         chan = dma_get_any_slave_channel(&atxdmac->dma);
 516         if (!chan) {
 517                 dev_err(dev, "can't get a dma channel\n");
 518                 return NULL;
 519         }
 520
 521         atchan = to_at_xdmac_chan(chan);
 522         atchan->memif = AT91_XDMAC_DT_GET_MEM_IF(dma_spec->args[0]);
 523         atchan->perif = AT91_XDMAC_DT_GET_PER_IF(dma_spec->args[0]);
 524         atchan->perid = AT91_XDMAC_DT_GET_PERID(dma_spec->args[0]);
 525         dev_dbg(dev, "chan dt cfg: memif=%u perif=%u perid=%u\n",
 526                  atchan->memif, atchan->perif, atchan->perid);
 527
 528         return chan;
 529 }
 530
 531 static int at_xdmac_compute_chan_conf(struct dma_chan *chan,
 532                                       enum dma_transfer_direction direction)
 533 {
 534         struct at_xdmac_chan    *atchan = to_at_xdmac_chan(chan);
 535         int                     csize, dwidth;
 536
 537         if (direction == DMA_DEV_TO_MEM) {
 538                 atchan->cfg =
 539                         AT91_XDMAC_DT_PERID(atchan->perid)
 540                         | AT_XDMAC_CC_DAM_INCREMENTED_AM
 541                         | AT_XDMAC_CC_SAM_FIXED_AM
 542                         | AT_XDMAC_CC_DIF(atchan->memif)
 543                         | AT_XDMAC_CC_SIF(atchan->perif)
 544                         | AT_XDMAC_CC_SWREQ_HWR_CONNECTED
 545                         | AT_XDMAC_CC_DSYNC_PER2MEM
 546                         | AT_XDMAC_CC_MBSIZE_SIXTEEN
 547                         | AT_XDMAC_CC_TYPE_PER_TRAN;
 548                 csize = ffs(atchan->sconfig.src_maxburst) - 1;
 549                 if (csize < 0) {
 550                         dev_err(chan2dev(chan), "invalid src maxburst value\n");
 551                         return -EINVAL;
 552                 }
 553                 atchan->cfg |= AT_XDMAC_CC_CSIZE(csize);
 554                 dwidth = ffs(atchan->sconfig.src_addr_width) - 1;
 555                 if (dwidth < 0) {
 556                         dev_err(chan2dev(chan), "invalid src addr width value\n");
 557                         return -EINVAL;
 558                 }
 559                 atchan->cfg |= AT_XDMAC_CC_DWIDTH(dwidth);
 560         } else if (direction == DMA_MEM_TO_DEV) {
 561                 atchan->cfg =
 562                         AT91_XDMAC_DT_PERID(atchan->perid)
 563                         | AT_XDMAC_CC_DAM_FIXED_AM
 564                         | AT_XDMAC_CC_SAM_INCREMENTED_AM
 565                         | AT_XDMAC_CC_DIF(atchan->perif)
 566                         | AT_XDMAC_CC_SIF(atchan->memif)
 567                         | AT_XDMAC_CC_SWREQ_HWR_CONNECTED
 568                         | AT_XDMAC_CC_DSYNC_MEM2PER
 569                         | AT_XDMAC_CC_MBSIZE_SIXTEEN
 570                         | AT_XDMAC_CC_TYPE_PER_TRAN;
 571                 csize = ffs(atchan->sconfig.dst_maxburst) - 1;
 572                 if (csize < 0) {
 573                         dev_err(chan2dev(chan), "invalid src maxburst value\n");
 574                         return -EINVAL;
 575                 }
 576                 atchan->cfg |= AT_XDMAC_CC_CSIZE(csize);
 577                 dwidth = ffs(atchan->sconfig.dst_addr_width) - 1;
 578                 if (dwidth < 0) {
 579                         dev_err(chan2dev(chan), "invalid dst addr width value\n");
 580                         return -EINVAL;
 581                 }
 582                 atchan->cfg |= AT_XDMAC_CC_DWIDTH(dwidth);
 583         }
 584
 585         dev_dbg(chan2dev(chan), "%s: cfg=0x%08x\n", __func__, atchan->cfg);
 586
 587         return 0;
 588 }
 589
 590 /*
 591  * Only check that maxburst and addr width values are supported by the
 592  * the controller but not that the configuration is good to perform the
 593  * transfer since we don't know the direction at this stage.
 594  */
 595 static int at_xdmac_check_slave_config(struct dma_slave_config *sconfig)
 596 {
 597         if ((sconfig->src_maxburst > AT_XDMAC_MAX_CSIZE)
 598             || (sconfig->dst_maxburst > AT_XDMAC_MAX_CSIZE))
 599                 return -EINVAL;
 600
 601         if ((sconfig->src_addr_width > AT_XDMAC_MAX_DWIDTH)
 602             || (sconfig->dst_addr_width > AT_XDMAC_MAX_DWIDTH))
 603                 return -EINVAL;
 604
 605         return 0;
 606 }
 607
 608 static int at_xdmac_set_slave_config(struct dma_chan *chan,
 609                                       struct dma_slave_config *sconfig)
 610 {
 611         struct at_xdmac_chan    *atchan = to_at_xdmac_chan(chan);
 612
 613         if (at_xdmac_check_slave_config(sconfig)) {
 614                 dev_err(chan2dev(chan), "invalid slave configuration\n");
 615                 return -EINVAL;
 616         }
 617
 618         memcpy(&atchan->sconfig, sconfig, sizeof(atchan->sconfig));
 619
 620         return 0;
 621 }
 622
 623 static struct dma_async_tx_descriptor *
 624 at_xdmac_prep_slave_sg(struct dma_chan *chan, struct scatterlist *sgl,
 625                        unsigned int sg_len, enum dma_transfer_direction direction,
 626                        unsigned long flags, void *context)
 627 {
 628         struct at_xdmac_chan    *atchan = to_at_xdmac_chan(chan);
 629         struct at_xdmac_desc    *first = NULL, *prev = NULL;
 630         struct scatterlist      *sg;
 631         int                     i;
 632         unsigned int            xfer_size = 0;
 633         unsigned long           irqflags;
 634         struct dma_async_tx_descriptor  *ret = NULL;
 635
 636         if (!sgl)
 637                 return NULL;
 638
 639         if (!is_slave_direction(direction)) {
 640                 dev_err(chan2dev(chan), "invalid DMA direction\n");
 641                 return NULL;
 642         }
 643
 644         dev_dbg(chan2dev(chan), "%s: sg_len=%d, dir=%s, flags=0x%lx\n",
 645                  __func__, sg_len,
 646                  direction == DMA_MEM_TO_DEV ? "to device" : "from device",
 647                  flags);
 648
 649         /* Protect dma_sconfig field that can be modified by set_slave_conf. */
 650         spin_lock_irqsave(&atchan->lock, irqflags);
 651
 652         if (at_xdmac_compute_chan_conf(chan, direction))
 653                 goto spin_unlock;
 654
 655         /* Prepare descriptors. */
 656         for_each_sg(sgl, sg, sg_len, i) {
 657                 struct at_xdmac_desc    *desc = NULL;
 658                 u32                     len, mem, dwidth, fixed_dwidth;
 659
 660                 len = sg_dma_len(sg);
 661                 mem = sg_dma_address(sg);
 662                 if (unlikely(!len)) {
 663                         dev_err(chan2dev(chan), "sg data length is zero\n");
 664                         goto spin_unlock;
 665                 }
 666                 dev_dbg(chan2dev(chan), "%s: * sg%d len=%u, mem=0x%08x\n",
 667                          __func__, i, len, mem);
 668
 669                 desc = at_xdmac_get_desc(atchan);
 670                 if (!desc) {
 671                         dev_err(chan2dev(chan), "can't get descriptor\n");
 672                         if (first)
 673                                 list_splice_init(&first->descs_list, &atchan->free_descs_list);
 674                         goto spin_unlock;
 675                 }
 676
 677                 /* Linked list descriptor setup. */
 678                 if (direction == DMA_DEV_TO_MEM) {
 679                         desc->lld.mbr_sa = atchan->sconfig.src_addr;
 680                         desc->lld.mbr_da = mem;
 681                 } else {
 682                         desc->lld.mbr_sa = mem;
 683                         desc->lld.mbr_da = atchan->sconfig.dst_addr;
 684                 }
 685                 desc->lld.mbr_cfg = atchan->cfg;
 686                 dwidth = at_xdmac_get_dwidth(desc->lld.mbr_cfg);
 687                 fixed_dwidth = IS_ALIGNED(len, 1 << dwidth)
 688                                ? at_xdmac_get_dwidth(desc->lld.mbr_cfg)
 689                                : AT_XDMAC_CC_DWIDTH_BYTE;
 690                 desc->lld.mbr_ubc = AT_XDMAC_MBR_UBC_NDV2                       /* next descriptor view */
 691                         | AT_XDMAC_MBR_UBC_NDEN                                 /* next descriptor dst parameter update */
 692                         | AT_XDMAC_MBR_UBC_NSEN                                 /* next descriptor src parameter update */
 693                         | (len >> fixed_dwidth);                                /* microblock length */
 694                 dev_dbg(chan2dev(chan),
 695                          "%s: lld: mbr_sa=%pad, mbr_da=%pad, mbr_ubc=0x%08x\n",
 696                          __func__, &desc->lld.mbr_sa, &desc->lld.mbr_da, desc->lld.mbr_ubc);
 697
 698                 /* Chain lld. */
 699                 if (prev)
 700                         at_xdmac_queue_desc(chan, prev, desc);
 701
 702                 prev = desc;
 703                 if (!first)
 704                         first = desc;
 705
 706                 dev_dbg(chan2dev(chan), "%s: add desc 0x%p to descs_list 0x%p\n",
 707                          __func__, desc, first);
 708                 list_add_tail(&desc->desc_node, &first->descs_list);
 709                 xfer_size += len;
 710         }
 711
 712
 713         first->tx_dma_desc.flags = flags;
 714         first->xfer_size = xfer_size;
 715         first->direction = direction;
 716         ret = &first->tx_dma_desc;
 717
 718 spin_unlock:
 719         spin_unlock_irqrestore(&atchan->lock, irqflags);
 720         return ret;
 721 }
 722
 723 static struct dma_async_tx_descriptor *
 724 at_xdmac_prep_dma_cyclic(struct dma_chan *chan, dma_addr_t buf_addr,
 725                          size_t buf_len, size_t period_len,
 726                          enum dma_transfer_direction direction,
 727                          unsigned long flags)
 728 {
 729         struct at_xdmac_chan    *atchan = to_at_xdmac_chan(chan);
 730         struct at_xdmac_desc    *first = NULL, *prev = NULL;
 731         unsigned int            periods = buf_len / period_len;
 732         int                     i;
 733         unsigned long           irqflags;
 734
 735         dev_dbg(chan2dev(chan), "%s: buf_addr=%pad, buf_len=%zd, period_len=%zd, dir=%s, flags=0x%lx\n",
 736                 __func__, &buf_addr, buf_len, period_len,
 737                 direction == DMA_MEM_TO_DEV ? "mem2per" : "per2mem", flags);
 738
 739         if (!is_slave_direction(direction)) {
 740                 dev_err(chan2dev(chan), "invalid DMA direction\n");
 741                 return NULL;
 742         }
 743
 744         if (test_and_set_bit(AT_XDMAC_CHAN_IS_CYCLIC, &atchan->status)) {
 745                 dev_err(chan2dev(chan), "channel currently used\n");
 746                 return NULL;
 747         }
 748
 749         if (at_xdmac_compute_chan_conf(chan, direction))
 750                 return NULL;
 751
 752         for (i = 0; i < periods; i++) {
 753                 struct at_xdmac_desc    *desc = NULL;
 754
 755                 spin_lock_irqsave(&atchan->lock, irqflags);
 756                 desc = at_xdmac_get_desc(atchan);
 757                 if (!desc) {
 758                         dev_err(chan2dev(chan), "can't get descriptor\n");
 759                         if (first)
 760                                 list_splice_init(&first->descs_list, &atchan->free_descs_list);
 761                         spin_unlock_irqrestore(&atchan->lock, irqflags);
 762                         return NULL;
 763                 }
 764                 spin_unlock_irqrestore(&atchan->lock, irqflags);
 765                 dev_dbg(chan2dev(chan),
 766                         "%s: desc=0x%p, tx_dma_desc.phys=%pad\n",
 767                         __func__, desc, &desc->tx_dma_desc.phys);
 768
 769                 if (direction == DMA_DEV_TO_MEM) {
 770                         desc->lld.mbr_sa = atchan->sconfig.src_addr;
 771                         desc->lld.mbr_da = buf_addr + i * period_len;
 772                 } else {
 773                         desc->lld.mbr_sa = buf_addr + i * period_len;
 774                         desc->lld.mbr_da = atchan->sconfig.dst_addr;
 775                 }
 776                 desc->lld.mbr_cfg = atchan->cfg;
 777                 desc->lld.mbr_ubc = AT_XDMAC_MBR_UBC_NDV1
 778                         | AT_XDMAC_MBR_UBC_NDEN
 779                         | AT_XDMAC_MBR_UBC_NSEN
 780                         | period_len >> at_xdmac_get_dwidth(desc->lld.mbr_cfg);
 781
 782                 dev_dbg(chan2dev(chan),
 783                          "%s: lld: mbr_sa=%pad, mbr_da=%pad, mbr_ubc=0x%08x\n",
 784                          __func__, &desc->lld.mbr_sa, &desc->lld.mbr_da, desc->lld.mbr_ubc);
 785
 786                 /* Chain lld. */
 787                 if (prev)
 788                         at_xdmac_queue_desc(chan, prev, desc);
 789
 790                 prev = desc;
 791                 if (!first)
 792                         first = desc;
 793
 794                 dev_dbg(chan2dev(chan), "%s: add desc 0x%p to descs_list 0x%p\n",
 795                          __func__, desc, first);
 796                 list_add_tail(&desc->desc_node, &first->descs_list);
 797         }
 798
 799         prev->lld.mbr_nda = first->tx_dma_desc.phys;
 800         dev_dbg(chan2dev(chan),
 801                 "%s: chain lld: prev=0x%p, mbr_nda=%pad\n",
 802                 __func__, prev, &prev->lld.mbr_nda);
 803         first->tx_dma_desc.flags = flags;
 804         first->xfer_size = buf_len;
 805         first->direction = direction;
 806
 807         return &first->tx_dma_desc;
 808 }
 809
 810 static inline u32 at_xdmac_align_width(struct dma_chan *chan, dma_addr_t addr)
 811 {
 812         u32 width;
 813
 814         /*
 815          * Check address alignment to select the greater data width we
 816          * can use.
 817          *
 818          * Some XDMAC implementations don't provide dword transfer, in
 819          * this case selecting dword has the same behavior as
 820          * selecting word transfers.
 821          */
 822         if (!(addr & 7)) {
 823                 width = AT_XDMAC_CC_DWIDTH_DWORD;
 824                 dev_dbg(chan2dev(chan), "%s: dwidth: double word\n", __func__);
 825         } else if (!(addr & 3)) {
 826                 width = AT_XDMAC_CC_DWIDTH_WORD;
 827                 dev_dbg(chan2dev(chan), "%s: dwidth: word\n", __func__);
 828         } else if (!(addr & 1)) {
 829                 width = AT_XDMAC_CC_DWIDTH_HALFWORD;
 830                 dev_dbg(chan2dev(chan), "%s: dwidth: half word\n", __func__);
 831         } else {
 832                 width = AT_XDMAC_CC_DWIDTH_BYTE;
 833                 dev_dbg(chan2dev(chan), "%s: dwidth: byte\n", __func__);
 834         }
 835
 836         return width;
 837 }
 838
 839 static struct at_xdmac_desc *
 840 at_xdmac_interleaved_queue_desc(struct dma_chan *chan,
 841                                 struct at_xdmac_chan *atchan,
 842                                 struct at_xdmac_desc *prev,
 843                                 dma_addr_t src, dma_addr_t dst,
 844                                 struct dma_interleaved_template *xt,
 845                                 struct data_chunk *chunk)
 846 {
 847         struct at_xdmac_desc    *desc;
 848         u32                     dwidth;
 849         unsigned long           flags;
 850         size_t                  ublen;
 851         /*
 852          * WARNING: The channel configuration is set here since there is no
 853          * dmaengine_slave_config call in this case. Moreover we don't know the
 854          * direction, it involves we can't dynamically set the source and dest
 855          * interface so we have to use the same one. Only interface 0 allows EBI
 856          * access. Hopefully we can access DDR through both ports (at least on
 857          * SAMA5D4x), so we can use the same interface for source and dest,
 858          * that solves the fact we don't know the direction.
 859          */
 860         u32                     chan_cc = AT_XDMAC_CC_DIF(0)
 861                                         | AT_XDMAC_CC_SIF(0)
 862                                         | AT_XDMAC_CC_MBSIZE_SIXTEEN
 863                                         | AT_XDMAC_CC_TYPE_MEM_TRAN;
 864
 865         dwidth = at_xdmac_align_width(chan, src | dst | chunk->size);
 866         if (chunk->size >= (AT_XDMAC_MBR_UBC_UBLEN_MAX << dwidth)) {
 867                 dev_dbg(chan2dev(chan),
 868                         "%s: chunk too big (%d, max size %lu)...\n",
 869                         __func__, chunk->size,
 870                         AT_XDMAC_MBR_UBC_UBLEN_MAX << dwidth);
 871                 return NULL;
 872         }
 873
 874         if (prev)
 875                 dev_dbg(chan2dev(chan),
 876                         "Adding items at the end of desc 0x%p\n", prev);
 877
 878         if (xt->src_inc) {
 879                 if (xt->src_sgl)
 880                         chan_cc |=  AT_XDMAC_CC_SAM_UBS_DS_AM;
 881                 else
 882                         chan_cc |=  AT_XDMAC_CC_SAM_INCREMENTED_AM;
 883         }
 884
 885         if (xt->dst_inc) {
 886                 if (xt->dst_sgl)
 887                         chan_cc |=  AT_XDMAC_CC_DAM_UBS_DS_AM;
 888                 else
 889                         chan_cc |=  AT_XDMAC_CC_DAM_INCREMENTED_AM;
 890         }
 891
 892         spin_lock_irqsave(&atchan->lock, flags);
 893         desc = at_xdmac_get_desc(atchan);
 894         spin_unlock_irqrestore(&atchan->lock, flags);
 895         if (!desc) {
 896                 dev_err(chan2dev(chan), "can't get descriptor\n");
 897                 return NULL;
 898         }
 899
 900         chan_cc |= AT_XDMAC_CC_DWIDTH(dwidth);
 901
 902         ublen = chunk->size >> dwidth;
 903
 904         desc->lld.mbr_sa = src;
 905         desc->lld.mbr_da = dst;
 906         desc->lld.mbr_sus = dmaengine_get_src_icg(xt, chunk);
 907         desc->lld.mbr_dus = dmaengine_get_dst_icg(xt, chunk);
 908
 909         desc->lld.mbr_ubc = AT_XDMAC_MBR_UBC_NDV3
 910                 | AT_XDMAC_MBR_UBC_NDEN
 911                 | AT_XDMAC_MBR_UBC_NSEN
 912                 | ublen;
 913         desc->lld.mbr_cfg = chan_cc;
 914
 915         dev_dbg(chan2dev(chan),
 916                 "%s: lld: mbr_sa=0x%08x, mbr_da=0x%08x, mbr_ubc=0x%08x, mbr_cfg=0x%08x\n",
 917                 __func__, desc->lld.mbr_sa, desc->lld.mbr_da,
 918                 desc->lld.mbr_ubc, desc->lld.mbr_cfg);
 919
 920         /* Chain lld. */
 921         if (prev)
 922                 at_xdmac_queue_desc(chan, prev, desc);
 923
 924         return desc;
 925 }
 926
 927 static struct dma_async_tx_descriptor *
 928 at_xdmac_prep_interleaved(struct dma_chan *chan,
 929                           struct dma_interleaved_template *xt,
 930                           unsigned long flags)
 931 {
 932         struct at_xdmac_chan    *atchan = to_at_xdmac_chan(chan);
 933         struct at_xdmac_desc    *prev = NULL, *first = NULL;
 934         struct data_chunk       *chunk, *prev_chunk = NULL;
 935         dma_addr_t              dst_addr, src_addr;
 936         size_t                  dst_skip, src_skip, len = 0;
 937         size_t                  prev_dst_icg = 0, prev_src_icg = 0;
 938         int                     i;
 939
 940         if (!xt || (xt->numf != 1) || (xt->dir != DMA_MEM_TO_MEM))
 941                 return NULL;
 942
 943         dev_dbg(chan2dev(chan), "%s: src=0x%08x, dest=0x%08x, numf=%d, frame_size=%d, flags=0x%lx\n",
 944                 __func__, xt->src_start, xt->dst_start, xt->numf,
 945                 xt->frame_size, flags);
 946
 947         src_addr = xt->src_start;
 948         dst_addr = xt->dst_start;
 949
 950         for (i = 0; i < xt->frame_size; i++) {
 951                 struct at_xdmac_desc *desc;
 952                 size_t src_icg, dst_icg;
 953
 954                 chunk = xt->sgl + i;
 955
 956                 dst_icg = dmaengine_get_dst_icg(xt, chunk);
 957                 src_icg = dmaengine_get_src_icg(xt, chunk);
 958
 959                 src_skip = chunk->size + src_icg;
 960                 dst_skip = chunk->size + dst_icg;
 961
 962                 dev_dbg(chan2dev(chan),
 963                         "%s: chunk size=%d, src icg=%d, dst icg=%d\n",
 964                         __func__, chunk->size, src_icg, dst_icg);
 965
 966                 /*
 967                  * Handle the case where we just have the same
 968                  * transfer to setup, we can just increase the
 969                  * block number and reuse the same descriptor.
 970                  */
 971                 if (prev_chunk && prev &&
 972                     (prev_chunk->size == chunk->size) &&
 973                     (prev_src_icg == src_icg) &&
 974                     (prev_dst_icg == dst_icg)) {
 975                         dev_dbg(chan2dev(chan),
 976                                 "%s: same configuration that the previous chunk, merging the descriptors...\n",
 977                                 __func__);
 978                         at_xdmac_increment_block_count(chan, prev);
 979                         continue;
 980                 }
 981
 982                 desc = at_xdmac_interleaved_queue_desc(chan, atchan,
 983                                                        prev,
 984                                                        src_addr, dst_addr,
 985                                                        xt, chunk);
 986                 if (!desc) {
 987                         list_splice_init(&first->descs_list,
 988                                          &atchan->free_descs_list);
 989                         return NULL;
 990                 }
 991
 992                 if (!first)
 993                         first = desc;
 994
 995                 dev_dbg(chan2dev(chan), "%s: add desc 0x%p to descs_list 0x%p\n",
 996                         __func__, desc, first);
 997                 list_add_tail(&desc->desc_node, &first->descs_list);
 998
 999                 if (xt->src_sgl)
1000                         src_addr += src_skip;
1001
1002                 if (xt->dst_sgl)
1003                         dst_addr += dst_skip;
1004
1005                 len += chunk->size;
1006                 prev_chunk = chunk;
1007                 prev_dst_icg = dst_icg;
1008                 prev_src_icg = src_icg;
1009                 prev = desc;
1010         }
1011
1012         first->tx_dma_desc.cookie = -EBUSY;
1013         first->tx_dma_desc.flags = flags;
1014         first->xfer_size = len;
1015
1016         return &first->tx_dma_desc;
1017 }
1018
1019 static struct dma_async_tx_descriptor *
1020 at_xdmac_prep_dma_memcpy(struct dma_chan *chan, dma_addr_t dest, dma_addr_t src,
1021                          size_t len, unsigned long flags)
1022 {
1023         struct at_xdmac_chan    *atchan = to_at_xdmac_chan(chan);
1024         struct at_xdmac_desc    *first = NULL, *prev = NULL;
1025         size_t                  remaining_size = len, xfer_size = 0, ublen;
1026         dma_addr_t              src_addr = src, dst_addr = dest;
1027         u32                     dwidth;
1028         /*
1029          * WARNING: We don't know the direction, it involves we can't
1030          * dynamically set the source and dest interface so we have to use the
1031          * same one. Only interface 0 allows EBI access. Hopefully we can
1032          * access DDR through both ports (at least on SAMA5D4x), so we can use
1033          * the same interface for source and dest, that solves the fact we
1034          * don't know the direction.
1035          */
1036         u32                     chan_cc = AT_XDMAC_CC_DAM_INCREMENTED_AM
1037                                         | AT_XDMAC_CC_SAM_INCREMENTED_AM
1038                                         | AT_XDMAC_CC_DIF(0)
1039                                         | AT_XDMAC_CC_SIF(0)
1040                                         | AT_XDMAC_CC_MBSIZE_SIXTEEN
1041                                         | AT_XDMAC_CC_TYPE_MEM_TRAN;
1042         unsigned long           irqflags;
1043
1044         dev_dbg(chan2dev(chan), "%s: src=%pad, dest=%pad, len=%zd, flags=0x%lx\n",
1045                 __func__, &src, &dest, len, flags);
1046
1047         if (unlikely(!len))
1048                 return NULL;
1049
1050         dwidth = at_xdmac_align_width(chan, src_addr | dst_addr);
1051
1052         /* Prepare descriptors. */
1053         while (remaining_size) {
1054                 struct at_xdmac_desc    *desc = NULL;
1055
1056                 dev_dbg(chan2dev(chan), "%s: remaining_size=%zu\n", __func__, remaining_size);
1057
1058                 spin_lock_irqsave(&atchan->lock, irqflags);
1059                 desc = at_xdmac_get_desc(atchan);
1060                 spin_unlock_irqrestore(&atchan->lock, irqflags);
1061                 if (!desc) {
1062                         dev_err(chan2dev(chan), "can't get descriptor\n");
1063                         if (first)
1064                                 list_splice_init(&first->descs_list, &atchan->free_descs_list);
1065                         return NULL;
1066                 }
1067
1068                 /* Update src and dest addresses. */
1069                 src_addr += xfer_size;
1070                 dst_addr += xfer_size;
1071
1072                 if (remaining_size >= AT_XDMAC_MBR_UBC_UBLEN_MAX << dwidth)
1073                         xfer_size = AT_XDMAC_MBR_UBC_UBLEN_MAX << dwidth;
1074                 else
1075                         xfer_size = remaining_size;
1076
1077                 dev_dbg(chan2dev(chan), "%s: xfer_size=%zu\n", __func__, xfer_size);
1078
1079                 /* Check remaining length and change data width if needed. */
1080                 dwidth = at_xdmac_align_width(chan,
1081                                               src_addr | dst_addr | xfer_size);
1082                 chan_cc |= AT_XDMAC_CC_DWIDTH(dwidth);
1083
1084                 ublen = xfer_size >> dwidth;
1085                 remaining_size -= xfer_size;
1086
1087                 desc->lld.mbr_sa = src_addr;
1088                 desc->lld.mbr_da = dst_addr;
1089                 desc->lld.mbr_ubc = AT_XDMAC_MBR_UBC_NDV2
1090                         | AT_XDMAC_MBR_UBC_NDEN
1091                         | AT_XDMAC_MBR_UBC_NSEN
1092                         | ublen;
1093                 desc->lld.mbr_cfg = chan_cc;
1094
1095                 dev_dbg(chan2dev(chan),
1096                          "%s: lld: mbr_sa=%pad, mbr_da=%pad, mbr_ubc=0x%08x, mbr_cfg=0x%08x\n",
1097                          __func__, &desc->lld.mbr_sa, &desc->lld.mbr_da, desc->lld.mbr_ubc, desc->lld.mbr_cfg);
1098
1099                 /* Chain lld. */
1100                 if (prev)
1101                         at_xdmac_queue_desc(chan, prev, desc);
1102
1103                 prev = desc;
1104                 if (!first)
1105                         first = desc;
1106
1107                 dev_dbg(chan2dev(chan), "%s: add desc 0x%p to descs_list 0x%p\n",
1108                          __func__, desc, first);
1109                 list_add_tail(&desc->desc_node, &first->descs_list);
1110         }
1111
1112         first->tx_dma_desc.flags = flags;
1113         first->xfer_size = len;
1114
1115         return &first->tx_dma_desc;
1116 }
1117
1118 static struct at_xdmac_desc *at_xdmac_memset_create_desc(struct dma_chan *chan,
1119                                                          struct at_xdmac_chan *atchan,
1120                                                          dma_addr_t dst_addr,
1121                                                          size_t len,
1122                                                          int value)
1123 {
1124         struct at_xdmac_desc    *desc;
1125         unsigned long           flags;
1126         size_t                  ublen;
1127         u32                     dwidth;
1128         /*
1129          * WARNING: The channel configuration is set here since there is no
1130          * dmaengine_slave_config call in this case. Moreover we don't know the
1131          * direction, it involves we can't dynamically set the source and dest
1132          * interface so we have to use the same one. Only interface 0 allows EBI
1133          * access. Hopefully we can access DDR through both ports (at least on
1134          * SAMA5D4x), so we can use the same interface for source and dest,
1135          * that solves the fact we don't know the direction.
1136          */
1137         u32                     chan_cc = AT_XDMAC_CC_DAM_INCREMENTED_AM
1138                                         | AT_XDMAC_CC_SAM_INCREMENTED_AM
1139                                         | AT_XDMAC_CC_DIF(0)
1140                                         | AT_XDMAC_CC_SIF(0)
1141                                         | AT_XDMAC_CC_MBSIZE_SIXTEEN
1142                                         | AT_XDMAC_CC_MEMSET_HW_MODE
1143                                         | AT_XDMAC_CC_TYPE_MEM_TRAN;
1144
1145         dwidth = at_xdmac_align_width(chan, dst_addr);
1146
1147         if (len >= (AT_XDMAC_MBR_UBC_UBLEN_MAX << dwidth)) {
1148                 dev_err(chan2dev(chan),
1149                         "%s: Transfer too large, aborting...\n",
1150                         __func__);
1151                 return NULL;
1152         }
1153
1154         spin_lock_irqsave(&atchan->lock, flags);
1155         desc = at_xdmac_get_desc(atchan);
1156         spin_unlock_irqrestore(&atchan->lock, flags);
1157         if (!desc) {
1158                 dev_err(chan2dev(chan), "can't get descriptor\n");
1159                 return NULL;
1160         }
1161
1162         chan_cc |= AT_XDMAC_CC_DWIDTH(dwidth);
1163
1164         ublen = len >> dwidth;
1165
1166         desc->lld.mbr_da = dst_addr;
1167         desc->lld.mbr_ds = value;
1168         desc->lld.mbr_ubc = AT_XDMAC_MBR_UBC_NDV3
1169                 | AT_XDMAC_MBR_UBC_NDEN
1170                 | AT_XDMAC_MBR_UBC_NSEN
1171                 | ublen;
1172         desc->lld.mbr_cfg = chan_cc;
1173
1174         dev_dbg(chan2dev(chan),
1175                 "%s: lld: mbr_da=0x%08x, mbr_ds=0x%08x, mbr_ubc=0x%08x, mbr_cfg=0x%08x\n",
1176                 __func__, desc->lld.mbr_da, desc->lld.mbr_ds, desc->lld.mbr_ubc,
1177                 desc->lld.mbr_cfg);
1178
1179         return desc;
1180 }
1181
1182 struct dma_async_tx_descriptor *
1183 at_xdmac_prep_dma_memset(struct dma_chan *chan, dma_addr_t dest, int value,
1184                          size_t len, unsigned long flags)
1185 {
1186         struct at_xdmac_chan    *atchan = to_at_xdmac_chan(chan);
1187         struct at_xdmac_desc    *desc;
1188
1189         dev_dbg(chan2dev(chan), "%s: dest=0x%08x, len=%d, pattern=0x%x, flags=0x%lx\n",
1190                 __func__, dest, len, value, flags);
1191
1192         if (unlikely(!len))
1193                 return NULL;
1194
1195         desc = at_xdmac_memset_create_desc(chan, atchan, dest, len, value);
1196         list_add_tail(&desc->desc_node, &desc->descs_list);
1197
1198         desc->tx_dma_desc.cookie = -EBUSY;
1199         desc->tx_dma_desc.flags = flags;
1200         desc->xfer_size = len;
1201
1202         return &desc->tx_dma_desc;
1203 }
1204
1205 static enum dma_status
1206 at_xdmac_tx_status(struct dma_chan *chan, dma_cookie_t cookie,
1207                 struct dma_tx_state *txstate)
1208 {
1209         struct at_xdmac_chan    *atchan = to_at_xdmac_chan(chan);
1210         struct at_xdmac         *atxdmac = to_at_xdmac(atchan->chan.device);
1211         struct at_xdmac_desc    *desc, *_desc;
1212         struct list_head        *descs_list;
1213         enum dma_status         ret;
1214         int                     residue;
1215         u32                     cur_nda, mask, value;
1216         u8                      dwidth = 0;
1217         unsigned long           flags;
1218
1219         ret = dma_cookie_status(chan, cookie, txstate);
1220         if (ret == DMA_COMPLETE)
1221                 return ret;
1222
1223         if (!txstate)
1224                 return ret;
1225
1226         spin_lock_irqsave(&atchan->lock, flags);
1227
1228         desc = list_first_entry(&atchan->xfers_list, struct at_xdmac_desc, xfer_node);
1229
1230         /*
1231          * If the transfer has not been started yet, don't need to compute the
1232          * residue, it's the transfer length.
1233          */
1234         if (!desc->active_xfer) {
1235                 dma_set_residue(txstate, desc->xfer_size);
1236                 goto spin_unlock;
1237         }
1238
1239         residue = desc->xfer_size;
1240         /*
1241          * Flush FIFO: only relevant when the transfer is source peripheral
1242          * synchronized.
1243          */
1244         mask = AT_XDMAC_CC_TYPE | AT_XDMAC_CC_DSYNC;
1245         value = AT_XDMAC_CC_TYPE_PER_TRAN | AT_XDMAC_CC_DSYNC_PER2MEM;
1246         if ((desc->lld.mbr_cfg & mask) == value) {
1247                 at_xdmac_write(atxdmac, AT_XDMAC_GSWF, atchan->mask);
1248                 while (!(at_xdmac_chan_read(atchan, AT_XDMAC_CIS) & AT_XDMAC_CIS_FIS))
1249                         cpu_relax();
1250         }
1251
1252         cur_nda = at_xdmac_chan_read(atchan, AT_XDMAC_CNDA) & 0xfffffffc;
1253         /*
1254          * Remove size of all microblocks already transferred and the current
1255          * one. Then add the remaining size to transfer of the current
1256          * microblock.
1257          */
1258         descs_list = &desc->descs_list;
1259         list_for_each_entry_safe(desc, _desc, descs_list, desc_node) {
1260                 dwidth = at_xdmac_get_dwidth(desc->lld.mbr_cfg);
1261                 residue -= (desc->lld.mbr_ubc & 0xffffff) << dwidth;
1262                 if ((desc->lld.mbr_nda & 0xfffffffc) == cur_nda)
1263                         break;
1264         }
1265         residue += at_xdmac_chan_read(atchan, AT_XDMAC_CUBC) << dwidth;
1266
1267         dma_set_residue(txstate, residue);
1268
1269         dev_dbg(chan2dev(chan),
1270                  "%s: desc=0x%p, tx_dma_desc.phys=%pad, tx_status=%d, cookie=%d, residue=%d\n",
1271                  __func__, desc, &desc->tx_dma_desc.phys, ret, cookie, residue);
1272
1273 spin_unlock:
1274         spin_unlock_irqrestore(&atchan->lock, flags);
1275         return ret;
1276 }
1277
1278 /* Call must be protected by lock. */
1279 static void at_xdmac_remove_xfer(struct at_xdmac_chan *atchan,
1280                                     struct at_xdmac_desc *desc)
1281 {
1282         dev_dbg(chan2dev(&atchan->chan), "%s: desc 0x%p\n", __func__, desc);
1283
1284         /*
1285          * Remove the transfer from the transfer list then move the transfer
1286          * descriptors into the free descriptors list.
1287          */
1288         list_del(&desc->xfer_node);
1289         list_splice_init(&desc->descs_list, &atchan->free_descs_list);
1290 }
1291
1292 static void at_xdmac_advance_work(struct at_xdmac_chan *atchan)
1293 {
1294         struct at_xdmac_desc    *desc;
1295         unsigned long           flags;
1296
1297         spin_lock_irqsave(&atchan->lock, flags);
1298
1299         /*
1300          * If channel is enabled, do nothing, advance_work will be triggered
1301          * after the interruption.
1302          */
1303         if (!at_xdmac_chan_is_enabled(atchan) && !list_empty(&atchan->xfers_list)) {
1304                 desc = list_first_entry(&atchan->xfers_list,
1305                                         struct at_xdmac_desc,
1306                                         xfer_node);
1307                 dev_vdbg(chan2dev(&atchan->chan), "%s: desc 0x%p\n", __func__, desc);
1308                 if (!desc->active_xfer)
1309                         at_xdmac_start_xfer(atchan, desc);
1310         }
1311
1312         spin_unlock_irqrestore(&atchan->lock, flags);
1313 }
1314
1315 static void at_xdmac_handle_cyclic(struct at_xdmac_chan *atchan)
1316 {
1317         struct at_xdmac_desc            *desc;
1318         struct dma_async_tx_descriptor  *txd;
1319
1320         desc = list_first_entry(&atchan->xfers_list, struct at_xdmac_desc, xfer_node);
1321         txd = &desc->tx_dma_desc;
1322
1323         if (txd->callback && (txd->flags & DMA_PREP_INTERRUPT))
1324                 txd->callback(txd->callback_param);
1325 }
1326
1327 static void at_xdmac_tasklet(unsigned long data)
1328 {
1329         struct at_xdmac_chan    *atchan = (struct at_xdmac_chan *)data;
1330         struct at_xdmac_desc    *desc;
1331         u32                     error_mask;
1332
1333         dev_dbg(chan2dev(&atchan->chan), "%s: status=0x%08lx\n",
1334                  __func__, atchan->status);
1335
1336         error_mask = AT_XDMAC_CIS_RBEIS
1337                      | AT_XDMAC_CIS_WBEIS
1338                      | AT_XDMAC_CIS_ROIS;
1339
1340         if (at_xdmac_chan_is_cyclic(atchan)) {
1341                 at_xdmac_handle_cyclic(atchan);
1342         } else if ((atchan->status & AT_XDMAC_CIS_LIS)
1343                    || (atchan->status & error_mask)) {
1344                 struct dma_async_tx_descriptor  *txd;
1345
1346                 if (atchan->status & AT_XDMAC_CIS_RBEIS)
1347                         dev_err(chan2dev(&atchan->chan), "read bus error!!!");
1348                 if (atchan->status & AT_XDMAC_CIS_WBEIS)
1349                         dev_err(chan2dev(&atchan->chan), "write bus error!!!");
1350                 if (atchan->status & AT_XDMAC_CIS_ROIS)
1351                         dev_err(chan2dev(&atchan->chan), "request overflow error!!!");
1352
1353                 spin_lock_bh(&atchan->lock);
1354                 desc = list_first_entry(&atchan->xfers_list,
1355                                         struct at_xdmac_desc,
1356                                         xfer_node);
1357                 dev_vdbg(chan2dev(&atchan->chan), "%s: desc 0x%p\n", __func__, desc);
1358                 BUG_ON(!desc->active_xfer);
1359
1360                 txd = &desc->tx_dma_desc;
1361
1362                 at_xdmac_remove_xfer(atchan, desc);
1363                 spin_unlock_bh(&atchan->lock);
1364
1365                 if (!at_xdmac_chan_is_cyclic(atchan)) {
1366                         dma_cookie_complete(txd);
1367                         if (txd->callback && (txd->flags & DMA_PREP_INTERRUPT))
1368                                 txd->callback(txd->callback_param);
1369                 }
1370
1371                 dma_run_dependencies(txd);
1372
1373                 at_xdmac_advance_work(atchan);
1374         }
1375 }
1376
1377 static irqreturn_t at_xdmac_interrupt(int irq, void *dev_id)
1378 {
1379         struct at_xdmac         *atxdmac = (struct at_xdmac *)dev_id;
1380         struct at_xdmac_chan    *atchan;
1381         u32                     imr, status, pending;
1382         u32                     chan_imr, chan_status;
1383         int                     i, ret = IRQ_NONE;
1384
1385         do {
1386                 imr = at_xdmac_read(atxdmac, AT_XDMAC_GIM);
1387                 status = at_xdmac_read(atxdmac, AT_XDMAC_GIS);
1388                 pending = status & imr;
1389
1390                 dev_vdbg(atxdmac->dma.dev,
1391                          "%s: status=0x%08x, imr=0x%08x, pending=0x%08x\n",
1392                          __func__, status, imr, pending);
1393
1394                 if (!pending)
1395                         break;
1396
1397                 /* We have to find which channel has generated the interrupt. */
1398                 for (i = 0; i < atxdmac->dma.chancnt; i++) {
1399                         if (!((1 << i) & pending))
1400                                 continue;
1401
1402                         atchan = &atxdmac->chan[i];
1403                         chan_imr = at_xdmac_chan_read(atchan, AT_XDMAC_CIM);
1404                         chan_status = at_xdmac_chan_read(atchan, AT_XDMAC_CIS);
1405                         atchan->status = chan_status & chan_imr;
1406                         dev_vdbg(atxdmac->dma.dev,
1407                                  "%s: chan%d: imr=0x%x, status=0x%x\n",
1408                                  __func__, i, chan_imr, chan_status);
1409                         dev_vdbg(chan2dev(&atchan->chan),
1410                                  "%s: CC=0x%08x CNDA=0x%08x, CNDC=0x%08x, CSA=0x%08x, CDA=0x%08x, CUBC=0x%08x\n",
1411                                  __func__,
1412                                  at_xdmac_chan_read(atchan, AT_XDMAC_CC),
1413                                  at_xdmac_chan_read(atchan, AT_XDMAC_CNDA),
1414                                  at_xdmac_chan_read(atchan, AT_XDMAC_CNDC),
1415                                  at_xdmac_chan_read(atchan, AT_XDMAC_CSA),
1416                                  at_xdmac_chan_read(atchan, AT_XDMAC_CDA),
1417                                  at_xdmac_chan_read(atchan, AT_XDMAC_CUBC));
1418
1419                         if (atchan->status & (AT_XDMAC_CIS_RBEIS | AT_XDMAC_CIS_WBEIS))
1420                                 at_xdmac_write(atxdmac, AT_XDMAC_GD, atchan->mask);
1421
1422                         tasklet_schedule(&atchan->tasklet);
1423                         ret = IRQ_HANDLED;
1424                 }
1425
1426         } while (pending);
1427
1428         return ret;
1429 }
1430
1431 static void at_xdmac_issue_pending(struct dma_chan *chan)
1432 {
1433         struct at_xdmac_chan *atchan = to_at_xdmac_chan(chan);
1434
1435         dev_dbg(chan2dev(&atchan->chan), "%s\n", __func__);
1436
1437         if (!at_xdmac_chan_is_cyclic(atchan))
1438                 at_xdmac_advance_work(atchan);
1439
1440         return;
1441 }
1442
1443 static int at_xdmac_device_config(struct dma_chan *chan,
1444                                   struct dma_slave_config *config)
1445 {
1446         struct at_xdmac_chan    *atchan = to_at_xdmac_chan(chan);
1447         int ret;
1448         unsigned long           flags;
1449
1450         dev_dbg(chan2dev(chan), "%s\n", __func__);
1451
1452         spin_lock_irqsave(&atchan->lock, flags);
1453         ret = at_xdmac_set_slave_config(chan, config);
1454         spin_unlock_irqrestore(&atchan->lock, flags);
1455
1456         return ret;
1457 }
1458
1459 static int at_xdmac_device_pause(struct dma_chan *chan)
1460 {
1461         struct at_xdmac_chan    *atchan = to_at_xdmac_chan(chan);
1462         struct at_xdmac         *atxdmac = to_at_xdmac(atchan->chan.device);
1463         unsigned long           flags;
1464
1465         dev_dbg(chan2dev(chan), "%s\n", __func__);
1466
1467         if (test_and_set_bit(AT_XDMAC_CHAN_IS_PAUSED, &atchan->status))
1468                 return 0;
1469
1470         spin_lock_irqsave(&atchan->lock, flags);
1471         at_xdmac_write(atxdmac, AT_XDMAC_GRWS, atchan->mask);
1472         while (at_xdmac_chan_read(atchan, AT_XDMAC_CC)
1473                & (AT_XDMAC_CC_WRIP | AT_XDMAC_CC_RDIP))
1474                 cpu_relax();
1475         spin_unlock_irqrestore(&atchan->lock, flags);
1476
1477         return 0;
1478 }
1479
1480 static int at_xdmac_device_resume(struct dma_chan *chan)
1481 {
1482         struct at_xdmac_chan    *atchan = to_at_xdmac_chan(chan);
1483         struct at_xdmac         *atxdmac = to_at_xdmac(atchan->chan.device);
1484         unsigned long           flags;
1485
1486         dev_dbg(chan2dev(chan), "%s\n", __func__);
1487
1488         spin_lock_irqsave(&atchan->lock, flags);
1489         if (!at_xdmac_chan_is_paused(atchan)) {
1490                 spin_unlock_irqrestore(&atchan->lock, flags);
1491                 return 0;
1492         }
1493
1494         at_xdmac_write(atxdmac, AT_XDMAC_GRWR, atchan->mask);
1495         clear_bit(AT_XDMAC_CHAN_IS_PAUSED, &atchan->status);
1496         spin_unlock_irqrestore(&atchan->lock, flags);
1497
1498         return 0;
1499 }
1500
1501 static int at_xdmac_device_terminate_all(struct dma_chan *chan)
1502 {
1503         struct at_xdmac_desc    *desc, *_desc;
1504         struct at_xdmac_chan    *atchan = to_at_xdmac_chan(chan);
1505         struct at_xdmac         *atxdmac = to_at_xdmac(atchan->chan.device);
1506         unsigned long           flags;
1507
1508         dev_dbg(chan2dev(chan), "%s\n", __func__);
1509
1510         spin_lock_irqsave(&atchan->lock, flags);
1511         at_xdmac_write(atxdmac, AT_XDMAC_GD, atchan->mask);
1512         while (at_xdmac_read(atxdmac, AT_XDMAC_GS) & atchan->mask)
1513                 cpu_relax();
1514
1515         /* Cancel all pending transfers. */
1516         list_for_each_entry_safe(desc, _desc, &atchan->xfers_list, xfer_node)
1517                 at_xdmac_remove_xfer(atchan, desc);
1518
1519         clear_bit(AT_XDMAC_CHAN_IS_CYCLIC, &atchan->status);
1520         spin_unlock_irqrestore(&atchan->lock, flags);
1521
1522         return 0;
1523 }
1524
1525 static int at_xdmac_alloc_chan_resources(struct dma_chan *chan)
1526 {
1527         struct at_xdmac_chan    *atchan = to_at_xdmac_chan(chan);
1528         struct at_xdmac_desc    *desc;
1529         int                     i;
1530         unsigned long           flags;
1531
1532         spin_lock_irqsave(&atchan->lock, flags);
1533
1534         if (at_xdmac_chan_is_enabled(atchan)) {
1535                 dev_err(chan2dev(chan),
1536                         "can't allocate channel resources (channel enabled)\n");
1537                 i = -EIO;
1538                 goto spin_unlock;
1539         }
1540
1541         if (!list_empty(&atchan->free_descs_list)) {
1542                 dev_err(chan2dev(chan),
1543                         "can't allocate channel resources (channel not free from a previous use)\n");
1544                 i = -EIO;
1545                 goto spin_unlock;
1546         }
1547
1548         for (i = 0; i < init_nr_desc_per_channel; i++) {
1549                 desc = at_xdmac_alloc_desc(chan, GFP_ATOMIC);
1550                 if (!desc) {
1551                         dev_warn(chan2dev(chan),
1552                                 "only %d descriptors have been allocated\n", i);
1553                         break;
1554                 }
1555                 list_add_tail(&desc->desc_node, &atchan->free_descs_list);
1556         }
1557
1558         dma_cookie_init(chan);
1559
1560         dev_dbg(chan2dev(chan), "%s: allocated %d descriptors\n", __func__, i);
1561
1562 spin_unlock:
1563         spin_unlock_irqrestore(&atchan->lock, flags);
1564         return i;
1565 }
1566
1567 static void at_xdmac_free_chan_resources(struct dma_chan *chan)
1568 {
1569         struct at_xdmac_chan    *atchan = to_at_xdmac_chan(chan);
1570         struct at_xdmac         *atxdmac = to_at_xdmac(chan->device);
1571         struct at_xdmac_desc    *desc, *_desc;
1572
1573         list_for_each_entry_safe(desc, _desc, &atchan->free_descs_list, desc_node) {
1574                 dev_dbg(chan2dev(chan), "%s: freeing descriptor %p\n", __func__, desc);
1575                 list_del(&desc->desc_node);
1576                 dma_pool_free(atxdmac->at_xdmac_desc_pool, desc, desc->tx_dma_desc.phys);
1577         }
1578
1579         return;
1580 }
1581
1582 #ifdef CONFIG_PM
1583 static int atmel_xdmac_prepare(struct device *dev)
1584 {
1585         struct platform_device  *pdev = to_platform_device(dev);
1586         struct at_xdmac         *atxdmac = platform_get_drvdata(pdev);
1587         struct dma_chan         *chan, *_chan;
1588
1589         list_for_each_entry_safe(chan, _chan, &atxdmac->dma.channels, device_node) {
1590                 struct at_xdmac_chan    *atchan = to_at_xdmac_chan(chan);
1591
1592                 /* Wait for transfer completion, except in cyclic case. */
1593                 if (at_xdmac_chan_is_enabled(atchan) && !at_xdmac_chan_is_cyclic(atchan))
1594                         return -EAGAIN;
1595         }
1596         return 0;
1597 }
1598 #else
1599 #       define atmel_xdmac_prepare NULL
1600 #endif
1601
1602 #ifdef CONFIG_PM_SLEEP
1603 static int atmel_xdmac_suspend(struct device *dev)
1604 {
1605         struct platform_device  *pdev = to_platform_device(dev);
1606         struct at_xdmac         *atxdmac = platform_get_drvdata(pdev);
1607         struct dma_chan         *chan, *_chan;
1608
1609         list_for_each_entry_safe(chan, _chan, &atxdmac->dma.channels, device_node) {
1610                 struct at_xdmac_chan    *atchan = to_at_xdmac_chan(chan);
1611
1612                 atchan->save_cc = at_xdmac_chan_read(atchan, AT_XDMAC_CC);
1613                 if (at_xdmac_chan_is_cyclic(atchan)) {
1614                         if (!at_xdmac_chan_is_paused(atchan))
1615                                 at_xdmac_device_pause(chan);
1616                         atchan->save_cim = at_xdmac_chan_read(atchan, AT_XDMAC_CIM);
1617                         atchan->save_cnda = at_xdmac_chan_read(atchan, AT_XDMAC_CNDA);
1618                         atchan->save_cndc = at_xdmac_chan_read(atchan, AT_XDMAC_CNDC);
1619                 }
1620         }
1621         atxdmac->save_gim = at_xdmac_read(atxdmac, AT_XDMAC_GIM);
1622
1623         at_xdmac_off(atxdmac);
1624         clk_disable_unprepare(atxdmac->clk);
1625         return 0;
1626 }
1627
1628 static int atmel_xdmac_resume(struct device *dev)
1629 {
1630         struct platform_device  *pdev = to_platform_device(dev);
1631         struct at_xdmac         *atxdmac = platform_get_drvdata(pdev);
1632         struct at_xdmac_chan    *atchan;
1633         struct dma_chan         *chan, *_chan;
1634         int                     i;
1635
1636         clk_prepare_enable(atxdmac->clk);
1637
1638         /* Clear pending interrupts. */
1639         for (i = 0; i < atxdmac->dma.chancnt; i++) {
1640                 atchan = &atxdmac->chan[i];
1641                 while (at_xdmac_chan_read(atchan, AT_XDMAC_CIS))
1642                         cpu_relax();
1643         }
1644
1645         at_xdmac_write(atxdmac, AT_XDMAC_GIE, atxdmac->save_gim);
1646         at_xdmac_write(atxdmac, AT_XDMAC_GE, atxdmac->save_gs);
1647         list_for_each_entry_safe(chan, _chan, &atxdmac->dma.channels, device_node) {
1648                 atchan = to_at_xdmac_chan(chan);
1649                 at_xdmac_chan_write(atchan, AT_XDMAC_CC, atchan->save_cc);
1650                 if (at_xdmac_chan_is_cyclic(atchan)) {
1651                         at_xdmac_chan_write(atchan, AT_XDMAC_CNDA, atchan->save_cnda);
1652                         at_xdmac_chan_write(atchan, AT_XDMAC_CNDC, atchan->save_cndc);
1653                         at_xdmac_chan_write(atchan, AT_XDMAC_CIE, atchan->save_cim);
1654                         wmb();
1655                         at_xdmac_write(atxdmac, AT_XDMAC_GE, atchan->mask);
1656                 }
1657         }
1658         return 0;
1659 }
1660 #endif /* CONFIG_PM_SLEEP */
1661
1662 static int at_xdmac_probe(struct platform_device *pdev)
1663 {
1664         struct resource *res;
1665         struct at_xdmac *atxdmac;
1666         int             irq, size, nr_channels, i, ret;
1667         void __iomem    *base;
1668         u32             reg;
1669
1670         res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
1671         if (!res)
1672                 return -EINVAL;
1673
1674         irq = platform_get_irq(pdev, 0);
1675         if (irq < 0)
1676                 return irq;
1677
1678         base = devm_ioremap_resource(&pdev->dev, res);
1679         if (IS_ERR(base))
1680                 return PTR_ERR(base);
1681
1682         /*
1683          * Read number of xdmac channels, read helper function can't be used
1684          * since atxdmac is not yet allocated and we need to know the number
1685          * of channels to do the allocation.
1686          */
1687         reg = readl_relaxed(base + AT_XDMAC_GTYPE);
1688         nr_channels = AT_XDMAC_NB_CH(reg);
1689         if (nr_channels > AT_XDMAC_MAX_CHAN) {
1690                 dev_err(&pdev->dev, "invalid number of channels (%u)\n",
1691                         nr_channels);
1692                 return -EINVAL;
1693         }
1694
1695         size = sizeof(*atxdmac);
1696         size += nr_channels * sizeof(struct at_xdmac_chan);
1697         atxdmac = devm_kzalloc(&pdev->dev, size, GFP_KERNEL);
1698         if (!atxdmac) {
1699                 dev_err(&pdev->dev, "can't allocate at_xdmac structure\n");
1700                 return -ENOMEM;
1701         }
1702
1703         atxdmac->regs = base;
1704         atxdmac->irq = irq;
1705
1706         atxdmac->clk = devm_clk_get(&pdev->dev, "dma_clk");
1707         if (IS_ERR(atxdmac->clk)) {
1708                 dev_err(&pdev->dev, "can't get dma_clk\n");
1709                 return PTR_ERR(atxdmac->clk);
1710         }
1711
1712         /* Do not use dev res to prevent races with tasklet */
1713         ret = request_irq(atxdmac->irq, at_xdmac_interrupt, 0, "at_xdmac", atxdmac);
1714         if (ret) {
1715                 dev_err(&pdev->dev, "can't request irq\n");
1716                 return ret;
1717         }
1718
1719         ret = clk_prepare_enable(atxdmac->clk);
1720         if (ret) {
1721                 dev_err(&pdev->dev, "can't prepare or enable clock\n");
1722                 goto err_free_irq;
1723         }
1724
1725         atxdmac->at_xdmac_desc_pool =
1726                 dmam_pool_create(dev_name(&pdev->dev), &pdev->dev,
1727                                 sizeof(struct at_xdmac_desc), 4, 0);
1728         if (!atxdmac->at_xdmac_desc_pool) {
1729                 dev_err(&pdev->dev, "no memory for descriptors dma pool\n");
1730                 ret = -ENOMEM;
1731                 goto err_clk_disable;
1732         }
1733
1734         dma_cap_set(DMA_CYCLIC, atxdmac->dma.cap_mask);
1735         dma_cap_set(DMA_INTERLEAVE, atxdmac->dma.cap_mask);
1736         dma_cap_set(DMA_MEMCPY, atxdmac->dma.cap_mask);
1737         dma_cap_set(DMA_MEMSET, atxdmac->dma.cap_mask);
1738         dma_cap_set(DMA_SLAVE, atxdmac->dma.cap_mask);
1739         /*
1740          * Without DMA_PRIVATE the driver is not able to allocate more than
1741          * one channel, second allocation fails in private_candidate.
1742          */
1743         dma_cap_set(DMA_PRIVATE, atxdmac->dma.cap_mask);
1744         atxdmac->dma.dev                                = &pdev->dev;
1745         atxdmac->dma.device_alloc_chan_resources        = at_xdmac_alloc_chan_resources;
1746         atxdmac->dma.device_free_chan_resources         = at_xdmac_free_chan_resources;
1747         atxdmac->dma.device_tx_status                   = at_xdmac_tx_status;
1748         atxdmac->dma.device_issue_pending               = at_xdmac_issue_pending;
1749         atxdmac->dma.device_prep_dma_cyclic             = at_xdmac_prep_dma_cyclic;
1750         atxdmac->dma.device_prep_interleaved_dma        = at_xdmac_prep_interleaved;
1751         atxdmac->dma.device_prep_dma_memcpy             = at_xdmac_prep_dma_memcpy;
1752         atxdmac->dma.device_prep_dma_memset             = at_xdmac_prep_dma_memset;
1753         atxdmac->dma.device_prep_slave_sg               = at_xdmac_prep_slave_sg;
1754         atxdmac->dma.device_config                      = at_xdmac_device_config;
1755         atxdmac->dma.device_pause                       = at_xdmac_device_pause;
1756         atxdmac->dma.device_resume                      = at_xdmac_device_resume;
1757         atxdmac->dma.device_terminate_all               = at_xdmac_device_terminate_all;
1758         atxdmac->dma.src_addr_widths = AT_XDMAC_DMA_BUSWIDTHS;
1759         atxdmac->dma.dst_addr_widths = AT_XDMAC_DMA_BUSWIDTHS;
1760         atxdmac->dma.directions = BIT(DMA_DEV_TO_MEM) | BIT(DMA_MEM_TO_DEV);
1761         atxdmac->dma.residue_granularity = DMA_RESIDUE_GRANULARITY_BURST;
1762
1763         /* Disable all chans and interrupts. */
1764         at_xdmac_off(atxdmac);
1765
1766         /* Init channels. */
1767         INIT_LIST_HEAD(&atxdmac->dma.channels);
1768         for (i = 0; i < nr_channels; i++) {
1769                 struct at_xdmac_chan *atchan = &atxdmac->chan[i];
1770
1771                 atchan->chan.device = &atxdmac->dma;
1772                 list_add_tail(&atchan->chan.device_node,
1773                               &atxdmac->dma.channels);
1774
1775                 atchan->ch_regs = at_xdmac_chan_reg_base(atxdmac, i);
1776                 atchan->mask = 1 << i;
1777
1778                 spin_lock_init(&atchan->lock);
1779                 INIT_LIST_HEAD(&atchan->xfers_list);
1780                 INIT_LIST_HEAD(&atchan->free_descs_list);
1781                 tasklet_init(&atchan->tasklet, at_xdmac_tasklet,
1782                              (unsigned long)atchan);
1783
1784                 /* Clear pending interrupts. */
1785                 while (at_xdmac_chan_read(atchan, AT_XDMAC_CIS))
1786                         cpu_relax();
1787         }
1788         platform_set_drvdata(pdev, atxdmac);
1789
1790         ret = dma_async_device_register(&atxdmac->dma);
1791         if (ret) {
1792                 dev_err(&pdev->dev, "fail to register DMA engine device\n");
1793                 goto err_clk_disable;
1794         }
1795
1796         ret = of_dma_controller_register(pdev->dev.of_node,
1797                                          at_xdmac_xlate, atxdmac);
1798         if (ret) {
1799                 dev_err(&pdev->dev, "could not register of dma controller\n");
1800                 goto err_dma_unregister;
1801         }
1802
1803         dev_info(&pdev->dev, "%d channels, mapped at 0x%p\n",
1804                  nr_channels, atxdmac->regs);
1805
1806         return 0;
1807
1808 err_dma_unregister:
1809         dma_async_device_unregister(&atxdmac->dma);
1810 err_clk_disable:
1811         clk_disable_unprepare(atxdmac->clk);
1812 err_free_irq:
1813         free_irq(atxdmac->irq, atxdmac->dma.dev);
1814         return ret;
1815 }
1816
1817 static int at_xdmac_remove(struct platform_device *pdev)
1818 {
1819         struct at_xdmac *atxdmac = (struct at_xdmac *)platform_get_drvdata(pdev);
1820         int             i;
1821
1822         at_xdmac_off(atxdmac);
1823         of_dma_controller_free(pdev->dev.of_node);
1824         dma_async_device_unregister(&atxdmac->dma);
1825         clk_disable_unprepare(atxdmac->clk);
1826
1827         synchronize_irq(atxdmac->irq);
1828
1829         free_irq(atxdmac->irq, atxdmac->dma.dev);
1830
1831         for (i = 0; i < atxdmac->dma.chancnt; i++) {
1832                 struct at_xdmac_chan *atchan = &atxdmac->chan[i];
1833
1834                 tasklet_kill(&atchan->tasklet);
1835                 at_xdmac_free_chan_resources(&atchan->chan);
1836         }
1837
1838         return 0;
1839 }
1840
1841 static const struct dev_pm_ops atmel_xdmac_dev_pm_ops = {
1842         .prepare        = atmel_xdmac_prepare,
1843         SET_LATE_SYSTEM_SLEEP_PM_OPS(atmel_xdmac_suspend, atmel_xdmac_resume)
1844 };
1845
1846 static const struct of_device_id atmel_xdmac_dt_ids[] = {
1847         {
1848                 .compatible = "atmel,sama5d4-dma",
1849         }, {
1850                 /* sentinel */
1851         }
1852 };
1853 MODULE_DEVICE_TABLE(of, atmel_xdmac_dt_ids);
1854
1855 static struct platform_driver at_xdmac_driver = {
1856         .probe          = at_xdmac_probe,
1857         .remove         = at_xdmac_remove,
1858         .driver = {
1859                 .name           = "at_xdmac",
1860                 .of_match_table = of_match_ptr(atmel_xdmac_dt_ids),
1861                 .pm             = &atmel_xdmac_dev_pm_ops,
1862         }
1863 };
1864
1865 static int __init at_xdmac_init(void)
1866 {
1867         return platform_driver_probe(&at_xdmac_driver, at_xdmac_probe);
1868 }
1869 subsys_initcall(at_xdmac_init);
1870
1871 MODULE_DESCRIPTION("Atmel Extended DMA Controller driver");
1872 MODULE_AUTHOR("Ludovic Desroches <ludovic.desroches@atmel.com>");
1873 MODULE_LICENSE("GPL");