drivers/clk/tegra/clk-tegra30.c

   1 // SPDX-License-Identifier: GPL-2.0-only
   2 /*
   3  * Copyright (c) 2012, NVIDIA CORPORATION.  All rights reserved.
   4  */
   5
   6 #include <linux/io.h>
   7 #include <linux/delay.h>
   8 #include <linux/clk-provider.h>
   9 #include <linux/clkdev.h>
  10 #include <linux/of.h>
  11 #include <linux/of_address.h>
  12 #include <linux/clk/tegra.h>
  13
  14 #include <soc/tegra/pmc.h>
  15
  16 #include <dt-bindings/clock/tegra30-car.h>
  17
  18 #include "clk.h"
  19 #include "clk-id.h"
  20
  21 #define OSC_CTRL                        0x50
  22 #define OSC_CTRL_OSC_FREQ_MASK          (0xF<<28)
  23 #define OSC_CTRL_OSC_FREQ_13MHZ         (0X0<<28)
  24 #define OSC_CTRL_OSC_FREQ_19_2MHZ       (0X4<<28)
  25 #define OSC_CTRL_OSC_FREQ_12MHZ         (0X8<<28)
  26 #define OSC_CTRL_OSC_FREQ_26MHZ         (0XC<<28)
  27 #define OSC_CTRL_OSC_FREQ_16_8MHZ       (0X1<<28)
  28 #define OSC_CTRL_OSC_FREQ_38_4MHZ       (0X5<<28)
  29 #define OSC_CTRL_OSC_FREQ_48MHZ         (0X9<<28)
  30 #define OSC_CTRL_MASK                   (0x3f2 | OSC_CTRL_OSC_FREQ_MASK)
  31
  32 #define OSC_CTRL_PLL_REF_DIV_MASK       (3<<26)
  33 #define OSC_CTRL_PLL_REF_DIV_1          (0<<26)
  34 #define OSC_CTRL_PLL_REF_DIV_2          (1<<26)
  35 #define OSC_CTRL_PLL_REF_DIV_4          (2<<26)
  36
  37 #define OSC_FREQ_DET                    0x58
  38 #define OSC_FREQ_DET_TRIG               BIT(31)
  39
  40 #define OSC_FREQ_DET_STATUS             0x5c
  41 #define OSC_FREQ_DET_BUSY               BIT(31)
  42 #define OSC_FREQ_DET_CNT_MASK           0xffff
  43
  44 #define CCLKG_BURST_POLICY 0x368
  45 #define SUPER_CCLKG_DIVIDER 0x36c
  46 #define CCLKLP_BURST_POLICY 0x370
  47 #define SUPER_CCLKLP_DIVIDER 0x374
  48 #define SCLK_BURST_POLICY 0x028
  49 #define SUPER_SCLK_DIVIDER 0x02c
  50
  51 #define SYSTEM_CLK_RATE 0x030
  52
  53 #define TEGRA30_CLK_PERIPH_BANKS        5
  54
  55 #define PLLC_BASE 0x80
  56 #define PLLC_MISC 0x8c
  57 #define PLLM_BASE 0x90
  58 #define PLLM_MISC 0x9c
  59 #define PLLP_BASE 0xa0
  60 #define PLLP_MISC 0xac
  61 #define PLLX_BASE 0xe0
  62 #define PLLX_MISC 0xe4
  63 #define PLLD_BASE 0xd0
  64 #define PLLD_MISC 0xdc
  65 #define PLLD2_BASE 0x4b8
  66 #define PLLD2_MISC 0x4bc
  67 #define PLLE_BASE 0xe8
  68 #define PLLE_MISC 0xec
  69 #define PLLA_BASE 0xb0
  70 #define PLLA_MISC 0xbc
  71 #define PLLU_BASE 0xc0
  72 #define PLLU_MISC 0xcc
  73
  74 #define PLL_MISC_LOCK_ENABLE 18
  75 #define PLLDU_MISC_LOCK_ENABLE 22
  76 #define PLLE_MISC_LOCK_ENABLE 9
  77
  78 #define PLL_BASE_LOCK BIT(27)
  79 #define PLLE_MISC_LOCK BIT(11)
  80
  81 #define PLLE_AUX 0x48c
  82 #define PLLC_OUT 0x84
  83 #define PLLM_OUT 0x94
  84 #define PLLP_OUTA 0xa4
  85 #define PLLP_OUTB 0xa8
  86 #define PLLA_OUT 0xb4
  87
  88 #define AUDIO_SYNC_CLK_I2S0 0x4a0
  89 #define AUDIO_SYNC_CLK_I2S1 0x4a4
  90 #define AUDIO_SYNC_CLK_I2S2 0x4a8
  91 #define AUDIO_SYNC_CLK_I2S3 0x4ac
  92 #define AUDIO_SYNC_CLK_I2S4 0x4b0
  93 #define AUDIO_SYNC_CLK_SPDIF 0x4b4
  94
  95 #define CLK_SOURCE_SPDIF_OUT 0x108
  96 #define CLK_SOURCE_PWM 0x110
  97 #define CLK_SOURCE_D_AUDIO 0x3d0
  98 #define CLK_SOURCE_DAM0 0x3d8
  99 #define CLK_SOURCE_DAM1 0x3dc
 100 #define CLK_SOURCE_DAM2 0x3e0
 101 #define CLK_SOURCE_3D2 0x3b0
 102 #define CLK_SOURCE_2D 0x15c
 103 #define CLK_SOURCE_HDMI 0x18c
 104 #define CLK_SOURCE_DSIB 0xd0
 105 #define CLK_SOURCE_SE 0x42c
 106 #define CLK_SOURCE_EMC 0x19c
 107
 108 #define AUDIO_SYNC_DOUBLER 0x49c
 109
 110 /* Tegra CPU clock and reset control regs */
 111 #define TEGRA_CLK_RST_CONTROLLER_CLK_CPU_CMPLX          0x4c
 112 #define TEGRA_CLK_RST_CONTROLLER_RST_CPU_CMPLX_SET      0x340
 113 #define TEGRA_CLK_RST_CONTROLLER_RST_CPU_CMPLX_CLR      0x344
 114 #define TEGRA30_CLK_RST_CONTROLLER_CLK_CPU_CMPLX_CLR    0x34c
 115 #define TEGRA30_CLK_RST_CONTROLLER_CPU_CMPLX_STATUS     0x470
 116
 117 #define CPU_CLOCK(cpu)  (0x1 << (8 + cpu))
 118 #define CPU_RESET(cpu)  (0x1111ul << (cpu))
 119
 120 #define CLK_RESET_CCLK_BURST    0x20
 121 #define CLK_RESET_CCLK_DIVIDER  0x24
 122 #define CLK_RESET_PLLX_BASE     0xe0
 123 #define CLK_RESET_PLLX_MISC     0xe4
 124
 125 #define CLK_RESET_SOURCE_CSITE  0x1d4
 126
 127 #define CLK_RESET_CCLK_BURST_POLICY_SHIFT       28
 128 #define CLK_RESET_CCLK_RUN_POLICY_SHIFT         4
 129 #define CLK_RESET_CCLK_IDLE_POLICY_SHIFT        0
 130 #define CLK_RESET_CCLK_IDLE_POLICY              1
 131 #define CLK_RESET_CCLK_RUN_POLICY               2
 132 #define CLK_RESET_CCLK_BURST_POLICY_PLLX        8
 133
 134 /* PLLM override registers */
 135 #define PMC_PLLM_WB0_OVERRIDE 0x1dc
 136
 137 #ifdef CONFIG_PM_SLEEP
 138 static struct cpu_clk_suspend_context {
 139         u32 pllx_misc;
 140         u32 pllx_base;
 141
 142         u32 cpu_burst;
 143         u32 clk_csite_src;
 144         u32 cclk_divider;
 145 } tegra30_cpu_clk_sctx;
 146 #endif
 147
 148 static void __iomem *clk_base;
 149 static void __iomem *pmc_base;
 150 static unsigned long input_freq;
 151
 152 static DEFINE_SPINLOCK(cml_lock);
 153 static DEFINE_SPINLOCK(pll_d_lock);
 154 static DEFINE_SPINLOCK(emc_lock);
 155
 156 #define TEGRA_INIT_DATA_MUX(_name, _parents, _offset,   \
 157                             _clk_num, _gate_flags, _clk_id)     \
 158         TEGRA_INIT_DATA(_name, NULL, NULL, _parents, _offset,   \
 159                         30, 2, 0, 0, 8, 1, TEGRA_DIVIDER_ROUND_UP, \
 160                         _clk_num, _gate_flags, _clk_id)
 161
 162 #define TEGRA_INIT_DATA_MUX8(_name, _parents, _offset, \
 163                              _clk_num, _gate_flags, _clk_id)    \
 164         TEGRA_INIT_DATA(_name, NULL, NULL, _parents, _offset,   \
 165                         29, 3, 0, 0, 8, 1, TEGRA_DIVIDER_ROUND_UP, \
 166                         _clk_num, _gate_flags, _clk_id)
 167
 168 #define TEGRA_INIT_DATA_INT(_name, _parents, _offset,   \
 169                             _clk_num, _gate_flags, _clk_id)     \
 170         TEGRA_INIT_DATA(_name, NULL, NULL, _parents, _offset,   \
 171                         30, 2, 0, 0, 8, 1, TEGRA_DIVIDER_INT |          \
 172                         TEGRA_DIVIDER_ROUND_UP, _clk_num,       \
 173                         _gate_flags, _clk_id)
 174
 175 #define TEGRA_INIT_DATA_NODIV(_name, _parents, _offset, \
 176                               _mux_shift, _mux_width, _clk_num, \
 177                               _gate_flags, _clk_id)                     \
 178         TEGRA_INIT_DATA(_name, NULL, NULL, _parents, _offset,   \
 179                         _mux_shift, _mux_width, 0, 0, 0, 0, 0,\
 180                         _clk_num, _gate_flags,  \
 181                         _clk_id)
 182
 183 static struct clk **clks;
 184
 185 static struct tegra_clk_pll_freq_table pll_c_freq_table[] = {
 186         { 12000000, 1040000000, 520,  6, 1, 8 },
 187         { 13000000, 1040000000, 480,  6, 1, 8 },
 188         { 16800000, 1040000000, 495,  8, 1, 8 }, /* actual: 1039.5 MHz */
 189         { 19200000, 1040000000, 325,  6, 1, 6 },
 190         { 26000000, 1040000000, 520, 13, 1, 8 },
 191         { 12000000,  832000000, 416,  6, 1, 8 },
 192         { 13000000,  832000000, 832, 13, 1, 8 },
 193         { 16800000,  832000000, 396,  8, 1, 8 }, /* actual: 831.6 MHz */
 194         { 19200000,  832000000, 260,  6, 1, 8 },
 195         { 26000000,  832000000, 416, 13, 1, 8 },
 196         { 12000000,  624000000, 624, 12, 1, 8 },
 197         { 13000000,  624000000, 624, 13, 1, 8 },
 198         { 16800000,  600000000, 520, 14, 1, 8 },
 199         { 19200000,  624000000, 520, 16, 1, 8 },
 200         { 26000000,  624000000, 624, 26, 1, 8 },
 201         { 12000000,  600000000, 600, 12, 1, 8 },
 202         { 13000000,  600000000, 600, 13, 1, 8 },
 203         { 16800000,  600000000, 500, 14, 1, 8 },
 204         { 19200000,  600000000, 375, 12, 1, 6 },
 205         { 26000000,  600000000, 600, 26, 1, 8 },
 206         { 12000000,  520000000, 520, 12, 1, 8 },
 207         { 13000000,  520000000, 520, 13, 1, 8 },
 208         { 16800000,  520000000, 495, 16, 1, 8 }, /* actual: 519.75 MHz */
 209         { 19200000,  520000000, 325, 12, 1, 6 },
 210         { 26000000,  520000000, 520, 26, 1, 8 },
 211         { 12000000,  416000000, 416, 12, 1, 8 },
 212         { 13000000,  416000000, 416, 13, 1, 8 },
 213         { 16800000,  416000000, 396, 16, 1, 8 }, /* actual: 415.8 MHz */
 214         { 19200000,  416000000, 260, 12, 1, 6 },
 215         { 26000000,  416000000, 416, 26, 1, 8 },
 216         {        0,          0,   0,  0, 0, 0 },
 217 };
 218
 219 static struct tegra_clk_pll_freq_table pll_m_freq_table[] = {
 220         { 12000000, 666000000, 666, 12, 1, 8 },
 221         { 13000000, 666000000, 666, 13, 1, 8 },
 222         { 16800000, 666000000, 555, 14, 1, 8 },
 223         { 19200000, 666000000, 555, 16, 1, 8 },
 224         { 26000000, 666000000, 666, 26, 1, 8 },
 225         { 12000000, 600000000, 600, 12, 1, 8 },
 226         { 13000000, 600000000, 600, 13, 1, 8 },
 227         { 16800000, 600000000, 500, 14, 1, 8 },
 228         { 19200000, 600000000, 375, 12, 1, 6 },
 229         { 26000000, 600000000, 600, 26, 1, 8 },
 230         {        0,         0,   0,  0, 0, 0 },
 231 };
 232
 233 static struct tegra_clk_pll_freq_table pll_p_freq_table[] = {
 234         { 12000000, 216000000, 432, 12, 2, 8 },
 235         { 13000000, 216000000, 432, 13, 2, 8 },
 236         { 16800000, 216000000, 360, 14, 2, 8 },
 237         { 19200000, 216000000, 360, 16, 2, 8 },
 238         { 26000000, 216000000, 432, 26, 2, 8 },
 239         {        0,         0,   0,  0, 0, 0 },
 240 };
 241
 242 static struct tegra_clk_pll_freq_table pll_a_freq_table[] = {
 243         {  9600000, 564480000, 294,  5, 1, 4 },
 244         {  9600000, 552960000, 288,  5, 1, 4 },
 245         {  9600000,  24000000,   5,  2, 1, 1 },
 246         { 28800000,  56448000,  49, 25, 1, 1 },
 247         { 28800000,  73728000,  64, 25, 1, 1 },
 248         { 28800000,  24000000,   5,  6, 1, 1 },
 249         {        0,         0,   0,  0, 0, 0 },
 250 };
 251
 252 static struct tegra_clk_pll_freq_table pll_d_freq_table[] = {
 253         { 12000000,  216000000,  216, 12, 1,  4 },
 254         { 13000000,  216000000,  216, 13, 1,  4 },
 255         { 16800000,  216000000,  180, 14, 1,  4 },
 256         { 19200000,  216000000,  180, 16, 1,  4 },
 257         { 26000000,  216000000,  216, 26, 1,  4 },
 258         { 12000000,  594000000,  594, 12, 1,  8 },
 259         { 13000000,  594000000,  594, 13, 1,  8 },
 260         { 16800000,  594000000,  495, 14, 1,  8 },
 261         { 19200000,  594000000,  495, 16, 1,  8 },
 262         { 26000000,  594000000,  594, 26, 1,  8 },
 263         { 12000000, 1000000000, 1000, 12, 1, 12 },
 264         { 13000000, 1000000000, 1000, 13, 1, 12 },
 265         { 19200000, 1000000000,  625, 12, 1,  8 },
 266         { 26000000, 1000000000, 1000, 26, 1, 12 },
 267         {        0,          0,    0,  0, 0,  0 },
 268 };
 269
 270 static const struct pdiv_map pllu_p[] = {
 271         { .pdiv = 1, .hw_val = 1 },
 272         { .pdiv = 2, .hw_val = 0 },
 273         { .pdiv = 0, .hw_val = 0 },
 274 };
 275
 276 static struct tegra_clk_pll_freq_table pll_u_freq_table[] = {
 277         { 12000000, 480000000, 960, 12, 2, 12 },
 278         { 13000000, 480000000, 960, 13, 2, 12 },
 279         { 16800000, 480000000, 400,  7, 2,  5 },
 280         { 19200000, 480000000, 200,  4, 2,  3 },
 281         { 26000000, 480000000, 960, 26, 2, 12 },
 282         {        0,         0,   0,  0, 0,  0 },
 283 };
 284
 285 static struct tegra_clk_pll_freq_table pll_x_freq_table[] = {
 286         /* 1.7 GHz */
 287         { 12000000, 1700000000, 850,   6, 1, 8 },
 288         { 13000000, 1700000000, 915,   7, 1, 8 }, /* actual: 1699.2 MHz */
 289         { 16800000, 1700000000, 708,   7, 1, 8 }, /* actual: 1699.2 MHz */
 290         { 19200000, 1700000000, 885,  10, 1, 8 }, /* actual: 1699.2 MHz */
 291         { 26000000, 1700000000, 850,  13, 1, 8 },
 292         /* 1.6 GHz */
 293         { 12000000, 1600000000, 800,   6, 1, 8 },
 294         { 13000000, 1600000000, 738,   6, 1, 8 }, /* actual: 1599.0 MHz */
 295         { 16800000, 1600000000, 857,   9, 1, 8 }, /* actual: 1599.7 MHz */
 296         { 19200000, 1600000000, 500,   6, 1, 8 },
 297         { 26000000, 1600000000, 800,  13, 1, 8 },
 298         /* 1.5 GHz */
 299         { 12000000, 1500000000, 750,   6, 1, 8 },
 300         { 13000000, 1500000000, 923,   8, 1, 8 }, /* actual: 1499.8 MHz */
 301         { 16800000, 1500000000, 625,   7, 1, 8 },
 302         { 19200000, 1500000000, 625,   8, 1, 8 },
 303         { 26000000, 1500000000, 750,  13, 1, 8 },
 304         /* 1.4 GHz */
 305         { 12000000, 1400000000,  700,  6, 1, 8 },
 306         { 13000000, 1400000000,  969,  9, 1, 8 }, /* actual: 1399.7 MHz */
 307         { 16800000, 1400000000, 1000, 12, 1, 8 },
 308         { 19200000, 1400000000,  875, 12, 1, 8 },
 309         { 26000000, 1400000000,  700, 13, 1, 8 },
 310         /* 1.3 GHz */
 311         { 12000000, 1300000000,  975,  9, 1, 8 },
 312         { 13000000, 1300000000, 1000, 10, 1, 8 },
 313         { 16800000, 1300000000,  928, 12, 1, 8 }, /* actual: 1299.2 MHz */
 314         { 19200000, 1300000000,  812, 12, 1, 8 }, /* actual: 1299.2 MHz */
 315         { 26000000, 1300000000,  650, 13, 1, 8 },
 316         /* 1.2 GHz */
 317         { 12000000, 1200000000, 1000, 10, 1, 8 },
 318         { 13000000, 1200000000,  923, 10, 1, 8 }, /* actual: 1199.9 MHz */
 319         { 16800000, 1200000000, 1000, 14, 1, 8 },
 320         { 19200000, 1200000000, 1000, 16, 1, 8 },
 321         { 26000000, 1200000000,  600, 13, 1, 8 },
 322         /* 1.1 GHz */
 323         { 12000000, 1100000000, 825,   9, 1, 8 },
 324         { 13000000, 1100000000, 846,  10, 1, 8 }, /* actual: 1099.8 MHz */
 325         { 16800000, 1100000000, 982,  15, 1, 8 }, /* actual: 1099.8 MHz */
 326         { 19200000, 1100000000, 859,  15, 1, 8 }, /* actual: 1099.5 MHz */
 327         { 26000000, 1100000000, 550,  13, 1, 8 },
 328         /* 1 GHz */
 329         { 12000000, 1000000000, 1000, 12, 1, 8 },
 330         { 13000000, 1000000000, 1000, 13, 1, 8 },
 331         { 16800000, 1000000000,  833, 14, 1, 8 }, /* actual: 999.6 MHz */
 332         { 19200000, 1000000000,  625, 12, 1, 8 },
 333         { 26000000, 1000000000, 1000, 26, 1, 8 },
 334         {        0,          0,    0,  0, 0, 0 },
 335 };
 336
 337 static const struct pdiv_map plle_p[] = {
 338         { .pdiv = 18, .hw_val = 18 },
 339         { .pdiv = 24, .hw_val = 24 },
 340         { .pdiv =  0, .hw_val =  0 },
 341 };
 342
 343 static struct tegra_clk_pll_freq_table pll_e_freq_table[] = {
 344         /* PLLE special case: use cpcon field to store cml divider value */
 345         {  12000000, 100000000, 150,  1, 18, 11 },
 346         { 216000000, 100000000, 200, 18, 24, 13 },
 347         {         0,         0,   0,  0,  0,  0 },
 348 };
 349
 350 /* PLL parameters */
 351 static struct tegra_clk_pll_params pll_c_params __ro_after_init = {
 352         .input_min = 2000000,
 353         .input_max = 31000000,
 354         .cf_min = 1000000,
 355         .cf_max = 6000000,
 356         .vco_min = 20000000,
 357         .vco_max = 1400000000,
 358         .base_reg = PLLC_BASE,
 359         .misc_reg = PLLC_MISC,
 360         .lock_mask = PLL_BASE_LOCK,
 361         .lock_enable_bit_idx = PLL_MISC_LOCK_ENABLE,
 362         .lock_delay = 300,
 363         .freq_table = pll_c_freq_table,
 364         .flags = TEGRA_PLL_HAS_CPCON | TEGRA_PLL_USE_LOCK |
 365                  TEGRA_PLL_HAS_LOCK_ENABLE,
 366 };
 367
 368 static struct div_nmp pllm_nmp = {
 369         .divn_shift = 8,
 370         .divn_width = 10,
 371         .override_divn_shift = 5,
 372         .divm_shift = 0,
 373         .divm_width = 5,
 374         .override_divm_shift = 0,
 375         .divp_shift = 20,
 376         .divp_width = 3,
 377         .override_divp_shift = 15,
 378 };
 379
 380 static struct tegra_clk_pll_params pll_m_params __ro_after_init = {
 381         .input_min = 2000000,
 382         .input_max = 31000000,
 383         .cf_min = 1000000,
 384         .cf_max = 6000000,
 385         .vco_min = 20000000,
 386         .vco_max = 1200000000,
 387         .base_reg = PLLM_BASE,
 388         .misc_reg = PLLM_MISC,
 389         .lock_mask = PLL_BASE_LOCK,
 390         .lock_enable_bit_idx = PLL_MISC_LOCK_ENABLE,
 391         .lock_delay = 300,
 392         .div_nmp = &pllm_nmp,
 393         .pmc_divnm_reg = PMC_PLLM_WB0_OVERRIDE,
 394         .pmc_divp_reg = PMC_PLLM_WB0_OVERRIDE,
 395         .freq_table = pll_m_freq_table,
 396         .flags = TEGRA_PLLM | TEGRA_PLL_HAS_CPCON |
 397                  TEGRA_PLL_SET_DCCON | TEGRA_PLL_USE_LOCK |
 398                  TEGRA_PLL_HAS_LOCK_ENABLE | TEGRA_PLL_FIXED,
 399 };
 400
 401 static struct tegra_clk_pll_params pll_p_params __ro_after_init = {
 402         .input_min = 2000000,
 403         .input_max = 31000000,
 404         .cf_min = 1000000,
 405         .cf_max = 6000000,
 406         .vco_min = 20000000,
 407         .vco_max = 1400000000,
 408         .base_reg = PLLP_BASE,
 409         .misc_reg = PLLP_MISC,
 410         .lock_mask = PLL_BASE_LOCK,
 411         .lock_enable_bit_idx = PLL_MISC_LOCK_ENABLE,
 412         .lock_delay = 300,
 413         .freq_table = pll_p_freq_table,
 414         .flags = TEGRA_PLL_FIXED | TEGRA_PLL_HAS_CPCON | TEGRA_PLL_USE_LOCK |
 415                  TEGRA_PLL_HAS_LOCK_ENABLE,
 416         .fixed_rate = 408000000,
 417 };
 418
 419 static struct tegra_clk_pll_params pll_a_params = {
 420         .input_min = 2000000,
 421         .input_max = 31000000,
 422         .cf_min = 1000000,
 423         .cf_max = 6000000,
 424         .vco_min = 20000000,
 425         .vco_max = 1400000000,
 426         .base_reg = PLLA_BASE,
 427         .misc_reg = PLLA_MISC,
 428         .lock_mask = PLL_BASE_LOCK,
 429         .lock_enable_bit_idx = PLL_MISC_LOCK_ENABLE,
 430         .lock_delay = 300,
 431         .freq_table = pll_a_freq_table,
 432         .flags = TEGRA_PLL_HAS_CPCON | TEGRA_PLL_USE_LOCK |
 433                  TEGRA_PLL_HAS_LOCK_ENABLE,
 434 };
 435
 436 static struct tegra_clk_pll_params pll_d_params __ro_after_init = {
 437         .input_min = 2000000,
 438         .input_max = 40000000,
 439         .cf_min = 1000000,
 440         .cf_max = 6000000,
 441         .vco_min = 40000000,
 442         .vco_max = 1000000000,
 443         .base_reg = PLLD_BASE,
 444         .misc_reg = PLLD_MISC,
 445         .lock_mask = PLL_BASE_LOCK,
 446         .lock_enable_bit_idx = PLLDU_MISC_LOCK_ENABLE,
 447         .lock_delay = 1000,
 448         .freq_table = pll_d_freq_table,
 449         .flags = TEGRA_PLL_HAS_CPCON | TEGRA_PLL_SET_LFCON |
 450                  TEGRA_PLL_USE_LOCK | TEGRA_PLL_HAS_LOCK_ENABLE,
 451 };
 452
 453 static struct tegra_clk_pll_params pll_d2_params __ro_after_init = {
 454         .input_min = 2000000,
 455         .input_max = 40000000,
 456         .cf_min = 1000000,
 457         .cf_max = 6000000,
 458         .vco_min = 40000000,
 459         .vco_max = 1000000000,
 460         .base_reg = PLLD2_BASE,
 461         .misc_reg = PLLD2_MISC,
 462         .lock_mask = PLL_BASE_LOCK,
 463         .lock_enable_bit_idx = PLLDU_MISC_LOCK_ENABLE,
 464         .lock_delay = 1000,
 465         .freq_table = pll_d_freq_table,
 466         .flags = TEGRA_PLL_HAS_CPCON | TEGRA_PLL_SET_LFCON |
 467                  TEGRA_PLL_USE_LOCK | TEGRA_PLL_HAS_LOCK_ENABLE,
 468 };
 469
 470 static struct tegra_clk_pll_params pll_u_params __ro_after_init = {
 471         .input_min = 2000000,
 472         .input_max = 40000000,
 473         .cf_min = 1000000,
 474         .cf_max = 6000000,
 475         .vco_min = 48000000,
 476         .vco_max = 960000000,
 477         .base_reg = PLLU_BASE,
 478         .misc_reg = PLLU_MISC,
 479         .lock_mask = PLL_BASE_LOCK,
 480         .lock_enable_bit_idx = PLLDU_MISC_LOCK_ENABLE,
 481         .lock_delay = 1000,
 482         .pdiv_tohw = pllu_p,
 483         .freq_table = pll_u_freq_table,
 484         .flags = TEGRA_PLLU | TEGRA_PLL_HAS_CPCON | TEGRA_PLL_SET_LFCON |
 485                  TEGRA_PLL_HAS_LOCK_ENABLE,
 486 };
 487
 488 static struct tegra_clk_pll_params pll_x_params __ro_after_init = {
 489         .input_min = 2000000,
 490         .input_max = 31000000,
 491         .cf_min = 1000000,
 492         .cf_max = 6000000,
 493         .vco_min = 20000000,
 494         .vco_max = 1700000000,
 495         .base_reg = PLLX_BASE,
 496         .misc_reg = PLLX_MISC,
 497         .lock_mask = PLL_BASE_LOCK,
 498         .lock_enable_bit_idx = PLL_MISC_LOCK_ENABLE,
 499         .lock_delay = 300,
 500         .freq_table = pll_x_freq_table,
 501         .flags = TEGRA_PLL_HAS_CPCON | TEGRA_PLL_SET_DCCON |
 502                  TEGRA_PLL_USE_LOCK | TEGRA_PLL_HAS_LOCK_ENABLE,
 503 };
 504
 505 static struct tegra_clk_pll_params pll_e_params __ro_after_init = {
 506         .input_min = 12000000,
 507         .input_max = 216000000,
 508         .cf_min = 12000000,
 509         .cf_max = 12000000,
 510         .vco_min = 1200000000,
 511         .vco_max = 2400000000U,
 512         .base_reg = PLLE_BASE,
 513         .misc_reg = PLLE_MISC,
 514         .lock_mask = PLLE_MISC_LOCK,
 515         .lock_enable_bit_idx = PLLE_MISC_LOCK_ENABLE,
 516         .lock_delay = 300,
 517         .pdiv_tohw = plle_p,
 518         .freq_table = pll_e_freq_table,
 519         .flags = TEGRA_PLLE_CONFIGURE | TEGRA_PLL_FIXED |
 520                  TEGRA_PLL_HAS_LOCK_ENABLE | TEGRA_PLL_LOCK_MISC,
 521         .fixed_rate = 100000000,
 522 };
 523
 524 static unsigned long tegra30_input_freq[] = {
 525         [ 0] = 13000000,
 526         [ 1] = 16800000,
 527         [ 4] = 19200000,
 528         [ 5] = 38400000,
 529         [ 8] = 12000000,
 530         [ 9] = 48000000,
 531         [12] = 26000000,
 532 };
 533
 534 static struct tegra_devclk devclks[] __initdata = {
 535         { .con_id = "pll_c", .dt_id = TEGRA30_CLK_PLL_C },
 536         { .con_id = "pll_c_out1", .dt_id = TEGRA30_CLK_PLL_C_OUT1 },
 537         { .con_id = "pll_p", .dt_id = TEGRA30_CLK_PLL_P },
 538         { .con_id = "pll_p_out1", .dt_id = TEGRA30_CLK_PLL_P_OUT1 },
 539         { .con_id = "pll_p_out2", .dt_id = TEGRA30_CLK_PLL_P_OUT2 },
 540         { .con_id = "pll_p_out3", .dt_id = TEGRA30_CLK_PLL_P_OUT3 },
 541         { .con_id = "pll_p_out4", .dt_id = TEGRA30_CLK_PLL_P_OUT4 },
 542         { .con_id = "pll_m", .dt_id = TEGRA30_CLK_PLL_M },
 543         { .con_id = "pll_m_out1", .dt_id = TEGRA30_CLK_PLL_M_OUT1 },
 544         { .con_id = "pll_x", .dt_id = TEGRA30_CLK_PLL_X },
 545         { .con_id = "pll_x_out0", .dt_id = TEGRA30_CLK_PLL_X_OUT0 },
 546         { .con_id = "pll_u", .dt_id = TEGRA30_CLK_PLL_U },
 547         { .con_id = "pll_d", .dt_id = TEGRA30_CLK_PLL_D },
 548         { .con_id = "pll_d_out0", .dt_id = TEGRA30_CLK_PLL_D_OUT0 },
 549         { .con_id = "pll_d2", .dt_id = TEGRA30_CLK_PLL_D2 },
 550         { .con_id = "pll_d2_out0", .dt_id = TEGRA30_CLK_PLL_D2_OUT0 },
 551         { .con_id = "pll_a", .dt_id = TEGRA30_CLK_PLL_A },
 552         { .con_id = "pll_a_out0", .dt_id = TEGRA30_CLK_PLL_A_OUT0 },
 553         { .con_id = "pll_e", .dt_id = TEGRA30_CLK_PLL_E },
 554         { .con_id = "spdif_in_sync", .dt_id = TEGRA30_CLK_SPDIF_IN_SYNC },
 555         { .con_id = "i2s0_sync", .dt_id = TEGRA30_CLK_I2S0_SYNC },
 556         { .con_id = "i2s1_sync", .dt_id = TEGRA30_CLK_I2S1_SYNC },
 557         { .con_id = "i2s2_sync", .dt_id = TEGRA30_CLK_I2S2_SYNC },
 558         { .con_id = "i2s3_sync", .dt_id = TEGRA30_CLK_I2S3_SYNC },
 559         { .con_id = "i2s4_sync", .dt_id = TEGRA30_CLK_I2S4_SYNC },
 560         { .con_id = "vimclk_sync", .dt_id = TEGRA30_CLK_VIMCLK_SYNC },
 561         { .con_id = "audio0", .dt_id = TEGRA30_CLK_AUDIO0 },
 562         { .con_id = "audio1", .dt_id = TEGRA30_CLK_AUDIO1 },
 563         { .con_id = "audio2", .dt_id = TEGRA30_CLK_AUDIO2 },
 564         { .con_id = "audio3", .dt_id = TEGRA30_CLK_AUDIO3 },
 565         { .con_id = "audio4", .dt_id = TEGRA30_CLK_AUDIO4 },
 566         { .con_id = "spdif", .dt_id = TEGRA30_CLK_SPDIF },
 567         { .con_id = "audio0_2x", .dt_id = TEGRA30_CLK_AUDIO0_2X },
 568         { .con_id = "audio1_2x", .dt_id = TEGRA30_CLK_AUDIO1_2X },
 569         { .con_id = "audio2_2x", .dt_id = TEGRA30_CLK_AUDIO2_2X },
 570         { .con_id = "audio3_2x", .dt_id = TEGRA30_CLK_AUDIO3_2X },
 571         { .con_id = "audio4_2x", .dt_id = TEGRA30_CLK_AUDIO4_2X },
 572         { .con_id = "spdif_2x", .dt_id = TEGRA30_CLK_SPDIF_2X },
 573         { .con_id = "extern1", .dev_id = "clk_out_1", .dt_id = TEGRA30_CLK_EXTERN1 },
 574         { .con_id = "extern2", .dev_id = "clk_out_2", .dt_id = TEGRA30_CLK_EXTERN2 },
 575         { .con_id = "extern3", .dev_id = "clk_out_3", .dt_id = TEGRA30_CLK_EXTERN3 },
 576         { .con_id = "blink", .dt_id = TEGRA30_CLK_BLINK },
 577         { .con_id = "cclk_g", .dt_id = TEGRA30_CLK_CCLK_G },
 578         { .con_id = "cclk_lp", .dt_id = TEGRA30_CLK_CCLK_LP },
 579         { .con_id = "sclk", .dt_id = TEGRA30_CLK_SCLK },
 580         { .con_id = "hclk", .dt_id = TEGRA30_CLK_HCLK },
 581         { .con_id = "pclk", .dt_id = TEGRA30_CLK_PCLK },
 582         { .con_id = "twd", .dt_id = TEGRA30_CLK_TWD },
 583         { .con_id = "emc", .dt_id = TEGRA30_CLK_EMC },
 584         { .con_id = "clk_32k", .dt_id = TEGRA30_CLK_CLK_32K },
 585         { .con_id = "clk_m_div2", .dt_id = TEGRA30_CLK_CLK_M_DIV2 },
 586         { .con_id = "clk_m_div4", .dt_id = TEGRA30_CLK_CLK_M_DIV4 },
 587         { .con_id = "cml0", .dt_id = TEGRA30_CLK_CML0 },
 588         { .con_id = "cml1", .dt_id = TEGRA30_CLK_CML1 },
 589         { .con_id = "clk_m", .dt_id = TEGRA30_CLK_CLK_M },
 590         { .con_id = "pll_ref", .dt_id = TEGRA30_CLK_PLL_REF },
 591         { .con_id = "csus", .dev_id = "tengra_camera", .dt_id = TEGRA30_CLK_CSUS },
 592         { .con_id = "vcp", .dev_id = "tegra-avp", .dt_id = TEGRA30_CLK_VCP },
 593         { .con_id = "bsea", .dev_id = "tegra-avp", .dt_id = TEGRA30_CLK_BSEA },
 594         { .con_id = "bsev", .dev_id = "tegra-aes", .dt_id = TEGRA30_CLK_BSEV },
 595         { .con_id = "dsia", .dev_id = "tegradc.0", .dt_id = TEGRA30_CLK_DSIA },
 596         { .con_id = "csi", .dev_id = "tegra_camera", .dt_id = TEGRA30_CLK_CSI },
 597         { .con_id = "isp", .dev_id = "tegra_camera", .dt_id = TEGRA30_CLK_ISP },
 598         { .con_id = "pcie", .dev_id = "tegra-pcie", .dt_id = TEGRA30_CLK_PCIE },
 599         { .con_id = "afi", .dev_id = "tegra-pcie", .dt_id = TEGRA30_CLK_AFI },
 600         { .con_id = "fuse", .dt_id = TEGRA30_CLK_FUSE },
 601         { .con_id = "fuse_burn", .dev_id = "fuse-tegra", .dt_id = TEGRA30_CLK_FUSE_BURN },
 602         { .con_id = "apbif", .dev_id = "tegra30-ahub", .dt_id = TEGRA30_CLK_APBIF },
 603         { .con_id = "hda2hdmi", .dev_id = "tegra30-hda", .dt_id = TEGRA30_CLK_HDA2HDMI },
 604         { .dev_id = "tegra-apbdma", .dt_id = TEGRA30_CLK_APBDMA },
 605         { .dev_id = "rtc-tegra", .dt_id = TEGRA30_CLK_RTC },
 606         { .dev_id = "timer", .dt_id = TEGRA30_CLK_TIMER },
 607         { .dev_id = "tegra-kbc", .dt_id = TEGRA30_CLK_KBC },
 608         { .dev_id = "fsl-tegra-udc", .dt_id = TEGRA30_CLK_USBD },
 609         { .dev_id = "tegra-ehci.1", .dt_id = TEGRA30_CLK_USB2 },
 610         { .dev_id = "tegra-ehci.2", .dt_id = TEGRA30_CLK_USB2 },
 611         { .dev_id = "kfuse-tegra", .dt_id = TEGRA30_CLK_KFUSE },
 612         { .dev_id = "tegra_sata_cold", .dt_id = TEGRA30_CLK_SATA_COLD },
 613         { .dev_id = "dtv", .dt_id = TEGRA30_CLK_DTV },
 614         { .dev_id = "tegra30-i2s.0", .dt_id = TEGRA30_CLK_I2S0 },
 615         { .dev_id = "tegra30-i2s.1", .dt_id = TEGRA30_CLK_I2S1 },
 616         { .dev_id = "tegra30-i2s.2", .dt_id = TEGRA30_CLK_I2S2 },
 617         { .dev_id = "tegra30-i2s.3", .dt_id = TEGRA30_CLK_I2S3 },
 618         { .dev_id = "tegra30-i2s.4", .dt_id = TEGRA30_CLK_I2S4 },
 619         { .con_id = "spdif_out", .dev_id = "tegra30-spdif", .dt_id = TEGRA30_CLK_SPDIF_OUT },
 620         { .con_id = "spdif_in", .dev_id = "tegra30-spdif", .dt_id = TEGRA30_CLK_SPDIF_IN },
 621         { .con_id = "d_audio", .dev_id = "tegra30-ahub", .dt_id = TEGRA30_CLK_D_AUDIO },
 622         { .dev_id = "tegra30-dam.0", .dt_id = TEGRA30_CLK_DAM0 },
 623         { .dev_id = "tegra30-dam.1", .dt_id = TEGRA30_CLK_DAM1 },
 624         { .dev_id = "tegra30-dam.2", .dt_id = TEGRA30_CLK_DAM2 },
 625         { .con_id = "hda", .dev_id = "tegra30-hda", .dt_id = TEGRA30_CLK_HDA },
 626         { .con_id = "hda2codec_2x", .dev_id = "tegra30-hda", .dt_id = TEGRA30_CLK_HDA2CODEC_2X },
 627         { .dev_id = "spi_tegra.0", .dt_id = TEGRA30_CLK_SBC1 },
 628         { .dev_id = "spi_tegra.1", .dt_id = TEGRA30_CLK_SBC2 },
 629         { .dev_id = "spi_tegra.2", .dt_id = TEGRA30_CLK_SBC3 },
 630         { .dev_id = "spi_tegra.3", .dt_id = TEGRA30_CLK_SBC4 },
 631         { .dev_id = "spi_tegra.4", .dt_id = TEGRA30_CLK_SBC5 },
 632         { .dev_id = "spi_tegra.5", .dt_id = TEGRA30_CLK_SBC6 },
 633         { .dev_id = "tegra_sata_oob", .dt_id = TEGRA30_CLK_SATA_OOB },
 634         { .dev_id = "tegra_sata", .dt_id = TEGRA30_CLK_SATA },
 635         { .dev_id = "tegra_nand", .dt_id = TEGRA30_CLK_NDFLASH },
 636         { .dev_id = "tegra_nand_speed", .dt_id = TEGRA30_CLK_NDSPEED },
 637         { .dev_id = "vfir", .dt_id = TEGRA30_CLK_VFIR },
 638         { .dev_id = "csite", .dt_id = TEGRA30_CLK_CSITE },
 639         { .dev_id = "la", .dt_id = TEGRA30_CLK_LA },
 640         { .dev_id = "tegra_w1", .dt_id = TEGRA30_CLK_OWR },
 641         { .dev_id = "mipi", .dt_id = TEGRA30_CLK_MIPI },
 642         { .dev_id = "tegra-tsensor", .dt_id = TEGRA30_CLK_TSENSOR },
 643         { .dev_id = "i2cslow", .dt_id = TEGRA30_CLK_I2CSLOW },
 644         { .dev_id = "vde", .dt_id = TEGRA30_CLK_VDE },
 645         { .con_id = "vi", .dev_id = "tegra_camera", .dt_id = TEGRA30_CLK_VI },
 646         { .dev_id = "epp", .dt_id = TEGRA30_CLK_EPP },
 647         { .dev_id = "mpe", .dt_id = TEGRA30_CLK_MPE },
 648         { .dev_id = "host1x", .dt_id = TEGRA30_CLK_HOST1X },
 649         { .dev_id = "3d", .dt_id = TEGRA30_CLK_GR3D },
 650         { .dev_id = "3d2", .dt_id = TEGRA30_CLK_GR3D2 },
 651         { .dev_id = "2d", .dt_id = TEGRA30_CLK_GR2D },
 652         { .dev_id = "se", .dt_id = TEGRA30_CLK_SE },
 653         { .dev_id = "mselect", .dt_id = TEGRA30_CLK_MSELECT },
 654         { .dev_id = "tegra-nor", .dt_id = TEGRA30_CLK_NOR },
 655         { .dev_id = "sdhci-tegra.0", .dt_id = TEGRA30_CLK_SDMMC1 },
 656         { .dev_id = "sdhci-tegra.1", .dt_id = TEGRA30_CLK_SDMMC2 },
 657         { .dev_id = "sdhci-tegra.2", .dt_id = TEGRA30_CLK_SDMMC3 },
 658         { .dev_id = "sdhci-tegra.3", .dt_id = TEGRA30_CLK_SDMMC4 },
 659         { .dev_id = "cve", .dt_id = TEGRA30_CLK_CVE },
 660         { .dev_id = "tvo", .dt_id = TEGRA30_CLK_TVO },
 661         { .dev_id = "tvdac", .dt_id = TEGRA30_CLK_TVDAC },
 662         { .dev_id = "actmon", .dt_id = TEGRA30_CLK_ACTMON },
 663         { .con_id = "vi_sensor", .dev_id = "tegra_camera", .dt_id = TEGRA30_CLK_VI_SENSOR },
 664         { .con_id = "div-clk", .dev_id = "tegra-i2c.0", .dt_id = TEGRA30_CLK_I2C1 },
 665         { .con_id = "div-clk", .dev_id = "tegra-i2c.1", .dt_id = TEGRA30_CLK_I2C2 },
 666         { .con_id = "div-clk", .dev_id = "tegra-i2c.2", .dt_id = TEGRA30_CLK_I2C3 },
 667         { .con_id = "div-clk", .dev_id = "tegra-i2c.3", .dt_id = TEGRA30_CLK_I2C4 },
 668         { .con_id = "div-clk", .dev_id = "tegra-i2c.4", .dt_id = TEGRA30_CLK_I2C5 },
 669         { .dev_id = "tegra_uart.0", .dt_id = TEGRA30_CLK_UARTA },
 670         { .dev_id = "tegra_uart.1", .dt_id = TEGRA30_CLK_UARTB },
 671         { .dev_id = "tegra_uart.2", .dt_id = TEGRA30_CLK_UARTC },
 672         { .dev_id = "tegra_uart.3", .dt_id = TEGRA30_CLK_UARTD },
 673         { .dev_id = "tegra_uart.4", .dt_id = TEGRA30_CLK_UARTE },
 674         { .dev_id = "hdmi", .dt_id = TEGRA30_CLK_HDMI },
 675         { .dev_id = "extern1", .dt_id = TEGRA30_CLK_EXTERN1 },
 676         { .dev_id = "extern2", .dt_id = TEGRA30_CLK_EXTERN2 },
 677         { .dev_id = "extern3", .dt_id = TEGRA30_CLK_EXTERN3 },
 678         { .dev_id = "pwm", .dt_id = TEGRA30_CLK_PWM },
 679         { .dev_id = "tegradc.0", .dt_id = TEGRA30_CLK_DISP1 },
 680         { .dev_id = "tegradc.1", .dt_id = TEGRA30_CLK_DISP2 },
 681         { .dev_id = "tegradc.1", .dt_id = TEGRA30_CLK_DSIB },
 682 };
 683
 684 static struct tegra_clk tegra30_clks[tegra_clk_max] __initdata = {
 685         [tegra_clk_clk_32k] = { .dt_id = TEGRA30_CLK_CLK_32K, .present = true },
 686         [tegra_clk_clk_m] = { .dt_id = TEGRA30_CLK_CLK_M, .present = true },
 687         [tegra_clk_clk_m_div2] = { .dt_id = TEGRA30_CLK_CLK_M_DIV2, .present = true },
 688         [tegra_clk_clk_m_div4] = { .dt_id = TEGRA30_CLK_CLK_M_DIV4, .present = true },
 689         [tegra_clk_pll_ref] = { .dt_id = TEGRA30_CLK_PLL_REF, .present = true },
 690         [tegra_clk_spdif_in_sync] = { .dt_id = TEGRA30_CLK_SPDIF_IN_SYNC, .present = true },
 691         [tegra_clk_i2s0_sync] = { .dt_id = TEGRA30_CLK_I2S0_SYNC, .present = true },
 692         [tegra_clk_i2s1_sync] = { .dt_id = TEGRA30_CLK_I2S1_SYNC, .present = true },
 693         [tegra_clk_i2s2_sync] = { .dt_id = TEGRA30_CLK_I2S2_SYNC, .present = true },
 694         [tegra_clk_i2s3_sync] = { .dt_id = TEGRA30_CLK_I2S3_SYNC, .present = true },
 695         [tegra_clk_i2s4_sync] = { .dt_id = TEGRA30_CLK_I2S4_SYNC, .present = true },
 696         [tegra_clk_vimclk_sync] = { .dt_id = TEGRA30_CLK_VIMCLK_SYNC, .present = true },
 697         [tegra_clk_audio0] = { .dt_id = TEGRA30_CLK_AUDIO0, .present = true },
 698         [tegra_clk_audio1] = { .dt_id = TEGRA30_CLK_AUDIO1, .present = true },
 699         [tegra_clk_audio2] = { .dt_id = TEGRA30_CLK_AUDIO2, .present = true },
 700         [tegra_clk_audio3] = { .dt_id = TEGRA30_CLK_AUDIO3, .present = true },
 701         [tegra_clk_audio4] = { .dt_id = TEGRA30_CLK_AUDIO4, .present = true },
 702         [tegra_clk_spdif] = { .dt_id = TEGRA30_CLK_SPDIF, .present = true },
 703         [tegra_clk_audio0_mux] = { .dt_id = TEGRA30_CLK_AUDIO0_MUX, .present = true },
 704         [tegra_clk_audio1_mux] = { .dt_id = TEGRA30_CLK_AUDIO1_MUX, .present = true },
 705         [tegra_clk_audio2_mux] = { .dt_id = TEGRA30_CLK_AUDIO2_MUX, .present = true },
 706         [tegra_clk_audio3_mux] = { .dt_id = TEGRA30_CLK_AUDIO3_MUX, .present = true },
 707         [tegra_clk_audio4_mux] = { .dt_id = TEGRA30_CLK_AUDIO4_MUX, .present = true },
 708         [tegra_clk_spdif_mux] = { .dt_id = TEGRA30_CLK_SPDIF_MUX, .present = true },
 709         [tegra_clk_audio0_2x] = { .dt_id = TEGRA30_CLK_AUDIO0_2X, .present = true },
 710         [tegra_clk_audio1_2x] = { .dt_id = TEGRA30_CLK_AUDIO1_2X, .present = true },
 711         [tegra_clk_audio2_2x] = { .dt_id = TEGRA30_CLK_AUDIO2_2X, .present = true },
 712         [tegra_clk_audio3_2x] = { .dt_id = TEGRA30_CLK_AUDIO3_2X, .present = true },
 713         [tegra_clk_audio4_2x] = { .dt_id = TEGRA30_CLK_AUDIO4_2X, .present = true },
 714         [tegra_clk_spdif_2x] = { .dt_id = TEGRA30_CLK_SPDIF_2X, .present = true },
 715         [tegra_clk_clk_out_1] = { .dt_id = TEGRA30_CLK_CLK_OUT_1, .present = true },
 716         [tegra_clk_clk_out_2] = { .dt_id = TEGRA30_CLK_CLK_OUT_2, .present = true },
 717         [tegra_clk_clk_out_3] = { .dt_id = TEGRA30_CLK_CLK_OUT_3, .present = true },
 718         [tegra_clk_blink] = { .dt_id = TEGRA30_CLK_BLINK, .present = true },
 719         [tegra_clk_clk_out_1_mux] = { .dt_id = TEGRA30_CLK_CLK_OUT_1_MUX, .present = true },
 720         [tegra_clk_clk_out_2_mux] = { .dt_id = TEGRA30_CLK_CLK_OUT_2_MUX, .present = true },
 721         [tegra_clk_clk_out_3_mux] = { .dt_id = TEGRA30_CLK_CLK_OUT_3_MUX, .present = true },
 722         [tegra_clk_hclk] = { .dt_id = TEGRA30_CLK_HCLK, .present = true },
 723         [tegra_clk_pclk] = { .dt_id = TEGRA30_CLK_PCLK, .present = true },
 724         [tegra_clk_i2s0] = { .dt_id = TEGRA30_CLK_I2S0, .present = true },
 725         [tegra_clk_i2s1] = { .dt_id = TEGRA30_CLK_I2S1, .present = true },
 726         [tegra_clk_i2s2] = { .dt_id = TEGRA30_CLK_I2S2, .present = true },
 727         [tegra_clk_i2s3] = { .dt_id = TEGRA30_CLK_I2S3, .present = true },
 728         [tegra_clk_i2s4] = { .dt_id = TEGRA30_CLK_I2S4, .present = true },
 729         [tegra_clk_spdif_in] = { .dt_id = TEGRA30_CLK_SPDIF_IN, .present = true },
 730         [tegra_clk_hda] = { .dt_id = TEGRA30_CLK_HDA, .present = true },
 731         [tegra_clk_hda2codec_2x] = { .dt_id = TEGRA30_CLK_HDA2CODEC_2X, .present = true },
 732         [tegra_clk_sbc1] = { .dt_id = TEGRA30_CLK_SBC1, .present = true },
 733         [tegra_clk_sbc2] = { .dt_id = TEGRA30_CLK_SBC2, .present = true },
 734         [tegra_clk_sbc3] = { .dt_id = TEGRA30_CLK_SBC3, .present = true },
 735         [tegra_clk_sbc4] = { .dt_id = TEGRA30_CLK_SBC4, .present = true },
 736         [tegra_clk_sbc5] = { .dt_id = TEGRA30_CLK_SBC5, .present = true },
 737         [tegra_clk_sbc6] = { .dt_id = TEGRA30_CLK_SBC6, .present = true },
 738         [tegra_clk_ndflash] = { .dt_id = TEGRA30_CLK_NDFLASH, .present = true },
 739         [tegra_clk_ndspeed] = { .dt_id = TEGRA30_CLK_NDSPEED, .present = true },
 740         [tegra_clk_vfir] = { .dt_id = TEGRA30_CLK_VFIR, .present = true },
 741         [tegra_clk_la] = { .dt_id = TEGRA30_CLK_LA, .present = true },
 742         [tegra_clk_csite] = { .dt_id = TEGRA30_CLK_CSITE, .present = true },
 743         [tegra_clk_owr] = { .dt_id = TEGRA30_CLK_OWR, .present = true },
 744         [tegra_clk_mipi] = { .dt_id = TEGRA30_CLK_MIPI, .present = true },
 745         [tegra_clk_tsensor] = { .dt_id = TEGRA30_CLK_TSENSOR, .present = true },
 746         [tegra_clk_i2cslow] = { .dt_id = TEGRA30_CLK_I2CSLOW, .present = true },
 747         [tegra_clk_vde] = { .dt_id = TEGRA30_CLK_VDE, .present = true },
 748         [tegra_clk_vi] = { .dt_id = TEGRA30_CLK_VI, .present = true },
 749         [tegra_clk_epp] = { .dt_id = TEGRA30_CLK_EPP, .present = true },
 750         [tegra_clk_mpe] = { .dt_id = TEGRA30_CLK_MPE, .present = true },
 751         [tegra_clk_host1x] = { .dt_id = TEGRA30_CLK_HOST1X, .present = true },
 752         [tegra_clk_gr2d] = { .dt_id = TEGRA30_CLK_GR2D, .present = true },
 753         [tegra_clk_gr3d] = { .dt_id = TEGRA30_CLK_GR3D, .present = true },
 754         [tegra_clk_mselect] = { .dt_id = TEGRA30_CLK_MSELECT, .present = true },
 755         [tegra_clk_nor] = { .dt_id = TEGRA30_CLK_NOR, .present = true },
 756         [tegra_clk_sdmmc1] = { .dt_id = TEGRA30_CLK_SDMMC1, .present = true },
 757         [tegra_clk_sdmmc2] = { .dt_id = TEGRA30_CLK_SDMMC2, .present = true },
 758         [tegra_clk_sdmmc3] = { .dt_id = TEGRA30_CLK_SDMMC3, .present = true },
 759         [tegra_clk_sdmmc4] = { .dt_id = TEGRA30_CLK_SDMMC4, .present = true },
 760         [tegra_clk_cve] = { .dt_id = TEGRA30_CLK_CVE, .present = true },
 761         [tegra_clk_tvo] = { .dt_id = TEGRA30_CLK_TVO, .present = true },
 762         [tegra_clk_tvdac] = { .dt_id = TEGRA30_CLK_TVDAC, .present = true },
 763         [tegra_clk_actmon] = { .dt_id = TEGRA30_CLK_ACTMON, .present = true },
 764         [tegra_clk_vi_sensor] = { .dt_id = TEGRA30_CLK_VI_SENSOR, .present = true },
 765         [tegra_clk_i2c1] = { .dt_id = TEGRA30_CLK_I2C1, .present = true },
 766         [tegra_clk_i2c2] = { .dt_id = TEGRA30_CLK_I2C2, .present = true },
 767         [tegra_clk_i2c3] = { .dt_id = TEGRA30_CLK_I2C3, .present = true },
 768         [tegra_clk_i2c4] = { .dt_id = TEGRA30_CLK_I2C4, .present = true },
 769         [tegra_clk_i2c5] = { .dt_id = TEGRA30_CLK_I2C5, .present = true },
 770         [tegra_clk_uarta] = { .dt_id = TEGRA30_CLK_UARTA, .present = true },
 771         [tegra_clk_uartb] = { .dt_id = TEGRA30_CLK_UARTB, .present = true },
 772         [tegra_clk_uartc] = { .dt_id = TEGRA30_CLK_UARTC, .present = true },
 773         [tegra_clk_uartd] = { .dt_id = TEGRA30_CLK_UARTD, .present = true },
 774         [tegra_clk_uarte] = { .dt_id = TEGRA30_CLK_UARTE, .present = true },
 775         [tegra_clk_extern1] = { .dt_id = TEGRA30_CLK_EXTERN1, .present = true },
 776         [tegra_clk_extern2] = { .dt_id = TEGRA30_CLK_EXTERN2, .present = true },
 777         [tegra_clk_extern3] = { .dt_id = TEGRA30_CLK_EXTERN3, .present = true },
 778         [tegra_clk_disp1] = { .dt_id = TEGRA30_CLK_DISP1, .present = true },
 779         [tegra_clk_disp2] = { .dt_id = TEGRA30_CLK_DISP2, .present = true },
 780         [tegra_clk_ahbdma] = { .dt_id = TEGRA30_CLK_AHBDMA, .present = true },
 781         [tegra_clk_apbdma] = { .dt_id = TEGRA30_CLK_APBDMA, .present = true },
 782         [tegra_clk_rtc] = { .dt_id = TEGRA30_CLK_RTC, .present = true },
 783         [tegra_clk_timer] = { .dt_id = TEGRA30_CLK_TIMER, .present = true },
 784         [tegra_clk_kbc] = { .dt_id = TEGRA30_CLK_KBC, .present = true },
 785         [tegra_clk_csus] = { .dt_id = TEGRA30_CLK_CSUS, .present = true },
 786         [tegra_clk_vcp] = { .dt_id = TEGRA30_CLK_VCP, .present = true },
 787         [tegra_clk_bsea] = { .dt_id = TEGRA30_CLK_BSEA, .present = true },
 788         [tegra_clk_bsev] = { .dt_id = TEGRA30_CLK_BSEV, .present = true },
 789         [tegra_clk_usbd] = { .dt_id = TEGRA30_CLK_USBD, .present = true },
 790         [tegra_clk_usb2] = { .dt_id = TEGRA30_CLK_USB2, .present = true },
 791         [tegra_clk_usb3] = { .dt_id = TEGRA30_CLK_USB3, .present = true },
 792         [tegra_clk_csi] = { .dt_id = TEGRA30_CLK_CSI, .present = true },
 793         [tegra_clk_isp] = { .dt_id = TEGRA30_CLK_ISP, .present = true },
 794         [tegra_clk_kfuse] = { .dt_id = TEGRA30_CLK_KFUSE, .present = true },
 795         [tegra_clk_fuse] = { .dt_id = TEGRA30_CLK_FUSE, .present = true },
 796         [tegra_clk_fuse_burn] = { .dt_id = TEGRA30_CLK_FUSE_BURN, .present = true },
 797         [tegra_clk_apbif] = { .dt_id = TEGRA30_CLK_APBIF, .present = true },
 798         [tegra_clk_hda2hdmi] = { .dt_id = TEGRA30_CLK_HDA2HDMI, .present = true },
 799         [tegra_clk_sata_cold] = { .dt_id = TEGRA30_CLK_SATA_COLD, .present = true },
 800         [tegra_clk_sata_oob] = { .dt_id = TEGRA30_CLK_SATA_OOB, .present = true },
 801         [tegra_clk_sata] = { .dt_id = TEGRA30_CLK_SATA, .present = true },
 802         [tegra_clk_dtv] = { .dt_id = TEGRA30_CLK_DTV, .present = true },
 803         [tegra_clk_pll_p] = { .dt_id = TEGRA30_CLK_PLL_P, .present = true },
 804         [tegra_clk_pll_p_out1] = { .dt_id = TEGRA30_CLK_PLL_P_OUT1, .present = true },
 805         [tegra_clk_pll_p_out2] = { .dt_id = TEGRA30_CLK_PLL_P_OUT2, .present = true },
 806         [tegra_clk_pll_p_out3] = { .dt_id = TEGRA30_CLK_PLL_P_OUT3, .present = true },
 807         [tegra_clk_pll_p_out4] = { .dt_id = TEGRA30_CLK_PLL_P_OUT4, .present = true },
 808         [tegra_clk_pll_a] = { .dt_id = TEGRA30_CLK_PLL_A, .present = true },
 809         [tegra_clk_pll_a_out0] = { .dt_id = TEGRA30_CLK_PLL_A_OUT0, .present = true },
 810         [tegra_clk_cec] = { .dt_id = TEGRA30_CLK_CEC, .present = true },
 811         [tegra_clk_emc] = { .dt_id = TEGRA30_CLK_EMC, .present = true },
 812 };
 813
 814 static const char *pll_e_parents[] = { "pll_ref", "pll_p" };
 815
 816 static void __init tegra30_pll_init(void)
 817 {
 818         struct clk *clk;
 819
 820         /* PLLC */
 821         clk = tegra_clk_register_pll("pll_c", "pll_ref", clk_base, pmc_base, 0,
 822                                      &pll_c_params, NULL);
 823         clks[TEGRA30_CLK_PLL_C] = clk;
 824
 825         /* PLLC_OUT1 */
 826         clk = tegra_clk_register_divider("pll_c_out1_div", "pll_c",
 827                                 clk_base + PLLC_OUT, 0, TEGRA_DIVIDER_ROUND_UP,
 828                                 8, 8, 1, NULL);
 829         clk = tegra_clk_register_pll_out("pll_c_out1", "pll_c_out1_div",
 830                                 clk_base + PLLC_OUT, 1, 0, CLK_SET_RATE_PARENT,
 831                                 0, NULL);
 832         clks[TEGRA30_CLK_PLL_C_OUT1] = clk;
 833
 834         /* PLLM */
 835         clk = tegra_clk_register_pll("pll_m", "pll_ref", clk_base, pmc_base,
 836                             CLK_SET_RATE_GATE, &pll_m_params, NULL);
 837         clks[TEGRA30_CLK_PLL_M] = clk;
 838
 839         /* PLLM_OUT1 */
 840         clk = tegra_clk_register_divider("pll_m_out1_div", "pll_m",
 841                                 clk_base + PLLM_OUT, 0, TEGRA_DIVIDER_ROUND_UP,
 842                                 8, 8, 1, NULL);
 843         clk = tegra_clk_register_pll_out("pll_m_out1", "pll_m_out1_div",
 844                                 clk_base + PLLM_OUT, 1, 0,
 845                                 CLK_SET_RATE_PARENT, 0, NULL);
 846         clks[TEGRA30_CLK_PLL_M_OUT1] = clk;
 847
 848         /* PLLX */
 849         clk = tegra_clk_register_pll("pll_x", "pll_ref", clk_base, pmc_base, 0,
 850                             &pll_x_params, NULL);
 851         clks[TEGRA30_CLK_PLL_X] = clk;
 852
 853         /* PLLX_OUT0 */
 854         clk = clk_register_fixed_factor(NULL, "pll_x_out0", "pll_x",
 855                                         CLK_SET_RATE_PARENT, 1, 2);
 856         clks[TEGRA30_CLK_PLL_X_OUT0] = clk;
 857
 858         /* PLLU */
 859         clk = tegra_clk_register_pllu("pll_u", "pll_ref", clk_base, 0,
 860                                       &pll_u_params, NULL);
 861         clks[TEGRA30_CLK_PLL_U] = clk;
 862
 863         /* PLLD */
 864         clk = tegra_clk_register_pll("pll_d", "pll_ref", clk_base, pmc_base, 0,
 865                             &pll_d_params, &pll_d_lock);
 866         clks[TEGRA30_CLK_PLL_D] = clk;
 867
 868         /* PLLD_OUT0 */
 869         clk = clk_register_fixed_factor(NULL, "pll_d_out0", "pll_d",
 870                                         CLK_SET_RATE_PARENT, 1, 2);
 871         clks[TEGRA30_CLK_PLL_D_OUT0] = clk;
 872
 873         /* PLLD2 */
 874         clk = tegra_clk_register_pll("pll_d2", "pll_ref", clk_base, pmc_base, 0,
 875                             &pll_d2_params, NULL);
 876         clks[TEGRA30_CLK_PLL_D2] = clk;
 877
 878         /* PLLD2_OUT0 */
 879         clk = clk_register_fixed_factor(NULL, "pll_d2_out0", "pll_d2",
 880                                         CLK_SET_RATE_PARENT, 1, 2);
 881         clks[TEGRA30_CLK_PLL_D2_OUT0] = clk;
 882
 883         /* PLLE */
 884         clk = clk_register_mux(NULL, "pll_e_mux", pll_e_parents,
 885                                ARRAY_SIZE(pll_e_parents),
 886                                CLK_SET_RATE_NO_REPARENT,
 887                                clk_base + PLLE_AUX, 2, 1, 0, NULL);
 888         clk = tegra_clk_register_plle("pll_e", "pll_e_mux", clk_base, pmc_base,
 889                              CLK_GET_RATE_NOCACHE, &pll_e_params, NULL);
 890         clks[TEGRA30_CLK_PLL_E] = clk;
 891 }
 892
 893 static const char *cclk_g_parents[] = { "clk_m", "pll_c", "clk_32k", "pll_m",
 894                                         "pll_p_cclkg", "pll_p_out4_cclkg",
 895                                         "pll_p_out3_cclkg", "unused", "pll_x" };
 896 static const char *cclk_lp_parents[] = { "clk_m", "pll_c", "clk_32k", "pll_m",
 897                                          "pll_p_cclklp", "pll_p_out4_cclklp",
 898                                          "pll_p_out3_cclklp", "unused", "pll_x",
 899                                          "pll_x_out0" };
 900 static const char *sclk_parents[] = { "clk_m", "pll_c_out1", "pll_p_out4",
 901                                       "pll_p_out3", "pll_p_out2", "unused",
 902                                       "clk_32k", "pll_m_out1" };
 903
 904 static void __init tegra30_super_clk_init(void)
 905 {
 906         struct clk *clk;
 907
 908         /*
 909          * Clock input to cclk_g divided from pll_p using
 910          * U71 divider of cclk_g.
 911          */
 912         clk = tegra_clk_register_divider("pll_p_cclkg", "pll_p",
 913                                 clk_base + SUPER_CCLKG_DIVIDER, 0,
 914                                 TEGRA_DIVIDER_INT, 16, 8, 1, NULL);
 915         clk_register_clkdev(clk, "pll_p_cclkg", NULL);
 916
 917         /*
 918          * Clock input to cclk_g divided from pll_p_out3 using
 919          * U71 divider of cclk_g.
 920          */
 921         clk = tegra_clk_register_divider("pll_p_out3_cclkg", "pll_p_out3",
 922                                 clk_base + SUPER_CCLKG_DIVIDER, 0,
 923                                 TEGRA_DIVIDER_INT, 16, 8, 1, NULL);
 924         clk_register_clkdev(clk, "pll_p_out3_cclkg", NULL);
 925
 926         /*
 927          * Clock input to cclk_g divided from pll_p_out4 using
 928          * U71 divider of cclk_g.
 929          */
 930         clk = tegra_clk_register_divider("pll_p_out4_cclkg", "pll_p_out4",
 931                                 clk_base + SUPER_CCLKG_DIVIDER, 0,
 932                                 TEGRA_DIVIDER_INT, 16, 8, 1, NULL);
 933         clk_register_clkdev(clk, "pll_p_out4_cclkg", NULL);
 934
 935         /* CCLKG */
 936         clk = tegra_clk_register_super_mux("cclk_g", cclk_g_parents,
 937                                   ARRAY_SIZE(cclk_g_parents),
 938                                   CLK_SET_RATE_PARENT,
 939                                   clk_base + CCLKG_BURST_POLICY,
 940                                   0, 4, 0, 0, NULL);
 941         clks[TEGRA30_CLK_CCLK_G] = clk;
 942
 943         /*
 944          * Clock input to cclk_lp divided from pll_p using
 945          * U71 divider of cclk_lp.
 946          */
 947         clk = tegra_clk_register_divider("pll_p_cclklp", "pll_p",
 948                                 clk_base + SUPER_CCLKLP_DIVIDER, 0,
 949                                 TEGRA_DIVIDER_INT, 16, 8, 1, NULL);
 950         clk_register_clkdev(clk, "pll_p_cclklp", NULL);
 951
 952         /*
 953          * Clock input to cclk_lp divided from pll_p_out3 using
 954          * U71 divider of cclk_lp.
 955          */
 956         clk = tegra_clk_register_divider("pll_p_out3_cclklp", "pll_p_out3",
 957                                 clk_base + SUPER_CCLKLP_DIVIDER, 0,
 958                                 TEGRA_DIVIDER_INT, 16, 8, 1, NULL);
 959         clk_register_clkdev(clk, "pll_p_out3_cclklp", NULL);
 960
 961         /*
 962          * Clock input to cclk_lp divided from pll_p_out4 using
 963          * U71 divider of cclk_lp.
 964          */
 965         clk = tegra_clk_register_divider("pll_p_out4_cclklp", "pll_p_out4",
 966                                 clk_base + SUPER_CCLKLP_DIVIDER, 0,
 967                                 TEGRA_DIVIDER_INT, 16, 8, 1, NULL);
 968         clk_register_clkdev(clk, "pll_p_out4_cclklp", NULL);
 969
 970         /* CCLKLP */
 971         clk = tegra_clk_register_super_mux("cclk_lp", cclk_lp_parents,
 972                                   ARRAY_SIZE(cclk_lp_parents),
 973                                   CLK_SET_RATE_PARENT,
 974                                   clk_base + CCLKLP_BURST_POLICY,
 975                                   TEGRA_DIVIDER_2, 4, 8, 9,
 976                               NULL);
 977         clks[TEGRA30_CLK_CCLK_LP] = clk;
 978
 979         /* SCLK */
 980         clk = tegra_clk_register_super_mux("sclk", sclk_parents,
 981                                   ARRAY_SIZE(sclk_parents),
 982                                   CLK_SET_RATE_PARENT | CLK_IS_CRITICAL,
 983                                   clk_base + SCLK_BURST_POLICY,
 984                                   0, 4, 0, 0, NULL);
 985         clks[TEGRA30_CLK_SCLK] = clk;
 986
 987         /* twd */
 988         clk = clk_register_fixed_factor(NULL, "twd", "cclk_g",
 989                                         CLK_SET_RATE_PARENT, 1, 2);
 990         clks[TEGRA30_CLK_TWD] = clk;
 991
 992         tegra_super_clk_gen4_init(clk_base, pmc_base, tegra30_clks, NULL);
 993 }
 994
 995 static const char *mux_pllacp_clkm[] = { "pll_a_out0", "unused", "pll_p",
 996                                          "clk_m" };
 997 static const char *mux_pllpcm_clkm[] = { "pll_p", "pll_c", "pll_m", "clk_m" };
 998 static const char *mux_pllmcp_clkm[] = { "pll_m", "pll_c", "pll_p", "clk_m" };
 999 static const char *spdif_out_parents[] = { "pll_a_out0", "spdif_2x", "pll_p",
1000                                            "clk_m" };
1001 static const char *mux_pllmcpa[] = { "pll_m", "pll_c", "pll_p", "pll_a_out0" };
1002 static const char *mux_pllpmdacd2_clkm[] = { "pll_p", "pll_m", "pll_d_out0",
1003                                              "pll_a_out0", "pll_c",
1004                                              "pll_d2_out0", "clk_m" };
1005 static const char *mux_plld_out0_plld2_out0[] = { "pll_d_out0",
1006                                                   "pll_d2_out0" };
1007 static const char *pwm_parents[] = { "pll_p", "pll_c", "clk_32k", "clk_m" };
1008
1009 static struct tegra_periph_init_data tegra_periph_clk_list[] = {
1010         TEGRA_INIT_DATA_MUX("spdif_out", spdif_out_parents, CLK_SOURCE_SPDIF_OUT, 10, TEGRA_PERIPH_ON_APB, TEGRA30_CLK_SPDIF_OUT),
1011         TEGRA_INIT_DATA_MUX("d_audio", mux_pllacp_clkm, CLK_SOURCE_D_AUDIO, 106, 0, TEGRA30_CLK_D_AUDIO),
1012         TEGRA_INIT_DATA_MUX("dam0", mux_pllacp_clkm, CLK_SOURCE_DAM0, 108, 0, TEGRA30_CLK_DAM0),
1013         TEGRA_INIT_DATA_MUX("dam1", mux_pllacp_clkm, CLK_SOURCE_DAM1, 109, 0, TEGRA30_CLK_DAM1),
1014         TEGRA_INIT_DATA_MUX("dam2", mux_pllacp_clkm, CLK_SOURCE_DAM2, 110, 0, TEGRA30_CLK_DAM2),
1015         TEGRA_INIT_DATA_INT("3d2", mux_pllmcpa, CLK_SOURCE_3D2, 98, TEGRA_PERIPH_MANUAL_RESET, TEGRA30_CLK_GR3D2),
1016         TEGRA_INIT_DATA_INT("se", mux_pllpcm_clkm, CLK_SOURCE_SE, 127, 0, TEGRA30_CLK_SE),
1017         TEGRA_INIT_DATA_MUX8("hdmi", mux_pllpmdacd2_clkm, CLK_SOURCE_HDMI, 51, 0, TEGRA30_CLK_HDMI),
1018         TEGRA_INIT_DATA("pwm", NULL, NULL, pwm_parents, CLK_SOURCE_PWM, 28, 2, 0, 0, 8, 1, 0, 17, TEGRA_PERIPH_ON_APB, TEGRA30_CLK_PWM),
1019 };
1020
1021 static struct tegra_periph_init_data tegra_periph_nodiv_clk_list[] = {
1022         TEGRA_INIT_DATA_NODIV("dsib", mux_plld_out0_plld2_out0, CLK_SOURCE_DSIB, 25, 1, 82, 0, TEGRA30_CLK_DSIB),
1023 };
1024
1025 static void __init tegra30_periph_clk_init(void)
1026 {
1027         struct tegra_periph_init_data *data;
1028         struct clk *clk;
1029         unsigned int i;
1030
1031         /* dsia */
1032         clk = tegra_clk_register_periph_gate("dsia", "pll_d_out0", 0, clk_base,
1033                                     0, 48, periph_clk_enb_refcnt);
1034         clks[TEGRA30_CLK_DSIA] = clk;
1035
1036         /* pcie */
1037         clk = tegra_clk_register_periph_gate("pcie", "clk_m", 0, clk_base, 0,
1038                                     70, periph_clk_enb_refcnt);
1039         clks[TEGRA30_CLK_PCIE] = clk;
1040
1041         /* afi */
1042         clk = tegra_clk_register_periph_gate("afi", "clk_m", 0, clk_base, 0, 72,
1043                                     periph_clk_enb_refcnt);
1044         clks[TEGRA30_CLK_AFI] = clk;
1045
1046         /* emc */
1047         clk = clk_register_mux(NULL, "emc_mux", mux_pllmcp_clkm,
1048                                ARRAY_SIZE(mux_pllmcp_clkm),
1049                                CLK_SET_RATE_NO_REPARENT,
1050                                clk_base + CLK_SOURCE_EMC,
1051                                30, 2, 0, &emc_lock);
1052
1053         clk = tegra_clk_register_mc("mc", "emc_mux", clk_base + CLK_SOURCE_EMC,
1054                                     &emc_lock);
1055         clks[TEGRA30_CLK_MC] = clk;
1056
1057         /* cml0 */
1058         clk = clk_register_gate(NULL, "cml0", "pll_e", 0, clk_base + PLLE_AUX,
1059                                 0, 0, &cml_lock);
1060         clks[TEGRA30_CLK_CML0] = clk;
1061
1062         /* cml1 */
1063         clk = clk_register_gate(NULL, "cml1", "pll_e", 0, clk_base + PLLE_AUX,
1064                                 1, 0, &cml_lock);
1065         clks[TEGRA30_CLK_CML1] = clk;
1066
1067         for (i = 0; i < ARRAY_SIZE(tegra_periph_clk_list); i++) {
1068                 data = &tegra_periph_clk_list[i];
1069                 clk = tegra_clk_register_periph_data(clk_base, data);
1070                 clks[data->clk_id] = clk;
1071         }
1072
1073         for (i = 0; i < ARRAY_SIZE(tegra_periph_nodiv_clk_list); i++) {
1074                 data = &tegra_periph_nodiv_clk_list[i];
1075                 clk = tegra_clk_register_periph_nodiv(data->name,
1076                                         data->p.parent_names,
1077                                         data->num_parents, &data->periph,
1078                                         clk_base, data->offset);
1079                 clks[data->clk_id] = clk;
1080         }
1081
1082         tegra_periph_clk_init(clk_base, pmc_base, tegra30_clks, &pll_p_params);
1083 }
1084
1085 /* Tegra30 CPU clock and reset control functions */
1086 static void tegra30_wait_cpu_in_reset(u32 cpu)
1087 {
1088         unsigned int reg;
1089
1090         do {
1091                 reg = readl(clk_base +
1092                             TEGRA30_CLK_RST_CONTROLLER_CPU_CMPLX_STATUS);
1093                 cpu_relax();
1094         } while (!(reg & (1 << cpu)));  /* check CPU been reset or not */
1095
1096         return;
1097 }
1098
1099 static void tegra30_put_cpu_in_reset(u32 cpu)
1100 {
1101         writel(CPU_RESET(cpu),
1102                clk_base + TEGRA_CLK_RST_CONTROLLER_RST_CPU_CMPLX_SET);
1103         dmb();
1104 }
1105
1106 static void tegra30_cpu_out_of_reset(u32 cpu)
1107 {
1108         writel(CPU_RESET(cpu),
1109                clk_base + TEGRA_CLK_RST_CONTROLLER_RST_CPU_CMPLX_CLR);
1110         wmb();
1111 }
1112
1113 static void tegra30_enable_cpu_clock(u32 cpu)
1114 {
1115         unsigned int reg;
1116
1117         writel(CPU_CLOCK(cpu),
1118                clk_base + TEGRA30_CLK_RST_CONTROLLER_CLK_CPU_CMPLX_CLR);
1119         reg = readl(clk_base +
1120                     TEGRA30_CLK_RST_CONTROLLER_CLK_CPU_CMPLX_CLR);
1121 }
1122
1123 static void tegra30_disable_cpu_clock(u32 cpu)
1124 {
1125         unsigned int reg;
1126
1127         reg = readl(clk_base + TEGRA_CLK_RST_CONTROLLER_CLK_CPU_CMPLX);
1128         writel(reg | CPU_CLOCK(cpu),
1129                clk_base + TEGRA_CLK_RST_CONTROLLER_CLK_CPU_CMPLX);
1130 }
1131
1132 #ifdef CONFIG_PM_SLEEP
1133 static bool tegra30_cpu_rail_off_ready(void)
1134 {
1135         unsigned int cpu_rst_status;
1136         int cpu_pwr_status;
1137
1138         cpu_rst_status = readl(clk_base +
1139                                 TEGRA30_CLK_RST_CONTROLLER_CPU_CMPLX_STATUS);
1140         cpu_pwr_status = tegra_pmc_cpu_is_powered(1) ||
1141                          tegra_pmc_cpu_is_powered(2) ||
1142                          tegra_pmc_cpu_is_powered(3);
1143
1144         if (((cpu_rst_status & 0xE) != 0xE) || cpu_pwr_status)
1145                 return false;
1146
1147         return true;
1148 }
1149
1150 static void tegra30_cpu_clock_suspend(void)
1151 {
1152         /* switch coresite to clk_m, save off original source */
1153         tegra30_cpu_clk_sctx.clk_csite_src =
1154                                 readl(clk_base + CLK_RESET_SOURCE_CSITE);
1155         writel(3 << 30, clk_base + CLK_RESET_SOURCE_CSITE);
1156
1157         tegra30_cpu_clk_sctx.cpu_burst =
1158                                 readl(clk_base + CLK_RESET_CCLK_BURST);
1159         tegra30_cpu_clk_sctx.pllx_base =
1160                                 readl(clk_base + CLK_RESET_PLLX_BASE);
1161         tegra30_cpu_clk_sctx.pllx_misc =
1162                                 readl(clk_base + CLK_RESET_PLLX_MISC);
1163         tegra30_cpu_clk_sctx.cclk_divider =
1164                                 readl(clk_base + CLK_RESET_CCLK_DIVIDER);
1165 }
1166
1167 static void tegra30_cpu_clock_resume(void)
1168 {
1169         unsigned int reg, policy;
1170
1171         /* Is CPU complex already running on PLLX? */
1172         reg = readl(clk_base + CLK_RESET_CCLK_BURST);
1173         policy = (reg >> CLK_RESET_CCLK_BURST_POLICY_SHIFT) & 0xF;
1174
1175         if (policy == CLK_RESET_CCLK_IDLE_POLICY)
1176                 reg = (reg >> CLK_RESET_CCLK_IDLE_POLICY_SHIFT) & 0xF;
1177         else if (policy == CLK_RESET_CCLK_RUN_POLICY)
1178                 reg = (reg >> CLK_RESET_CCLK_RUN_POLICY_SHIFT) & 0xF;
1179         else
1180                 BUG();
1181
1182         if (reg != CLK_RESET_CCLK_BURST_POLICY_PLLX) {
1183                 /* restore PLLX settings if CPU is on different PLL */
1184                 writel(tegra30_cpu_clk_sctx.pllx_misc,
1185                                         clk_base + CLK_RESET_PLLX_MISC);
1186                 writel(tegra30_cpu_clk_sctx.pllx_base,
1187                                         clk_base + CLK_RESET_PLLX_BASE);
1188
1189                 /* wait for PLL stabilization if PLLX was enabled */
1190                 if (tegra30_cpu_clk_sctx.pllx_base & (1 << 30))
1191                         udelay(300);
1192         }
1193
1194         /*
1195          * Restore original burst policy setting for calls resulting from CPU
1196          * LP2 in idle or system suspend.
1197          */
1198         writel(tegra30_cpu_clk_sctx.cclk_divider,
1199                                         clk_base + CLK_RESET_CCLK_DIVIDER);
1200         writel(tegra30_cpu_clk_sctx.cpu_burst,
1201                                         clk_base + CLK_RESET_CCLK_BURST);
1202
1203         writel(tegra30_cpu_clk_sctx.clk_csite_src,
1204                                         clk_base + CLK_RESET_SOURCE_CSITE);
1205 }
1206 #endif
1207
1208 static struct tegra_cpu_car_ops tegra30_cpu_car_ops = {
1209         .wait_for_reset = tegra30_wait_cpu_in_reset,
1210         .put_in_reset   = tegra30_put_cpu_in_reset,
1211         .out_of_reset   = tegra30_cpu_out_of_reset,
1212         .enable_clock   = tegra30_enable_cpu_clock,
1213         .disable_clock  = tegra30_disable_cpu_clock,
1214 #ifdef CONFIG_PM_SLEEP
1215         .rail_off_ready = tegra30_cpu_rail_off_ready,
1216         .suspend        = tegra30_cpu_clock_suspend,
1217         .resume         = tegra30_cpu_clock_resume,
1218 #endif
1219 };
1220
1221 static struct tegra_clk_init_table init_table[] __initdata = {
1222         { TEGRA30_CLK_UARTA, TEGRA30_CLK_PLL_P, 408000000, 0 },
1223         { TEGRA30_CLK_UARTB, TEGRA30_CLK_PLL_P, 408000000, 0 },
1224         { TEGRA30_CLK_UARTC, TEGRA30_CLK_PLL_P, 408000000, 0 },
1225         { TEGRA30_CLK_UARTD, TEGRA30_CLK_PLL_P, 408000000, 0 },
1226         { TEGRA30_CLK_UARTE, TEGRA30_CLK_PLL_P, 408000000, 0 },
1227         { TEGRA30_CLK_PLL_A, TEGRA30_CLK_CLK_MAX, 564480000, 1 },
1228         { TEGRA30_CLK_PLL_A_OUT0, TEGRA30_CLK_CLK_MAX, 11289600, 1 },
1229         { TEGRA30_CLK_EXTERN1, TEGRA30_CLK_PLL_A_OUT0, 0, 1 },
1230         { TEGRA30_CLK_CLK_OUT_1_MUX, TEGRA30_CLK_EXTERN1, 0, 0 },
1231         { TEGRA30_CLK_CLK_OUT_1, TEGRA30_CLK_CLK_MAX, 0, 1 },
1232         { TEGRA30_CLK_BLINK, TEGRA30_CLK_CLK_MAX, 0, 1 },
1233         { TEGRA30_CLK_I2S0, TEGRA30_CLK_PLL_A_OUT0, 11289600, 0 },
1234         { TEGRA30_CLK_I2S1, TEGRA30_CLK_PLL_A_OUT0, 11289600, 0 },
1235         { TEGRA30_CLK_I2S2, TEGRA30_CLK_PLL_A_OUT0, 11289600, 0 },
1236         { TEGRA30_CLK_I2S3, TEGRA30_CLK_PLL_A_OUT0, 11289600, 0 },
1237         { TEGRA30_CLK_I2S4, TEGRA30_CLK_PLL_A_OUT0, 11289600, 0 },
1238         { TEGRA30_CLK_SDMMC1, TEGRA30_CLK_PLL_P, 48000000, 0 },
1239         { TEGRA30_CLK_SDMMC2, TEGRA30_CLK_PLL_P, 48000000, 0 },
1240         { TEGRA30_CLK_SDMMC3, TEGRA30_CLK_PLL_P, 48000000, 0 },
1241         { TEGRA30_CLK_CSITE, TEGRA30_CLK_CLK_MAX, 0, 1 },
1242         { TEGRA30_CLK_MSELECT, TEGRA30_CLK_CLK_MAX, 0, 1 },
1243         { TEGRA30_CLK_SBC1, TEGRA30_CLK_PLL_P, 100000000, 0 },
1244         { TEGRA30_CLK_SBC2, TEGRA30_CLK_PLL_P, 100000000, 0 },
1245         { TEGRA30_CLK_SBC3, TEGRA30_CLK_PLL_P, 100000000, 0 },
1246         { TEGRA30_CLK_SBC4, TEGRA30_CLK_PLL_P, 100000000, 0 },
1247         { TEGRA30_CLK_SBC5, TEGRA30_CLK_PLL_P, 100000000, 0 },
1248         { TEGRA30_CLK_SBC6, TEGRA30_CLK_PLL_P, 100000000, 0 },
1249         { TEGRA30_CLK_PLL_C, TEGRA30_CLK_CLK_MAX, 600000000, 0 },
1250         { TEGRA30_CLK_HOST1X, TEGRA30_CLK_PLL_C, 150000000, 0 },
1251         { TEGRA30_CLK_DISP1, TEGRA30_CLK_PLL_P, 600000000, 0 },
1252         { TEGRA30_CLK_DISP2, TEGRA30_CLK_PLL_P, 600000000, 0 },
1253         { TEGRA30_CLK_TWD, TEGRA30_CLK_CLK_MAX, 0, 1 },
1254         { TEGRA30_CLK_GR2D, TEGRA30_CLK_PLL_C, 300000000, 0 },
1255         { TEGRA30_CLK_GR3D, TEGRA30_CLK_PLL_C, 300000000, 0 },
1256         { TEGRA30_CLK_GR3D2, TEGRA30_CLK_PLL_C, 300000000, 0 },
1257         { TEGRA30_CLK_PLL_U, TEGRA30_CLK_CLK_MAX, 480000000, 0 },
1258         { TEGRA30_CLK_VDE, TEGRA30_CLK_CLK_MAX, 600000000, 0 },
1259         { TEGRA30_CLK_SPDIF_IN_SYNC, TEGRA30_CLK_CLK_MAX, 24000000, 0 },
1260         { TEGRA30_CLK_I2S0_SYNC, TEGRA30_CLK_CLK_MAX, 24000000, 0 },
1261         { TEGRA30_CLK_I2S1_SYNC, TEGRA30_CLK_CLK_MAX, 24000000, 0 },
1262         { TEGRA30_CLK_I2S2_SYNC, TEGRA30_CLK_CLK_MAX, 24000000, 0 },
1263         { TEGRA30_CLK_I2S3_SYNC, TEGRA30_CLK_CLK_MAX, 24000000, 0 },
1264         { TEGRA30_CLK_I2S4_SYNC, TEGRA30_CLK_CLK_MAX, 24000000, 0 },
1265         { TEGRA30_CLK_VIMCLK_SYNC, TEGRA30_CLK_CLK_MAX, 24000000, 0 },
1266         /* must be the last entry */
1267         { TEGRA30_CLK_CLK_MAX, TEGRA30_CLK_CLK_MAX, 0, 0 },
1268 };
1269
1270 static void __init tegra30_clock_apply_init_table(void)
1271 {
1272         tegra_init_from_table(init_table, clks, TEGRA30_CLK_CLK_MAX);
1273 }
1274
1275 /*
1276  * Some clocks may be used by different drivers depending on the board
1277  * configuration.  List those here to register them twice in the clock lookup
1278  * table under two names.
1279  */
1280 static struct tegra_clk_duplicate tegra_clk_duplicates[] = {
1281         TEGRA_CLK_DUPLICATE(TEGRA30_CLK_USBD, "utmip-pad", NULL),
1282         TEGRA_CLK_DUPLICATE(TEGRA30_CLK_USBD, "tegra-ehci.0", NULL),
1283         TEGRA_CLK_DUPLICATE(TEGRA30_CLK_USBD, "tegra-otg", NULL),
1284         TEGRA_CLK_DUPLICATE(TEGRA30_CLK_BSEV, "tegra-avp", "bsev"),
1285         TEGRA_CLK_DUPLICATE(TEGRA30_CLK_BSEV, "nvavp", "bsev"),
1286         TEGRA_CLK_DUPLICATE(TEGRA30_CLK_VDE, "tegra-aes", "vde"),
1287         TEGRA_CLK_DUPLICATE(TEGRA30_CLK_BSEA, "tegra-aes", "bsea"),
1288         TEGRA_CLK_DUPLICATE(TEGRA30_CLK_BSEA, "nvavp", "bsea"),
1289         TEGRA_CLK_DUPLICATE(TEGRA30_CLK_CML1, "tegra_sata_cml", NULL),
1290         TEGRA_CLK_DUPLICATE(TEGRA30_CLK_CML0, "tegra_pcie", "cml"),
1291         TEGRA_CLK_DUPLICATE(TEGRA30_CLK_VCP, "nvavp", "vcp"),
1292         /* must be the last entry */
1293         TEGRA_CLK_DUPLICATE(TEGRA30_CLK_CLK_MAX, NULL, NULL),
1294 };
1295
1296 static const struct of_device_id pmc_match[] __initconst = {
1297         { .compatible = "nvidia,tegra30-pmc" },
1298         { },
1299 };
1300
1301 static struct tegra_audio_clk_info tegra30_audio_plls[] = {
1302         { "pll_a", &pll_a_params, tegra_clk_pll_a, "pll_p_out1" },
1303 };
1304
1305 static void __init tegra30_clock_init(struct device_node *np)
1306 {
1307         struct device_node *node;
1308
1309         clk_base = of_iomap(np, 0);
1310         if (!clk_base) {
1311                 pr_err("ioremap tegra30 CAR failed\n");
1312                 return;
1313         }
1314
1315         node = of_find_matching_node(NULL, pmc_match);
1316         if (!node) {
1317                 pr_err("Failed to find pmc node\n");
1318                 BUG();
1319         }
1320
1321         pmc_base = of_iomap(node, 0);
1322         if (!pmc_base) {
1323                 pr_err("Can't map pmc registers\n");
1324                 BUG();
1325         }
1326
1327         clks = tegra_clk_init(clk_base, TEGRA30_CLK_CLK_MAX,
1328                                 TEGRA30_CLK_PERIPH_BANKS);
1329         if (!clks)
1330                 return;
1331
1332         if (tegra_osc_clk_init(clk_base, tegra30_clks, tegra30_input_freq,
1333                                ARRAY_SIZE(tegra30_input_freq), 1, &input_freq,
1334                                NULL) < 0)
1335                 return;
1336
1337         tegra_fixed_clk_init(tegra30_clks);
1338         tegra30_pll_init();
1339         tegra30_super_clk_init();
1340         tegra30_periph_clk_init();
1341         tegra_audio_clk_init(clk_base, pmc_base, tegra30_clks,
1342                              tegra30_audio_plls,
1343                              ARRAY_SIZE(tegra30_audio_plls), 24000000);
1344         tegra_pmc_clk_init(pmc_base, tegra30_clks);
1345
1346         tegra_init_dup_clks(tegra_clk_duplicates, clks, TEGRA30_CLK_CLK_MAX);
1347
1348         tegra_add_of_provider(np, of_clk_src_onecell_get);
1349         tegra_register_devclks(devclks, ARRAY_SIZE(devclks));
1350
1351         tegra_clk_apply_init_table = tegra30_clock_apply_init_table;
1352
1353         tegra_cpu_car_ops = &tegra30_cpu_car_ops;
1354 }
1355 CLK_OF_DECLARE(tegra30, "nvidia,tegra30-car", tegra30_clock_init);