arch/x86/kvm/mmu/spte.h

   1 // SPDX-License-Identifier: GPL-2.0-only
   2
   3 #ifndef KVM_X86_MMU_SPTE_H
   4 #define KVM_X86_MMU_SPTE_H
   5
   6 #include "mmu_internal.h"
   7
   8 /*
   9  * A MMU present SPTE is backed by actual memory and may or may not be present
  10  * in hardware.  E.g. MMIO SPTEs are not considered present.  Use bit 11, as it
  11  * is ignored by all flavors of SPTEs and checking a low bit often generates
  12  * better code than for a high bit, e.g. 56+.  MMU present checks are pervasive
  13  * enough that the improved code generation is noticeable in KVM's footprint.
  14  */
  15 #define SPTE_MMU_PRESENT_MASK           BIT_ULL(11)
  16
  17 /*
  18  * TDP SPTES (more specifically, EPT SPTEs) may not have A/D bits, and may also
  19  * be restricted to using write-protection (for L2 when CPU dirty logging, i.e.
  20  * PML, is enabled).  Use bits 52 and 53 to hold the type of A/D tracking that
  21  * is must be employed for a given TDP SPTE.
  22  *
  23  * Note, the "enabled" mask must be '0', as bits 62:52 are _reserved_ for PAE
  24  * paging, including NPT PAE.  This scheme works because legacy shadow paging
  25  * is guaranteed to have A/D bits and write-protection is forced only for
  26  * TDP with CPU dirty logging (PML).  If NPT ever gains PML-like support, it
  27  * must be restricted to 64-bit KVM.
  28  */
  29 #define SPTE_TDP_AD_SHIFT               52
  30 #define SPTE_TDP_AD_MASK                (3ULL << SPTE_TDP_AD_SHIFT)
  31 #define SPTE_TDP_AD_ENABLED_MASK        (0ULL << SPTE_TDP_AD_SHIFT)
  32 #define SPTE_TDP_AD_DISABLED_MASK       (1ULL << SPTE_TDP_AD_SHIFT)
  33 #define SPTE_TDP_AD_WRPROT_ONLY_MASK    (2ULL << SPTE_TDP_AD_SHIFT)
  34 static_assert(SPTE_TDP_AD_ENABLED_MASK == 0);
  35
  36 #ifdef CONFIG_DYNAMIC_PHYSICAL_MASK
  37 #define PT64_BASE_ADDR_MASK (physical_mask & ~(u64)(PAGE_SIZE-1))
  38 #else
  39 #define PT64_BASE_ADDR_MASK (((1ULL << 52) - 1) & ~(u64)(PAGE_SIZE-1))
  40 #endif
  41
  42 #define PT64_PERM_MASK (PT_PRESENT_MASK | PT_WRITABLE_MASK | shadow_user_mask \
  43                         | shadow_x_mask | shadow_nx_mask | shadow_me_mask)
  44
  45 #define ACC_EXEC_MASK    1
  46 #define ACC_WRITE_MASK   PT_WRITABLE_MASK
  47 #define ACC_USER_MASK    PT_USER_MASK
  48 #define ACC_ALL          (ACC_EXEC_MASK | ACC_WRITE_MASK | ACC_USER_MASK)
  49
  50 /* The mask for the R/X bits in EPT PTEs */
  51 #define PT64_EPT_READABLE_MASK                  0x1ull
  52 #define PT64_EPT_EXECUTABLE_MASK                0x4ull
  53
  54 #define PT64_LEVEL_BITS 9
  55
  56 #define PT64_LEVEL_SHIFT(level) \
  57                 (PAGE_SHIFT + (level - 1) * PT64_LEVEL_BITS)
  58
  59 #define PT64_INDEX(address, level)\
  60         (((address) >> PT64_LEVEL_SHIFT(level)) & ((1 << PT64_LEVEL_BITS) - 1))
  61 #define SHADOW_PT_INDEX(addr, level) PT64_INDEX(addr, level)
  62
  63 /*
  64  * The mask/shift to use for saving the original R/X bits when marking the PTE
  65  * as not-present for access tracking purposes. We do not save the W bit as the
  66  * PTEs being access tracked also need to be dirty tracked, so the W bit will be
  67  * restored only when a write is attempted to the page.  This mask obviously
  68  * must not overlap the A/D type mask.
  69  */
  70 #define SHADOW_ACC_TRACK_SAVED_BITS_MASK (PT64_EPT_READABLE_MASK | \
  71                                           PT64_EPT_EXECUTABLE_MASK)
  72 #define SHADOW_ACC_TRACK_SAVED_BITS_SHIFT 54
  73 #define SHADOW_ACC_TRACK_SAVED_MASK     (SHADOW_ACC_TRACK_SAVED_BITS_MASK << \
  74                                          SHADOW_ACC_TRACK_SAVED_BITS_SHIFT)
  75 static_assert(!(SPTE_TDP_AD_MASK & SHADOW_ACC_TRACK_SAVED_MASK));
  76
  77 /*
  78  * {DEFAULT,EPT}_SPTE_{HOST,MMU}_WRITABLE are used to keep track of why a given
  79  * SPTE is write-protected. See is_writable_pte() for details.
  80  */
  81
  82 /* Bits 9 and 10 are ignored by all non-EPT PTEs. */
  83 #define DEFAULT_SPTE_HOST_WRITABLE      BIT_ULL(9)
  84 #define DEFAULT_SPTE_MMU_WRITABLE       BIT_ULL(10)
  85
  86 /*
  87  * Low ignored bits are at a premium for EPT, use high ignored bits, taking care
  88  * to not overlap the A/D type mask or the saved access bits of access-tracked
  89  * SPTEs when A/D bits are disabled.
  90  */
  91 #define EPT_SPTE_HOST_WRITABLE          BIT_ULL(57)
  92 #define EPT_SPTE_MMU_WRITABLE           BIT_ULL(58)
  93
  94 static_assert(!(EPT_SPTE_HOST_WRITABLE & SPTE_TDP_AD_MASK));
  95 static_assert(!(EPT_SPTE_MMU_WRITABLE & SPTE_TDP_AD_MASK));
  96 static_assert(!(EPT_SPTE_HOST_WRITABLE & SHADOW_ACC_TRACK_SAVED_MASK));
  97 static_assert(!(EPT_SPTE_MMU_WRITABLE & SHADOW_ACC_TRACK_SAVED_MASK));
  98
  99 /* Defined only to keep the above static asserts readable. */
 100 #undef SHADOW_ACC_TRACK_SAVED_MASK
 101
 102 /*
 103  * Due to limited space in PTEs, the MMIO generation is a 19 bit subset of
 104  * the memslots generation and is derived as follows:
 105  *
 106  * Bits 0-7 of the MMIO generation are propagated to spte bits 3-10
 107  * Bits 8-18 of the MMIO generation are propagated to spte bits 52-62
 108  *
 109  * The KVM_MEMSLOT_GEN_UPDATE_IN_PROGRESS flag is intentionally not included in
 110  * the MMIO generation number, as doing so would require stealing a bit from
 111  * the "real" generation number and thus effectively halve the maximum number
 112  * of MMIO generations that can be handled before encountering a wrap (which
 113  * requires a full MMU zap).  The flag is instead explicitly queried when
 114  * checking for MMIO spte cache hits.
 115  */
 116
 117 #define MMIO_SPTE_GEN_LOW_START         3
 118 #define MMIO_SPTE_GEN_LOW_END           10
 119
 120 #define MMIO_SPTE_GEN_HIGH_START        52
 121 #define MMIO_SPTE_GEN_HIGH_END          62
 122
 123 #define MMIO_SPTE_GEN_LOW_MASK          GENMASK_ULL(MMIO_SPTE_GEN_LOW_END, \
 124                                                     MMIO_SPTE_GEN_LOW_START)
 125 #define MMIO_SPTE_GEN_HIGH_MASK         GENMASK_ULL(MMIO_SPTE_GEN_HIGH_END, \
 126                                                     MMIO_SPTE_GEN_HIGH_START)
 127 static_assert(!(SPTE_MMU_PRESENT_MASK &
 128                 (MMIO_SPTE_GEN_LOW_MASK | MMIO_SPTE_GEN_HIGH_MASK)));
 129
 130 #define MMIO_SPTE_GEN_LOW_BITS          (MMIO_SPTE_GEN_LOW_END - MMIO_SPTE_GEN_LOW_START + 1)
 131 #define MMIO_SPTE_GEN_HIGH_BITS         (MMIO_SPTE_GEN_HIGH_END - MMIO_SPTE_GEN_HIGH_START + 1)
 132
 133 /* remember to adjust the comment above as well if you change these */
 134 static_assert(MMIO_SPTE_GEN_LOW_BITS == 8 && MMIO_SPTE_GEN_HIGH_BITS == 11);
 135
 136 #define MMIO_SPTE_GEN_LOW_SHIFT         (MMIO_SPTE_GEN_LOW_START - 0)
 137 #define MMIO_SPTE_GEN_HIGH_SHIFT        (MMIO_SPTE_GEN_HIGH_START - MMIO_SPTE_GEN_LOW_BITS)
 138
 139 #define MMIO_SPTE_GEN_MASK              GENMASK_ULL(MMIO_SPTE_GEN_LOW_BITS + MMIO_SPTE_GEN_HIGH_BITS - 1, 0)
 140
 141 extern u64 __read_mostly shadow_host_writable_mask;
 142 extern u64 __read_mostly shadow_mmu_writable_mask;
 143 extern u64 __read_mostly shadow_nx_mask;
 144 extern u64 __read_mostly shadow_x_mask; /* mutual exclusive with nx_mask */
 145 extern u64 __read_mostly shadow_user_mask;
 146 extern u64 __read_mostly shadow_accessed_mask;
 147 extern u64 __read_mostly shadow_dirty_mask;
 148 extern u64 __read_mostly shadow_mmio_value;
 149 extern u64 __read_mostly shadow_mmio_mask;
 150 extern u64 __read_mostly shadow_mmio_access_mask;
 151 extern u64 __read_mostly shadow_present_mask;
 152 extern u64 __read_mostly shadow_me_mask;
 153
 154 /*
 155  * SPTEs in MMUs without A/D bits are marked with SPTE_TDP_AD_DISABLED_MASK;
 156  * shadow_acc_track_mask is the set of bits to be cleared in non-accessed
 157  * pages.
 158  */
 159 extern u64 __read_mostly shadow_acc_track_mask;
 160
 161 /*
 162  * This mask must be set on all non-zero Non-Present or Reserved SPTEs in order
 163  * to guard against L1TF attacks.
 164  */
 165 extern u64 __read_mostly shadow_nonpresent_or_rsvd_mask;
 166
 167 /*
 168  * The number of high-order 1 bits to use in the mask above.
 169  */
 170 #define SHADOW_NONPRESENT_OR_RSVD_MASK_LEN 5
 171
 172 /*
 173  * If a thread running without exclusive control of the MMU lock must perform a
 174  * multi-part operation on an SPTE, it can set the SPTE to REMOVED_SPTE as a
 175  * non-present intermediate value. Other threads which encounter this value
 176  * should not modify the SPTE.
 177  *
 178  * Use a semi-arbitrary value that doesn't set RWX bits, i.e. is not-present on
 179  * bot AMD and Intel CPUs, and doesn't set PFN bits, i.e. doesn't create a L1TF
 180  * vulnerability.  Use only low bits to avoid 64-bit immediates.
 181  *
 182  * Only used by the TDP MMU.
 183  */
 184 #define REMOVED_SPTE    0x5a0ULL
 185
 186 /* Removed SPTEs must not be misconstrued as shadow present PTEs. */
 187 static_assert(!(REMOVED_SPTE & SPTE_MMU_PRESENT_MASK));
 188
 189 static inline bool is_removed_spte(u64 spte)
 190 {
 191         return spte == REMOVED_SPTE;
 192 }
 193
 194 /*
 195  * In some cases, we need to preserve the GFN of a non-present or reserved
 196  * SPTE when we usurp the upper five bits of the physical address space to
 197  * defend against L1TF, e.g. for MMIO SPTEs.  To preserve the GFN, we'll
 198  * shift bits of the GFN that overlap with shadow_nonpresent_or_rsvd_mask
 199  * left into the reserved bits, i.e. the GFN in the SPTE will be split into
 200  * high and low parts.  This mask covers the lower bits of the GFN.
 201  */
 202 extern u64 __read_mostly shadow_nonpresent_or_rsvd_lower_gfn_mask;
 203
 204 static inline bool is_mmio_spte(u64 spte)
 205 {
 206         return (spte & shadow_mmio_mask) == shadow_mmio_value &&
 207                likely(shadow_mmio_value);
 208 }
 209
 210 static inline bool is_shadow_present_pte(u64 pte)
 211 {
 212         return !!(pte & SPTE_MMU_PRESENT_MASK);
 213 }
 214
 215 static inline bool sp_ad_disabled(struct kvm_mmu_page *sp)
 216 {
 217         return sp->role.ad_disabled;
 218 }
 219
 220 static inline bool spte_ad_enabled(u64 spte)
 221 {
 222         MMU_WARN_ON(!is_shadow_present_pte(spte));
 223         return (spte & SPTE_TDP_AD_MASK) != SPTE_TDP_AD_DISABLED_MASK;
 224 }
 225
 226 static inline bool spte_ad_need_write_protect(u64 spte)
 227 {
 228         MMU_WARN_ON(!is_shadow_present_pte(spte));
 229         /*
 230          * This is benign for non-TDP SPTEs as SPTE_TDP_AD_ENABLED_MASK is '0',
 231          * and non-TDP SPTEs will never set these bits.  Optimize for 64-bit
 232          * TDP and do the A/D type check unconditionally.
 233          */
 234         return (spte & SPTE_TDP_AD_MASK) != SPTE_TDP_AD_ENABLED_MASK;
 235 }
 236
 237 static inline u64 spte_shadow_accessed_mask(u64 spte)
 238 {
 239         MMU_WARN_ON(!is_shadow_present_pte(spte));
 240         return spte_ad_enabled(spte) ? shadow_accessed_mask : 0;
 241 }
 242
 243 static inline u64 spte_shadow_dirty_mask(u64 spte)
 244 {
 245         MMU_WARN_ON(!is_shadow_present_pte(spte));
 246         return spte_ad_enabled(spte) ? shadow_dirty_mask : 0;
 247 }
 248
 249 static inline bool is_access_track_spte(u64 spte)
 250 {
 251         return !spte_ad_enabled(spte) && (spte & shadow_acc_track_mask) == 0;
 252 }
 253
 254 static inline bool is_large_pte(u64 pte)
 255 {
 256         return pte & PT_PAGE_SIZE_MASK;
 257 }
 258
 259 static inline bool is_last_spte(u64 pte, int level)
 260 {
 261         return (level == PG_LEVEL_4K) || is_large_pte(pte);
 262 }
 263
 264 static inline bool is_executable_pte(u64 spte)
 265 {
 266         return (spte & (shadow_x_mask | shadow_nx_mask)) == shadow_x_mask;
 267 }
 268
 269 static inline kvm_pfn_t spte_to_pfn(u64 pte)
 270 {
 271         return (pte & PT64_BASE_ADDR_MASK) >> PAGE_SHIFT;
 272 }
 273
 274 static inline bool is_accessed_spte(u64 spte)
 275 {
 276         u64 accessed_mask = spte_shadow_accessed_mask(spte);
 277
 278         return accessed_mask ? spte & accessed_mask
 279                              : !is_access_track_spte(spte);
 280 }
 281
 282 static inline bool is_dirty_spte(u64 spte)
 283 {
 284         u64 dirty_mask = spte_shadow_dirty_mask(spte);
 285
 286         return dirty_mask ? spte & dirty_mask : spte & PT_WRITABLE_MASK;
 287 }
 288
 289 static inline u64 get_rsvd_bits(struct rsvd_bits_validate *rsvd_check, u64 pte,
 290                                 int level)
 291 {
 292         int bit7 = (pte >> 7) & 1;
 293
 294         return rsvd_check->rsvd_bits_mask[bit7][level-1];
 295 }
 296
 297 static inline bool __is_rsvd_bits_set(struct rsvd_bits_validate *rsvd_check,
 298                                       u64 pte, int level)
 299 {
 300         return pte & get_rsvd_bits(rsvd_check, pte, level);
 301 }
 302
 303 static inline bool __is_bad_mt_xwr(struct rsvd_bits_validate *rsvd_check,
 304                                    u64 pte)
 305 {
 306         return rsvd_check->bad_mt_xwr & BIT_ULL(pte & 0x3f);
 307 }
 308
 309 static __always_inline bool is_rsvd_spte(struct rsvd_bits_validate *rsvd_check,
 310                                          u64 spte, int level)
 311 {
 312         return __is_bad_mt_xwr(rsvd_check, spte) ||
 313                __is_rsvd_bits_set(rsvd_check, spte, level);
 314 }
 315
 316 /*
 317  * An shadow-present leaf SPTE may be non-writable for 3 possible reasons:
 318  *
 319  *  1. To intercept writes for dirty logging. KVM write-protects huge pages
 320  *     so that they can be split be split down into the dirty logging
 321  *     granularity (4KiB) whenever the guest writes to them. KVM also
 322  *     write-protects 4KiB pages so that writes can be recorded in the dirty log
 323  *     (e.g. if not using PML). SPTEs are write-protected for dirty logging
 324  *     during the VM-iotcls that enable dirty logging.
 325  *
 326  *  2. To intercept writes to guest page tables that KVM is shadowing. When a
 327  *     guest writes to its page table the corresponding shadow page table will
 328  *     be marked "unsync". That way KVM knows which shadow page tables need to
 329  *     be updated on the next TLB flush, INVLPG, etc. and which do not.
 330  *
 331  *  3. To prevent guest writes to read-only memory, such as for memory in a
 332  *     read-only memslot or guest memory backed by a read-only VMA. Writes to
 333  *     such pages are disallowed entirely.
 334  *
 335  * To keep track of why a given SPTE is write-protected, KVM uses 2
 336  * software-only bits in the SPTE:
 337  *
 338  *  shadow_mmu_writable_mask, aka MMU-writable -
 339  *    Cleared on SPTEs that KVM is currently write-protecting for shadow paging
 340  *    purposes (case 2 above).
 341  *
 342  *  shadow_host_writable_mask, aka Host-writable -
 343  *    Cleared on SPTEs that are not host-writable (case 3 above)
 344  *
 345  * Note, not all possible combinations of PT_WRITABLE_MASK,
 346  * shadow_mmu_writable_mask, and shadow_host_writable_mask are valid. A given
 347  * SPTE can be in only one of the following states, which map to the
 348  * aforementioned 3 cases:
 349  *
 350  *   shadow_host_writable_mask | shadow_mmu_writable_mask | PT_WRITABLE_MASK
 351  *   ------------------------- | ------------------------ | ----------------
 352  *   1                         | 1                        | 1       (writable)
 353  *   1                         | 1                        | 0       (case 1)
 354  *   1                         | 0                        | 0       (case 2)
 355  *   0                         | 0                        | 0       (case 3)
 356  *
 357  * The valid combinations of these bits are checked by
 358  * check_spte_writable_invariants() whenever an SPTE is modified.
 359  *
 360  * Clearing the MMU-writable bit is always done under the MMU lock and always
 361  * accompanied by a TLB flush before dropping the lock to avoid corrupting the
 362  * shadow page tables between vCPUs. Write-protecting an SPTE for dirty logging
 363  * (which does not clear the MMU-writable bit), does not flush TLBs before
 364  * dropping the lock, as it only needs to synchronize guest writes with the
 365  * dirty bitmap.
 366  *
 367  * So, there is the problem: clearing the MMU-writable bit can encounter a
 368  * write-protected SPTE while CPUs still have writable mappings for that SPTE
 369  * cached in their TLB. To address this, KVM always flushes TLBs when
 370  * write-protecting SPTEs if the MMU-writable bit is set on the old SPTE.
 371  *
 372  * The Host-writable bit is not modified on present SPTEs, it is only set or
 373  * cleared when an SPTE is first faulted in from non-present and then remains
 374  * immutable.
 375  */
 376 static inline bool is_writable_pte(unsigned long pte)
 377 {
 378         return pte & PT_WRITABLE_MASK;
 379 }
 380
 381 /* Note: spte must be a shadow-present leaf SPTE. */
 382 static inline void check_spte_writable_invariants(u64 spte)
 383 {
 384         if (spte & shadow_mmu_writable_mask)
 385                 WARN_ONCE(!(spte & shadow_host_writable_mask),
 386                           "kvm: MMU-writable SPTE is not Host-writable: %llx",
 387                           spte);
 388         else
 389                 WARN_ONCE(is_writable_pte(spte),
 390                           "kvm: Writable SPTE is not MMU-writable: %llx", spte);
 391 }
 392
 393 static inline bool spte_can_locklessly_be_made_writable(u64 spte)
 394 {
 395         return spte & shadow_mmu_writable_mask;
 396 }
 397
 398 static inline u64 get_mmio_spte_generation(u64 spte)
 399 {
 400         u64 gen;
 401
 402         gen = (spte & MMIO_SPTE_GEN_LOW_MASK) >> MMIO_SPTE_GEN_LOW_SHIFT;
 403         gen |= (spte & MMIO_SPTE_GEN_HIGH_MASK) >> MMIO_SPTE_GEN_HIGH_SHIFT;
 404         return gen;
 405 }
 406
 407 bool make_spte(struct kvm_vcpu *vcpu, struct kvm_mmu_page *sp,
 408                const struct kvm_memory_slot *slot,
 409                unsigned int pte_access, gfn_t gfn, kvm_pfn_t pfn,
 410                u64 old_spte, bool prefetch, bool can_unsync,
 411                bool host_writable, u64 *new_spte);
 412 u64 make_huge_page_split_spte(u64 huge_spte, int huge_level, int index);
 413 u64 make_nonleaf_spte(u64 *child_pt, bool ad_disabled);
 414 u64 make_mmio_spte(struct kvm_vcpu *vcpu, u64 gfn, unsigned int access);
 415 u64 mark_spte_for_access_track(u64 spte);
 416
 417 /* Restore an acc-track PTE back to a regular PTE */
 418 static inline u64 restore_acc_track_spte(u64 spte)
 419 {
 420         u64 saved_bits = (spte >> SHADOW_ACC_TRACK_SAVED_BITS_SHIFT)
 421                          & SHADOW_ACC_TRACK_SAVED_BITS_MASK;
 422
 423         spte &= ~shadow_acc_track_mask;
 424         spte &= ~(SHADOW_ACC_TRACK_SAVED_BITS_MASK <<
 425                   SHADOW_ACC_TRACK_SAVED_BITS_SHIFT);
 426         spte |= saved_bits;
 427
 428         return spte;
 429 }
 430
 431 u64 kvm_mmu_changed_pte_notifier_make_spte(u64 old_spte, kvm_pfn_t new_pfn);
 432
 433 void kvm_mmu_reset_all_pte_masks(void);
 434
 435 #endif