arch/x86/kernel/cpu/mcheck/mce.c

   1 /*
   2  * Machine check handler.
   3  *
   4  * K8 parts Copyright 2002,2003 Andi Kleen, SuSE Labs.
   5  * Rest from unknown author(s).
   6  * 2004 Andi Kleen. Rewrote most of it.
   7  * Copyright 2008 Intel Corporation
   8  * Author: Andi Kleen
   9  */
  10
  11 #define pr_fmt(fmt) KBUILD_MODNAME ": " fmt
  12
  13 #include <linux/thread_info.h>
  14 #include <linux/capability.h>
  15 #include <linux/miscdevice.h>
  16 #include <linux/ratelimit.h>
  17 #include <linux/rcupdate.h>
  18 #include <linux/kobject.h>
  19 #include <linux/uaccess.h>
  20 #include <linux/kdebug.h>
  21 #include <linux/kernel.h>
  22 #include <linux/percpu.h>
  23 #include <linux/string.h>
  24 #include <linux/device.h>
  25 #include <linux/syscore_ops.h>
  26 #include <linux/delay.h>
  27 #include <linux/ctype.h>
  28 #include <linux/sched.h>
  29 #include <linux/sysfs.h>
  30 #include <linux/types.h>
  31 #include <linux/slab.h>
  32 #include <linux/init.h>
  33 #include <linux/kmod.h>
  34 #include <linux/poll.h>
  35 #include <linux/nmi.h>
  36 #include <linux/cpu.h>
  37 #include <linux/ras.h>
  38 #include <linux/smp.h>
  39 #include <linux/fs.h>
  40 #include <linux/mm.h>
  41 #include <linux/debugfs.h>
  42 #include <linux/irq_work.h>
  43 #include <linux/export.h>
  44 #include <linux/jump_label.h>
  45
  46 #include <asm/intel-family.h>
  47 #include <asm/processor.h>
  48 #include <asm/traps.h>
  49 #include <asm/tlbflush.h>
  50 #include <asm/mce.h>
  51 #include <asm/msr.h>
  52 #include <asm/reboot.h>
  53 #include <asm/set_memory.h>
  54
  55 #include "mce-internal.h"
  56
  57 static DEFINE_MUTEX(mce_log_mutex);
  58
  59 #define CREATE_TRACE_POINTS
  60 #include <trace/events/mce.h>
  61
  62 #define SPINUNIT                100     /* 100ns */
  63
  64 DEFINE_PER_CPU(unsigned, mce_exception_count);
  65
  66 struct mce_bank *mce_banks __read_mostly;
  67 struct mce_vendor_flags mce_flags __read_mostly;
  68
  69 struct mca_config mca_cfg __read_mostly = {
  70         .bootlog  = -1,
  71         /*
  72          * Tolerant levels:
  73          * 0: always panic on uncorrected errors, log corrected errors
  74          * 1: panic or SIGBUS on uncorrected errors, log corrected errors
  75          * 2: SIGBUS or log uncorrected errors (if possible), log corr. errors
  76          * 3: never panic or SIGBUS, log all errors (for testing only)
  77          */
  78         .tolerant = 1,
  79         .monarch_timeout = -1
  80 };
  81
  82 static DEFINE_PER_CPU(struct mce, mces_seen);
  83 static unsigned long mce_need_notify;
  84 static int cpu_missing;
  85
  86 /*
  87  * MCA banks polled by the period polling timer for corrected events.
  88  * With Intel CMCI, this only has MCA banks which do not support CMCI (if any).
  89  */
  90 DEFINE_PER_CPU(mce_banks_t, mce_poll_banks) = {
  91         [0 ... BITS_TO_LONGS(MAX_NR_BANKS)-1] = ~0UL
  92 };
  93
  94 /*
  95  * MCA banks controlled through firmware first for corrected errors.
  96  * This is a global list of banks for which we won't enable CMCI and we
  97  * won't poll. Firmware controls these banks and is responsible for
  98  * reporting corrected errors through GHES. Uncorrected/recoverable
  99  * errors are still notified through a machine check.
 100  */
 101 mce_banks_t mce_banks_ce_disabled;
 102
 103 static struct work_struct mce_work;
 104 static struct irq_work mce_irq_work;
 105
 106 static void (*quirk_no_way_out)(int bank, struct mce *m, struct pt_regs *regs);
 107
 108 /*
 109  * CPU/chipset specific EDAC code can register a notifier call here to print
 110  * MCE errors in a human-readable form.
 111  */
 112 BLOCKING_NOTIFIER_HEAD(x86_mce_decoder_chain);
 113
 114 /* Do initial initialization of a struct mce */
 115 void mce_setup(struct mce *m)
 116 {
 117         memset(m, 0, sizeof(struct mce));
 118         m->cpu = m->extcpu = smp_processor_id();
 119         /* We hope get_seconds stays lockless */
 120         m->time = get_seconds();
 121         m->cpuvendor = boot_cpu_data.x86_vendor;
 122         m->cpuid = cpuid_eax(1);
 123         m->socketid = cpu_data(m->extcpu).phys_proc_id;
 124         m->apicid = cpu_data(m->extcpu).initial_apicid;
 125         rdmsrl(MSR_IA32_MCG_CAP, m->mcgcap);
 126
 127         if (this_cpu_has(X86_FEATURE_INTEL_PPIN))
 128                 rdmsrl(MSR_PPIN, m->ppin);
 129 }
 130
 131 DEFINE_PER_CPU(struct mce, injectm);
 132 EXPORT_PER_CPU_SYMBOL_GPL(injectm);
 133
 134 void mce_log(struct mce *m)
 135 {
 136         if (!mce_gen_pool_add(m))
 137                 irq_work_queue(&mce_irq_work);
 138 }
 139
 140 void mce_inject_log(struct mce *m)
 141 {
 142         mutex_lock(&mce_log_mutex);
 143         mce_log(m);
 144         mutex_unlock(&mce_log_mutex);
 145 }
 146 EXPORT_SYMBOL_GPL(mce_inject_log);
 147
 148 static struct notifier_block mce_srao_nb;
 149
 150 /*
 151  * We run the default notifier if we have only the SRAO, the first and the
 152  * default notifier registered. I.e., the mandatory NUM_DEFAULT_NOTIFIERS
 153  * notifiers registered on the chain.
 154  */
 155 #define NUM_DEFAULT_NOTIFIERS   3
 156 static atomic_t num_notifiers;
 157
 158 void mce_register_decode_chain(struct notifier_block *nb)
 159 {
 160         if (WARN_ON(nb->priority > MCE_PRIO_MCELOG && nb->priority < MCE_PRIO_EDAC))
 161                 return;
 162
 163         atomic_inc(&num_notifiers);
 164
 165         blocking_notifier_chain_register(&x86_mce_decoder_chain, nb);
 166 }
 167 EXPORT_SYMBOL_GPL(mce_register_decode_chain);
 168
 169 void mce_unregister_decode_chain(struct notifier_block *nb)
 170 {
 171         atomic_dec(&num_notifiers);
 172
 173         blocking_notifier_chain_unregister(&x86_mce_decoder_chain, nb);
 174 }
 175 EXPORT_SYMBOL_GPL(mce_unregister_decode_chain);
 176
 177 static inline u32 ctl_reg(int bank)
 178 {
 179         return MSR_IA32_MCx_CTL(bank);
 180 }
 181
 182 static inline u32 status_reg(int bank)
 183 {
 184         return MSR_IA32_MCx_STATUS(bank);
 185 }
 186
 187 static inline u32 addr_reg(int bank)
 188 {
 189         return MSR_IA32_MCx_ADDR(bank);
 190 }
 191
 192 static inline u32 misc_reg(int bank)
 193 {
 194         return MSR_IA32_MCx_MISC(bank);
 195 }
 196
 197 static inline u32 smca_ctl_reg(int bank)
 198 {
 199         return MSR_AMD64_SMCA_MCx_CTL(bank);
 200 }
 201
 202 static inline u32 smca_status_reg(int bank)
 203 {
 204         return MSR_AMD64_SMCA_MCx_STATUS(bank);
 205 }
 206
 207 static inline u32 smca_addr_reg(int bank)
 208 {
 209         return MSR_AMD64_SMCA_MCx_ADDR(bank);
 210 }
 211
 212 static inline u32 smca_misc_reg(int bank)
 213 {
 214         return MSR_AMD64_SMCA_MCx_MISC(bank);
 215 }
 216
 217 struct mca_msr_regs msr_ops = {
 218         .ctl    = ctl_reg,
 219         .status = status_reg,
 220         .addr   = addr_reg,
 221         .misc   = misc_reg
 222 };
 223
 224 static void __print_mce(struct mce *m)
 225 {
 226         pr_emerg(HW_ERR "CPU %d: Machine Check%s: %Lx Bank %d: %016Lx\n",
 227                  m->extcpu,
 228                  (m->mcgstatus & MCG_STATUS_MCIP ? " Exception" : ""),
 229                  m->mcgstatus, m->bank, m->status);
 230
 231         if (m->ip) {
 232                 pr_emerg(HW_ERR "RIP%s %02x:<%016Lx> ",
 233                         !(m->mcgstatus & MCG_STATUS_EIPV) ? " !INEXACT!" : "",
 234                         m->cs, m->ip);
 235
 236                 if (m->cs == __KERNEL_CS)
 237                         pr_cont("{%pS}", (void *)m->ip);
 238                 pr_cont("\n");
 239         }
 240
 241         pr_emerg(HW_ERR "TSC %llx ", m->tsc);
 242         if (m->addr)
 243                 pr_cont("ADDR %llx ", m->addr);
 244         if (m->misc)
 245                 pr_cont("MISC %llx ", m->misc);
 246
 247         if (mce_flags.smca) {
 248                 if (m->synd)
 249                         pr_cont("SYND %llx ", m->synd);
 250                 if (m->ipid)
 251                         pr_cont("IPID %llx ", m->ipid);
 252         }
 253
 254         pr_cont("\n");
 255         /*
 256          * Note this output is parsed by external tools and old fields
 257          * should not be changed.
 258          */
 259         pr_emerg(HW_ERR "PROCESSOR %u:%x TIME %llu SOCKET %u APIC %x microcode %x\n",
 260                 m->cpuvendor, m->cpuid, m->time, m->socketid, m->apicid,
 261                 cpu_data(m->extcpu).microcode);
 262 }
 263
 264 static void print_mce(struct mce *m)
 265 {
 266         __print_mce(m);
 267         pr_emerg_ratelimited(HW_ERR "Run the above through 'mcelog --ascii'\n");
 268 }
 269
 270 #define PANIC_TIMEOUT 5 /* 5 seconds */
 271
 272 static atomic_t mce_panicked;
 273
 274 static int fake_panic;
 275 static atomic_t mce_fake_panicked;
 276
 277 /* Panic in progress. Enable interrupts and wait for final IPI */
 278 static void wait_for_panic(void)
 279 {
 280         long timeout = PANIC_TIMEOUT*USEC_PER_SEC;
 281
 282         preempt_disable();
 283         local_irq_enable();
 284         while (timeout-- > 0)
 285                 udelay(1);
 286         if (panic_timeout == 0)
 287                 panic_timeout = mca_cfg.panic_timeout;
 288         panic("Panicing machine check CPU died");
 289 }
 290
 291 static void mce_panic(const char *msg, struct mce *final, char *exp)
 292 {
 293         int apei_err = 0;
 294         struct llist_node *pending;
 295         struct mce_evt_llist *l;
 296
 297         if (!fake_panic) {
 298                 /*
 299                  * Make sure only one CPU runs in machine check panic
 300                  */
 301                 if (atomic_inc_return(&mce_panicked) > 1)
 302                         wait_for_panic();
 303                 barrier();
 304
 305                 bust_spinlocks(1);
 306                 console_verbose();
 307         } else {
 308                 /* Don't log too much for fake panic */
 309                 if (atomic_inc_return(&mce_fake_panicked) > 1)
 310                         return;
 311         }
 312         pending = mce_gen_pool_prepare_records();
 313         /* First print corrected ones that are still unlogged */
 314         llist_for_each_entry(l, pending, llnode) {
 315                 struct mce *m = &l->mce;
 316                 if (!(m->status & MCI_STATUS_UC)) {
 317                         print_mce(m);
 318                         if (!apei_err)
 319                                 apei_err = apei_write_mce(m);
 320                 }
 321         }
 322         /* Now print uncorrected but with the final one last */
 323         llist_for_each_entry(l, pending, llnode) {
 324                 struct mce *m = &l->mce;
 325                 if (!(m->status & MCI_STATUS_UC))
 326                         continue;
 327                 if (!final || mce_cmp(m, final)) {
 328                         print_mce(m);
 329                         if (!apei_err)
 330                                 apei_err = apei_write_mce(m);
 331                 }
 332         }
 333         if (final) {
 334                 print_mce(final);
 335                 if (!apei_err)
 336                         apei_err = apei_write_mce(final);
 337         }
 338         if (cpu_missing)
 339                 pr_emerg(HW_ERR "Some CPUs didn't answer in synchronization\n");
 340         if (exp)
 341                 pr_emerg(HW_ERR "Machine check: %s\n", exp);
 342         if (!fake_panic) {
 343                 if (panic_timeout == 0)
 344                         panic_timeout = mca_cfg.panic_timeout;
 345                 panic(msg);
 346         } else
 347                 pr_emerg(HW_ERR "Fake kernel panic: %s\n", msg);
 348 }
 349
 350 /* Support code for software error injection */
 351
 352 static int msr_to_offset(u32 msr)
 353 {
 354         unsigned bank = __this_cpu_read(injectm.bank);
 355
 356         if (msr == mca_cfg.rip_msr)
 357                 return offsetof(struct mce, ip);
 358         if (msr == msr_ops.status(bank))
 359                 return offsetof(struct mce, status);
 360         if (msr == msr_ops.addr(bank))
 361                 return offsetof(struct mce, addr);
 362         if (msr == msr_ops.misc(bank))
 363                 return offsetof(struct mce, misc);
 364         if (msr == MSR_IA32_MCG_STATUS)
 365                 return offsetof(struct mce, mcgstatus);
 366         return -1;
 367 }
 368
 369 /* MSR access wrappers used for error injection */
 370 static u64 mce_rdmsrl(u32 msr)
 371 {
 372         u64 v;
 373
 374         if (__this_cpu_read(injectm.finished)) {
 375                 int offset = msr_to_offset(msr);
 376
 377                 if (offset < 0)
 378                         return 0;
 379                 return *(u64 *)((char *)this_cpu_ptr(&injectm) + offset);
 380         }
 381
 382         if (rdmsrl_safe(msr, &v)) {
 383                 WARN_ONCE(1, "mce: Unable to read MSR 0x%x!\n", msr);
 384                 /*
 385                  * Return zero in case the access faulted. This should
 386                  * not happen normally but can happen if the CPU does
 387                  * something weird, or if the code is buggy.
 388                  */
 389                 v = 0;
 390         }
 391
 392         return v;
 393 }
 394
 395 static void mce_wrmsrl(u32 msr, u64 v)
 396 {
 397         if (__this_cpu_read(injectm.finished)) {
 398                 int offset = msr_to_offset(msr);
 399
 400                 if (offset >= 0)
 401                         *(u64 *)((char *)this_cpu_ptr(&injectm) + offset) = v;
 402                 return;
 403         }
 404         wrmsrl(msr, v);
 405 }
 406
 407 /*
 408  * Collect all global (w.r.t. this processor) status about this machine
 409  * check into our "mce" struct so that we can use it later to assess
 410  * the severity of the problem as we read per-bank specific details.
 411  */
 412 static inline void mce_gather_info(struct mce *m, struct pt_regs *regs)
 413 {
 414         mce_setup(m);
 415
 416         m->mcgstatus = mce_rdmsrl(MSR_IA32_MCG_STATUS);
 417         if (regs) {
 418                 /*
 419                  * Get the address of the instruction at the time of
 420                  * the machine check error.
 421                  */
 422                 if (m->mcgstatus & (MCG_STATUS_RIPV|MCG_STATUS_EIPV)) {
 423                         m->ip = regs->ip;
 424                         m->cs = regs->cs;
 425
 426                         /*
 427                          * When in VM86 mode make the cs look like ring 3
 428                          * always. This is a lie, but it's better than passing
 429                          * the additional vm86 bit around everywhere.
 430                          */
 431                         if (v8086_mode(regs))
 432                                 m->cs |= 3;
 433                 }
 434                 /* Use accurate RIP reporting if available. */
 435                 if (mca_cfg.rip_msr)
 436                         m->ip = mce_rdmsrl(mca_cfg.rip_msr);
 437         }
 438 }
 439
 440 int mce_available(struct cpuinfo_x86 *c)
 441 {
 442         if (mca_cfg.disabled)
 443                 return 0;
 444         return cpu_has(c, X86_FEATURE_MCE) && cpu_has(c, X86_FEATURE_MCA);
 445 }
 446
 447 static void mce_schedule_work(void)
 448 {
 449         if (!mce_gen_pool_empty())
 450                 schedule_work(&mce_work);
 451 }
 452
 453 static void mce_irq_work_cb(struct irq_work *entry)
 454 {
 455         mce_schedule_work();
 456 }
 457
 458 static void mce_report_event(struct pt_regs *regs)
 459 {
 460         if (regs->flags & (X86_VM_MASK|X86_EFLAGS_IF)) {
 461                 mce_notify_irq();
 462                 /*
 463                  * Triggering the work queue here is just an insurance
 464                  * policy in case the syscall exit notify handler
 465                  * doesn't run soon enough or ends up running on the
 466                  * wrong CPU (can happen when audit sleeps)
 467                  */
 468                 mce_schedule_work();
 469                 return;
 470         }
 471
 472         irq_work_queue(&mce_irq_work);
 473 }
 474
 475 /*
 476  * Check if the address reported by the CPU is in a format we can parse.
 477  * It would be possible to add code for most other cases, but all would
 478  * be somewhat complicated (e.g. segment offset would require an instruction
 479  * parser). So only support physical addresses up to page granuality for now.
 480  */
 481 static int mce_usable_address(struct mce *m)
 482 {
 483         if (!(m->status & MCI_STATUS_ADDRV))
 484                 return 0;
 485
 486         /* Checks after this one are Intel-specific: */
 487         if (boot_cpu_data.x86_vendor != X86_VENDOR_INTEL)
 488                 return 1;
 489
 490         if (!(m->status & MCI_STATUS_MISCV))
 491                 return 0;
 492
 493         if (MCI_MISC_ADDR_LSB(m->misc) > PAGE_SHIFT)
 494                 return 0;
 495
 496         if (MCI_MISC_ADDR_MODE(m->misc) != MCI_MISC_ADDR_PHYS)
 497                 return 0;
 498
 499         return 1;
 500 }
 501
 502 bool mce_is_memory_error(struct mce *m)
 503 {
 504         if (m->cpuvendor == X86_VENDOR_AMD) {
 505                 return amd_mce_is_memory_error(m);
 506
 507         } else if (m->cpuvendor == X86_VENDOR_INTEL) {
 508                 /*
 509                  * Intel SDM Volume 3B - 15.9.2 Compound Error Codes
 510                  *
 511                  * Bit 7 of the MCACOD field of IA32_MCi_STATUS is used for
 512                  * indicating a memory error. Bit 8 is used for indicating a
 513                  * cache hierarchy error. The combination of bit 2 and bit 3
 514                  * is used for indicating a `generic' cache hierarchy error
 515                  * But we can't just blindly check the above bits, because if
 516                  * bit 11 is set, then it is a bus/interconnect error - and
 517                  * either way the above bits just gives more detail on what
 518                  * bus/interconnect error happened. Note that bit 12 can be
 519                  * ignored, as it's the "filter" bit.
 520                  */
 521                 return (m->status & 0xef80) == BIT(7) ||
 522                        (m->status & 0xef00) == BIT(8) ||
 523                        (m->status & 0xeffc) == 0xc;
 524         }
 525
 526         return false;
 527 }
 528 EXPORT_SYMBOL_GPL(mce_is_memory_error);
 529
 530 static bool mce_is_correctable(struct mce *m)
 531 {
 532         if (m->cpuvendor == X86_VENDOR_AMD && m->status & MCI_STATUS_DEFERRED)
 533                 return false;
 534
 535         if (m->status & MCI_STATUS_UC)
 536                 return false;
 537
 538         return true;
 539 }
 540
 541 static bool cec_add_mce(struct mce *m)
 542 {
 543         if (!m)
 544                 return false;
 545
 546         /* We eat only correctable DRAM errors with usable addresses. */
 547         if (mce_is_memory_error(m) &&
 548             mce_is_correctable(m)  &&
 549             mce_usable_address(m))
 550                 if (!cec_add_elem(m->addr >> PAGE_SHIFT))
 551                         return true;
 552
 553         return false;
 554 }
 555
 556 static int mce_first_notifier(struct notifier_block *nb, unsigned long val,
 557                               void *data)
 558 {
 559         struct mce *m = (struct mce *)data;
 560
 561         if (!m)
 562                 return NOTIFY_DONE;
 563
 564         if (cec_add_mce(m))
 565                 return NOTIFY_STOP;
 566
 567         /* Emit the trace record: */
 568         trace_mce_record(m);
 569
 570         set_bit(0, &mce_need_notify);
 571
 572         mce_notify_irq();
 573
 574         return NOTIFY_DONE;
 575 }
 576
 577 static struct notifier_block first_nb = {
 578         .notifier_call  = mce_first_notifier,
 579         .priority       = MCE_PRIO_FIRST,
 580 };
 581
 582 static int srao_decode_notifier(struct notifier_block *nb, unsigned long val,
 583                                 void *data)
 584 {
 585         struct mce *mce = (struct mce *)data;
 586         unsigned long pfn;
 587
 588         if (!mce)
 589                 return NOTIFY_DONE;
 590
 591         if (mce_usable_address(mce) && (mce->severity == MCE_AO_SEVERITY)) {
 592                 pfn = mce->addr >> PAGE_SHIFT;
 593                 memory_failure(pfn, 0);
 594         }
 595
 596         return NOTIFY_OK;
 597 }
 598 static struct notifier_block mce_srao_nb = {
 599         .notifier_call  = srao_decode_notifier,
 600         .priority       = MCE_PRIO_SRAO,
 601 };
 602
 603 static int mce_default_notifier(struct notifier_block *nb, unsigned long val,
 604                                 void *data)
 605 {
 606         struct mce *m = (struct mce *)data;
 607
 608         if (!m)
 609                 return NOTIFY_DONE;
 610
 611         if (atomic_read(&num_notifiers) > NUM_DEFAULT_NOTIFIERS)
 612                 return NOTIFY_DONE;
 613
 614         __print_mce(m);
 615
 616         return NOTIFY_DONE;
 617 }
 618
 619 static struct notifier_block mce_default_nb = {
 620         .notifier_call  = mce_default_notifier,
 621         /* lowest prio, we want it to run last. */
 622         .priority       = MCE_PRIO_LOWEST,
 623 };
 624
 625 /*
 626  * Read ADDR and MISC registers.
 627  */
 628 static void mce_read_aux(struct mce *m, int i)
 629 {
 630         if (m->status & MCI_STATUS_MISCV)
 631                 m->misc = mce_rdmsrl(msr_ops.misc(i));
 632
 633         if (m->status & MCI_STATUS_ADDRV) {
 634                 m->addr = mce_rdmsrl(msr_ops.addr(i));
 635
 636                 /*
 637                  * Mask the reported address by the reported granularity.
 638                  */
 639                 if (mca_cfg.ser && (m->status & MCI_STATUS_MISCV)) {
 640                         u8 shift = MCI_MISC_ADDR_LSB(m->misc);
 641                         m->addr >>= shift;
 642                         m->addr <<= shift;
 643                 }
 644
 645                 /*
 646                  * Extract [55:<lsb>] where lsb is the least significant
 647                  * *valid* bit of the address bits.
 648                  */
 649                 if (mce_flags.smca) {
 650                         u8 lsb = (m->addr >> 56) & 0x3f;
 651
 652                         m->addr &= GENMASK_ULL(55, lsb);
 653                 }
 654         }
 655
 656         if (mce_flags.smca) {
 657                 m->ipid = mce_rdmsrl(MSR_AMD64_SMCA_MCx_IPID(i));
 658
 659                 if (m->status & MCI_STATUS_SYNDV)
 660                         m->synd = mce_rdmsrl(MSR_AMD64_SMCA_MCx_SYND(i));
 661         }
 662 }
 663
 664 DEFINE_PER_CPU(unsigned, mce_poll_count);
 665
 666 /*
 667  * Poll for corrected events or events that happened before reset.
 668  * Those are just logged through /dev/mcelog.
 669  *
 670  * This is executed in standard interrupt context.
 671  *
 672  * Note: spec recommends to panic for fatal unsignalled
 673  * errors here. However this would be quite problematic --
 674  * we would need to reimplement the Monarch handling and
 675  * it would mess up the exclusion between exception handler
 676  * and poll hander -- * so we skip this for now.
 677  * These cases should not happen anyways, or only when the CPU
 678  * is already totally * confused. In this case it's likely it will
 679  * not fully execute the machine check handler either.
 680  */
 681 bool machine_check_poll(enum mcp_flags flags, mce_banks_t *b)
 682 {
 683         bool error_seen = false;
 684         struct mce m;
 685         int i;
 686
 687         this_cpu_inc(mce_poll_count);
 688
 689         mce_gather_info(&m, NULL);
 690
 691         if (flags & MCP_TIMESTAMP)
 692                 m.tsc = rdtsc();
 693
 694         for (i = 0; i < mca_cfg.banks; i++) {
 695                 if (!mce_banks[i].ctl || !test_bit(i, *b))
 696                         continue;
 697
 698                 m.misc = 0;
 699                 m.addr = 0;
 700                 m.bank = i;
 701
 702                 barrier();
 703                 m.status = mce_rdmsrl(msr_ops.status(i));
 704                 if (!(m.status & MCI_STATUS_VAL))
 705                         continue;
 706
 707                 /*
 708                  * Uncorrected or signalled events are handled by the exception
 709                  * handler when it is enabled, so don't process those here.
 710                  *
 711                  * TBD do the same check for MCI_STATUS_EN here?
 712                  */
 713                 if (!(flags & MCP_UC) &&
 714                     (m.status & (mca_cfg.ser ? MCI_STATUS_S : MCI_STATUS_UC)))
 715                         continue;
 716
 717                 error_seen = true;
 718
 719                 mce_read_aux(&m, i);
 720
 721                 m.severity = mce_severity(&m, mca_cfg.tolerant, NULL, false);
 722
 723                 /*
 724                  * Don't get the IP here because it's unlikely to
 725                  * have anything to do with the actual error location.
 726                  */
 727                 if (!(flags & MCP_DONTLOG) && !mca_cfg.dont_log_ce)
 728                         mce_log(&m);
 729                 else if (mce_usable_address(&m)) {
 730                         /*
 731                          * Although we skipped logging this, we still want
 732                          * to take action. Add to the pool so the registered
 733                          * notifiers will see it.
 734                          */
 735                         if (!mce_gen_pool_add(&m))
 736                                 mce_schedule_work();
 737                 }
 738
 739                 /*
 740                  * Clear state for this bank.
 741                  */
 742                 mce_wrmsrl(msr_ops.status(i), 0);
 743         }
 744
 745         /*
 746          * Don't clear MCG_STATUS here because it's only defined for
 747          * exceptions.
 748          */
 749
 750         sync_core();
 751
 752         return error_seen;
 753 }
 754 EXPORT_SYMBOL_GPL(machine_check_poll);
 755
 756 /*
 757  * Do a quick check if any of the events requires a panic.
 758  * This decides if we keep the events around or clear them.
 759  */
 760 static int mce_no_way_out(struct mce *m, char **msg, unsigned long *validp,
 761                           struct pt_regs *regs)
 762 {
 763         int i, ret = 0;
 764         char *tmp;
 765
 766         for (i = 0; i < mca_cfg.banks; i++) {
 767                 m->status = mce_rdmsrl(msr_ops.status(i));
 768                 if (m->status & MCI_STATUS_VAL) {
 769                         __set_bit(i, validp);
 770                         if (quirk_no_way_out)
 771                                 quirk_no_way_out(i, m, regs);
 772                 }
 773
 774                 if (mce_severity(m, mca_cfg.tolerant, &tmp, true) >= MCE_PANIC_SEVERITY) {
 775                         *msg = tmp;
 776                         ret = 1;
 777                 }
 778         }
 779         return ret;
 780 }
 781
 782 /*
 783  * Variable to establish order between CPUs while scanning.
 784  * Each CPU spins initially until executing is equal its number.
 785  */
 786 static atomic_t mce_executing;
 787
 788 /*
 789  * Defines order of CPUs on entry. First CPU becomes Monarch.
 790  */
 791 static atomic_t mce_callin;
 792
 793 /*
 794  * Check if a timeout waiting for other CPUs happened.
 795  */
 796 static int mce_timed_out(u64 *t, const char *msg)
 797 {
 798         /*
 799          * The others already did panic for some reason.
 800          * Bail out like in a timeout.
 801          * rmb() to tell the compiler that system_state
 802          * might have been modified by someone else.
 803          */
 804         rmb();
 805         if (atomic_read(&mce_panicked))
 806                 wait_for_panic();
 807         if (!mca_cfg.monarch_timeout)
 808                 goto out;
 809         if ((s64)*t < SPINUNIT) {
 810                 if (mca_cfg.tolerant <= 1)
 811                         mce_panic(msg, NULL, NULL);
 812                 cpu_missing = 1;
 813                 return 1;
 814         }
 815         *t -= SPINUNIT;
 816 out:
 817         touch_nmi_watchdog();
 818         return 0;
 819 }
 820
 821 /*
 822  * The Monarch's reign.  The Monarch is the CPU who entered
 823  * the machine check handler first. It waits for the others to
 824  * raise the exception too and then grades them. When any
 825  * error is fatal panic. Only then let the others continue.
 826  *
 827  * The other CPUs entering the MCE handler will be controlled by the
 828  * Monarch. They are called Subjects.
 829  *
 830  * This way we prevent any potential data corruption in a unrecoverable case
 831  * and also makes sure always all CPU's errors are examined.
 832  *
 833  * Also this detects the case of a machine check event coming from outer
 834  * space (not detected by any CPUs) In this case some external agent wants
 835  * us to shut down, so panic too.
 836  *
 837  * The other CPUs might still decide to panic if the handler happens
 838  * in a unrecoverable place, but in this case the system is in a semi-stable
 839  * state and won't corrupt anything by itself. It's ok to let the others
 840  * continue for a bit first.
 841  *
 842  * All the spin loops have timeouts; when a timeout happens a CPU
 843  * typically elects itself to be Monarch.
 844  */
 845 static void mce_reign(void)
 846 {
 847         int cpu;
 848         struct mce *m = NULL;
 849         int global_worst = 0;
 850         char *msg = NULL;
 851         char *nmsg = NULL;
 852
 853         /*
 854          * This CPU is the Monarch and the other CPUs have run
 855          * through their handlers.
 856          * Grade the severity of the errors of all the CPUs.
 857          */
 858         for_each_possible_cpu(cpu) {
 859                 int severity = mce_severity(&per_cpu(mces_seen, cpu),
 860                                             mca_cfg.tolerant,
 861                                             &nmsg, true);
 862                 if (severity > global_worst) {
 863                         msg = nmsg;
 864                         global_worst = severity;
 865                         m = &per_cpu(mces_seen, cpu);
 866                 }
 867         }
 868
 869         /*
 870          * Cannot recover? Panic here then.
 871          * This dumps all the mces in the log buffer and stops the
 872          * other CPUs.
 873          */
 874         if (m && global_worst >= MCE_PANIC_SEVERITY && mca_cfg.tolerant < 3)
 875                 mce_panic("Fatal machine check", m, msg);
 876
 877         /*
 878          * For UC somewhere we let the CPU who detects it handle it.
 879          * Also must let continue the others, otherwise the handling
 880          * CPU could deadlock on a lock.
 881          */
 882
 883         /*
 884          * No machine check event found. Must be some external
 885          * source or one CPU is hung. Panic.
 886          */
 887         if (global_worst <= MCE_KEEP_SEVERITY && mca_cfg.tolerant < 3)
 888                 mce_panic("Fatal machine check from unknown source", NULL, NULL);
 889
 890         /*
 891          * Now clear all the mces_seen so that they don't reappear on
 892          * the next mce.
 893          */
 894         for_each_possible_cpu(cpu)
 895                 memset(&per_cpu(mces_seen, cpu), 0, sizeof(struct mce));
 896 }
 897
 898 static atomic_t global_nwo;
 899
 900 /*
 901  * Start of Monarch synchronization. This waits until all CPUs have
 902  * entered the exception handler and then determines if any of them
 903  * saw a fatal event that requires panic. Then it executes them
 904  * in the entry order.
 905  * TBD double check parallel CPU hotunplug
 906  */
 907 static int mce_start(int *no_way_out)
 908 {
 909         int order;
 910         int cpus = num_online_cpus();
 911         u64 timeout = (u64)mca_cfg.monarch_timeout * NSEC_PER_USEC;
 912
 913         if (!timeout)
 914                 return -1;
 915
 916         atomic_add(*no_way_out, &global_nwo);
 917         /*
 918          * Rely on the implied barrier below, such that global_nwo
 919          * is updated before mce_callin.
 920          */
 921         order = atomic_inc_return(&mce_callin);
 922
 923         /*
 924          * Wait for everyone.
 925          */
 926         while (atomic_read(&mce_callin) != cpus) {
 927                 if (mce_timed_out(&timeout,
 928                                   "Timeout: Not all CPUs entered broadcast exception handler")) {
 929                         atomic_set(&global_nwo, 0);
 930                         return -1;
 931                 }
 932                 ndelay(SPINUNIT);
 933         }
 934
 935         /*
 936          * mce_callin should be read before global_nwo
 937          */
 938         smp_rmb();
 939
 940         if (order == 1) {
 941                 /*
 942                  * Monarch: Starts executing now, the others wait.
 943                  */
 944                 atomic_set(&mce_executing, 1);
 945         } else {
 946                 /*
 947                  * Subject: Now start the scanning loop one by one in
 948                  * the original callin order.
 949                  * This way when there are any shared banks it will be
 950                  * only seen by one CPU before cleared, avoiding duplicates.
 951                  */
 952                 while (atomic_read(&mce_executing) < order) {
 953                         if (mce_timed_out(&timeout,
 954                                           "Timeout: Subject CPUs unable to finish machine check processing")) {
 955                                 atomic_set(&global_nwo, 0);
 956                                 return -1;
 957                         }
 958                         ndelay(SPINUNIT);
 959                 }
 960         }
 961
 962         /*
 963          * Cache the global no_way_out state.
 964          */
 965         *no_way_out = atomic_read(&global_nwo);
 966
 967         return order;
 968 }
 969
 970 /*
 971  * Synchronize between CPUs after main scanning loop.
 972  * This invokes the bulk of the Monarch processing.
 973  */
 974 static int mce_end(int order)
 975 {
 976         int ret = -1;
 977         u64 timeout = (u64)mca_cfg.monarch_timeout * NSEC_PER_USEC;
 978
 979         if (!timeout)
 980                 goto reset;
 981         if (order < 0)
 982                 goto reset;
 983
 984         /*
 985          * Allow others to run.
 986          */
 987         atomic_inc(&mce_executing);
 988
 989         if (order == 1) {
 990                 /* CHECKME: Can this race with a parallel hotplug? */
 991                 int cpus = num_online_cpus();
 992
 993                 /*
 994                  * Monarch: Wait for everyone to go through their scanning
 995                  * loops.
 996                  */
 997                 while (atomic_read(&mce_executing) <= cpus) {
 998                         if (mce_timed_out(&timeout,
 999                                           "Timeout: Monarch CPU unable to finish machine check processing"))
1000                                 goto reset;
1001                         ndelay(SPINUNIT);
1002                 }
1003
1004                 mce_reign();
1005                 barrier();
1006                 ret = 0;
1007         } else {
1008                 /*
1009                  * Subject: Wait for Monarch to finish.
1010                  */
1011                 while (atomic_read(&mce_executing) != 0) {
1012                         if (mce_timed_out(&timeout,
1013                                           "Timeout: Monarch CPU did not finish machine check processing"))
1014                                 goto reset;
1015                         ndelay(SPINUNIT);
1016                 }
1017
1018                 /*
1019                  * Don't reset anything. That's done by the Monarch.
1020                  */
1021                 return 0;
1022         }
1023
1024         /*
1025          * Reset all global state.
1026          */
1027 reset:
1028         atomic_set(&global_nwo, 0);
1029         atomic_set(&mce_callin, 0);
1030         barrier();
1031
1032         /*
1033          * Let others run again.
1034          */
1035         atomic_set(&mce_executing, 0);
1036         return ret;
1037 }
1038
1039 static void mce_clear_state(unsigned long *toclear)
1040 {
1041         int i;
1042
1043         for (i = 0; i < mca_cfg.banks; i++) {
1044                 if (test_bit(i, toclear))
1045                         mce_wrmsrl(msr_ops.status(i), 0);
1046         }
1047 }
1048
1049 static int do_memory_failure(struct mce *m)
1050 {
1051         int flags = MF_ACTION_REQUIRED;
1052         int ret;
1053
1054         pr_err("Uncorrected hardware memory error in user-access at %llx", m->addr);
1055         if (!(m->mcgstatus & MCG_STATUS_RIPV))
1056                 flags |= MF_MUST_KILL;
1057         ret = memory_failure(m->addr >> PAGE_SHIFT, flags);
1058         if (ret)
1059                 pr_err("Memory error not recovered");
1060         return ret;
1061 }
1062
1063 #if defined(arch_unmap_kpfn) && defined(CONFIG_MEMORY_FAILURE)
1064
1065 void arch_unmap_kpfn(unsigned long pfn)
1066 {
1067         unsigned long decoy_addr;
1068
1069         /*
1070          * Unmap this page from the kernel 1:1 mappings to make sure
1071          * we don't log more errors because of speculative access to
1072          * the page.
1073          * We would like to just call:
1074          *      set_memory_np((unsigned long)pfn_to_kaddr(pfn), 1);
1075          * but doing that would radically increase the odds of a
1076          * speculative access to the posion page because we'd have
1077          * the virtual address of the kernel 1:1 mapping sitting
1078          * around in registers.
1079          * Instead we get tricky.  We create a non-canonical address
1080          * that looks just like the one we want, but has bit 63 flipped.
1081          * This relies on set_memory_np() not checking whether we passed
1082          * a legal address.
1083          */
1084
1085 /*
1086  * Build time check to see if we have a spare virtual bit. Don't want
1087  * to leave this until run time because most developers don't have a
1088  * system that can exercise this code path. This will only become a
1089  * problem if/when we move beyond 5-level page tables.
1090  *
1091  * Hard code "9" here because cpp doesn't grok ilog2(PTRS_PER_PGD)
1092  */
1093 #if PGDIR_SHIFT + 9 < 63
1094         decoy_addr = (pfn << PAGE_SHIFT) + (PAGE_OFFSET ^ BIT(63));
1095 #else
1096 #error "no unused virtual bit available"
1097 #endif
1098
1099         if (set_memory_np(decoy_addr, 1))
1100                 pr_warn("Could not invalidate pfn=0x%lx from 1:1 map\n", pfn);
1101
1102 }
1103 #endif
1104
1105 /*
1106  * The actual machine check handler. This only handles real
1107  * exceptions when something got corrupted coming in through int 18.
1108  *
1109  * This is executed in NMI context not subject to normal locking rules. This
1110  * implies that most kernel services cannot be safely used. Don't even
1111  * think about putting a printk in there!
1112  *
1113  * On Intel systems this is entered on all CPUs in parallel through
1114  * MCE broadcast. However some CPUs might be broken beyond repair,
1115  * so be always careful when synchronizing with others.
1116  */
1117 void do_machine_check(struct pt_regs *regs, long error_code)
1118 {
1119         struct mca_config *cfg = &mca_cfg;
1120         struct mce m, *final;
1121         int i;
1122         int worst = 0;
1123         int severity;
1124
1125         /*
1126          * Establish sequential order between the CPUs entering the machine
1127          * check handler.
1128          */
1129         int order = -1;
1130         /*
1131          * If no_way_out gets set, there is no safe way to recover from this
1132          * MCE.  If mca_cfg.tolerant is cranked up, we'll try anyway.
1133          */
1134         int no_way_out = 0;
1135         /*
1136          * If kill_it gets set, there might be a way to recover from this
1137          * error.
1138          */
1139         int kill_it = 0;
1140         DECLARE_BITMAP(toclear, MAX_NR_BANKS);
1141         DECLARE_BITMAP(valid_banks, MAX_NR_BANKS);
1142         char *msg = "Unknown";
1143
1144         /*
1145          * MCEs are always local on AMD. Same is determined by MCG_STATUS_LMCES
1146          * on Intel.
1147          */
1148         int lmce = 1;
1149         int cpu = smp_processor_id();
1150
1151         /*
1152          * Cases where we avoid rendezvous handler timeout:
1153          * 1) If this CPU is offline.
1154          *
1155          * 2) If crashing_cpu was set, e.g. we're entering kdump and we need to
1156          *  skip those CPUs which remain looping in the 1st kernel - see
1157          *  crash_nmi_callback().
1158          *
1159          * Note: there still is a small window between kexec-ing and the new,
1160          * kdump kernel establishing a new #MC handler where a broadcasted MCE
1161          * might not get handled properly.
1162          */
1163         if (cpu_is_offline(cpu) ||
1164             (crashing_cpu != -1 && crashing_cpu != cpu)) {
1165                 u64 mcgstatus;
1166
1167                 mcgstatus = mce_rdmsrl(MSR_IA32_MCG_STATUS);
1168                 if (mcgstatus & MCG_STATUS_RIPV) {
1169                         mce_wrmsrl(MSR_IA32_MCG_STATUS, 0);
1170                         return;
1171                 }
1172         }
1173
1174         ist_enter(regs);
1175
1176         this_cpu_inc(mce_exception_count);
1177
1178         if (!cfg->banks)
1179                 goto out;
1180
1181         mce_gather_info(&m, regs);
1182         m.tsc = rdtsc();
1183
1184         final = this_cpu_ptr(&mces_seen);
1185         *final = m;
1186
1187         memset(valid_banks, 0, sizeof(valid_banks));
1188         no_way_out = mce_no_way_out(&m, &msg, valid_banks, regs);
1189
1190         barrier();
1191
1192         /*
1193          * When no restart IP might need to kill or panic.
1194          * Assume the worst for now, but if we find the
1195          * severity is MCE_AR_SEVERITY we have other options.
1196          */
1197         if (!(m.mcgstatus & MCG_STATUS_RIPV))
1198                 kill_it = 1;
1199
1200         /*
1201          * Check if this MCE is signaled to only this logical processor,
1202          * on Intel only.
1203          */
1204         if (m.cpuvendor == X86_VENDOR_INTEL)
1205                 lmce = m.mcgstatus & MCG_STATUS_LMCES;
1206
1207         /*
1208          * Go through all banks in exclusion of the other CPUs. This way we
1209          * don't report duplicated events on shared banks because the first one
1210          * to see it will clear it. If this is a Local MCE, then no need to
1211          * perform rendezvous.
1212          */
1213         if (!lmce)
1214                 order = mce_start(&no_way_out);
1215
1216         for (i = 0; i < cfg->banks; i++) {
1217                 __clear_bit(i, toclear);
1218                 if (!test_bit(i, valid_banks))
1219                         continue;
1220                 if (!mce_banks[i].ctl)
1221                         continue;
1222
1223                 m.misc = 0;
1224                 m.addr = 0;
1225                 m.bank = i;
1226
1227                 m.status = mce_rdmsrl(msr_ops.status(i));
1228                 if ((m.status & MCI_STATUS_VAL) == 0)
1229                         continue;
1230
1231                 /*
1232                  * Non uncorrected or non signaled errors are handled by
1233                  * machine_check_poll. Leave them alone, unless this panics.
1234                  */
1235                 if (!(m.status & (cfg->ser ? MCI_STATUS_S : MCI_STATUS_UC)) &&
1236                         !no_way_out)
1237                         continue;
1238
1239                 /*
1240                  * Set taint even when machine check was not enabled.
1241                  */
1242                 add_taint(TAINT_MACHINE_CHECK, LOCKDEP_NOW_UNRELIABLE);
1243
1244                 severity = mce_severity(&m, cfg->tolerant, NULL, true);
1245
1246                 /*
1247                  * When machine check was for corrected/deferred handler don't
1248                  * touch, unless we're panicing.
1249                  */
1250                 if ((severity == MCE_KEEP_SEVERITY ||
1251                      severity == MCE_UCNA_SEVERITY) && !no_way_out)
1252                         continue;
1253                 __set_bit(i, toclear);
1254                 if (severity == MCE_NO_SEVERITY) {
1255                         /*
1256                          * Machine check event was not enabled. Clear, but
1257                          * ignore.
1258                          */
1259                         continue;
1260                 }
1261
1262                 mce_read_aux(&m, i);
1263
1264                 /* assuming valid severity level != 0 */
1265                 m.severity = severity;
1266
1267                 mce_log(&m);
1268
1269                 if (severity > worst) {
1270                         *final = m;
1271                         worst = severity;
1272                 }
1273         }
1274
1275         /* mce_clear_state will clear *final, save locally for use later */
1276         m = *final;
1277
1278         if (!no_way_out)
1279                 mce_clear_state(toclear);
1280
1281         /*
1282          * Do most of the synchronization with other CPUs.
1283          * When there's any problem use only local no_way_out state.
1284          */
1285         if (!lmce) {
1286                 if (mce_end(order) < 0)
1287                         no_way_out = worst >= MCE_PANIC_SEVERITY;
1288         } else {
1289                 /*
1290                  * Local MCE skipped calling mce_reign()
1291                  * If we found a fatal error, we need to panic here.
1292                  */
1293                  if (worst >= MCE_PANIC_SEVERITY && mca_cfg.tolerant < 3)
1294                         mce_panic("Machine check from unknown source",
1295                                 NULL, NULL);
1296         }
1297
1298         /*
1299          * If tolerant is at an insane level we drop requests to kill
1300          * processes and continue even when there is no way out.
1301          */
1302         if (cfg->tolerant == 3)
1303                 kill_it = 0;
1304         else if (no_way_out)
1305                 mce_panic("Fatal machine check on current CPU", &m, msg);
1306
1307         if (worst > 0)
1308                 mce_report_event(regs);
1309         mce_wrmsrl(MSR_IA32_MCG_STATUS, 0);
1310 out:
1311         sync_core();
1312
1313         if (worst != MCE_AR_SEVERITY && !kill_it)
1314                 goto out_ist;
1315
1316         /* Fault was in user mode and we need to take some action */
1317         if ((m.cs & 3) == 3) {
1318                 ist_begin_non_atomic(regs);
1319                 local_irq_enable();
1320
1321                 if (kill_it || do_memory_failure(&m))
1322                         force_sig(SIGBUS, current);
1323                 local_irq_disable();
1324                 ist_end_non_atomic();
1325         } else {
1326                 if (!fixup_exception(regs, X86_TRAP_MC))
1327                         mce_panic("Failed kernel mode recovery", &m, NULL);
1328         }
1329
1330 out_ist:
1331         ist_exit(regs);
1332 }
1333 EXPORT_SYMBOL_GPL(do_machine_check);
1334
1335 #ifndef CONFIG_MEMORY_FAILURE
1336 int memory_failure(unsigned long pfn, int flags)
1337 {
1338         /* mce_severity() should not hand us an ACTION_REQUIRED error */
1339         BUG_ON(flags & MF_ACTION_REQUIRED);
1340         pr_err("Uncorrected memory error in page 0x%lx ignored\n"
1341                "Rebuild kernel with CONFIG_MEMORY_FAILURE=y for smarter handling\n",
1342                pfn);
1343
1344         return 0;
1345 }
1346 #endif
1347
1348 /*
1349  * Periodic polling timer for "silent" machine check errors.  If the
1350  * poller finds an MCE, poll 2x faster.  When the poller finds no more
1351  * errors, poll 2x slower (up to check_interval seconds).
1352  */
1353 static unsigned long check_interval = INITIAL_CHECK_INTERVAL;
1354
1355 static DEFINE_PER_CPU(unsigned long, mce_next_interval); /* in jiffies */
1356 static DEFINE_PER_CPU(struct timer_list, mce_timer);
1357
1358 static unsigned long mce_adjust_timer_default(unsigned long interval)
1359 {
1360         return interval;
1361 }
1362
1363 static unsigned long (*mce_adjust_timer)(unsigned long interval) = mce_adjust_timer_default;
1364
1365 static void __start_timer(struct timer_list *t, unsigned long interval)
1366 {
1367         unsigned long when = jiffies + interval;
1368         unsigned long flags;
1369
1370         local_irq_save(flags);
1371
1372         if (!timer_pending(t) || time_before(when, t->expires))
1373                 mod_timer(t, round_jiffies(when));
1374
1375         local_irq_restore(flags);
1376 }
1377
1378 static void mce_timer_fn(struct timer_list *t)
1379 {
1380         struct timer_list *cpu_t = this_cpu_ptr(&mce_timer);
1381         unsigned long iv;
1382
1383         WARN_ON(cpu_t != t);
1384
1385         iv = __this_cpu_read(mce_next_interval);
1386
1387         if (mce_available(this_cpu_ptr(&cpu_info))) {
1388                 machine_check_poll(0, this_cpu_ptr(&mce_poll_banks));
1389
1390                 if (mce_intel_cmci_poll()) {
1391                         iv = mce_adjust_timer(iv);
1392                         goto done;
1393                 }
1394         }
1395
1396         /*
1397          * Alert userspace if needed. If we logged an MCE, reduce the polling
1398          * interval, otherwise increase the polling interval.
1399          */
1400         if (mce_notify_irq())
1401                 iv = max(iv / 2, (unsigned long) HZ/100);
1402         else
1403                 iv = min(iv * 2, round_jiffies_relative(check_interval * HZ));
1404
1405 done:
1406         __this_cpu_write(mce_next_interval, iv);
1407         __start_timer(t, iv);
1408 }
1409
1410 /*
1411  * Ensure that the timer is firing in @interval from now.
1412  */
1413 void mce_timer_kick(unsigned long interval)
1414 {
1415         struct timer_list *t = this_cpu_ptr(&mce_timer);
1416         unsigned long iv = __this_cpu_read(mce_next_interval);
1417
1418         __start_timer(t, interval);
1419
1420         if (interval < iv)
1421                 __this_cpu_write(mce_next_interval, interval);
1422 }
1423
1424 /* Must not be called in IRQ context where del_timer_sync() can deadlock */
1425 static void mce_timer_delete_all(void)
1426 {
1427         int cpu;
1428
1429         for_each_online_cpu(cpu)
1430                 del_timer_sync(&per_cpu(mce_timer, cpu));
1431 }
1432
1433 /*
1434  * Notify the user(s) about new machine check events.
1435  * Can be called from interrupt context, but not from machine check/NMI
1436  * context.
1437  */
1438 int mce_notify_irq(void)
1439 {
1440         /* Not more than two messages every minute */
1441         static DEFINE_RATELIMIT_STATE(ratelimit, 60*HZ, 2);
1442
1443         if (test_and_clear_bit(0, &mce_need_notify)) {
1444                 mce_work_trigger();
1445
1446                 if (__ratelimit(&ratelimit))
1447                         pr_info(HW_ERR "Machine check events logged\n");
1448
1449                 return 1;
1450         }
1451         return 0;
1452 }
1453 EXPORT_SYMBOL_GPL(mce_notify_irq);
1454
1455 static int __mcheck_cpu_mce_banks_init(void)
1456 {
1457         int i;
1458         u8 num_banks = mca_cfg.banks;
1459
1460         mce_banks = kzalloc(num_banks * sizeof(struct mce_bank), GFP_KERNEL);
1461         if (!mce_banks)
1462                 return -ENOMEM;
1463
1464         for (i = 0; i < num_banks; i++) {
1465                 struct mce_bank *b = &mce_banks[i];
1466
1467                 b->ctl = -1ULL;
1468                 b->init = 1;
1469         }
1470         return 0;
1471 }
1472
1473 /*
1474  * Initialize Machine Checks for a CPU.
1475  */
1476 static int __mcheck_cpu_cap_init(void)
1477 {
1478         unsigned b;
1479         u64 cap;
1480
1481         rdmsrl(MSR_IA32_MCG_CAP, cap);
1482
1483         b = cap & MCG_BANKCNT_MASK;
1484         if (!mca_cfg.banks)
1485                 pr_info("CPU supports %d MCE banks\n", b);
1486
1487         if (b > MAX_NR_BANKS) {
1488                 pr_warn("Using only %u machine check banks out of %u\n",
1489                         MAX_NR_BANKS, b);
1490                 b = MAX_NR_BANKS;
1491         }
1492
1493         /* Don't support asymmetric configurations today */
1494         WARN_ON(mca_cfg.banks != 0 && b != mca_cfg.banks);
1495         mca_cfg.banks = b;
1496
1497         if (!mce_banks) {
1498                 int err = __mcheck_cpu_mce_banks_init();
1499
1500                 if (err)
1501                         return err;
1502         }
1503
1504         /* Use accurate RIP reporting if available. */
1505         if ((cap & MCG_EXT_P) && MCG_EXT_CNT(cap) >= 9)
1506                 mca_cfg.rip_msr = MSR_IA32_MCG_EIP;
1507
1508         if (cap & MCG_SER_P)
1509                 mca_cfg.ser = true;
1510
1511         return 0;
1512 }
1513
1514 static void __mcheck_cpu_init_generic(void)
1515 {
1516         enum mcp_flags m_fl = 0;
1517         mce_banks_t all_banks;
1518         u64 cap;
1519
1520         if (!mca_cfg.bootlog)
1521                 m_fl = MCP_DONTLOG;
1522
1523         /*
1524          * Log the machine checks left over from the previous reset.
1525          */
1526         bitmap_fill(all_banks, MAX_NR_BANKS);
1527         machine_check_poll(MCP_UC | m_fl, &all_banks);
1528
1529         cr4_set_bits(X86_CR4_MCE);
1530
1531         rdmsrl(MSR_IA32_MCG_CAP, cap);
1532         if (cap & MCG_CTL_P)
1533                 wrmsr(MSR_IA32_MCG_CTL, 0xffffffff, 0xffffffff);
1534 }
1535
1536 static void __mcheck_cpu_init_clear_banks(void)
1537 {
1538         int i;
1539
1540         for (i = 0; i < mca_cfg.banks; i++) {
1541                 struct mce_bank *b = &mce_banks[i];
1542
1543                 if (!b->init)
1544                         continue;
1545                 wrmsrl(msr_ops.ctl(i), b->ctl);
1546                 wrmsrl(msr_ops.status(i), 0);
1547         }
1548 }
1549
1550 /*
1551  * During IFU recovery Sandy Bridge -EP4S processors set the RIPV and
1552  * EIPV bits in MCG_STATUS to zero on the affected logical processor (SDM
1553  * Vol 3B Table 15-20). But this confuses both the code that determines
1554  * whether the machine check occurred in kernel or user mode, and also
1555  * the severity assessment code. Pretend that EIPV was set, and take the
1556  * ip/cs values from the pt_regs that mce_gather_info() ignored earlier.
1557  */
1558 static void quirk_sandybridge_ifu(int bank, struct mce *m, struct pt_regs *regs)
1559 {
1560         if (bank != 0)
1561                 return;
1562         if ((m->mcgstatus & (MCG_STATUS_EIPV|MCG_STATUS_RIPV)) != 0)
1563                 return;
1564         if ((m->status & (MCI_STATUS_OVER|MCI_STATUS_UC|
1565                           MCI_STATUS_EN|MCI_STATUS_MISCV|MCI_STATUS_ADDRV|
1566                           MCI_STATUS_PCC|MCI_STATUS_S|MCI_STATUS_AR|
1567                           MCACOD)) !=
1568                          (MCI_STATUS_UC|MCI_STATUS_EN|
1569                           MCI_STATUS_MISCV|MCI_STATUS_ADDRV|MCI_STATUS_S|
1570                           MCI_STATUS_AR|MCACOD_INSTR))
1571                 return;
1572
1573         m->mcgstatus |= MCG_STATUS_EIPV;
1574         m->ip = regs->ip;
1575         m->cs = regs->cs;
1576 }
1577
1578 /* Add per CPU specific workarounds here */
1579 static int __mcheck_cpu_apply_quirks(struct cpuinfo_x86 *c)
1580 {
1581         struct mca_config *cfg = &mca_cfg;
1582
1583         if (c->x86_vendor == X86_VENDOR_UNKNOWN) {
1584                 pr_info("unknown CPU type - not enabling MCE support\n");
1585                 return -EOPNOTSUPP;
1586         }
1587
1588         /* This should be disabled by the BIOS, but isn't always */
1589         if (c->x86_vendor == X86_VENDOR_AMD) {
1590                 if (c->x86 == 15 && cfg->banks > 4) {
1591                         /*
1592                          * disable GART TBL walk error reporting, which
1593                          * trips off incorrectly with the IOMMU & 3ware
1594                          * & Cerberus:
1595                          */
1596                         clear_bit(10, (unsigned long *)&mce_banks[4].ctl);
1597                 }
1598                 if (c->x86 < 0x11 && cfg->bootlog < 0) {
1599                         /*
1600                          * Lots of broken BIOS around that don't clear them
1601                          * by default and leave crap in there. Don't log:
1602                          */
1603                         cfg->bootlog = 0;
1604                 }
1605                 /*
1606                  * Various K7s with broken bank 0 around. Always disable
1607                  * by default.
1608                  */
1609                 if (c->x86 == 6 && cfg->banks > 0)
1610                         mce_banks[0].ctl = 0;
1611
1612                 /*
1613                  * overflow_recov is supported for F15h Models 00h-0fh
1614                  * even though we don't have a CPUID bit for it.
1615                  */
1616                 if (c->x86 == 0x15 && c->x86_model <= 0xf)
1617                         mce_flags.overflow_recov = 1;
1618
1619                 /*
1620                  * Turn off MC4_MISC thresholding banks on those models since
1621                  * they're not supported there.
1622                  */
1623                 if (c->x86 == 0x15 &&
1624                     (c->x86_model >= 0x10 && c->x86_model <= 0x1f)) {
1625                         int i;
1626                         u64 hwcr;
1627                         bool need_toggle;
1628                         u32 msrs[] = {
1629                                 0x00000413, /* MC4_MISC0 */
1630                                 0xc0000408, /* MC4_MISC1 */
1631                         };
1632
1633                         rdmsrl(MSR_K7_HWCR, hwcr);
1634
1635                         /* McStatusWrEn has to be set */
1636                         need_toggle = !(hwcr & BIT(18));
1637
1638                         if (need_toggle)
1639                                 wrmsrl(MSR_K7_HWCR, hwcr | BIT(18));
1640
1641                         /* Clear CntP bit safely */
1642                         for (i = 0; i < ARRAY_SIZE(msrs); i++)
1643                                 msr_clear_bit(msrs[i], 62);
1644
1645                         /* restore old settings */
1646                         if (need_toggle)
1647                                 wrmsrl(MSR_K7_HWCR, hwcr);
1648                 }
1649         }
1650
1651         if (c->x86_vendor == X86_VENDOR_INTEL) {
1652                 /*
1653                  * SDM documents that on family 6 bank 0 should not be written
1654                  * because it aliases to another special BIOS controlled
1655                  * register.
1656                  * But it's not aliased anymore on model 0x1a+
1657                  * Don't ignore bank 0 completely because there could be a
1658                  * valid event later, merely don't write CTL0.
1659                  */
1660
1661                 if (c->x86 == 6 && c->x86_model < 0x1A && cfg->banks > 0)
1662                         mce_banks[0].init = 0;
1663
1664                 /*
1665                  * All newer Intel systems support MCE broadcasting. Enable
1666                  * synchronization with a one second timeout.
1667                  */
1668                 if ((c->x86 > 6 || (c->x86 == 6 && c->x86_model >= 0xe)) &&
1669                         cfg->monarch_timeout < 0)
1670                         cfg->monarch_timeout = USEC_PER_SEC;
1671
1672                 /*
1673                  * There are also broken BIOSes on some Pentium M and
1674                  * earlier systems:
1675                  */
1676                 if (c->x86 == 6 && c->x86_model <= 13 && cfg->bootlog < 0)
1677                         cfg->bootlog = 0;
1678
1679                 if (c->x86 == 6 && c->x86_model == 45)
1680                         quirk_no_way_out = quirk_sandybridge_ifu;
1681         }
1682         if (cfg->monarch_timeout < 0)
1683                 cfg->monarch_timeout = 0;
1684         if (cfg->bootlog != 0)
1685                 cfg->panic_timeout = 30;
1686
1687         return 0;
1688 }
1689
1690 static int __mcheck_cpu_ancient_init(struct cpuinfo_x86 *c)
1691 {
1692         if (c->x86 != 5)
1693                 return 0;
1694
1695         switch (c->x86_vendor) {
1696         case X86_VENDOR_INTEL:
1697                 intel_p5_mcheck_init(c);
1698                 return 1;
1699                 break;
1700         case X86_VENDOR_CENTAUR:
1701                 winchip_mcheck_init(c);
1702                 return 1;
1703                 break;
1704         default:
1705                 return 0;
1706         }
1707
1708         return 0;
1709 }
1710
1711 /*
1712  * Init basic CPU features needed for early decoding of MCEs.
1713  */
1714 static void __mcheck_cpu_init_early(struct cpuinfo_x86 *c)
1715 {
1716         if (c->x86_vendor == X86_VENDOR_AMD) {
1717                 mce_flags.overflow_recov = !!cpu_has(c, X86_FEATURE_OVERFLOW_RECOV);
1718                 mce_flags.succor         = !!cpu_has(c, X86_FEATURE_SUCCOR);
1719                 mce_flags.smca           = !!cpu_has(c, X86_FEATURE_SMCA);
1720
1721                 if (mce_flags.smca) {
1722                         msr_ops.ctl     = smca_ctl_reg;
1723                         msr_ops.status  = smca_status_reg;
1724                         msr_ops.addr    = smca_addr_reg;
1725                         msr_ops.misc    = smca_misc_reg;
1726                 }
1727         }
1728 }
1729
1730 static void __mcheck_cpu_init_vendor(struct cpuinfo_x86 *c)
1731 {
1732         switch (c->x86_vendor) {
1733         case X86_VENDOR_INTEL:
1734                 mce_intel_feature_init(c);
1735                 mce_adjust_timer = cmci_intel_adjust_timer;
1736                 break;
1737
1738         case X86_VENDOR_AMD: {
1739                 mce_amd_feature_init(c);
1740                 break;
1741                 }
1742
1743         default:
1744                 break;
1745         }
1746 }
1747
1748 static void __mcheck_cpu_clear_vendor(struct cpuinfo_x86 *c)
1749 {
1750         switch (c->x86_vendor) {
1751         case X86_VENDOR_INTEL:
1752                 mce_intel_feature_clear(c);
1753                 break;
1754         default:
1755                 break;
1756         }
1757 }
1758
1759 static void mce_start_timer(struct timer_list *t)
1760 {
1761         unsigned long iv = check_interval * HZ;
1762
1763         if (mca_cfg.ignore_ce || !iv)
1764                 return;
1765
1766         this_cpu_write(mce_next_interval, iv);
1767         __start_timer(t, iv);
1768 }
1769
1770 static void __mcheck_cpu_setup_timer(void)
1771 {
1772         struct timer_list *t = this_cpu_ptr(&mce_timer);
1773
1774         timer_setup(t, mce_timer_fn, TIMER_PINNED);
1775 }
1776
1777 static void __mcheck_cpu_init_timer(void)
1778 {
1779         struct timer_list *t = this_cpu_ptr(&mce_timer);
1780
1781         timer_setup(t, mce_timer_fn, TIMER_PINNED);
1782         mce_start_timer(t);
1783 }
1784
1785 /* Handle unconfigured int18 (should never happen) */
1786 static void unexpected_machine_check(struct pt_regs *regs, long error_code)
1787 {
1788         pr_err("CPU#%d: Unexpected int18 (Machine Check)\n",
1789                smp_processor_id());
1790 }
1791
1792 /* Call the installed machine check handler for this CPU setup. */
1793 void (*machine_check_vector)(struct pt_regs *, long error_code) =
1794                                                 unexpected_machine_check;
1795
1796 dotraplinkage void do_mce(struct pt_regs *regs, long error_code)
1797 {
1798         machine_check_vector(regs, error_code);
1799 }
1800
1801 /*
1802  * Called for each booted CPU to set up machine checks.
1803  * Must be called with preempt off:
1804  */
1805 void mcheck_cpu_init(struct cpuinfo_x86 *c)
1806 {
1807         if (mca_cfg.disabled)
1808                 return;
1809
1810         if (__mcheck_cpu_ancient_init(c))
1811                 return;
1812
1813         if (!mce_available(c))
1814                 return;
1815
1816         if (__mcheck_cpu_cap_init() < 0 || __mcheck_cpu_apply_quirks(c) < 0) {
1817                 mca_cfg.disabled = true;
1818                 return;
1819         }
1820
1821         if (mce_gen_pool_init()) {
1822                 mca_cfg.disabled = true;
1823                 pr_emerg("Couldn't allocate MCE records pool!\n");
1824                 return;
1825         }
1826
1827         machine_check_vector = do_machine_check;
1828
1829         __mcheck_cpu_init_early(c);
1830         __mcheck_cpu_init_generic();
1831         __mcheck_cpu_init_vendor(c);
1832         __mcheck_cpu_init_clear_banks();
1833         __mcheck_cpu_setup_timer();
1834 }
1835
1836 /*
1837  * Called for each booted CPU to clear some machine checks opt-ins
1838  */
1839 void mcheck_cpu_clear(struct cpuinfo_x86 *c)
1840 {
1841         if (mca_cfg.disabled)
1842                 return;
1843
1844         if (!mce_available(c))
1845                 return;
1846
1847         /*
1848          * Possibly to clear general settings generic to x86
1849          * __mcheck_cpu_clear_generic(c);
1850          */
1851         __mcheck_cpu_clear_vendor(c);
1852
1853 }
1854
1855 static void __mce_disable_bank(void *arg)
1856 {
1857         int bank = *((int *)arg);
1858         __clear_bit(bank, this_cpu_ptr(mce_poll_banks));
1859         cmci_disable_bank(bank);
1860 }
1861
1862 void mce_disable_bank(int bank)
1863 {
1864         if (bank >= mca_cfg.banks) {
1865                 pr_warn(FW_BUG
1866                         "Ignoring request to disable invalid MCA bank %d.\n",
1867                         bank);
1868                 return;
1869         }
1870         set_bit(bank, mce_banks_ce_disabled);
1871         on_each_cpu(__mce_disable_bank, &bank, 1);
1872 }
1873
1874 /*
1875  * mce=off Disables machine check
1876  * mce=no_cmci Disables CMCI
1877  * mce=no_lmce Disables LMCE
1878  * mce=dont_log_ce Clears corrected events silently, no log created for CEs.
1879  * mce=ignore_ce Disables polling and CMCI, corrected events are not cleared.
1880  * mce=TOLERANCELEVEL[,monarchtimeout] (number, see above)
1881  *      monarchtimeout is how long to wait for other CPUs on machine
1882  *      check, or 0 to not wait
1883  * mce=bootlog Log MCEs from before booting. Disabled by default on AMD Fam10h
1884         and older.
1885  * mce=nobootlog Don't log MCEs from before booting.
1886  * mce=bios_cmci_threshold Don't program the CMCI threshold
1887  * mce=recovery force enable memcpy_mcsafe()
1888  */
1889 static int __init mcheck_enable(char *str)
1890 {
1891         struct mca_config *cfg = &mca_cfg;
1892
1893         if (*str == 0) {
1894                 enable_p5_mce();
1895                 return 1;
1896         }
1897         if (*str == '=')
1898                 str++;
1899         if (!strcmp(str, "off"))
1900                 cfg->disabled = true;
1901         else if (!strcmp(str, "no_cmci"))
1902                 cfg->cmci_disabled = true;
1903         else if (!strcmp(str, "no_lmce"))
1904                 cfg->lmce_disabled = true;
1905         else if (!strcmp(str, "dont_log_ce"))
1906                 cfg->dont_log_ce = true;
1907         else if (!strcmp(str, "ignore_ce"))
1908                 cfg->ignore_ce = true;
1909         else if (!strcmp(str, "bootlog") || !strcmp(str, "nobootlog"))
1910                 cfg->bootlog = (str[0] == 'b');
1911         else if (!strcmp(str, "bios_cmci_threshold"))
1912                 cfg->bios_cmci_threshold = true;
1913         else if (!strcmp(str, "recovery"))
1914                 cfg->recovery = true;
1915         else if (isdigit(str[0])) {
1916                 if (get_option(&str, &cfg->tolerant) == 2)
1917                         get_option(&str, &(cfg->monarch_timeout));
1918         } else {
1919                 pr_info("mce argument %s ignored. Please use /sys\n", str);
1920                 return 0;
1921         }
1922         return 1;
1923 }
1924 __setup("mce", mcheck_enable);
1925
1926 int __init mcheck_init(void)
1927 {
1928         mcheck_intel_therm_init();
1929         mce_register_decode_chain(&first_nb);
1930         mce_register_decode_chain(&mce_srao_nb);
1931         mce_register_decode_chain(&mce_default_nb);
1932         mcheck_vendor_init_severity();
1933
1934         INIT_WORK(&mce_work, mce_gen_pool_process);
1935         init_irq_work(&mce_irq_work, mce_irq_work_cb);
1936
1937         return 0;
1938 }
1939
1940 /*
1941  * mce_syscore: PM support
1942  */
1943
1944 /*
1945  * Disable machine checks on suspend and shutdown. We can't really handle
1946  * them later.
1947  */
1948 static void mce_disable_error_reporting(void)
1949 {
1950         int i;
1951
1952         for (i = 0; i < mca_cfg.banks; i++) {
1953                 struct mce_bank *b = &mce_banks[i];
1954
1955                 if (b->init)
1956                         wrmsrl(msr_ops.ctl(i), 0);
1957         }
1958         return;
1959 }
1960
1961 static void vendor_disable_error_reporting(void)
1962 {
1963         /*
1964          * Don't clear on Intel or AMD CPUs. Some of these MSRs are socket-wide.
1965          * Disabling them for just a single offlined CPU is bad, since it will
1966          * inhibit reporting for all shared resources on the socket like the
1967          * last level cache (LLC), the integrated memory controller (iMC), etc.
1968          */
1969         if (boot_cpu_data.x86_vendor == X86_VENDOR_INTEL ||
1970             boot_cpu_data.x86_vendor == X86_VENDOR_AMD)
1971                 return;
1972
1973         mce_disable_error_reporting();
1974 }
1975
1976 static int mce_syscore_suspend(void)
1977 {
1978         vendor_disable_error_reporting();
1979         return 0;
1980 }
1981
1982 static void mce_syscore_shutdown(void)
1983 {
1984         vendor_disable_error_reporting();
1985 }
1986
1987 /*
1988  * On resume clear all MCE state. Don't want to see leftovers from the BIOS.
1989  * Only one CPU is active at this time, the others get re-added later using
1990  * CPU hotplug:
1991  */
1992 static void mce_syscore_resume(void)
1993 {
1994         __mcheck_cpu_init_generic();
1995         __mcheck_cpu_init_vendor(raw_cpu_ptr(&cpu_info));
1996         __mcheck_cpu_init_clear_banks();
1997 }
1998
1999 static struct syscore_ops mce_syscore_ops = {
2000         .suspend        = mce_syscore_suspend,
2001         .shutdown       = mce_syscore_shutdown,
2002         .resume         = mce_syscore_resume,
2003 };
2004
2005 /*
2006  * mce_device: Sysfs support
2007  */
2008
2009 static void mce_cpu_restart(void *data)
2010 {
2011         if (!mce_available(raw_cpu_ptr(&cpu_info)))
2012                 return;
2013         __mcheck_cpu_init_generic();
2014         __mcheck_cpu_init_clear_banks();
2015         __mcheck_cpu_init_timer();
2016 }
2017
2018 /* Reinit MCEs after user configuration changes */
2019 static void mce_restart(void)
2020 {
2021         mce_timer_delete_all();
2022         on_each_cpu(mce_cpu_restart, NULL, 1);
2023 }
2024
2025 /* Toggle features for corrected errors */
2026 static void mce_disable_cmci(void *data)
2027 {
2028         if (!mce_available(raw_cpu_ptr(&cpu_info)))
2029                 return;
2030         cmci_clear();
2031 }
2032
2033 static void mce_enable_ce(void *all)
2034 {
2035         if (!mce_available(raw_cpu_ptr(&cpu_info)))
2036                 return;
2037         cmci_reenable();
2038         cmci_recheck();
2039         if (all)
2040                 __mcheck_cpu_init_timer();
2041 }
2042
2043 static struct bus_type mce_subsys = {
2044         .name           = "machinecheck",
2045         .dev_name       = "machinecheck",
2046 };
2047
2048 DEFINE_PER_CPU(struct device *, mce_device);
2049
2050 static inline struct mce_bank *attr_to_bank(struct device_attribute *attr)
2051 {
2052         return container_of(attr, struct mce_bank, attr);
2053 }
2054
2055 static ssize_t show_bank(struct device *s, struct device_attribute *attr,
2056                          char *buf)
2057 {
2058         return sprintf(buf, "%llx\n", attr_to_bank(attr)->ctl);
2059 }
2060
2061 static ssize_t set_bank(struct device *s, struct device_attribute *attr,
2062                         const char *buf, size_t size)
2063 {
2064         u64 new;
2065
2066         if (kstrtou64(buf, 0, &new) < 0)
2067                 return -EINVAL;
2068
2069         attr_to_bank(attr)->ctl = new;
2070         mce_restart();
2071
2072         return size;
2073 }
2074
2075 static ssize_t set_ignore_ce(struct device *s,
2076                              struct device_attribute *attr,
2077                              const char *buf, size_t size)
2078 {
2079         u64 new;
2080
2081         if (kstrtou64(buf, 0, &new) < 0)
2082                 return -EINVAL;
2083
2084         if (mca_cfg.ignore_ce ^ !!new) {
2085                 if (new) {
2086                         /* disable ce features */
2087                         mce_timer_delete_all();
2088                         on_each_cpu(mce_disable_cmci, NULL, 1);
2089                         mca_cfg.ignore_ce = true;
2090                 } else {
2091                         /* enable ce features */
2092                         mca_cfg.ignore_ce = false;
2093                         on_each_cpu(mce_enable_ce, (void *)1, 1);
2094                 }
2095         }
2096         return size;
2097 }
2098
2099 static ssize_t set_cmci_disabled(struct device *s,
2100                                  struct device_attribute *attr,
2101                                  const char *buf, size_t size)
2102 {
2103         u64 new;
2104
2105         if (kstrtou64(buf, 0, &new) < 0)
2106                 return -EINVAL;
2107
2108         if (mca_cfg.cmci_disabled ^ !!new) {
2109                 if (new) {
2110                         /* disable cmci */
2111                         on_each_cpu(mce_disable_cmci, NULL, 1);
2112                         mca_cfg.cmci_disabled = true;
2113                 } else {
2114                         /* enable cmci */
2115                         mca_cfg.cmci_disabled = false;
2116                         on_each_cpu(mce_enable_ce, NULL, 1);
2117                 }
2118         }
2119         return size;
2120 }
2121
2122 static ssize_t store_int_with_restart(struct device *s,
2123                                       struct device_attribute *attr,
2124                                       const char *buf, size_t size)
2125 {
2126         ssize_t ret = device_store_int(s, attr, buf, size);
2127         mce_restart();
2128         return ret;
2129 }
2130
2131 static DEVICE_INT_ATTR(tolerant, 0644, mca_cfg.tolerant);
2132 static DEVICE_INT_ATTR(monarch_timeout, 0644, mca_cfg.monarch_timeout);
2133 static DEVICE_BOOL_ATTR(dont_log_ce, 0644, mca_cfg.dont_log_ce);
2134
2135 static struct dev_ext_attribute dev_attr_check_interval = {
2136         __ATTR(check_interval, 0644, device_show_int, store_int_with_restart),
2137         &check_interval
2138 };
2139
2140 static struct dev_ext_attribute dev_attr_ignore_ce = {
2141         __ATTR(ignore_ce, 0644, device_show_bool, set_ignore_ce),
2142         &mca_cfg.ignore_ce
2143 };
2144
2145 static struct dev_ext_attribute dev_attr_cmci_disabled = {
2146         __ATTR(cmci_disabled, 0644, device_show_bool, set_cmci_disabled),
2147         &mca_cfg.cmci_disabled
2148 };
2149
2150 static struct device_attribute *mce_device_attrs[] = {
2151         &dev_attr_tolerant.attr,
2152         &dev_attr_check_interval.attr,
2153 #ifdef CONFIG_X86_MCELOG_LEGACY
2154         &dev_attr_trigger,
2155 #endif
2156         &dev_attr_monarch_timeout.attr,
2157         &dev_attr_dont_log_ce.attr,
2158         &dev_attr_ignore_ce.attr,
2159         &dev_attr_cmci_disabled.attr,
2160         NULL
2161 };
2162
2163 static cpumask_var_t mce_device_initialized;
2164
2165 static void mce_device_release(struct device *dev)
2166 {
2167         kfree(dev);
2168 }
2169
2170 /* Per cpu device init. All of the cpus still share the same ctrl bank: */
2171 static int mce_device_create(unsigned int cpu)
2172 {
2173         struct device *dev;
2174         int err;
2175         int i, j;
2176
2177         if (!mce_available(&boot_cpu_data))
2178                 return -EIO;
2179
2180         dev = per_cpu(mce_device, cpu);
2181         if (dev)
2182                 return 0;
2183
2184         dev = kzalloc(sizeof *dev, GFP_KERNEL);
2185         if (!dev)
2186                 return -ENOMEM;
2187         dev->id  = cpu;
2188         dev->bus = &mce_subsys;
2189         dev->release = &mce_device_release;
2190
2191         err = device_register(dev);
2192         if (err) {
2193                 put_device(dev);
2194                 return err;
2195         }
2196
2197         for (i = 0; mce_device_attrs[i]; i++) {
2198                 err = device_create_file(dev, mce_device_attrs[i]);
2199                 if (err)
2200                         goto error;
2201         }
2202         for (j = 0; j < mca_cfg.banks; j++) {
2203                 err = device_create_file(dev, &mce_banks[j].attr);
2204                 if (err)
2205                         goto error2;
2206         }
2207         cpumask_set_cpu(cpu, mce_device_initialized);
2208         per_cpu(mce_device, cpu) = dev;
2209
2210         return 0;
2211 error2:
2212         while (--j >= 0)
2213                 device_remove_file(dev, &mce_banks[j].attr);
2214 error:
2215         while (--i >= 0)
2216                 device_remove_file(dev, mce_device_attrs[i]);
2217
2218         device_unregister(dev);
2219
2220         return err;
2221 }
2222
2223 static void mce_device_remove(unsigned int cpu)
2224 {
2225         struct device *dev = per_cpu(mce_device, cpu);
2226         int i;
2227
2228         if (!cpumask_test_cpu(cpu, mce_device_initialized))
2229                 return;
2230
2231         for (i = 0; mce_device_attrs[i]; i++)
2232                 device_remove_file(dev, mce_device_attrs[i]);
2233
2234         for (i = 0; i < mca_cfg.banks; i++)
2235                 device_remove_file(dev, &mce_banks[i].attr);
2236
2237         device_unregister(dev);
2238         cpumask_clear_cpu(cpu, mce_device_initialized);
2239         per_cpu(mce_device, cpu) = NULL;
2240 }
2241
2242 /* Make sure there are no machine checks on offlined CPUs. */
2243 static void mce_disable_cpu(void)
2244 {
2245         if (!mce_available(raw_cpu_ptr(&cpu_info)))
2246                 return;
2247
2248         if (!cpuhp_tasks_frozen)
2249                 cmci_clear();
2250
2251         vendor_disable_error_reporting();
2252 }
2253
2254 static void mce_reenable_cpu(void)
2255 {
2256         int i;
2257
2258         if (!mce_available(raw_cpu_ptr(&cpu_info)))
2259                 return;
2260
2261         if (!cpuhp_tasks_frozen)
2262                 cmci_reenable();
2263         for (i = 0; i < mca_cfg.banks; i++) {
2264                 struct mce_bank *b = &mce_banks[i];
2265
2266                 if (b->init)
2267                         wrmsrl(msr_ops.ctl(i), b->ctl);
2268         }
2269 }
2270
2271 static int mce_cpu_dead(unsigned int cpu)
2272 {
2273         mce_intel_hcpu_update(cpu);
2274
2275         /* intentionally ignoring frozen here */
2276         if (!cpuhp_tasks_frozen)
2277                 cmci_rediscover();
2278         return 0;
2279 }
2280
2281 static int mce_cpu_online(unsigned int cpu)
2282 {
2283         struct timer_list *t = this_cpu_ptr(&mce_timer);
2284         int ret;
2285
2286         mce_device_create(cpu);
2287
2288         ret = mce_threshold_create_device(cpu);
2289         if (ret) {
2290                 mce_device_remove(cpu);
2291                 return ret;
2292         }
2293         mce_reenable_cpu();
2294         mce_start_timer(t);
2295         return 0;
2296 }
2297
2298 static int mce_cpu_pre_down(unsigned int cpu)
2299 {
2300         struct timer_list *t = this_cpu_ptr(&mce_timer);
2301
2302         mce_disable_cpu();
2303         del_timer_sync(t);
2304         mce_threshold_remove_device(cpu);
2305         mce_device_remove(cpu);
2306         return 0;
2307 }
2308
2309 static __init void mce_init_banks(void)
2310 {
2311         int i;
2312
2313         for (i = 0; i < mca_cfg.banks; i++) {
2314                 struct mce_bank *b = &mce_banks[i];
2315                 struct device_attribute *a = &b->attr;
2316
2317                 sysfs_attr_init(&a->attr);
2318                 a->attr.name    = b->attrname;
2319                 snprintf(b->attrname, ATTR_LEN, "bank%d", i);
2320
2321                 a->attr.mode    = 0644;
2322                 a->show         = show_bank;
2323                 a->store        = set_bank;
2324         }
2325 }
2326
2327 static __init int mcheck_init_device(void)
2328 {
2329         int err;
2330
2331         if (!mce_available(&boot_cpu_data)) {
2332                 err = -EIO;
2333                 goto err_out;
2334         }
2335
2336         if (!zalloc_cpumask_var(&mce_device_initialized, GFP_KERNEL)) {
2337                 err = -ENOMEM;
2338                 goto err_out;
2339         }
2340
2341         mce_init_banks();
2342
2343         err = subsys_system_register(&mce_subsys, NULL);
2344         if (err)
2345                 goto err_out_mem;
2346
2347         err = cpuhp_setup_state(CPUHP_X86_MCE_DEAD, "x86/mce:dead", NULL,
2348                                 mce_cpu_dead);
2349         if (err)
2350                 goto err_out_mem;
2351
2352         err = cpuhp_setup_state(CPUHP_AP_ONLINE_DYN, "x86/mce:online",
2353                                 mce_cpu_online, mce_cpu_pre_down);
2354         if (err < 0)
2355                 goto err_out_online;
2356
2357         register_syscore_ops(&mce_syscore_ops);
2358
2359         return 0;
2360
2361 err_out_online:
2362         cpuhp_remove_state(CPUHP_X86_MCE_DEAD);
2363
2364 err_out_mem:
2365         free_cpumask_var(mce_device_initialized);
2366
2367 err_out:
2368         pr_err("Unable to init MCE device (rc: %d)\n", err);
2369
2370         return err;
2371 }
2372 device_initcall_sync(mcheck_init_device);
2373
2374 /*
2375  * Old style boot options parsing. Only for compatibility.
2376  */
2377 static int __init mcheck_disable(char *str)
2378 {
2379         mca_cfg.disabled = true;
2380         return 1;
2381 }
2382 __setup("nomce", mcheck_disable);
2383
2384 #ifdef CONFIG_DEBUG_FS
2385 struct dentry *mce_get_debugfs_dir(void)
2386 {
2387         static struct dentry *dmce;
2388
2389         if (!dmce)
2390                 dmce = debugfs_create_dir("mce", NULL);
2391
2392         return dmce;
2393 }
2394
2395 static void mce_reset(void)
2396 {
2397         cpu_missing = 0;
2398         atomic_set(&mce_fake_panicked, 0);
2399         atomic_set(&mce_executing, 0);
2400         atomic_set(&mce_callin, 0);
2401         atomic_set(&global_nwo, 0);
2402 }
2403
2404 static int fake_panic_get(void *data, u64 *val)
2405 {
2406         *val = fake_panic;
2407         return 0;
2408 }
2409
2410 static int fake_panic_set(void *data, u64 val)
2411 {
2412         mce_reset();
2413         fake_panic = val;
2414         return 0;
2415 }
2416
2417 DEFINE_SIMPLE_ATTRIBUTE(fake_panic_fops, fake_panic_get,
2418                         fake_panic_set, "%llu\n");
2419
2420 static int __init mcheck_debugfs_init(void)
2421 {
2422         struct dentry *dmce, *ffake_panic;
2423
2424         dmce = mce_get_debugfs_dir();
2425         if (!dmce)
2426                 return -ENOMEM;
2427         ffake_panic = debugfs_create_file("fake_panic", 0444, dmce, NULL,
2428                                           &fake_panic_fops);
2429         if (!ffake_panic)
2430                 return -ENOMEM;
2431
2432         return 0;
2433 }
2434 #else
2435 static int __init mcheck_debugfs_init(void) { return -EINVAL; }
2436 #endif
2437
2438 DEFINE_STATIC_KEY_FALSE(mcsafe_key);
2439 EXPORT_SYMBOL_GPL(mcsafe_key);
2440
2441 static int __init mcheck_late_init(void)
2442 {
2443         if (mca_cfg.recovery)
2444                 static_branch_inc(&mcsafe_key);
2445
2446         mcheck_debugfs_init();
2447         cec_init();
2448
2449         /*
2450          * Flush out everything that has been logged during early boot, now that
2451          * everything has been initialized (workqueues, decoders, ...).
2452          */
2453         mce_schedule_work();
2454
2455         return 0;
2456 }
2457 late_initcall(mcheck_late_init);