arch/x86/kernel/cpu/intel.c

   1 // SPDX-License-Identifier: GPL-2.0
   2 #include <linux/kernel.h>
   3
   4 #include <linux/string.h>
   5 #include <linux/bitops.h>
   6 #include <linux/smp.h>
   7 #include <linux/sched.h>
   8 #include <linux/sched/clock.h>
   9 #include <linux/thread_info.h>
  10 #include <linux/init.h>
  11 #include <linux/uaccess.h>
  12
  13 #include <asm/cpufeature.h>
  14 #include <asm/pgtable.h>
  15 #include <asm/msr.h>
  16 #include <asm/bugs.h>
  17 #include <asm/cpu.h>
  18 #include <asm/intel-family.h>
  19 #include <asm/microcode_intel.h>
  20 #include <asm/hwcap2.h>
  21 #include <asm/elf.h>
  22
  23 #ifdef CONFIG_X86_64
  24 #include <linux/topology.h>
  25 #endif
  26
  27 #include "cpu.h"
  28
  29 #ifdef CONFIG_X86_LOCAL_APIC
  30 #include <asm/mpspec.h>
  31 #include <asm/apic.h>
  32 #endif
  33
  34 /*
  35  * Just in case our CPU detection goes bad, or you have a weird system,
  36  * allow a way to override the automatic disabling of MPX.
  37  */
  38 static int forcempx;
  39
  40 static int __init forcempx_setup(char *__unused)
  41 {
  42         forcempx = 1;
  43
  44         return 1;
  45 }
  46 __setup("intel-skd-046-workaround=disable", forcempx_setup);
  47
  48 void check_mpx_erratum(struct cpuinfo_x86 *c)
  49 {
  50         if (forcempx)
  51                 return;
  52         /*
  53          * Turn off the MPX feature on CPUs where SMEP is not
  54          * available or disabled.
  55          *
  56          * Works around Intel Erratum SKD046: "Branch Instructions
  57          * May Initialize MPX Bound Registers Incorrectly".
  58          *
  59          * This might falsely disable MPX on systems without
  60          * SMEP, like Atom processors without SMEP.  But there
  61          * is no such hardware known at the moment.
  62          */
  63         if (cpu_has(c, X86_FEATURE_MPX) && !cpu_has(c, X86_FEATURE_SMEP)) {
  64                 setup_clear_cpu_cap(X86_FEATURE_MPX);
  65                 pr_warn("x86/mpx: Disabling MPX since SMEP not present\n");
  66         }
  67 }
  68
  69 static bool ring3mwait_disabled __read_mostly;
  70
  71 static int __init ring3mwait_disable(char *__unused)
  72 {
  73         ring3mwait_disabled = true;
  74         return 0;
  75 }
  76 __setup("ring3mwait=disable", ring3mwait_disable);
  77
  78 static void probe_xeon_phi_r3mwait(struct cpuinfo_x86 *c)
  79 {
  80         /*
  81          * Ring 3 MONITOR/MWAIT feature cannot be detected without
  82          * cpu model and family comparison.
  83          */
  84         if (c->x86 != 6)
  85                 return;
  86         switch (c->x86_model) {
  87         case INTEL_FAM6_XEON_PHI_KNL:
  88         case INTEL_FAM6_XEON_PHI_KNM:
  89                 break;
  90         default:
  91                 return;
  92         }
  93
  94         if (ring3mwait_disabled)
  95                 return;
  96
  97         set_cpu_cap(c, X86_FEATURE_RING3MWAIT);
  98         this_cpu_or(msr_misc_features_shadow,
  99                     1UL << MSR_MISC_FEATURES_ENABLES_RING3MWAIT_BIT);
 100
 101         if (c == &boot_cpu_data)
 102                 ELF_HWCAP2 |= HWCAP2_RING3MWAIT;
 103 }
 104
 105 /*
 106  * Early microcode releases for the Spectre v2 mitigation were broken.
 107  * Information taken from;
 108  * - https://newsroom.intel.com/wp-content/uploads/sites/11/2018/01/microcode-update-guidance.pdf
 109  * - https://kb.vmware.com/s/article/52345
 110  * - Microcode revisions observed in the wild
 111  * - Release note from 20180108 microcode release
 112  */
 113 struct sku_microcode {
 114         u8 model;
 115         u8 stepping;
 116         u32 microcode;
 117 };
 118 static const struct sku_microcode spectre_bad_microcodes[] = {
 119         { INTEL_FAM6_KABYLAKE_DESKTOP,  0x0B,   0x84 },
 120         { INTEL_FAM6_KABYLAKE_DESKTOP,  0x0A,   0x84 },
 121         { INTEL_FAM6_KABYLAKE_DESKTOP,  0x09,   0x84 },
 122         { INTEL_FAM6_KABYLAKE_MOBILE,   0x0A,   0x84 },
 123         { INTEL_FAM6_KABYLAKE_MOBILE,   0x09,   0x84 },
 124         { INTEL_FAM6_SKYLAKE_X,         0x03,   0x0100013e },
 125         { INTEL_FAM6_SKYLAKE_X,         0x04,   0x0200003c },
 126         { INTEL_FAM6_BROADWELL_CORE,    0x04,   0x28 },
 127         { INTEL_FAM6_BROADWELL_GT3E,    0x01,   0x1b },
 128         { INTEL_FAM6_BROADWELL_XEON_D,  0x02,   0x14 },
 129         { INTEL_FAM6_BROADWELL_XEON_D,  0x03,   0x07000011 },
 130         { INTEL_FAM6_BROADWELL_X,       0x01,   0x0b000025 },
 131         { INTEL_FAM6_HASWELL_ULT,       0x01,   0x21 },
 132         { INTEL_FAM6_HASWELL_GT3E,      0x01,   0x18 },
 133         { INTEL_FAM6_HASWELL_CORE,      0x03,   0x23 },
 134         { INTEL_FAM6_HASWELL_X,         0x02,   0x3b },
 135         { INTEL_FAM6_HASWELL_X,         0x04,   0x10 },
 136         { INTEL_FAM6_IVYBRIDGE_X,       0x04,   0x42a },
 137         /* Observed in the wild */
 138         { INTEL_FAM6_SANDYBRIDGE_X,     0x06,   0x61b },
 139         { INTEL_FAM6_SANDYBRIDGE_X,     0x07,   0x712 },
 140 };
 141
 142 static bool bad_spectre_microcode(struct cpuinfo_x86 *c)
 143 {
 144         int i;
 145
 146         for (i = 0; i < ARRAY_SIZE(spectre_bad_microcodes); i++) {
 147                 if (c->x86_model == spectre_bad_microcodes[i].model &&
 148                     c->x86_mask == spectre_bad_microcodes[i].stepping)
 149                         return (c->microcode <= spectre_bad_microcodes[i].microcode);
 150         }
 151         return false;
 152 }
 153
 154 static void early_init_intel(struct cpuinfo_x86 *c)
 155 {
 156         u64 misc_enable;
 157
 158         /* Unmask CPUID levels if masked: */
 159         if (c->x86 > 6 || (c->x86 == 6 && c->x86_model >= 0xd)) {
 160                 if (msr_clear_bit(MSR_IA32_MISC_ENABLE,
 161                                   MSR_IA32_MISC_ENABLE_LIMIT_CPUID_BIT) > 0) {
 162                         c->cpuid_level = cpuid_eax(0);
 163                         get_cpu_cap(c);
 164                 }
 165         }
 166
 167         if ((c->x86 == 0xf && c->x86_model >= 0x03) ||
 168                 (c->x86 == 0x6 && c->x86_model >= 0x0e))
 169                 set_cpu_cap(c, X86_FEATURE_CONSTANT_TSC);
 170
 171         if (c->x86 >= 6 && !cpu_has(c, X86_FEATURE_IA64))
 172                 c->microcode = intel_get_microcode_revision();
 173
 174         /* Now if any of them are set, check the blacklist and clear the lot */
 175         if ((cpu_has(c, X86_FEATURE_SPEC_CTRL) ||
 176              cpu_has(c, X86_FEATURE_INTEL_STIBP) ||
 177              cpu_has(c, X86_FEATURE_IBRS) || cpu_has(c, X86_FEATURE_IBPB) ||
 178              cpu_has(c, X86_FEATURE_STIBP)) && bad_spectre_microcode(c)) {
 179                 pr_warn("Intel Spectre v2 broken microcode detected; disabling Speculation Control\n");
 180                 setup_clear_cpu_cap(X86_FEATURE_IBRS);
 181                 setup_clear_cpu_cap(X86_FEATURE_IBPB);
 182                 setup_clear_cpu_cap(X86_FEATURE_STIBP);
 183                 setup_clear_cpu_cap(X86_FEATURE_SPEC_CTRL);
 184                 setup_clear_cpu_cap(X86_FEATURE_INTEL_STIBP);
 185         }
 186
 187         /*
 188          * Atom erratum AAE44/AAF40/AAG38/AAH41:
 189          *
 190          * A race condition between speculative fetches and invalidating
 191          * a large page.  This is worked around in microcode, but we
 192          * need the microcode to have already been loaded... so if it is
 193          * not, recommend a BIOS update and disable large pages.
 194          */
 195         if (c->x86 == 6 && c->x86_model == 0x1c && c->x86_mask <= 2 &&
 196             c->microcode < 0x20e) {
 197                 pr_warn("Atom PSE erratum detected, BIOS microcode update recommended\n");
 198                 clear_cpu_cap(c, X86_FEATURE_PSE);
 199         }
 200
 201 #ifdef CONFIG_X86_64
 202         set_cpu_cap(c, X86_FEATURE_SYSENTER32);
 203 #else
 204         /* Netburst reports 64 bytes clflush size, but does IO in 128 bytes */
 205         if (c->x86 == 15 && c->x86_cache_alignment == 64)
 206                 c->x86_cache_alignment = 128;
 207 #endif
 208
 209         /* CPUID workaround for 0F33/0F34 CPU */
 210         if (c->x86 == 0xF && c->x86_model == 0x3
 211             && (c->x86_mask == 0x3 || c->x86_mask == 0x4))
 212                 c->x86_phys_bits = 36;
 213
 214         /*
 215          * c->x86_power is 8000_0007 edx. Bit 8 is TSC runs at constant rate
 216          * with P/T states and does not stop in deep C-states.
 217          *
 218          * It is also reliable across cores and sockets. (but not across
 219          * cabinets - we turn it off in that case explicitly.)
 220          */
 221         if (c->x86_power & (1 << 8)) {
 222                 set_cpu_cap(c, X86_FEATURE_CONSTANT_TSC);
 223                 set_cpu_cap(c, X86_FEATURE_NONSTOP_TSC);
 224         }
 225
 226         /* Penwell and Cloverview have the TSC which doesn't sleep on S3 */
 227         if (c->x86 == 6) {
 228                 switch (c->x86_model) {
 229                 case 0x27:      /* Penwell */
 230                 case 0x35:      /* Cloverview */
 231                 case 0x4a:      /* Merrifield */
 232                         set_cpu_cap(c, X86_FEATURE_NONSTOP_TSC_S3);
 233                         break;
 234                 default:
 235                         break;
 236                 }
 237         }
 238
 239         /*
 240          * There is a known erratum on Pentium III and Core Solo
 241          * and Core Duo CPUs.
 242          * " Page with PAT set to WC while associated MTRR is UC
 243          *   may consolidate to UC "
 244          * Because of this erratum, it is better to stick with
 245          * setting WC in MTRR rather than using PAT on these CPUs.
 246          *
 247          * Enable PAT WC only on P4, Core 2 or later CPUs.
 248          */
 249         if (c->x86 == 6 && c->x86_model < 15)
 250                 clear_cpu_cap(c, X86_FEATURE_PAT);
 251
 252         /*
 253          * If fast string is not enabled in IA32_MISC_ENABLE for any reason,
 254          * clear the fast string and enhanced fast string CPU capabilities.
 255          */
 256         if (c->x86 > 6 || (c->x86 == 6 && c->x86_model >= 0xd)) {
 257                 rdmsrl(MSR_IA32_MISC_ENABLE, misc_enable);
 258                 if (!(misc_enable & MSR_IA32_MISC_ENABLE_FAST_STRING)) {
 259                         pr_info("Disabled fast string operations\n");
 260                         setup_clear_cpu_cap(X86_FEATURE_REP_GOOD);
 261                         setup_clear_cpu_cap(X86_FEATURE_ERMS);
 262                 }
 263         }
 264
 265         /*
 266          * Intel Quark Core DevMan_001.pdf section 6.4.11
 267          * "The operating system also is required to invalidate (i.e., flush)
 268          *  the TLB when any changes are made to any of the page table entries.
 269          *  The operating system must reload CR3 to cause the TLB to be flushed"
 270          *
 271          * As a result, boot_cpu_has(X86_FEATURE_PGE) in arch/x86/include/asm/tlbflush.h
 272          * should be false so that __flush_tlb_all() causes CR3 insted of CR4.PGE
 273          * to be modified.
 274          */
 275         if (c->x86 == 5 && c->x86_model == 9) {
 276                 pr_info("Disabling PGE capability bit\n");
 277                 setup_clear_cpu_cap(X86_FEATURE_PGE);
 278         }
 279
 280         if (c->cpuid_level >= 0x00000001) {
 281                 u32 eax, ebx, ecx, edx;
 282
 283                 cpuid(0x00000001, &eax, &ebx, &ecx, &edx);
 284                 /*
 285                  * If HTT (EDX[28]) is set EBX[16:23] contain the number of
 286                  * apicids which are reserved per package. Store the resulting
 287                  * shift value for the package management code.
 288                  */
 289                 if (edx & (1U << 28))
 290                         c->x86_coreid_bits = get_count_order((ebx >> 16) & 0xff);
 291         }
 292
 293         check_mpx_erratum(c);
 294 }
 295
 296 #ifdef CONFIG_X86_32
 297 /*
 298  *      Early probe support logic for ppro memory erratum #50
 299  *
 300  *      This is called before we do cpu ident work
 301  */
 302
 303 int ppro_with_ram_bug(void)
 304 {
 305         /* Uses data from early_cpu_detect now */
 306         if (boot_cpu_data.x86_vendor == X86_VENDOR_INTEL &&
 307             boot_cpu_data.x86 == 6 &&
 308             boot_cpu_data.x86_model == 1 &&
 309             boot_cpu_data.x86_mask < 8) {
 310                 pr_info("Pentium Pro with Errata#50 detected. Taking evasive action.\n");
 311                 return 1;
 312         }
 313         return 0;
 314 }
 315
 316 static void intel_smp_check(struct cpuinfo_x86 *c)
 317 {
 318         /* calling is from identify_secondary_cpu() ? */
 319         if (!c->cpu_index)
 320                 return;
 321
 322         /*
 323          * Mask B, Pentium, but not Pentium MMX
 324          */
 325         if (c->x86 == 5 &&
 326             c->x86_mask >= 1 && c->x86_mask <= 4 &&
 327             c->x86_model <= 3) {
 328                 /*
 329                  * Remember we have B step Pentia with bugs
 330                  */
 331                 WARN_ONCE(1, "WARNING: SMP operation may be unreliable"
 332                                     "with B stepping processors.\n");
 333         }
 334 }
 335
 336 static int forcepae;
 337 static int __init forcepae_setup(char *__unused)
 338 {
 339         forcepae = 1;
 340         return 1;
 341 }
 342 __setup("forcepae", forcepae_setup);
 343
 344 static void intel_workarounds(struct cpuinfo_x86 *c)
 345 {
 346 #ifdef CONFIG_X86_F00F_BUG
 347         /*
 348          * All models of Pentium and Pentium with MMX technology CPUs
 349          * have the F0 0F bug, which lets nonprivileged users lock up the
 350          * system. Announce that the fault handler will be checking for it.
 351          * The Quark is also family 5, but does not have the same bug.
 352          */
 353         clear_cpu_bug(c, X86_BUG_F00F);
 354         if (c->x86 == 5 && c->x86_model < 9) {
 355                 static int f00f_workaround_enabled;
 356
 357                 set_cpu_bug(c, X86_BUG_F00F);
 358                 if (!f00f_workaround_enabled) {
 359                         pr_notice("Intel Pentium with F0 0F bug - workaround enabled.\n");
 360                         f00f_workaround_enabled = 1;
 361                 }
 362         }
 363 #endif
 364
 365         /*
 366          * SEP CPUID bug: Pentium Pro reports SEP but doesn't have it until
 367          * model 3 mask 3
 368          */
 369         if ((c->x86<<8 | c->x86_model<<4 | c->x86_mask) < 0x633)
 370                 clear_cpu_cap(c, X86_FEATURE_SEP);
 371
 372         /*
 373          * PAE CPUID issue: many Pentium M report no PAE but may have a
 374          * functionally usable PAE implementation.
 375          * Forcefully enable PAE if kernel parameter "forcepae" is present.
 376          */
 377         if (forcepae) {
 378                 pr_warn("PAE forced!\n");
 379                 set_cpu_cap(c, X86_FEATURE_PAE);
 380                 add_taint(TAINT_CPU_OUT_OF_SPEC, LOCKDEP_NOW_UNRELIABLE);
 381         }
 382
 383         /*
 384          * P4 Xeon erratum 037 workaround.
 385          * Hardware prefetcher may cause stale data to be loaded into the cache.
 386          */
 387         if ((c->x86 == 15) && (c->x86_model == 1) && (c->x86_mask == 1)) {
 388                 if (msr_set_bit(MSR_IA32_MISC_ENABLE,
 389                                 MSR_IA32_MISC_ENABLE_PREFETCH_DISABLE_BIT) > 0) {
 390                         pr_info("CPU: C0 stepping P4 Xeon detected.\n");
 391                         pr_info("CPU: Disabling hardware prefetching (Erratum 037)\n");
 392                 }
 393         }
 394
 395         /*
 396          * See if we have a good local APIC by checking for buggy Pentia,
 397          * i.e. all B steppings and the C2 stepping of P54C when using their
 398          * integrated APIC (see 11AP erratum in "Pentium Processor
 399          * Specification Update").
 400          */
 401         if (boot_cpu_has(X86_FEATURE_APIC) && (c->x86<<8 | c->x86_model<<4) == 0x520 &&
 402             (c->x86_mask < 0x6 || c->x86_mask == 0xb))
 403                 set_cpu_bug(c, X86_BUG_11AP);
 404
 405
 406 #ifdef CONFIG_X86_INTEL_USERCOPY
 407         /*
 408          * Set up the preferred alignment for movsl bulk memory moves
 409          */
 410         switch (c->x86) {
 411         case 4:         /* 486: untested */
 412                 break;
 413         case 5:         /* Old Pentia: untested */
 414                 break;
 415         case 6:         /* PII/PIII only like movsl with 8-byte alignment */
 416                 movsl_mask.mask = 7;
 417                 break;
 418         case 15:        /* P4 is OK down to 8-byte alignment */
 419                 movsl_mask.mask = 7;
 420                 break;
 421         }
 422 #endif
 423
 424         intel_smp_check(c);
 425 }
 426 #else
 427 static void intel_workarounds(struct cpuinfo_x86 *c)
 428 {
 429 }
 430 #endif
 431
 432 static void srat_detect_node(struct cpuinfo_x86 *c)
 433 {
 434 #ifdef CONFIG_NUMA
 435         unsigned node;
 436         int cpu = smp_processor_id();
 437
 438         /* Don't do the funky fallback heuristics the AMD version employs
 439            for now. */
 440         node = numa_cpu_node(cpu);
 441         if (node == NUMA_NO_NODE || !node_online(node)) {
 442                 /* reuse the value from init_cpu_to_node() */
 443                 node = cpu_to_node(cpu);
 444         }
 445         numa_set_node(cpu, node);
 446 #endif
 447 }
 448
 449 /*
 450  * find out the number of processor cores on the die
 451  */
 452 static int intel_num_cpu_cores(struct cpuinfo_x86 *c)
 453 {
 454         unsigned int eax, ebx, ecx, edx;
 455
 456         if (!IS_ENABLED(CONFIG_SMP) || c->cpuid_level < 4)
 457                 return 1;
 458
 459         /* Intel has a non-standard dependency on %ecx for this CPUID level. */
 460         cpuid_count(4, 0, &eax, &ebx, &ecx, &edx);
 461         if (eax & 0x1f)
 462                 return (eax >> 26) + 1;
 463         else
 464                 return 1;
 465 }
 466
 467 static void detect_vmx_virtcap(struct cpuinfo_x86 *c)
 468 {
 469         /* Intel VMX MSR indicated features */
 470 #define X86_VMX_FEATURE_PROC_CTLS_TPR_SHADOW    0x00200000
 471 #define X86_VMX_FEATURE_PROC_CTLS_VNMI          0x00400000
 472 #define X86_VMX_FEATURE_PROC_CTLS_2ND_CTLS      0x80000000
 473 #define X86_VMX_FEATURE_PROC_CTLS2_VIRT_APIC    0x00000001
 474 #define X86_VMX_FEATURE_PROC_CTLS2_EPT          0x00000002
 475 #define X86_VMX_FEATURE_PROC_CTLS2_VPID         0x00000020
 476
 477         u32 vmx_msr_low, vmx_msr_high, msr_ctl, msr_ctl2;
 478
 479         clear_cpu_cap(c, X86_FEATURE_TPR_SHADOW);
 480         clear_cpu_cap(c, X86_FEATURE_VNMI);
 481         clear_cpu_cap(c, X86_FEATURE_FLEXPRIORITY);
 482         clear_cpu_cap(c, X86_FEATURE_EPT);
 483         clear_cpu_cap(c, X86_FEATURE_VPID);
 484
 485         rdmsr(MSR_IA32_VMX_PROCBASED_CTLS, vmx_msr_low, vmx_msr_high);
 486         msr_ctl = vmx_msr_high | vmx_msr_low;
 487         if (msr_ctl & X86_VMX_FEATURE_PROC_CTLS_TPR_SHADOW)
 488                 set_cpu_cap(c, X86_FEATURE_TPR_SHADOW);
 489         if (msr_ctl & X86_VMX_FEATURE_PROC_CTLS_VNMI)
 490                 set_cpu_cap(c, X86_FEATURE_VNMI);
 491         if (msr_ctl & X86_VMX_FEATURE_PROC_CTLS_2ND_CTLS) {
 492                 rdmsr(MSR_IA32_VMX_PROCBASED_CTLS2,
 493                       vmx_msr_low, vmx_msr_high);
 494                 msr_ctl2 = vmx_msr_high | vmx_msr_low;
 495                 if ((msr_ctl2 & X86_VMX_FEATURE_PROC_CTLS2_VIRT_APIC) &&
 496                     (msr_ctl & X86_VMX_FEATURE_PROC_CTLS_TPR_SHADOW))
 497                         set_cpu_cap(c, X86_FEATURE_FLEXPRIORITY);
 498                 if (msr_ctl2 & X86_VMX_FEATURE_PROC_CTLS2_EPT)
 499                         set_cpu_cap(c, X86_FEATURE_EPT);
 500                 if (msr_ctl2 & X86_VMX_FEATURE_PROC_CTLS2_VPID)
 501                         set_cpu_cap(c, X86_FEATURE_VPID);
 502         }
 503 }
 504
 505 static void init_intel_energy_perf(struct cpuinfo_x86 *c)
 506 {
 507         u64 epb;
 508
 509         /*
 510          * Initialize MSR_IA32_ENERGY_PERF_BIAS if not already initialized.
 511          * (x86_energy_perf_policy(8) is available to change it at run-time.)
 512          */
 513         if (!cpu_has(c, X86_FEATURE_EPB))
 514                 return;
 515
 516         rdmsrl(MSR_IA32_ENERGY_PERF_BIAS, epb);
 517         if ((epb & 0xF) != ENERGY_PERF_BIAS_PERFORMANCE)
 518                 return;
 519
 520         pr_warn_once("ENERGY_PERF_BIAS: Set to 'normal', was 'performance'\n");
 521         pr_warn_once("ENERGY_PERF_BIAS: View and update with x86_energy_perf_policy(8)\n");
 522         epb = (epb & ~0xF) | ENERGY_PERF_BIAS_NORMAL;
 523         wrmsrl(MSR_IA32_ENERGY_PERF_BIAS, epb);
 524 }
 525
 526 static void intel_bsp_resume(struct cpuinfo_x86 *c)
 527 {
 528         /*
 529          * MSR_IA32_ENERGY_PERF_BIAS is lost across suspend/resume,
 530          * so reinitialize it properly like during bootup:
 531          */
 532         init_intel_energy_perf(c);
 533 }
 534
 535 static void init_cpuid_fault(struct cpuinfo_x86 *c)
 536 {
 537         u64 msr;
 538
 539         if (!rdmsrl_safe(MSR_PLATFORM_INFO, &msr)) {
 540                 if (msr & MSR_PLATFORM_INFO_CPUID_FAULT)
 541                         set_cpu_cap(c, X86_FEATURE_CPUID_FAULT);
 542         }
 543 }
 544
 545 static void init_intel_misc_features(struct cpuinfo_x86 *c)
 546 {
 547         u64 msr;
 548
 549         if (rdmsrl_safe(MSR_MISC_FEATURES_ENABLES, &msr))
 550                 return;
 551
 552         /* Clear all MISC features */
 553         this_cpu_write(msr_misc_features_shadow, 0);
 554
 555         /* Check features and update capabilities and shadow control bits */
 556         init_cpuid_fault(c);
 557         probe_xeon_phi_r3mwait(c);
 558
 559         msr = this_cpu_read(msr_misc_features_shadow);
 560         wrmsrl(MSR_MISC_FEATURES_ENABLES, msr);
 561 }
 562
 563 static void init_intel(struct cpuinfo_x86 *c)
 564 {
 565         unsigned int l2 = 0;
 566
 567         early_init_intel(c);
 568
 569         intel_workarounds(c);
 570
 571         /*
 572          * Detect the extended topology information if available. This
 573          * will reinitialise the initial_apicid which will be used
 574          * in init_intel_cacheinfo()
 575          */
 576         detect_extended_topology(c);
 577
 578         if (!cpu_has(c, X86_FEATURE_XTOPOLOGY)) {
 579                 /*
 580                  * let's use the legacy cpuid vector 0x1 and 0x4 for topology
 581                  * detection.
 582                  */
 583                 c->x86_max_cores = intel_num_cpu_cores(c);
 584 #ifdef CONFIG_X86_32
 585                 detect_ht(c);
 586 #endif
 587         }
 588
 589         l2 = init_intel_cacheinfo(c);
 590
 591         /* Detect legacy cache sizes if init_intel_cacheinfo did not */
 592         if (l2 == 0) {
 593                 cpu_detect_cache_sizes(c);
 594                 l2 = c->x86_cache_size;
 595         }
 596
 597         if (c->cpuid_level > 9) {
 598                 unsigned eax = cpuid_eax(10);
 599                 /* Check for version and the number of counters */
 600                 if ((eax & 0xff) && (((eax>>8) & 0xff) > 1))
 601                         set_cpu_cap(c, X86_FEATURE_ARCH_PERFMON);
 602         }
 603
 604         if (cpu_has(c, X86_FEATURE_XMM2))
 605                 set_cpu_cap(c, X86_FEATURE_LFENCE_RDTSC);
 606
 607         if (boot_cpu_has(X86_FEATURE_DS)) {
 608                 unsigned int l1;
 609                 rdmsr(MSR_IA32_MISC_ENABLE, l1, l2);
 610                 if (!(l1 & (1<<11)))
 611                         set_cpu_cap(c, X86_FEATURE_BTS);
 612                 if (!(l1 & (1<<12)))
 613                         set_cpu_cap(c, X86_FEATURE_PEBS);
 614         }
 615
 616         if (c->x86 == 6 && boot_cpu_has(X86_FEATURE_CLFLUSH) &&
 617             (c->x86_model == 29 || c->x86_model == 46 || c->x86_model == 47))
 618                 set_cpu_bug(c, X86_BUG_CLFLUSH_MONITOR);
 619
 620         if (c->x86 == 6 && boot_cpu_has(X86_FEATURE_MWAIT) &&
 621                 ((c->x86_model == INTEL_FAM6_ATOM_GOLDMONT)))
 622                 set_cpu_bug(c, X86_BUG_MONITOR);
 623
 624 #ifdef CONFIG_X86_64
 625         if (c->x86 == 15)
 626                 c->x86_cache_alignment = c->x86_clflush_size * 2;
 627         if (c->x86 == 6)
 628                 set_cpu_cap(c, X86_FEATURE_REP_GOOD);
 629 #else
 630         /*
 631          * Names for the Pentium II/Celeron processors
 632          * detectable only by also checking the cache size.
 633          * Dixon is NOT a Celeron.
 634          */
 635         if (c->x86 == 6) {
 636                 char *p = NULL;
 637
 638                 switch (c->x86_model) {
 639                 case 5:
 640                         if (l2 == 0)
 641                                 p = "Celeron (Covington)";
 642                         else if (l2 == 256)
 643                                 p = "Mobile Pentium II (Dixon)";
 644                         break;
 645
 646                 case 6:
 647                         if (l2 == 128)
 648                                 p = "Celeron (Mendocino)";
 649                         else if (c->x86_mask == 0 || c->x86_mask == 5)
 650                                 p = "Celeron-A";
 651                         break;
 652
 653                 case 8:
 654                         if (l2 == 128)
 655                                 p = "Celeron (Coppermine)";
 656                         break;
 657                 }
 658
 659                 if (p)
 660                         strcpy(c->x86_model_id, p);
 661         }
 662
 663         if (c->x86 == 15)
 664                 set_cpu_cap(c, X86_FEATURE_P4);
 665         if (c->x86 == 6)
 666                 set_cpu_cap(c, X86_FEATURE_P3);
 667 #endif
 668
 669         /* Work around errata */
 670         srat_detect_node(c);
 671
 672         if (cpu_has(c, X86_FEATURE_VMX))
 673                 detect_vmx_virtcap(c);
 674
 675         init_intel_energy_perf(c);
 676
 677         init_intel_misc_features(c);
 678 }
 679
 680 #ifdef CONFIG_X86_32
 681 static unsigned int intel_size_cache(struct cpuinfo_x86 *c, unsigned int size)
 682 {
 683         /*
 684          * Intel PIII Tualatin. This comes in two flavours.
 685          * One has 256kb of cache, the other 512. We have no way
 686          * to determine which, so we use a boottime override
 687          * for the 512kb model, and assume 256 otherwise.
 688          */
 689         if ((c->x86 == 6) && (c->x86_model == 11) && (size == 0))
 690                 size = 256;
 691
 692         /*
 693          * Intel Quark SoC X1000 contains a 4-way set associative
 694          * 16K cache with a 16 byte cache line and 256 lines per tag
 695          */
 696         if ((c->x86 == 5) && (c->x86_model == 9))
 697                 size = 16;
 698         return size;
 699 }
 700 #endif
 701
 702 #define TLB_INST_4K     0x01
 703 #define TLB_INST_4M     0x02
 704 #define TLB_INST_2M_4M  0x03
 705
 706 #define TLB_INST_ALL    0x05
 707 #define TLB_INST_1G     0x06
 708
 709 #define TLB_DATA_4K     0x11
 710 #define TLB_DATA_4M     0x12
 711 #define TLB_DATA_2M_4M  0x13
 712 #define TLB_DATA_4K_4M  0x14
 713
 714 #define TLB_DATA_1G     0x16
 715
 716 #define TLB_DATA0_4K    0x21
 717 #define TLB_DATA0_4M    0x22
 718 #define TLB_DATA0_2M_4M 0x23
 719
 720 #define STLB_4K         0x41
 721 #define STLB_4K_2M      0x42
 722
 723 static const struct _tlb_table intel_tlb_table[] = {
 724         { 0x01, TLB_INST_4K,            32,     " TLB_INST 4 KByte pages, 4-way set associative" },
 725         { 0x02, TLB_INST_4M,            2,      " TLB_INST 4 MByte pages, full associative" },
 726         { 0x03, TLB_DATA_4K,            64,     " TLB_DATA 4 KByte pages, 4-way set associative" },
 727         { 0x04, TLB_DATA_4M,            8,      " TLB_DATA 4 MByte pages, 4-way set associative" },
 728         { 0x05, TLB_DATA_4M,            32,     " TLB_DATA 4 MByte pages, 4-way set associative" },
 729         { 0x0b, TLB_INST_4M,            4,      " TLB_INST 4 MByte pages, 4-way set associative" },
 730         { 0x4f, TLB_INST_4K,            32,     " TLB_INST 4 KByte pages */" },
 731         { 0x50, TLB_INST_ALL,           64,     " TLB_INST 4 KByte and 2-MByte or 4-MByte pages" },
 732         { 0x51, TLB_INST_ALL,           128,    " TLB_INST 4 KByte and 2-MByte or 4-MByte pages" },
 733         { 0x52, TLB_INST_ALL,           256,    " TLB_INST 4 KByte and 2-MByte or 4-MByte pages" },
 734         { 0x55, TLB_INST_2M_4M,         7,      " TLB_INST 2-MByte or 4-MByte pages, fully associative" },
 735         { 0x56, TLB_DATA0_4M,           16,     " TLB_DATA0 4 MByte pages, 4-way set associative" },
 736         { 0x57, TLB_DATA0_4K,           16,     " TLB_DATA0 4 KByte pages, 4-way associative" },
 737         { 0x59, TLB_DATA0_4K,           16,     " TLB_DATA0 4 KByte pages, fully associative" },
 738         { 0x5a, TLB_DATA0_2M_4M,        32,     " TLB_DATA0 2-MByte or 4 MByte pages, 4-way set associative" },
 739         { 0x5b, TLB_DATA_4K_4M,         64,     " TLB_DATA 4 KByte and 4 MByte pages" },
 740         { 0x5c, TLB_DATA_4K_4M,         128,    " TLB_DATA 4 KByte and 4 MByte pages" },
 741         { 0x5d, TLB_DATA_4K_4M,         256,    " TLB_DATA 4 KByte and 4 MByte pages" },
 742         { 0x61, TLB_INST_4K,            48,     " TLB_INST 4 KByte pages, full associative" },
 743         { 0x63, TLB_DATA_1G,            4,      " TLB_DATA 1 GByte pages, 4-way set associative" },
 744         { 0x76, TLB_INST_2M_4M,         8,      " TLB_INST 2-MByte or 4-MByte pages, fully associative" },
 745         { 0xb0, TLB_INST_4K,            128,    " TLB_INST 4 KByte pages, 4-way set associative" },
 746         { 0xb1, TLB_INST_2M_4M,         4,      " TLB_INST 2M pages, 4-way, 8 entries or 4M pages, 4-way entries" },
 747         { 0xb2, TLB_INST_4K,            64,     " TLB_INST 4KByte pages, 4-way set associative" },
 748         { 0xb3, TLB_DATA_4K,            128,    " TLB_DATA 4 KByte pages, 4-way set associative" },
 749         { 0xb4, TLB_DATA_4K,            256,    " TLB_DATA 4 KByte pages, 4-way associative" },
 750         { 0xb5, TLB_INST_4K,            64,     " TLB_INST 4 KByte pages, 8-way set associative" },
 751         { 0xb6, TLB_INST_4K,            128,    " TLB_INST 4 KByte pages, 8-way set associative" },
 752         { 0xba, TLB_DATA_4K,            64,     " TLB_DATA 4 KByte pages, 4-way associative" },
 753         { 0xc0, TLB_DATA_4K_4M,         8,      " TLB_DATA 4 KByte and 4 MByte pages, 4-way associative" },
 754         { 0xc1, STLB_4K_2M,             1024,   " STLB 4 KByte and 2 MByte pages, 8-way associative" },
 755         { 0xc2, TLB_DATA_2M_4M,         16,     " DTLB 2 MByte/4MByte pages, 4-way associative" },
 756         { 0xca, STLB_4K,                512,    " STLB 4 KByte pages, 4-way associative" },
 757         { 0x00, 0, 0 }
 758 };
 759
 760 static void intel_tlb_lookup(const unsigned char desc)
 761 {
 762         unsigned char k;
 763         if (desc == 0)
 764                 return;
 765
 766         /* look up this descriptor in the table */
 767         for (k = 0; intel_tlb_table[k].descriptor != desc && \
 768                         intel_tlb_table[k].descriptor != 0; k++)
 769                 ;
 770
 771         if (intel_tlb_table[k].tlb_type == 0)
 772                 return;
 773
 774         switch (intel_tlb_table[k].tlb_type) {
 775         case STLB_4K:
 776                 if (tlb_lli_4k[ENTRIES] < intel_tlb_table[k].entries)
 777                         tlb_lli_4k[ENTRIES] = intel_tlb_table[k].entries;
 778                 if (tlb_lld_4k[ENTRIES] < intel_tlb_table[k].entries)
 779                         tlb_lld_4k[ENTRIES] = intel_tlb_table[k].entries;
 780                 break;
 781         case STLB_4K_2M:
 782                 if (tlb_lli_4k[ENTRIES] < intel_tlb_table[k].entries)
 783                         tlb_lli_4k[ENTRIES] = intel_tlb_table[k].entries;
 784                 if (tlb_lld_4k[ENTRIES] < intel_tlb_table[k].entries)
 785                         tlb_lld_4k[ENTRIES] = intel_tlb_table[k].entries;
 786                 if (tlb_lli_2m[ENTRIES] < intel_tlb_table[k].entries)
 787                         tlb_lli_2m[ENTRIES] = intel_tlb_table[k].entries;
 788                 if (tlb_lld_2m[ENTRIES] < intel_tlb_table[k].entries)
 789                         tlb_lld_2m[ENTRIES] = intel_tlb_table[k].entries;
 790                 if (tlb_lli_4m[ENTRIES] < intel_tlb_table[k].entries)
 791                         tlb_lli_4m[ENTRIES] = intel_tlb_table[k].entries;
 792                 if (tlb_lld_4m[ENTRIES] < intel_tlb_table[k].entries)
 793                         tlb_lld_4m[ENTRIES] = intel_tlb_table[k].entries;
 794                 break;
 795         case TLB_INST_ALL:
 796                 if (tlb_lli_4k[ENTRIES] < intel_tlb_table[k].entries)
 797                         tlb_lli_4k[ENTRIES] = intel_tlb_table[k].entries;
 798                 if (tlb_lli_2m[ENTRIES] < intel_tlb_table[k].entries)
 799                         tlb_lli_2m[ENTRIES] = intel_tlb_table[k].entries;
 800                 if (tlb_lli_4m[ENTRIES] < intel_tlb_table[k].entries)
 801                         tlb_lli_4m[ENTRIES] = intel_tlb_table[k].entries;
 802                 break;
 803         case TLB_INST_4K:
 804                 if (tlb_lli_4k[ENTRIES] < intel_tlb_table[k].entries)
 805                         tlb_lli_4k[ENTRIES] = intel_tlb_table[k].entries;
 806                 break;
 807         case TLB_INST_4M:
 808                 if (tlb_lli_4m[ENTRIES] < intel_tlb_table[k].entries)
 809                         tlb_lli_4m[ENTRIES] = intel_tlb_table[k].entries;
 810                 break;
 811         case TLB_INST_2M_4M:
 812                 if (tlb_lli_2m[ENTRIES] < intel_tlb_table[k].entries)
 813                         tlb_lli_2m[ENTRIES] = intel_tlb_table[k].entries;
 814                 if (tlb_lli_4m[ENTRIES] < intel_tlb_table[k].entries)
 815                         tlb_lli_4m[ENTRIES] = intel_tlb_table[k].entries;
 816                 break;
 817         case TLB_DATA_4K:
 818         case TLB_DATA0_4K:
 819                 if (tlb_lld_4k[ENTRIES] < intel_tlb_table[k].entries)
 820                         tlb_lld_4k[ENTRIES] = intel_tlb_table[k].entries;
 821                 break;
 822         case TLB_DATA_4M:
 823         case TLB_DATA0_4M:
 824                 if (tlb_lld_4m[ENTRIES] < intel_tlb_table[k].entries)
 825                         tlb_lld_4m[ENTRIES] = intel_tlb_table[k].entries;
 826                 break;
 827         case TLB_DATA_2M_4M:
 828         case TLB_DATA0_2M_4M:
 829                 if (tlb_lld_2m[ENTRIES] < intel_tlb_table[k].entries)
 830                         tlb_lld_2m[ENTRIES] = intel_tlb_table[k].entries;
 831                 if (tlb_lld_4m[ENTRIES] < intel_tlb_table[k].entries)
 832                         tlb_lld_4m[ENTRIES] = intel_tlb_table[k].entries;
 833                 break;
 834         case TLB_DATA_4K_4M:
 835                 if (tlb_lld_4k[ENTRIES] < intel_tlb_table[k].entries)
 836                         tlb_lld_4k[ENTRIES] = intel_tlb_table[k].entries;
 837                 if (tlb_lld_4m[ENTRIES] < intel_tlb_table[k].entries)
 838                         tlb_lld_4m[ENTRIES] = intel_tlb_table[k].entries;
 839                 break;
 840         case TLB_DATA_1G:
 841                 if (tlb_lld_1g[ENTRIES] < intel_tlb_table[k].entries)
 842                         tlb_lld_1g[ENTRIES] = intel_tlb_table[k].entries;
 843                 break;
 844         }
 845 }
 846
 847 static void intel_detect_tlb(struct cpuinfo_x86 *c)
 848 {
 849         int i, j, n;
 850         unsigned int regs[4];
 851         unsigned char *desc = (unsigned char *)regs;
 852
 853         if (c->cpuid_level < 2)
 854                 return;
 855
 856         /* Number of times to iterate */
 857         n = cpuid_eax(2) & 0xFF;
 858
 859         for (i = 0 ; i < n ; i++) {
 860                 cpuid(2, &regs[0], &regs[1], &regs[2], &regs[3]);
 861
 862                 /* If bit 31 is set, this is an unknown format */
 863                 for (j = 0 ; j < 3 ; j++)
 864                         if (regs[j] & (1 << 31))
 865                                 regs[j] = 0;
 866
 867                 /* Byte 0 is level count, not a descriptor */
 868                 for (j = 1 ; j < 16 ; j++)
 869                         intel_tlb_lookup(desc[j]);
 870         }
 871 }
 872
 873 static const struct cpu_dev intel_cpu_dev = {
 874         .c_vendor       = "Intel",
 875         .c_ident        = { "GenuineIntel" },
 876 #ifdef CONFIG_X86_32
 877         .legacy_models = {
 878                 { .family = 4, .model_names =
 879                   {
 880                           [0] = "486 DX-25/33",
 881                           [1] = "486 DX-50",
 882                           [2] = "486 SX",
 883                           [3] = "486 DX/2",
 884                           [4] = "486 SL",
 885                           [5] = "486 SX/2",
 886                           [7] = "486 DX/2-WB",
 887                           [8] = "486 DX/4",
 888                           [9] = "486 DX/4-WB"
 889                   }
 890                 },
 891                 { .family = 5, .model_names =
 892                   {
 893                           [0] = "Pentium 60/66 A-step",
 894                           [1] = "Pentium 60/66",
 895                           [2] = "Pentium 75 - 200",
 896                           [3] = "OverDrive PODP5V83",
 897                           [4] = "Pentium MMX",
 898                           [7] = "Mobile Pentium 75 - 200",
 899                           [8] = "Mobile Pentium MMX",
 900                           [9] = "Quark SoC X1000",
 901                   }
 902                 },
 903                 { .family = 6, .model_names =
 904                   {
 905                           [0] = "Pentium Pro A-step",
 906                           [1] = "Pentium Pro",
 907                           [3] = "Pentium II (Klamath)",
 908                           [4] = "Pentium II (Deschutes)",
 909                           [5] = "Pentium II (Deschutes)",
 910                           [6] = "Mobile Pentium II",
 911                           [7] = "Pentium III (Katmai)",
 912                           [8] = "Pentium III (Coppermine)",
 913                           [10] = "Pentium III (Cascades)",
 914                           [11] = "Pentium III (Tualatin)",
 915                   }
 916                 },
 917                 { .family = 15, .model_names =
 918                   {
 919                           [0] = "Pentium 4 (Unknown)",
 920                           [1] = "Pentium 4 (Willamette)",
 921                           [2] = "Pentium 4 (Northwood)",
 922                           [4] = "Pentium 4 (Foster)",
 923                           [5] = "Pentium 4 (Foster)",
 924                   }
 925                 },
 926         },
 927         .legacy_cache_size = intel_size_cache,
 928 #endif
 929         .c_detect_tlb   = intel_detect_tlb,
 930         .c_early_init   = early_init_intel,
 931         .c_init         = init_intel,
 932         .c_bsp_resume   = intel_bsp_resume,
 933         .c_x86_vendor   = X86_VENDOR_INTEL,
 934 };
 935
 936 cpu_dev_register(intel_cpu_dev);
 937