arch/x86/kernel/cpu/amd.c

   1 #include <linux/export.h>
   2 #include <linux/bitops.h>
   3 #include <linux/elf.h>
   4 #include <linux/mm.h>
   5
   6 #include <linux/io.h>
   7 #include <linux/sched.h>
   8 #include <linux/sched/clock.h>
   9 #include <linux/random.h>
  10 #include <asm/processor.h>
  11 #include <asm/apic.h>
  12 #include <asm/cacheinfo.h>
  13 #include <asm/cpu.h>
  14 #include <asm/spec-ctrl.h>
  15 #include <asm/smp.h>
  16 #include <asm/pci-direct.h>
  17 #include <asm/delay.h>
  18 #include <asm/debugreg.h>
  19
  20 #ifdef CONFIG_X86_64
  21 # include <asm/mmconfig.h>
  22 # include <asm/set_memory.h>
  23 #endif
  24
  25 #include "cpu.h"
  26
  27 static const int amd_erratum_383[];
  28 static const int amd_erratum_400[];
  29 static bool cpu_has_amd_erratum(struct cpuinfo_x86 *cpu, const int *erratum);
  30
  31 /*
  32  * nodes_per_socket: Stores the number of nodes per socket.
  33  * Refer to Fam15h Models 00-0fh BKDG - CPUID Fn8000_001E_ECX
  34  * Node Identifiers[10:8]
  35  */
  36 static u32 nodes_per_socket = 1;
  37
  38 static inline int rdmsrl_amd_safe(unsigned msr, unsigned long long *p)
  39 {
  40         u32 gprs[8] = { 0 };
  41         int err;
  42
  43         WARN_ONCE((boot_cpu_data.x86 != 0xf),
  44                   "%s should only be used on K8!\n", __func__);
  45
  46         gprs[1] = msr;
  47         gprs[7] = 0x9c5a203a;
  48
  49         err = rdmsr_safe_regs(gprs);
  50
  51         *p = gprs[0] | ((u64)gprs[2] << 32);
  52
  53         return err;
  54 }
  55
  56 static inline int wrmsrl_amd_safe(unsigned msr, unsigned long long val)
  57 {
  58         u32 gprs[8] = { 0 };
  59
  60         WARN_ONCE((boot_cpu_data.x86 != 0xf),
  61                   "%s should only be used on K8!\n", __func__);
  62
  63         gprs[0] = (u32)val;
  64         gprs[1] = msr;
  65         gprs[2] = val >> 32;
  66         gprs[7] = 0x9c5a203a;
  67
  68         return wrmsr_safe_regs(gprs);
  69 }
  70
  71 /*
  72  *      B step AMD K6 before B 9730xxxx have hardware bugs that can cause
  73  *      misexecution of code under Linux. Owners of such processors should
  74  *      contact AMD for precise details and a CPU swap.
  75  *
  76  *      See     http://www.multimania.com/poulot/k6bug.html
  77  *      and     section 2.6.2 of "AMD-K6 Processor Revision Guide - Model 6"
  78  *              (Publication # 21266  Issue Date: August 1998)
  79  *
  80  *      The following test is erm.. interesting. AMD neglected to up
  81  *      the chip setting when fixing the bug but they also tweaked some
  82  *      performance at the same time..
  83  */
  84
  85 extern __visible void vide(void);
  86 __asm__(".text\n"
  87         ".globl vide\n"
  88         ".type vide, @function\n"
  89         ".align 4\n"
  90         "vide: ret\n");
  91
  92 static void init_amd_k5(struct cpuinfo_x86 *c)
  93 {
  94 #ifdef CONFIG_X86_32
  95 /*
  96  * General Systems BIOSen alias the cpu frequency registers
  97  * of the Elan at 0x000df000. Unfortunately, one of the Linux
  98  * drivers subsequently pokes it, and changes the CPU speed.
  99  * Workaround : Remove the unneeded alias.
 100  */
 101 #define CBAR            (0xfffc) /* Configuration Base Address  (32-bit) */
 102 #define CBAR_ENB        (0x80000000)
 103 #define CBAR_KEY        (0X000000CB)
 104         if (c->x86_model == 9 || c->x86_model == 10) {
 105                 if (inl(CBAR) & CBAR_ENB)
 106                         outl(0 | CBAR_KEY, CBAR);
 107         }
 108 #endif
 109 }
 110
 111 static void init_amd_k6(struct cpuinfo_x86 *c)
 112 {
 113 #ifdef CONFIG_X86_32
 114         u32 l, h;
 115         int mbytes = get_num_physpages() >> (20-PAGE_SHIFT);
 116
 117         if (c->x86_model < 6) {
 118                 /* Based on AMD doc 20734R - June 2000 */
 119                 if (c->x86_model == 0) {
 120                         clear_cpu_cap(c, X86_FEATURE_APIC);
 121                         set_cpu_cap(c, X86_FEATURE_PGE);
 122                 }
 123                 return;
 124         }
 125
 126         if (c->x86_model == 6 && c->x86_stepping == 1) {
 127                 const int K6_BUG_LOOP = 1000000;
 128                 int n;
 129                 void (*f_vide)(void);
 130                 u64 d, d2;
 131
 132                 pr_info("AMD K6 stepping B detected - ");
 133
 134                 /*
 135                  * It looks like AMD fixed the 2.6.2 bug and improved indirect
 136                  * calls at the same time.
 137                  */
 138
 139                 n = K6_BUG_LOOP;
 140                 f_vide = vide;
 141                 OPTIMIZER_HIDE_VAR(f_vide);
 142                 d = rdtsc();
 143                 while (n--)
 144                         f_vide();
 145                 d2 = rdtsc();
 146                 d = d2-d;
 147
 148                 if (d > 20*K6_BUG_LOOP)
 149                         pr_cont("system stability may be impaired when more than 32 MB are used.\n");
 150                 else
 151                         pr_cont("probably OK (after B9730xxxx).\n");
 152         }
 153
 154         /* K6 with old style WHCR */
 155         if (c->x86_model < 8 ||
 156            (c->x86_model == 8 && c->x86_stepping < 8)) {
 157                 /* We can only write allocate on the low 508Mb */
 158                 if (mbytes > 508)
 159                         mbytes = 508;
 160
 161                 rdmsr(MSR_K6_WHCR, l, h);
 162                 if ((l&0x0000FFFF) == 0) {
 163                         unsigned long flags;
 164                         l = (1<<0)|((mbytes/4)<<1);
 165                         local_irq_save(flags);
 166                         wbinvd();
 167                         wrmsr(MSR_K6_WHCR, l, h);
 168                         local_irq_restore(flags);
 169                         pr_info("Enabling old style K6 write allocation for %d Mb\n",
 170                                 mbytes);
 171                 }
 172                 return;
 173         }
 174
 175         if ((c->x86_model == 8 && c->x86_stepping > 7) ||
 176              c->x86_model == 9 || c->x86_model == 13) {
 177                 /* The more serious chips .. */
 178
 179                 if (mbytes > 4092)
 180                         mbytes = 4092;
 181
 182                 rdmsr(MSR_K6_WHCR, l, h);
 183                 if ((l&0xFFFF0000) == 0) {
 184                         unsigned long flags;
 185                         l = ((mbytes>>2)<<22)|(1<<16);
 186                         local_irq_save(flags);
 187                         wbinvd();
 188                         wrmsr(MSR_K6_WHCR, l, h);
 189                         local_irq_restore(flags);
 190                         pr_info("Enabling new style K6 write allocation for %d Mb\n",
 191                                 mbytes);
 192                 }
 193
 194                 return;
 195         }
 196
 197         if (c->x86_model == 10) {
 198                 /* AMD Geode LX is model 10 */
 199                 /* placeholder for any needed mods */
 200                 return;
 201         }
 202 #endif
 203 }
 204
 205 static void init_amd_k7(struct cpuinfo_x86 *c)
 206 {
 207 #ifdef CONFIG_X86_32
 208         u32 l, h;
 209
 210         /*
 211          * Bit 15 of Athlon specific MSR 15, needs to be 0
 212          * to enable SSE on Palomino/Morgan/Barton CPU's.
 213          * If the BIOS didn't enable it already, enable it here.
 214          */
 215         if (c->x86_model >= 6 && c->x86_model <= 10) {
 216                 if (!cpu_has(c, X86_FEATURE_XMM)) {
 217                         pr_info("Enabling disabled K7/SSE Support.\n");
 218                         msr_clear_bit(MSR_K7_HWCR, 15);
 219                         set_cpu_cap(c, X86_FEATURE_XMM);
 220                 }
 221         }
 222
 223         /*
 224          * It's been determined by AMD that Athlons since model 8 stepping 1
 225          * are more robust with CLK_CTL set to 200xxxxx instead of 600xxxxx
 226          * As per AMD technical note 27212 0.2
 227          */
 228         if ((c->x86_model == 8 && c->x86_stepping >= 1) || (c->x86_model > 8)) {
 229                 rdmsr(MSR_K7_CLK_CTL, l, h);
 230                 if ((l & 0xfff00000) != 0x20000000) {
 231                         pr_info("CPU: CLK_CTL MSR was %x. Reprogramming to %x\n",
 232                                 l, ((l & 0x000fffff)|0x20000000));
 233                         wrmsr(MSR_K7_CLK_CTL, (l & 0x000fffff)|0x20000000, h);
 234                 }
 235         }
 236
 237         /* calling is from identify_secondary_cpu() ? */
 238         if (!c->cpu_index)
 239                 return;
 240
 241         /*
 242          * Certain Athlons might work (for various values of 'work') in SMP
 243          * but they are not certified as MP capable.
 244          */
 245         /* Athlon 660/661 is valid. */
 246         if ((c->x86_model == 6) && ((c->x86_stepping == 0) ||
 247             (c->x86_stepping == 1)))
 248                 return;
 249
 250         /* Duron 670 is valid */
 251         if ((c->x86_model == 7) && (c->x86_stepping == 0))
 252                 return;
 253
 254         /*
 255          * Athlon 662, Duron 671, and Athlon >model 7 have capability
 256          * bit. It's worth noting that the A5 stepping (662) of some
 257          * Athlon XP's have the MP bit set.
 258          * See http://www.heise.de/newsticker/data/jow-18.10.01-000 for
 259          * more.
 260          */
 261         if (((c->x86_model == 6) && (c->x86_stepping >= 2)) ||
 262             ((c->x86_model == 7) && (c->x86_stepping >= 1)) ||
 263              (c->x86_model > 7))
 264                 if (cpu_has(c, X86_FEATURE_MP))
 265                         return;
 266
 267         /* If we get here, not a certified SMP capable AMD system. */
 268
 269         /*
 270          * Don't taint if we are running SMP kernel on a single non-MP
 271          * approved Athlon
 272          */
 273         WARN_ONCE(1, "WARNING: This combination of AMD"
 274                 " processors is not suitable for SMP.\n");
 275         add_taint(TAINT_CPU_OUT_OF_SPEC, LOCKDEP_NOW_UNRELIABLE);
 276 #endif
 277 }
 278
 279 #ifdef CONFIG_NUMA
 280 /*
 281  * To workaround broken NUMA config.  Read the comment in
 282  * srat_detect_node().
 283  */
 284 static int nearby_node(int apicid)
 285 {
 286         int i, node;
 287
 288         for (i = apicid - 1; i >= 0; i--) {
 289                 node = __apicid_to_node[i];
 290                 if (node != NUMA_NO_NODE && node_online(node))
 291                         return node;
 292         }
 293         for (i = apicid + 1; i < MAX_LOCAL_APIC; i++) {
 294                 node = __apicid_to_node[i];
 295                 if (node != NUMA_NO_NODE && node_online(node))
 296                         return node;
 297         }
 298         return first_node(node_online_map); /* Shouldn't happen */
 299 }
 300 #endif
 301
 302 /*
 303  * Fix up cpu_core_id for pre-F17h systems to be in the
 304  * [0 .. cores_per_node - 1] range. Not really needed but
 305  * kept so as not to break existing setups.
 306  */
 307 static void legacy_fixup_core_id(struct cpuinfo_x86 *c)
 308 {
 309         u32 cus_per_node;
 310
 311         if (c->x86 >= 0x17)
 312                 return;
 313
 314         cus_per_node = c->x86_max_cores / nodes_per_socket;
 315         c->cpu_core_id %= cus_per_node;
 316 }
 317
 318
 319 static void amd_get_topology_early(struct cpuinfo_x86 *c)
 320 {
 321         if (cpu_has(c, X86_FEATURE_TOPOEXT))
 322                 smp_num_siblings = ((cpuid_ebx(0x8000001e) >> 8) & 0xff) + 1;
 323 }
 324
 325 /*
 326  * Fixup core topology information for
 327  * (1) AMD multi-node processors
 328  *     Assumption: Number of cores in each internal node is the same.
 329  * (2) AMD processors supporting compute units
 330  */
 331 static void amd_get_topology(struct cpuinfo_x86 *c)
 332 {
 333         u8 node_id;
 334         int cpu = smp_processor_id();
 335
 336         /* get information required for multi-node processors */
 337         if (boot_cpu_has(X86_FEATURE_TOPOEXT)) {
 338                 int err;
 339                 u32 eax, ebx, ecx, edx;
 340
 341                 cpuid(0x8000001e, &eax, &ebx, &ecx, &edx);
 342
 343                 node_id  = ecx & 0xff;
 344
 345                 if (c->x86 == 0x15)
 346                         c->cu_id = ebx & 0xff;
 347
 348                 if (c->x86 >= 0x17) {
 349                         c->cpu_core_id = ebx & 0xff;
 350
 351                         if (smp_num_siblings > 1)
 352                                 c->x86_max_cores /= smp_num_siblings;
 353                 }
 354
 355                 /*
 356                  * In case leaf B is available, use it to derive
 357                  * topology information.
 358                  */
 359                 err = detect_extended_topology(c);
 360                 if (!err)
 361                         c->x86_coreid_bits = get_count_order(c->x86_max_cores);
 362
 363                 cacheinfo_amd_init_llc_id(c, cpu, node_id);
 364
 365         } else if (cpu_has(c, X86_FEATURE_NODEID_MSR)) {
 366                 u64 value;
 367
 368                 rdmsrl(MSR_FAM10H_NODE_ID, value);
 369                 node_id = value & 7;
 370
 371                 per_cpu(cpu_llc_id, cpu) = node_id;
 372         } else
 373                 return;
 374
 375         if (nodes_per_socket > 1) {
 376                 set_cpu_cap(c, X86_FEATURE_AMD_DCM);
 377                 legacy_fixup_core_id(c);
 378         }
 379 }
 380
 381 /*
 382  * On a AMD dual core setup the lower bits of the APIC id distinguish the cores.
 383  * Assumes number of cores is a power of two.
 384  */
 385 static void amd_detect_cmp(struct cpuinfo_x86 *c)
 386 {
 387         unsigned bits;
 388         int cpu = smp_processor_id();
 389
 390         bits = c->x86_coreid_bits;
 391         /* Low order bits define the core id (index of core in socket) */
 392         c->cpu_core_id = c->initial_apicid & ((1 << bits)-1);
 393         /* Convert the initial APIC ID into the socket ID */
 394         c->phys_proc_id = c->initial_apicid >> bits;
 395         /* use socket ID also for last level cache */
 396         per_cpu(cpu_llc_id, cpu) = c->phys_proc_id;
 397 }
 398
 399 u16 amd_get_nb_id(int cpu)
 400 {
 401         return per_cpu(cpu_llc_id, cpu);
 402 }
 403 EXPORT_SYMBOL_GPL(amd_get_nb_id);
 404
 405 u32 amd_get_nodes_per_socket(void)
 406 {
 407         return nodes_per_socket;
 408 }
 409 EXPORT_SYMBOL_GPL(amd_get_nodes_per_socket);
 410
 411 static void srat_detect_node(struct cpuinfo_x86 *c)
 412 {
 413 #ifdef CONFIG_NUMA
 414         int cpu = smp_processor_id();
 415         int node;
 416         unsigned apicid = c->apicid;
 417
 418         node = numa_cpu_node(cpu);
 419         if (node == NUMA_NO_NODE)
 420                 node = per_cpu(cpu_llc_id, cpu);
 421
 422         /*
 423          * On multi-fabric platform (e.g. Numascale NumaChip) a
 424          * platform-specific handler needs to be called to fixup some
 425          * IDs of the CPU.
 426          */
 427         if (x86_cpuinit.fixup_cpu_id)
 428                 x86_cpuinit.fixup_cpu_id(c, node);
 429
 430         if (!node_online(node)) {
 431                 /*
 432                  * Two possibilities here:
 433                  *
 434                  * - The CPU is missing memory and no node was created.  In
 435                  *   that case try picking one from a nearby CPU.
 436                  *
 437                  * - The APIC IDs differ from the HyperTransport node IDs
 438                  *   which the K8 northbridge parsing fills in.  Assume
 439                  *   they are all increased by a constant offset, but in
 440                  *   the same order as the HT nodeids.  If that doesn't
 441                  *   result in a usable node fall back to the path for the
 442                  *   previous case.
 443                  *
 444                  * This workaround operates directly on the mapping between
 445                  * APIC ID and NUMA node, assuming certain relationship
 446                  * between APIC ID, HT node ID and NUMA topology.  As going
 447                  * through CPU mapping may alter the outcome, directly
 448                  * access __apicid_to_node[].
 449                  */
 450                 int ht_nodeid = c->initial_apicid;
 451
 452                 if (__apicid_to_node[ht_nodeid] != NUMA_NO_NODE)
 453                         node = __apicid_to_node[ht_nodeid];
 454                 /* Pick a nearby node */
 455                 if (!node_online(node))
 456                         node = nearby_node(apicid);
 457         }
 458         numa_set_node(cpu, node);
 459 #endif
 460 }
 461
 462 static void early_init_amd_mc(struct cpuinfo_x86 *c)
 463 {
 464 #ifdef CONFIG_SMP
 465         unsigned bits, ecx;
 466
 467         /* Multi core CPU? */
 468         if (c->extended_cpuid_level < 0x80000008)
 469                 return;
 470
 471         ecx = cpuid_ecx(0x80000008);
 472
 473         c->x86_max_cores = (ecx & 0xff) + 1;
 474
 475         /* CPU telling us the core id bits shift? */
 476         bits = (ecx >> 12) & 0xF;
 477
 478         /* Otherwise recompute */
 479         if (bits == 0) {
 480                 while ((1 << bits) < c->x86_max_cores)
 481                         bits++;
 482         }
 483
 484         c->x86_coreid_bits = bits;
 485 #endif
 486 }
 487
 488 static void bsp_init_amd(struct cpuinfo_x86 *c)
 489 {
 490
 491 #ifdef CONFIG_X86_64
 492         if (c->x86 >= 0xf) {
 493                 unsigned long long tseg;
 494
 495                 /*
 496                  * Split up direct mapping around the TSEG SMM area.
 497                  * Don't do it for gbpages because there seems very little
 498                  * benefit in doing so.
 499                  */
 500                 if (!rdmsrl_safe(MSR_K8_TSEG_ADDR, &tseg)) {
 501                         unsigned long pfn = tseg >> PAGE_SHIFT;
 502
 503                         pr_debug("tseg: %010llx\n", tseg);
 504                         if (pfn_range_is_mapped(pfn, pfn + 1))
 505                                 set_memory_4k((unsigned long)__va(tseg), 1);
 506                 }
 507         }
 508 #endif
 509
 510         if (cpu_has(c, X86_FEATURE_CONSTANT_TSC)) {
 511
 512                 if (c->x86 > 0x10 ||
 513                     (c->x86 == 0x10 && c->x86_model >= 0x2)) {
 514                         u64 val;
 515
 516                         rdmsrl(MSR_K7_HWCR, val);
 517                         if (!(val & BIT(24)))
 518                                 pr_warn(FW_BUG "TSC doesn't count with P0 frequency!\n");
 519                 }
 520         }
 521
 522         if (c->x86 == 0x15) {
 523                 unsigned long upperbit;
 524                 u32 cpuid, assoc;
 525
 526                 cpuid    = cpuid_edx(0x80000005);
 527                 assoc    = cpuid >> 16 & 0xff;
 528                 upperbit = ((cpuid >> 24) << 10) / assoc;
 529
 530                 va_align.mask     = (upperbit - 1) & PAGE_MASK;
 531                 va_align.flags    = ALIGN_VA_32 | ALIGN_VA_64;
 532
 533                 /* A random value per boot for bit slice [12:upper_bit) */
 534                 va_align.bits = get_random_int() & va_align.mask;
 535         }
 536
 537         if (cpu_has(c, X86_FEATURE_MWAITX))
 538                 use_mwaitx_delay();
 539
 540         if (boot_cpu_has(X86_FEATURE_TOPOEXT)) {
 541                 u32 ecx;
 542
 543                 ecx = cpuid_ecx(0x8000001e);
 544                 nodes_per_socket = ((ecx >> 8) & 7) + 1;
 545         } else if (boot_cpu_has(X86_FEATURE_NODEID_MSR)) {
 546                 u64 value;
 547
 548                 rdmsrl(MSR_FAM10H_NODE_ID, value);
 549                 nodes_per_socket = ((value >> 3) & 7) + 1;
 550         }
 551
 552         if (!boot_cpu_has(X86_FEATURE_AMD_SSBD) &&
 553             !boot_cpu_has(X86_FEATURE_VIRT_SSBD) &&
 554             c->x86 >= 0x15 && c->x86 <= 0x17) {
 555                 unsigned int bit;
 556
 557                 switch (c->x86) {
 558                 case 0x15: bit = 54; break;
 559                 case 0x16: bit = 33; break;
 560                 case 0x17: bit = 10; break;
 561                 default: return;
 562                 }
 563                 /*
 564                  * Try to cache the base value so further operations can
 565                  * avoid RMW. If that faults, do not enable SSBD.
 566                  */
 567                 if (!rdmsrl_safe(MSR_AMD64_LS_CFG, &x86_amd_ls_cfg_base)) {
 568                         setup_force_cpu_cap(X86_FEATURE_LS_CFG_SSBD);
 569                         setup_force_cpu_cap(X86_FEATURE_SSBD);
 570                         x86_amd_ls_cfg_ssbd_mask = 1ULL << bit;
 571                 }
 572         }
 573 }
 574
 575 static void early_detect_mem_encrypt(struct cpuinfo_x86 *c)
 576 {
 577         u64 msr;
 578
 579         /*
 580          * BIOS support is required for SME and SEV.
 581          *   For SME: If BIOS has enabled SME then adjust x86_phys_bits by
 582          *            the SME physical address space reduction value.
 583          *            If BIOS has not enabled SME then don't advertise the
 584          *            SME feature (set in scattered.c).
 585          *   For SEV: If BIOS has not enabled SEV then don't advertise the
 586          *            SEV feature (set in scattered.c).
 587          *
 588          *   In all cases, since support for SME and SEV requires long mode,
 589          *   don't advertise the feature under CONFIG_X86_32.
 590          */
 591         if (cpu_has(c, X86_FEATURE_SME) || cpu_has(c, X86_FEATURE_SEV)) {
 592                 /* Check if memory encryption is enabled */
 593                 rdmsrl(MSR_K8_SYSCFG, msr);
 594                 if (!(msr & MSR_K8_SYSCFG_MEM_ENCRYPT))
 595                         goto clear_all;
 596
 597                 /*
 598                  * Always adjust physical address bits. Even though this
 599                  * will be a value above 32-bits this is still done for
 600                  * CONFIG_X86_32 so that accurate values are reported.
 601                  */
 602                 c->x86_phys_bits -= (cpuid_ebx(0x8000001f) >> 6) & 0x3f;
 603
 604                 if (IS_ENABLED(CONFIG_X86_32))
 605                         goto clear_all;
 606
 607                 rdmsrl(MSR_K7_HWCR, msr);
 608                 if (!(msr & MSR_K7_HWCR_SMMLOCK))
 609                         goto clear_sev;
 610
 611                 return;
 612
 613 clear_all:
 614                 clear_cpu_cap(c, X86_FEATURE_SME);
 615 clear_sev:
 616                 clear_cpu_cap(c, X86_FEATURE_SEV);
 617         }
 618 }
 619
 620 static void early_init_amd(struct cpuinfo_x86 *c)
 621 {
 622         u64 value;
 623         u32 dummy;
 624
 625         early_init_amd_mc(c);
 626
 627 #ifdef CONFIG_X86_32
 628         if (c->x86 == 6)
 629                 set_cpu_cap(c, X86_FEATURE_K7);
 630 #endif
 631
 632         if (c->x86 >= 0xf)
 633                 set_cpu_cap(c, X86_FEATURE_K8);
 634
 635         rdmsr_safe(MSR_AMD64_PATCH_LEVEL, &c->microcode, &dummy);
 636
 637         /*
 638          * c->x86_power is 8000_0007 edx. Bit 8 is TSC runs at constant rate
 639          * with P/T states and does not stop in deep C-states
 640          */
 641         if (c->x86_power & (1 << 8)) {
 642                 set_cpu_cap(c, X86_FEATURE_CONSTANT_TSC);
 643                 set_cpu_cap(c, X86_FEATURE_NONSTOP_TSC);
 644         }
 645
 646         /* Bit 12 of 8000_0007 edx is accumulated power mechanism. */
 647         if (c->x86_power & BIT(12))
 648                 set_cpu_cap(c, X86_FEATURE_ACC_POWER);
 649
 650 #ifdef CONFIG_X86_64
 651         set_cpu_cap(c, X86_FEATURE_SYSCALL32);
 652 #else
 653         /*  Set MTRR capability flag if appropriate */
 654         if (c->x86 == 5)
 655                 if (c->x86_model == 13 || c->x86_model == 9 ||
 656                     (c->x86_model == 8 && c->x86_stepping >= 8))
 657                         set_cpu_cap(c, X86_FEATURE_K6_MTRR);
 658 #endif
 659 #if defined(CONFIG_X86_LOCAL_APIC) && defined(CONFIG_PCI)
 660         /*
 661          * ApicID can always be treated as an 8-bit value for AMD APIC versions
 662          * >= 0x10, but even old K8s came out of reset with version 0x10. So, we
 663          * can safely set X86_FEATURE_EXTD_APICID unconditionally for families
 664          * after 16h.
 665          */
 666         if (boot_cpu_has(X86_FEATURE_APIC)) {
 667                 if (c->x86 > 0x16)
 668                         set_cpu_cap(c, X86_FEATURE_EXTD_APICID);
 669                 else if (c->x86 >= 0xf) {
 670                         /* check CPU config space for extended APIC ID */
 671                         unsigned int val;
 672
 673                         val = read_pci_config(0, 24, 0, 0x68);
 674                         if ((val >> 17 & 0x3) == 0x3)
 675                                 set_cpu_cap(c, X86_FEATURE_EXTD_APICID);
 676                 }
 677         }
 678 #endif
 679
 680         /*
 681          * This is only needed to tell the kernel whether to use VMCALL
 682          * and VMMCALL.  VMMCALL is never executed except under virt, so
 683          * we can set it unconditionally.
 684          */
 685         set_cpu_cap(c, X86_FEATURE_VMMCALL);
 686
 687         /* F16h erratum 793, CVE-2013-6885 */
 688         if (c->x86 == 0x16 && c->x86_model <= 0xf)
 689                 msr_set_bit(MSR_AMD64_LS_CFG, 15);
 690
 691         /*
 692          * Check whether the machine is affected by erratum 400. This is
 693          * used to select the proper idle routine and to enable the check
 694          * whether the machine is affected in arch_post_acpi_init(), which
 695          * sets the X86_BUG_AMD_APIC_C1E bug depending on the MSR check.
 696          */
 697         if (cpu_has_amd_erratum(c, amd_erratum_400))
 698                 set_cpu_bug(c, X86_BUG_AMD_E400);
 699
 700         early_detect_mem_encrypt(c);
 701
 702         /* Re-enable TopologyExtensions if switched off by BIOS */
 703         if (c->x86 == 0x15 &&
 704             (c->x86_model >= 0x10 && c->x86_model <= 0x6f) &&
 705             !cpu_has(c, X86_FEATURE_TOPOEXT)) {
 706
 707                 if (msr_set_bit(0xc0011005, 54) > 0) {
 708                         rdmsrl(0xc0011005, value);
 709                         if (value & BIT_64(54)) {
 710                                 set_cpu_cap(c, X86_FEATURE_TOPOEXT);
 711                                 pr_info_once(FW_INFO "CPU: Re-enabling disabled Topology Extensions Support.\n");
 712                         }
 713                 }
 714         }
 715
 716         amd_get_topology_early(c);
 717 }
 718
 719 static void init_amd_k8(struct cpuinfo_x86 *c)
 720 {
 721         u32 level;
 722         u64 value;
 723
 724         /* On C+ stepping K8 rep microcode works well for copy/memset */
 725         level = cpuid_eax(1);
 726         if ((level >= 0x0f48 && level < 0x0f50) || level >= 0x0f58)
 727                 set_cpu_cap(c, X86_FEATURE_REP_GOOD);
 728
 729         /*
 730          * Some BIOSes incorrectly force this feature, but only K8 revision D
 731          * (model = 0x14) and later actually support it.
 732          * (AMD Erratum #110, docId: 25759).
 733          */
 734         if (c->x86_model < 0x14 && cpu_has(c, X86_FEATURE_LAHF_LM)) {
 735                 clear_cpu_cap(c, X86_FEATURE_LAHF_LM);
 736                 if (!rdmsrl_amd_safe(0xc001100d, &value)) {
 737                         value &= ~BIT_64(32);
 738                         wrmsrl_amd_safe(0xc001100d, value);
 739                 }
 740         }
 741
 742         if (!c->x86_model_id[0])
 743                 strcpy(c->x86_model_id, "Hammer");
 744
 745 #ifdef CONFIG_SMP
 746         /*
 747          * Disable TLB flush filter by setting HWCR.FFDIS on K8
 748          * bit 6 of msr C001_0015
 749          *
 750          * Errata 63 for SH-B3 steppings
 751          * Errata 122 for all steppings (F+ have it disabled by default)
 752          */
 753         msr_set_bit(MSR_K7_HWCR, 6);
 754 #endif
 755         set_cpu_bug(c, X86_BUG_SWAPGS_FENCE);
 756 }
 757
 758 static void init_amd_gh(struct cpuinfo_x86 *c)
 759 {
 760 #ifdef CONFIG_MMCONF_FAM10H
 761         /* do this for boot cpu */
 762         if (c == &boot_cpu_data)
 763                 check_enable_amd_mmconf_dmi();
 764
 765         fam10h_check_enable_mmcfg();
 766 #endif
 767
 768         /*
 769          * Disable GART TLB Walk Errors on Fam10h. We do this here because this
 770          * is always needed when GART is enabled, even in a kernel which has no
 771          * MCE support built in. BIOS should disable GartTlbWlk Errors already.
 772          * If it doesn't, we do it here as suggested by the BKDG.
 773          *
 774          * Fixes: https://bugzilla.kernel.org/show_bug.cgi?id=33012
 775          */
 776         msr_set_bit(MSR_AMD64_MCx_MASK(4), 10);
 777
 778         /*
 779          * On family 10h BIOS may not have properly enabled WC+ support, causing
 780          * it to be converted to CD memtype. This may result in performance
 781          * degradation for certain nested-paging guests. Prevent this conversion
 782          * by clearing bit 24 in MSR_AMD64_BU_CFG2.
 783          *
 784          * NOTE: we want to use the _safe accessors so as not to #GP kvm
 785          * guests on older kvm hosts.
 786          */
 787         msr_clear_bit(MSR_AMD64_BU_CFG2, 24);
 788
 789         if (cpu_has_amd_erratum(c, amd_erratum_383))
 790                 set_cpu_bug(c, X86_BUG_AMD_TLB_MMATCH);
 791 }
 792
 793 #define MSR_AMD64_DE_CFG        0xC0011029
 794
 795 static void init_amd_ln(struct cpuinfo_x86 *c)
 796 {
 797         /*
 798          * Apply erratum 665 fix unconditionally so machines without a BIOS
 799          * fix work.
 800          */
 801         msr_set_bit(MSR_AMD64_DE_CFG, 31);
 802 }
 803
 804 static void init_amd_bd(struct cpuinfo_x86 *c)
 805 {
 806         u64 value;
 807
 808         /*
 809          * The way access filter has a performance penalty on some workloads.
 810          * Disable it on the affected CPUs.
 811          */
 812         if ((c->x86_model >= 0x02) && (c->x86_model < 0x20)) {
 813                 if (!rdmsrl_safe(MSR_F15H_IC_CFG, &value) && !(value & 0x1E)) {
 814                         value |= 0x1E;
 815                         wrmsrl_safe(MSR_F15H_IC_CFG, value);
 816                 }
 817         }
 818 }
 819
 820 static void init_amd_zn(struct cpuinfo_x86 *c)
 821 {
 822         set_cpu_cap(c, X86_FEATURE_ZEN);
 823
 824         /* Fix erratum 1076: CPB feature bit not being set in CPUID. */
 825         if (!cpu_has(c, X86_FEATURE_CPB))
 826                 set_cpu_cap(c, X86_FEATURE_CPB);
 827 }
 828
 829 static void init_amd(struct cpuinfo_x86 *c)
 830 {
 831         early_init_amd(c);
 832
 833         /*
 834          * Bit 31 in normal CPUID used for nonstandard 3DNow ID;
 835          * 3DNow is IDd by bit 31 in extended CPUID (1*32+31) anyway
 836          */
 837         clear_cpu_cap(c, 0*32+31);
 838
 839         if (c->x86 >= 0x10)
 840                 set_cpu_cap(c, X86_FEATURE_REP_GOOD);
 841
 842         /* get apicid instead of initial apic id from cpuid */
 843         c->apicid = hard_smp_processor_id();
 844
 845         /* K6s reports MCEs but don't actually have all the MSRs */
 846         if (c->x86 < 6)
 847                 clear_cpu_cap(c, X86_FEATURE_MCE);
 848
 849         switch (c->x86) {
 850         case 4:    init_amd_k5(c); break;
 851         case 5:    init_amd_k6(c); break;
 852         case 6:    init_amd_k7(c); break;
 853         case 0xf:  init_amd_k8(c); break;
 854         case 0x10: init_amd_gh(c); break;
 855         case 0x12: init_amd_ln(c); break;
 856         case 0x15: init_amd_bd(c); break;
 857         case 0x17: init_amd_zn(c); break;
 858         }
 859
 860         /*
 861          * Enable workaround for FXSAVE leak on CPUs
 862          * without a XSaveErPtr feature
 863          */
 864         if ((c->x86 >= 6) && (!cpu_has(c, X86_FEATURE_XSAVEERPTR)))
 865                 set_cpu_bug(c, X86_BUG_FXSAVE_LEAK);
 866
 867         cpu_detect_cache_sizes(c);
 868
 869         amd_detect_cmp(c);
 870         amd_get_topology(c);
 871         srat_detect_node(c);
 872
 873         init_amd_cacheinfo(c);
 874
 875         if (cpu_has(c, X86_FEATURE_XMM2)) {
 876                 unsigned long long val;
 877                 int ret;
 878
 879                 /*
 880                  * A serializing LFENCE has less overhead than MFENCE, so
 881                  * use it for execution serialization.  On families which
 882                  * don't have that MSR, LFENCE is already serializing.
 883                  * msr_set_bit() uses the safe accessors, too, even if the MSR
 884                  * is not present.
 885                  */
 886                 msr_set_bit(MSR_F10H_DECFG,
 887                             MSR_F10H_DECFG_LFENCE_SERIALIZE_BIT);
 888
 889                 /*
 890                  * Verify that the MSR write was successful (could be running
 891                  * under a hypervisor) and only then assume that LFENCE is
 892                  * serializing.
 893                  */
 894                 ret = rdmsrl_safe(MSR_F10H_DECFG, &val);
 895                 if (!ret && (val & MSR_F10H_DECFG_LFENCE_SERIALIZE)) {
 896                         /* A serializing LFENCE stops RDTSC speculation */
 897                         set_cpu_cap(c, X86_FEATURE_LFENCE_RDTSC);
 898                 } else {
 899                         /* MFENCE stops RDTSC speculation */
 900                         set_cpu_cap(c, X86_FEATURE_MFENCE_RDTSC);
 901                 }
 902         }
 903
 904         /*
 905          * Family 0x12 and above processors have APIC timer
 906          * running in deep C states.
 907          */
 908         if (c->x86 > 0x11)
 909                 set_cpu_cap(c, X86_FEATURE_ARAT);
 910
 911         /* 3DNow or LM implies PREFETCHW */
 912         if (!cpu_has(c, X86_FEATURE_3DNOWPREFETCH))
 913                 if (cpu_has(c, X86_FEATURE_3DNOW) || cpu_has(c, X86_FEATURE_LM))
 914                         set_cpu_cap(c, X86_FEATURE_3DNOWPREFETCH);
 915
 916         /* AMD CPUs don't reset SS attributes on SYSRET, Xen does. */
 917         if (!cpu_has(c, X86_FEATURE_XENPV))
 918                 set_cpu_bug(c, X86_BUG_SYSRET_SS_ATTRS);
 919 }
 920
 921 #ifdef CONFIG_X86_32
 922 static unsigned int amd_size_cache(struct cpuinfo_x86 *c, unsigned int size)
 923 {
 924         /* AMD errata T13 (order #21922) */
 925         if (c->x86 == 6) {
 926                 /* Duron Rev A0 */
 927                 if (c->x86_model == 3 && c->x86_stepping == 0)
 928                         size = 64;
 929                 /* Tbird rev A1/A2 */
 930                 if (c->x86_model == 4 &&
 931                         (c->x86_stepping == 0 || c->x86_stepping == 1))
 932                         size = 256;
 933         }
 934         return size;
 935 }
 936 #endif
 937
 938 static void cpu_detect_tlb_amd(struct cpuinfo_x86 *c)
 939 {
 940         u32 ebx, eax, ecx, edx;
 941         u16 mask = 0xfff;
 942
 943         if (c->x86 < 0xf)
 944                 return;
 945
 946         if (c->extended_cpuid_level < 0x80000006)
 947                 return;
 948
 949         cpuid(0x80000006, &eax, &ebx, &ecx, &edx);
 950
 951         tlb_lld_4k[ENTRIES] = (ebx >> 16) & mask;
 952         tlb_lli_4k[ENTRIES] = ebx & mask;
 953
 954         /*
 955          * K8 doesn't have 2M/4M entries in the L2 TLB so read out the L1 TLB
 956          * characteristics from the CPUID function 0x80000005 instead.
 957          */
 958         if (c->x86 == 0xf) {
 959                 cpuid(0x80000005, &eax, &ebx, &ecx, &edx);
 960                 mask = 0xff;
 961         }
 962
 963         /* Handle DTLB 2M and 4M sizes, fall back to L1 if L2 is disabled */
 964         if (!((eax >> 16) & mask))
 965                 tlb_lld_2m[ENTRIES] = (cpuid_eax(0x80000005) >> 16) & 0xff;
 966         else
 967                 tlb_lld_2m[ENTRIES] = (eax >> 16) & mask;
 968
 969         /* a 4M entry uses two 2M entries */
 970         tlb_lld_4m[ENTRIES] = tlb_lld_2m[ENTRIES] >> 1;
 971
 972         /* Handle ITLB 2M and 4M sizes, fall back to L1 if L2 is disabled */
 973         if (!(eax & mask)) {
 974                 /* Erratum 658 */
 975                 if (c->x86 == 0x15 && c->x86_model <= 0x1f) {
 976                         tlb_lli_2m[ENTRIES] = 1024;
 977                 } else {
 978                         cpuid(0x80000005, &eax, &ebx, &ecx, &edx);
 979                         tlb_lli_2m[ENTRIES] = eax & 0xff;
 980                 }
 981         } else
 982                 tlb_lli_2m[ENTRIES] = eax & mask;
 983
 984         tlb_lli_4m[ENTRIES] = tlb_lli_2m[ENTRIES] >> 1;
 985 }
 986
 987 static const struct cpu_dev amd_cpu_dev = {
 988         .c_vendor       = "AMD",
 989         .c_ident        = { "AuthenticAMD" },
 990 #ifdef CONFIG_X86_32
 991         .legacy_models = {
 992                 { .family = 4, .model_names =
 993                   {
 994                           [3] = "486 DX/2",
 995                           [7] = "486 DX/2-WB",
 996                           [8] = "486 DX/4",
 997                           [9] = "486 DX/4-WB",
 998                           [14] = "Am5x86-WT",
 999                           [15] = "Am5x86-WB"
1000                   }
1001                 },
1002         },
1003         .legacy_cache_size = amd_size_cache,
1004 #endif
1005         .c_early_init   = early_init_amd,
1006         .c_detect_tlb   = cpu_detect_tlb_amd,
1007         .c_bsp_init     = bsp_init_amd,
1008         .c_init         = init_amd,
1009         .c_x86_vendor   = X86_VENDOR_AMD,
1010 };
1011
1012 cpu_dev_register(amd_cpu_dev);
1013
1014 /*
1015  * AMD errata checking
1016  *
1017  * Errata are defined as arrays of ints using the AMD_LEGACY_ERRATUM() or
1018  * AMD_OSVW_ERRATUM() macros. The latter is intended for newer errata that
1019  * have an OSVW id assigned, which it takes as first argument. Both take a
1020  * variable number of family-specific model-stepping ranges created by
1021  * AMD_MODEL_RANGE().
1022  *
1023  * Example:
1024  *
1025  * const int amd_erratum_319[] =
1026  *      AMD_LEGACY_ERRATUM(AMD_MODEL_RANGE(0x10, 0x2, 0x1, 0x4, 0x2),
1027  *                         AMD_MODEL_RANGE(0x10, 0x8, 0x0, 0x8, 0x0),
1028  *                         AMD_MODEL_RANGE(0x10, 0x9, 0x0, 0x9, 0x0));
1029  */
1030
1031 #define AMD_LEGACY_ERRATUM(...)         { -1, __VA_ARGS__, 0 }
1032 #define AMD_OSVW_ERRATUM(osvw_id, ...)  { osvw_id, __VA_ARGS__, 0 }
1033 #define AMD_MODEL_RANGE(f, m_start, s_start, m_end, s_end) \
1034         ((f << 24) | (m_start << 16) | (s_start << 12) | (m_end << 4) | (s_end))
1035 #define AMD_MODEL_RANGE_FAMILY(range)   (((range) >> 24) & 0xff)
1036 #define AMD_MODEL_RANGE_START(range)    (((range) >> 12) & 0xfff)
1037 #define AMD_MODEL_RANGE_END(range)      ((range) & 0xfff)
1038
1039 static const int amd_erratum_400[] =
1040         AMD_OSVW_ERRATUM(1, AMD_MODEL_RANGE(0xf, 0x41, 0x2, 0xff, 0xf),
1041                             AMD_MODEL_RANGE(0x10, 0x2, 0x1, 0xff, 0xf));
1042
1043 static const int amd_erratum_383[] =
1044         AMD_OSVW_ERRATUM(3, AMD_MODEL_RANGE(0x10, 0, 0, 0xff, 0xf));
1045
1046
1047 static bool cpu_has_amd_erratum(struct cpuinfo_x86 *cpu, const int *erratum)
1048 {
1049         int osvw_id = *erratum++;
1050         u32 range;
1051         u32 ms;
1052
1053         if (osvw_id >= 0 && osvw_id < 65536 &&
1054             cpu_has(cpu, X86_FEATURE_OSVW)) {
1055                 u64 osvw_len;
1056
1057                 rdmsrl(MSR_AMD64_OSVW_ID_LENGTH, osvw_len);
1058                 if (osvw_id < osvw_len) {
1059                         u64 osvw_bits;
1060
1061                         rdmsrl(MSR_AMD64_OSVW_STATUS + (osvw_id >> 6),
1062                             osvw_bits);
1063                         return osvw_bits & (1ULL << (osvw_id & 0x3f));
1064                 }
1065         }
1066
1067         /* OSVW unavailable or ID unknown, match family-model-stepping range */
1068         ms = (cpu->x86_model << 4) | cpu->x86_stepping;
1069         while ((range = *erratum++))
1070                 if ((cpu->x86 == AMD_MODEL_RANGE_FAMILY(range)) &&
1071                     (ms >= AMD_MODEL_RANGE_START(range)) &&
1072                     (ms <= AMD_MODEL_RANGE_END(range)))
1073                         return true;
1074
1075         return false;
1076 }
1077
1078 void set_dr_addr_mask(unsigned long mask, int dr)
1079 {
1080         if (!boot_cpu_has(X86_FEATURE_BPEXT))
1081                 return;
1082
1083         switch (dr) {
1084         case 0:
1085                 wrmsr(MSR_F16H_DR0_ADDR_MASK, mask, 0);
1086                 break;
1087         case 1:
1088         case 2:
1089         case 3:
1090                 wrmsr(MSR_F16H_DR1_ADDR_MASK - 1 + dr, mask, 0);
1091                 break;
1092         default:
1093                 break;
1094         }
1095 }