arch/x86/include/asm/processor.h

   1 #ifndef _ASM_X86_PROCESSOR_H
   2 #define _ASM_X86_PROCESSOR_H
   3
   4 #include <asm/processor-flags.h>
   5
   6 /* Forward declaration, a strange C thing */
   7 struct task_struct;
   8 struct mm_struct;
   9 struct vm86;
  10
  11 #include <asm/math_emu.h>
  12 #include <asm/segment.h>
  13 #include <asm/types.h>
  14 #include <uapi/asm/sigcontext.h>
  15 #include <asm/current.h>
  16 #include <asm/cpufeatures.h>
  17 #include <asm/page.h>
  18 #include <asm/pgtable_types.h>
  19 #include <asm/percpu.h>
  20 #include <asm/msr.h>
  21 #include <asm/desc_defs.h>
  22 #include <asm/nops.h>
  23 #include <asm/special_insns.h>
  24 #include <asm/fpu/types.h>
  25
  26 #include <linux/personality.h>
  27 #include <linux/cache.h>
  28 #include <linux/threads.h>
  29 #include <linux/math64.h>
  30 #include <linux/err.h>
  31 #include <linux/irqflags.h>
  32 #include <linux/mem_encrypt.h>
  33
  34 /*
  35  * We handle most unaligned accesses in hardware.  On the other hand
  36  * unaligned DMA can be quite expensive on some Nehalem processors.
  37  *
  38  * Based on this we disable the IP header alignment in network drivers.
  39  */
  40 #define NET_IP_ALIGN    0
  41
  42 #define HBP_NUM 4
  43 /*
  44  * Default implementation of macro that returns current
  45  * instruction pointer ("program counter").
  46  */
  47 static inline void *current_text_addr(void)
  48 {
  49         void *pc;
  50
  51         asm volatile("mov $1f, %0; 1:":"=r" (pc));
  52
  53         return pc;
  54 }
  55
  56 /*
  57  * These alignment constraints are for performance in the vSMP case,
  58  * but in the task_struct case we must also meet hardware imposed
  59  * alignment requirements of the FPU state:
  60  */
  61 #ifdef CONFIG_X86_VSMP
  62 # define ARCH_MIN_TASKALIGN             (1 << INTERNODE_CACHE_SHIFT)
  63 # define ARCH_MIN_MMSTRUCT_ALIGN        (1 << INTERNODE_CACHE_SHIFT)
  64 #else
  65 # define ARCH_MIN_TASKALIGN             __alignof__(union fpregs_state)
  66 # define ARCH_MIN_MMSTRUCT_ALIGN        0
  67 #endif
  68
  69 enum tlb_infos {
  70         ENTRIES,
  71         NR_INFO
  72 };
  73
  74 extern u16 __read_mostly tlb_lli_4k[NR_INFO];
  75 extern u16 __read_mostly tlb_lli_2m[NR_INFO];
  76 extern u16 __read_mostly tlb_lli_4m[NR_INFO];
  77 extern u16 __read_mostly tlb_lld_4k[NR_INFO];
  78 extern u16 __read_mostly tlb_lld_2m[NR_INFO];
  79 extern u16 __read_mostly tlb_lld_4m[NR_INFO];
  80 extern u16 __read_mostly tlb_lld_1g[NR_INFO];
  81
  82 /*
  83  *  CPU type and hardware bug flags. Kept separately for each CPU.
  84  *  Members of this structure are referenced in head_32.S, so think twice
  85  *  before touching them. [mj]
  86  */
  87
  88 struct cpuinfo_x86 {
  89         __u8                    x86;            /* CPU family */
  90         __u8                    x86_vendor;     /* CPU vendor */
  91         __u8                    x86_model;
  92         __u8                    x86_mask;
  93 #ifdef CONFIG_X86_64
  94         /* Number of 4K pages in DTLB/ITLB combined(in pages): */
  95         int                     x86_tlbsize;
  96 #endif
  97         __u8                    x86_virt_bits;
  98         __u8                    x86_phys_bits;
  99         /* CPUID returned core id bits: */
 100         __u8                    x86_coreid_bits;
 101         __u8                    cu_id;
 102         /* Max extended CPUID function supported: */
 103         __u32                   extended_cpuid_level;
 104         /* Maximum supported CPUID level, -1=no CPUID: */
 105         int                     cpuid_level;
 106         __u32                   x86_capability[NCAPINTS + NBUGINTS];
 107         char                    x86_vendor_id[16];
 108         char                    x86_model_id[64];
 109         /* in KB - valid for CPUS which support this call: */
 110         int                     x86_cache_size;
 111         int                     x86_cache_alignment;    /* In bytes */
 112         /* Cache QoS architectural values: */
 113         int                     x86_cache_max_rmid;     /* max index */
 114         int                     x86_cache_occ_scale;    /* scale to bytes */
 115         int                     x86_power;
 116         unsigned long           loops_per_jiffy;
 117         /* cpuid returned max cores value: */
 118         u16                      x86_max_cores;
 119         u16                     apicid;
 120         u16                     initial_apicid;
 121         u16                     x86_clflush_size;
 122         /* number of cores as seen by the OS: */
 123         u16                     booted_cores;
 124         /* Physical processor id: */
 125         u16                     phys_proc_id;
 126         /* Logical processor id: */
 127         u16                     logical_proc_id;
 128         /* Core id: */
 129         u16                     cpu_core_id;
 130         /* Index into per_cpu list: */
 131         u16                     cpu_index;
 132         u32                     microcode;
 133 };
 134
 135 struct cpuid_regs {
 136         u32 eax, ebx, ecx, edx;
 137 };
 138
 139 enum cpuid_regs_idx {
 140         CPUID_EAX = 0,
 141         CPUID_EBX,
 142         CPUID_ECX,
 143         CPUID_EDX,
 144 };
 145
 146 #define X86_VENDOR_INTEL        0
 147 #define X86_VENDOR_CYRIX        1
 148 #define X86_VENDOR_AMD          2
 149 #define X86_VENDOR_UMC          3
 150 #define X86_VENDOR_CENTAUR      5
 151 #define X86_VENDOR_TRANSMETA    7
 152 #define X86_VENDOR_NSC          8
 153 #define X86_VENDOR_NUM          9
 154
 155 #define X86_VENDOR_UNKNOWN      0xff
 156
 157 /*
 158  * capabilities of CPUs
 159  */
 160 extern struct cpuinfo_x86       boot_cpu_data;
 161 extern struct cpuinfo_x86       new_cpu_data;
 162
 163 extern struct tss_struct        doublefault_tss;
 164 extern __u32                    cpu_caps_cleared[NCAPINTS];
 165 extern __u32                    cpu_caps_set[NCAPINTS];
 166
 167 #ifdef CONFIG_SMP
 168 DECLARE_PER_CPU_READ_MOSTLY(struct cpuinfo_x86, cpu_info);
 169 #define cpu_data(cpu)           per_cpu(cpu_info, cpu)
 170 #else
 171 #define cpu_info                boot_cpu_data
 172 #define cpu_data(cpu)           boot_cpu_data
 173 #endif
 174
 175 extern const struct seq_operations cpuinfo_op;
 176
 177 #define cache_line_size()       (boot_cpu_data.x86_cache_alignment)
 178
 179 extern void cpu_detect(struct cpuinfo_x86 *c);
 180
 181 extern void early_cpu_init(void);
 182 extern void identify_boot_cpu(void);
 183 extern void identify_secondary_cpu(struct cpuinfo_x86 *);
 184 extern void print_cpu_info(struct cpuinfo_x86 *);
 185 void print_cpu_msr(struct cpuinfo_x86 *);
 186 extern void init_scattered_cpuid_features(struct cpuinfo_x86 *c);
 187 extern u32 get_scattered_cpuid_leaf(unsigned int level,
 188                                     unsigned int sub_leaf,
 189                                     enum cpuid_regs_idx reg);
 190 extern unsigned int init_intel_cacheinfo(struct cpuinfo_x86 *c);
 191 extern void init_amd_cacheinfo(struct cpuinfo_x86 *c);
 192
 193 extern void detect_extended_topology(struct cpuinfo_x86 *c);
 194 extern void detect_ht(struct cpuinfo_x86 *c);
 195
 196 #ifdef CONFIG_X86_32
 197 extern int have_cpuid_p(void);
 198 #else
 199 static inline int have_cpuid_p(void)
 200 {
 201         return 1;
 202 }
 203 #endif
 204 static inline void native_cpuid(unsigned int *eax, unsigned int *ebx,
 205                                 unsigned int *ecx, unsigned int *edx)
 206 {
 207         /* ecx is often an input as well as an output. */
 208         asm volatile("cpuid"
 209             : "=a" (*eax),
 210               "=b" (*ebx),
 211               "=c" (*ecx),
 212               "=d" (*edx)
 213             : "0" (*eax), "2" (*ecx)
 214             : "memory");
 215 }
 216
 217 #define native_cpuid_reg(reg)                                   \
 218 static inline unsigned int native_cpuid_##reg(unsigned int op)  \
 219 {                                                               \
 220         unsigned int eax = op, ebx, ecx = 0, edx;               \
 221                                                                 \
 222         native_cpuid(&eax, &ebx, &ecx, &edx);                   \
 223                                                                 \
 224         return reg;                                             \
 225 }
 226
 227 /*
 228  * Native CPUID functions returning a single datum.
 229  */
 230 native_cpuid_reg(eax)
 231 native_cpuid_reg(ebx)
 232 native_cpuid_reg(ecx)
 233 native_cpuid_reg(edx)
 234
 235 /*
 236  * Friendlier CR3 helpers.
 237  */
 238 static inline unsigned long read_cr3_pa(void)
 239 {
 240         return __read_cr3() & CR3_ADDR_MASK;
 241 }
 242
 243 static inline unsigned long native_read_cr3_pa(void)
 244 {
 245         return __native_read_cr3() & CR3_ADDR_MASK;
 246 }
 247
 248 static inline void load_cr3(pgd_t *pgdir)
 249 {
 250         write_cr3(__sme_pa(pgdir));
 251 }
 252
 253 #ifdef CONFIG_X86_32
 254 /* This is the TSS defined by the hardware. */
 255 struct x86_hw_tss {
 256         unsigned short          back_link, __blh;
 257         unsigned long           sp0;
 258         unsigned short          ss0, __ss0h;
 259         unsigned long           sp1;
 260
 261         /*
 262          * We don't use ring 1, so ss1 is a convenient scratch space in
 263          * the same cacheline as sp0.  We use ss1 to cache the value in
 264          * MSR_IA32_SYSENTER_CS.  When we context switch
 265          * MSR_IA32_SYSENTER_CS, we first check if the new value being
 266          * written matches ss1, and, if it's not, then we wrmsr the new
 267          * value and update ss1.
 268          *
 269          * The only reason we context switch MSR_IA32_SYSENTER_CS is
 270          * that we set it to zero in vm86 tasks to avoid corrupting the
 271          * stack if we were to go through the sysenter path from vm86
 272          * mode.
 273          */
 274         unsigned short          ss1;    /* MSR_IA32_SYSENTER_CS */
 275
 276         unsigned short          __ss1h;
 277         unsigned long           sp2;
 278         unsigned short          ss2, __ss2h;
 279         unsigned long           __cr3;
 280         unsigned long           ip;
 281         unsigned long           flags;
 282         unsigned long           ax;
 283         unsigned long           cx;
 284         unsigned long           dx;
 285         unsigned long           bx;
 286         unsigned long           sp;
 287         unsigned long           bp;
 288         unsigned long           si;
 289         unsigned long           di;
 290         unsigned short          es, __esh;
 291         unsigned short          cs, __csh;
 292         unsigned short          ss, __ssh;
 293         unsigned short          ds, __dsh;
 294         unsigned short          fs, __fsh;
 295         unsigned short          gs, __gsh;
 296         unsigned short          ldt, __ldth;
 297         unsigned short          trace;
 298         unsigned short          io_bitmap_base;
 299
 300 } __attribute__((packed));
 301 #else
 302 struct x86_hw_tss {
 303         u32                     reserved1;
 304         u64                     sp0;
 305         u64                     sp1;
 306         u64                     sp2;
 307         u64                     reserved2;
 308         u64                     ist[7];
 309         u32                     reserved3;
 310         u32                     reserved4;
 311         u16                     reserved5;
 312         u16                     io_bitmap_base;
 313
 314 } __attribute__((packed));
 315 #endif
 316
 317 /*
 318  * IO-bitmap sizes:
 319  */
 320 #define IO_BITMAP_BITS                  65536
 321 #define IO_BITMAP_BYTES                 (IO_BITMAP_BITS/8)
 322 #define IO_BITMAP_LONGS                 (IO_BITMAP_BYTES/sizeof(long))
 323 #define IO_BITMAP_OFFSET                offsetof(struct tss_struct, io_bitmap)
 324 #define INVALID_IO_BITMAP_OFFSET        0x8000
 325
 326 struct tss_struct {
 327         /*
 328          * The hardware state:
 329          */
 330         struct x86_hw_tss       x86_tss;
 331
 332         /*
 333          * The extra 1 is there because the CPU will access an
 334          * additional byte beyond the end of the IO permission
 335          * bitmap. The extra byte must be all 1 bits, and must
 336          * be within the limit.
 337          */
 338         unsigned long           io_bitmap[IO_BITMAP_LONGS + 1];
 339
 340 #ifdef CONFIG_X86_32
 341         /*
 342          * Space for the temporary SYSENTER stack.
 343          */
 344         unsigned long           SYSENTER_stack_canary;
 345         unsigned long           SYSENTER_stack[64];
 346 #endif
 347
 348 } ____cacheline_aligned;
 349
 350 DECLARE_PER_CPU_SHARED_ALIGNED(struct tss_struct, cpu_tss);
 351
 352 /*
 353  * sizeof(unsigned long) coming from an extra "long" at the end
 354  * of the iobitmap.
 355  *
 356  * -1? seg base+limit should be pointing to the address of the
 357  * last valid byte
 358  */
 359 #define __KERNEL_TSS_LIMIT      \
 360         (IO_BITMAP_OFFSET + IO_BITMAP_BYTES + sizeof(unsigned long) - 1)
 361
 362 #ifdef CONFIG_X86_32
 363 DECLARE_PER_CPU(unsigned long, cpu_current_top_of_stack);
 364 #endif
 365
 366 /*
 367  * Save the original ist values for checking stack pointers during debugging
 368  */
 369 struct orig_ist {
 370         unsigned long           ist[7];
 371 };
 372
 373 #ifdef CONFIG_X86_64
 374 DECLARE_PER_CPU(struct orig_ist, orig_ist);
 375
 376 union irq_stack_union {
 377         char irq_stack[IRQ_STACK_SIZE];
 378         /*
 379          * GCC hardcodes the stack canary as %gs:40.  Since the
 380          * irq_stack is the object at %gs:0, we reserve the bottom
 381          * 48 bytes of the irq stack for the canary.
 382          */
 383         struct {
 384                 char gs_base[40];
 385                 unsigned long stack_canary;
 386         };
 387 };
 388
 389 DECLARE_PER_CPU_FIRST(union irq_stack_union, irq_stack_union) __visible;
 390 DECLARE_INIT_PER_CPU(irq_stack_union);
 391
 392 DECLARE_PER_CPU(char *, irq_stack_ptr);
 393 DECLARE_PER_CPU(unsigned int, irq_count);
 394 extern asmlinkage void ignore_sysret(void);
 395 #else   /* X86_64 */
 396 #ifdef CONFIG_CC_STACKPROTECTOR
 397 /*
 398  * Make sure stack canary segment base is cached-aligned:
 399  *   "For Intel Atom processors, avoid non zero segment base address
 400  *    that is not aligned to cache line boundary at all cost."
 401  * (Optim Ref Manual Assembly/Compiler Coding Rule 15.)
 402  */
 403 struct stack_canary {
 404         char __pad[20];         /* canary at %gs:20 */
 405         unsigned long canary;
 406 };
 407 DECLARE_PER_CPU_ALIGNED(struct stack_canary, stack_canary);
 408 #endif
 409 /*
 410  * per-CPU IRQ handling stacks
 411  */
 412 struct irq_stack {
 413         u32                     stack[THREAD_SIZE/sizeof(u32)];
 414 } __aligned(THREAD_SIZE);
 415
 416 DECLARE_PER_CPU(struct irq_stack *, hardirq_stack);
 417 DECLARE_PER_CPU(struct irq_stack *, softirq_stack);
 418 #endif  /* X86_64 */
 419
 420 extern unsigned int fpu_kernel_xstate_size;
 421 extern unsigned int fpu_user_xstate_size;
 422
 423 struct perf_event;
 424
 425 typedef struct {
 426         unsigned long           seg;
 427 } mm_segment_t;
 428
 429 struct thread_struct {
 430         /* Cached TLS descriptors: */
 431         struct desc_struct      tls_array[GDT_ENTRY_TLS_ENTRIES];
 432         unsigned long           sp0;
 433         unsigned long           sp;
 434 #ifdef CONFIG_X86_32
 435         unsigned long           sysenter_cs;
 436 #else
 437         unsigned short          es;
 438         unsigned short          ds;
 439         unsigned short          fsindex;
 440         unsigned short          gsindex;
 441 #endif
 442
 443         u32                     status;         /* thread synchronous flags */
 444
 445 #ifdef CONFIG_X86_64
 446         unsigned long           fsbase;
 447         unsigned long           gsbase;
 448 #else
 449         /*
 450          * XXX: this could presumably be unsigned short.  Alternatively,
 451          * 32-bit kernels could be taught to use fsindex instead.
 452          */
 453         unsigned long fs;
 454         unsigned long gs;
 455 #endif
 456
 457         /* Save middle states of ptrace breakpoints */
 458         struct perf_event       *ptrace_bps[HBP_NUM];
 459         /* Debug status used for traps, single steps, etc... */
 460         unsigned long           debugreg6;
 461         /* Keep track of the exact dr7 value set by the user */
 462         unsigned long           ptrace_dr7;
 463         /* Fault info: */
 464         unsigned long           cr2;
 465         unsigned long           trap_nr;
 466         unsigned long           error_code;
 467 #ifdef CONFIG_VM86
 468         /* Virtual 86 mode info */
 469         struct vm86             *vm86;
 470 #endif
 471         /* IO permissions: */
 472         unsigned long           *io_bitmap_ptr;
 473         unsigned long           iopl;
 474         /* Max allowed port in the bitmap, in bytes: */
 475         unsigned                io_bitmap_max;
 476
 477         mm_segment_t            addr_limit;
 478
 479         unsigned int            sig_on_uaccess_err:1;
 480         unsigned int            uaccess_err:1;  /* uaccess failed */
 481
 482         /* Floating point and extended processor state */
 483         struct fpu              fpu;
 484         /*
 485          * WARNING: 'fpu' is dynamically-sized.  It *MUST* be at
 486          * the end.
 487          */
 488 };
 489
 490 /*
 491  * Thread-synchronous status.
 492  *
 493  * This is different from the flags in that nobody else
 494  * ever touches our thread-synchronous status, so we don't
 495  * have to worry about atomic accesses.
 496  */
 497 #define TS_COMPAT               0x0002  /* 32bit syscall active (64BIT)*/
 498
 499 /*
 500  * Set IOPL bits in EFLAGS from given mask
 501  */
 502 static inline void native_set_iopl_mask(unsigned mask)
 503 {
 504 #ifdef CONFIG_X86_32
 505         unsigned int reg;
 506
 507         asm volatile ("pushfl;"
 508                       "popl %0;"
 509                       "andl %1, %0;"
 510                       "orl %2, %0;"
 511                       "pushl %0;"
 512                       "popfl"
 513                       : "=&r" (reg)
 514                       : "i" (~X86_EFLAGS_IOPL), "r" (mask));
 515 #endif
 516 }
 517
 518 static inline void
 519 native_load_sp0(struct tss_struct *tss, struct thread_struct *thread)
 520 {
 521         tss->x86_tss.sp0 = thread->sp0;
 522 #ifdef CONFIG_X86_32
 523         /* Only happens when SEP is enabled, no need to test "SEP"arately: */
 524         if (unlikely(tss->x86_tss.ss1 != thread->sysenter_cs)) {
 525                 tss->x86_tss.ss1 = thread->sysenter_cs;
 526                 wrmsr(MSR_IA32_SYSENTER_CS, thread->sysenter_cs, 0);
 527         }
 528 #endif
 529 }
 530
 531 static inline void native_swapgs(void)
 532 {
 533 #ifdef CONFIG_X86_64
 534         asm volatile("swapgs" ::: "memory");
 535 #endif
 536 }
 537
 538 static inline unsigned long current_top_of_stack(void)
 539 {
 540 #ifdef CONFIG_X86_64
 541         return this_cpu_read_stable(cpu_tss.x86_tss.sp0);
 542 #else
 543         /* sp0 on x86_32 is special in and around vm86 mode. */
 544         return this_cpu_read_stable(cpu_current_top_of_stack);
 545 #endif
 546 }
 547
 548 #ifdef CONFIG_PARAVIRT
 549 #include <asm/paravirt.h>
 550 #else
 551 #define __cpuid                 native_cpuid
 552
 553 static inline void load_sp0(struct tss_struct *tss,
 554                             struct thread_struct *thread)
 555 {
 556         native_load_sp0(tss, thread);
 557 }
 558
 559 #define set_iopl_mask native_set_iopl_mask
 560 #endif /* CONFIG_PARAVIRT */
 561
 562 /* Free all resources held by a thread. */
 563 extern void release_thread(struct task_struct *);
 564
 565 unsigned long get_wchan(struct task_struct *p);
 566
 567 /*
 568  * Generic CPUID function
 569  * clear %ecx since some cpus (Cyrix MII) do not set or clear %ecx
 570  * resulting in stale register contents being returned.
 571  */
 572 static inline void cpuid(unsigned int op,
 573                          unsigned int *eax, unsigned int *ebx,
 574                          unsigned int *ecx, unsigned int *edx)
 575 {
 576         *eax = op;
 577         *ecx = 0;
 578         __cpuid(eax, ebx, ecx, edx);
 579 }
 580
 581 /* Some CPUID calls want 'count' to be placed in ecx */
 582 static inline void cpuid_count(unsigned int op, int count,
 583                                unsigned int *eax, unsigned int *ebx,
 584                                unsigned int *ecx, unsigned int *edx)
 585 {
 586         *eax = op;
 587         *ecx = count;
 588         __cpuid(eax, ebx, ecx, edx);
 589 }
 590
 591 /*
 592  * CPUID functions returning a single datum
 593  */
 594 static inline unsigned int cpuid_eax(unsigned int op)
 595 {
 596         unsigned int eax, ebx, ecx, edx;
 597
 598         cpuid(op, &eax, &ebx, &ecx, &edx);
 599
 600         return eax;
 601 }
 602
 603 static inline unsigned int cpuid_ebx(unsigned int op)
 604 {
 605         unsigned int eax, ebx, ecx, edx;
 606
 607         cpuid(op, &eax, &ebx, &ecx, &edx);
 608
 609         return ebx;
 610 }
 611
 612 static inline unsigned int cpuid_ecx(unsigned int op)
 613 {
 614         unsigned int eax, ebx, ecx, edx;
 615
 616         cpuid(op, &eax, &ebx, &ecx, &edx);
 617
 618         return ecx;
 619 }
 620
 621 static inline unsigned int cpuid_edx(unsigned int op)
 622 {
 623         unsigned int eax, ebx, ecx, edx;
 624
 625         cpuid(op, &eax, &ebx, &ecx, &edx);
 626
 627         return edx;
 628 }
 629
 630 /* REP NOP (PAUSE) is a good thing to insert into busy-wait loops. */
 631 static __always_inline void rep_nop(void)
 632 {
 633         asm volatile("rep; nop" ::: "memory");
 634 }
 635
 636 static __always_inline void cpu_relax(void)
 637 {
 638         rep_nop();
 639 }
 640
 641 /*
 642  * This function forces the icache and prefetched instruction stream to
 643  * catch up with reality in two very specific cases:
 644  *
 645  *  a) Text was modified using one virtual address and is about to be executed
 646  *     from the same physical page at a different virtual address.
 647  *
 648  *  b) Text was modified on a different CPU, may subsequently be
 649  *     executed on this CPU, and you want to make sure the new version
 650  *     gets executed.  This generally means you're calling this in a IPI.
 651  *
 652  * If you're calling this for a different reason, you're probably doing
 653  * it wrong.
 654  */
 655 static inline void sync_core(void)
 656 {
 657         /*
 658          * There are quite a few ways to do this.  IRET-to-self is nice
 659          * because it works on every CPU, at any CPL (so it's compatible
 660          * with paravirtualization), and it never exits to a hypervisor.
 661          * The only down sides are that it's a bit slow (it seems to be
 662          * a bit more than 2x slower than the fastest options) and that
 663          * it unmasks NMIs.  The "push %cs" is needed because, in
 664          * paravirtual environments, __KERNEL_CS may not be a valid CS
 665          * value when we do IRET directly.
 666          *
 667          * In case NMI unmasking or performance ever becomes a problem,
 668          * the next best option appears to be MOV-to-CR2 and an
 669          * unconditional jump.  That sequence also works on all CPUs,
 670          * but it will fault at CPL3 (i.e. Xen PV and lguest).
 671          *
 672          * CPUID is the conventional way, but it's nasty: it doesn't
 673          * exist on some 486-like CPUs, and it usually exits to a
 674          * hypervisor.
 675          *
 676          * Like all of Linux's memory ordering operations, this is a
 677          * compiler barrier as well.
 678          */
 679         register void *__sp asm(_ASM_SP);
 680
 681 #ifdef CONFIG_X86_32
 682         asm volatile (
 683                 "pushfl\n\t"
 684                 "pushl %%cs\n\t"
 685                 "pushl $1f\n\t"
 686                 "iret\n\t"
 687                 "1:"
 688                 : "+r" (__sp) : : "memory");
 689 #else
 690         unsigned int tmp;
 691
 692         asm volatile (
 693                 "mov %%ss, %0\n\t"
 694                 "pushq %q0\n\t"
 695                 "pushq %%rsp\n\t"
 696                 "addq $8, (%%rsp)\n\t"
 697                 "pushfq\n\t"
 698                 "mov %%cs, %0\n\t"
 699                 "pushq %q0\n\t"
 700                 "pushq $1f\n\t"
 701                 "iretq\n\t"
 702                 "1:"
 703                 : "=&r" (tmp), "+r" (__sp) : : "cc", "memory");
 704 #endif
 705 }
 706
 707 extern void select_idle_routine(const struct cpuinfo_x86 *c);
 708 extern void amd_e400_c1e_apic_setup(void);
 709
 710 extern unsigned long            boot_option_idle_override;
 711
 712 enum idle_boot_override {IDLE_NO_OVERRIDE=0, IDLE_HALT, IDLE_NOMWAIT,
 713                          IDLE_POLL};
 714
 715 extern void enable_sep_cpu(void);
 716 extern int sysenter_setup(void);
 717
 718 extern void early_trap_init(void);
 719 void early_trap_pf_init(void);
 720
 721 /* Defined in head.S */
 722 extern struct desc_ptr          early_gdt_descr;
 723
 724 extern void cpu_set_gdt(int);
 725 extern void switch_to_new_gdt(int);
 726 extern void load_direct_gdt(int);
 727 extern void load_fixmap_gdt(int);
 728 extern void load_percpu_segment(int);
 729 extern void cpu_init(void);
 730
 731 static inline unsigned long get_debugctlmsr(void)
 732 {
 733         unsigned long debugctlmsr = 0;
 734
 735 #ifndef CONFIG_X86_DEBUGCTLMSR
 736         if (boot_cpu_data.x86 < 6)
 737                 return 0;
 738 #endif
 739         rdmsrl(MSR_IA32_DEBUGCTLMSR, debugctlmsr);
 740
 741         return debugctlmsr;
 742 }
 743
 744 static inline void update_debugctlmsr(unsigned long debugctlmsr)
 745 {
 746 #ifndef CONFIG_X86_DEBUGCTLMSR
 747         if (boot_cpu_data.x86 < 6)
 748                 return;
 749 #endif
 750         wrmsrl(MSR_IA32_DEBUGCTLMSR, debugctlmsr);
 751 }
 752
 753 extern void set_task_blockstep(struct task_struct *task, bool on);
 754
 755 /* Boot loader type from the setup header: */
 756 extern int                      bootloader_type;
 757 extern int                      bootloader_version;
 758
 759 extern char                     ignore_fpu_irq;
 760
 761 #define HAVE_ARCH_PICK_MMAP_LAYOUT 1
 762 #define ARCH_HAS_PREFETCHW
 763 #define ARCH_HAS_SPINLOCK_PREFETCH
 764
 765 #ifdef CONFIG_X86_32
 766 # define BASE_PREFETCH          ""
 767 # define ARCH_HAS_PREFETCH
 768 #else
 769 # define BASE_PREFETCH          "prefetcht0 %P1"
 770 #endif
 771
 772 /*
 773  * Prefetch instructions for Pentium III (+) and AMD Athlon (+)
 774  *
 775  * It's not worth to care about 3dnow prefetches for the K6
 776  * because they are microcoded there and very slow.
 777  */
 778 static inline void prefetch(const void *x)
 779 {
 780         alternative_input(BASE_PREFETCH, "prefetchnta %P1",
 781                           X86_FEATURE_XMM,
 782                           "m" (*(const char *)x));
 783 }
 784
 785 /*
 786  * 3dnow prefetch to get an exclusive cache line.
 787  * Useful for spinlocks to avoid one state transition in the
 788  * cache coherency protocol:
 789  */
 790 static inline void prefetchw(const void *x)
 791 {
 792         alternative_input(BASE_PREFETCH, "prefetchw %P1",
 793                           X86_FEATURE_3DNOWPREFETCH,
 794                           "m" (*(const char *)x));
 795 }
 796
 797 static inline void spin_lock_prefetch(const void *x)
 798 {
 799         prefetchw(x);
 800 }
 801
 802 #define TOP_OF_INIT_STACK ((unsigned long)&init_stack + sizeof(init_stack) - \
 803                            TOP_OF_KERNEL_STACK_PADDING)
 804
 805 #ifdef CONFIG_X86_32
 806 /*
 807  * User space process size: 3GB (default).
 808  */
 809 #define IA32_PAGE_OFFSET        PAGE_OFFSET
 810 #define TASK_SIZE               PAGE_OFFSET
 811 #define TASK_SIZE_MAX           TASK_SIZE
 812 #define DEFAULT_MAP_WINDOW      TASK_SIZE
 813 #define STACK_TOP               TASK_SIZE
 814 #define STACK_TOP_MAX           STACK_TOP
 815
 816 #define INIT_THREAD  {                                                    \
 817         .sp0                    = TOP_OF_INIT_STACK,                      \
 818         .sysenter_cs            = __KERNEL_CS,                            \
 819         .io_bitmap_ptr          = NULL,                                   \
 820         .addr_limit             = KERNEL_DS,                              \
 821 }
 822
 823 /*
 824  * TOP_OF_KERNEL_STACK_PADDING reserves 8 bytes on top of the ring0 stack.
 825  * This is necessary to guarantee that the entire "struct pt_regs"
 826  * is accessible even if the CPU haven't stored the SS/ESP registers
 827  * on the stack (interrupt gate does not save these registers
 828  * when switching to the same priv ring).
 829  * Therefore beware: accessing the ss/esp fields of the
 830  * "struct pt_regs" is possible, but they may contain the
 831  * completely wrong values.
 832  */
 833 #define task_pt_regs(task) \
 834 ({                                                                      \
 835         unsigned long __ptr = (unsigned long)task_stack_page(task);     \
 836         __ptr += THREAD_SIZE - TOP_OF_KERNEL_STACK_PADDING;             \
 837         ((struct pt_regs *)__ptr) - 1;                                  \
 838 })
 839
 840 #define KSTK_ESP(task)          (task_pt_regs(task)->sp)
 841
 842 #else
 843 /*
 844  * User space process size. 47bits minus one guard page.  The guard
 845  * page is necessary on Intel CPUs: if a SYSCALL instruction is at
 846  * the highest possible canonical userspace address, then that
 847  * syscall will enter the kernel with a non-canonical return
 848  * address, and SYSRET will explode dangerously.  We avoid this
 849  * particular problem by preventing anything from being mapped
 850  * at the maximum canonical address.
 851  */
 852 #define TASK_SIZE_MAX   ((1UL << 47) - PAGE_SIZE)
 853
 854 #define DEFAULT_MAP_WINDOW      TASK_SIZE_MAX
 855
 856 /* This decides where the kernel will search for a free chunk of vm
 857  * space during mmap's.
 858  */
 859 #define IA32_PAGE_OFFSET        ((current->personality & ADDR_LIMIT_3GB) ? \
 860                                         0xc0000000 : 0xFFFFe000)
 861
 862 #define TASK_SIZE               (test_thread_flag(TIF_ADDR32) ? \
 863                                         IA32_PAGE_OFFSET : TASK_SIZE_MAX)
 864 #define TASK_SIZE_OF(child)     ((test_tsk_thread_flag(child, TIF_ADDR32)) ? \
 865                                         IA32_PAGE_OFFSET : TASK_SIZE_MAX)
 866
 867 #define STACK_TOP               TASK_SIZE
 868 #define STACK_TOP_MAX           TASK_SIZE_MAX
 869
 870 #define INIT_THREAD  {                                          \
 871         .sp0                    = TOP_OF_INIT_STACK,            \
 872         .addr_limit             = KERNEL_DS,                    \
 873 }
 874
 875 #define task_pt_regs(tsk)       ((struct pt_regs *)(tsk)->thread.sp0 - 1)
 876 extern unsigned long KSTK_ESP(struct task_struct *task);
 877
 878 #endif /* CONFIG_X86_64 */
 879
 880 extern void start_thread(struct pt_regs *regs, unsigned long new_ip,
 881                                                unsigned long new_sp);
 882
 883 /*
 884  * This decides where the kernel will search for a free chunk of vm
 885  * space during mmap's.
 886  */
 887 #define __TASK_UNMAPPED_BASE(task_size) (PAGE_ALIGN(task_size / 3))
 888 #define TASK_UNMAPPED_BASE              __TASK_UNMAPPED_BASE(TASK_SIZE)
 889
 890 #define KSTK_EIP(task)          (task_pt_regs(task)->ip)
 891
 892 /* Get/set a process' ability to use the timestamp counter instruction */
 893 #define GET_TSC_CTL(adr)        get_tsc_mode((adr))
 894 #define SET_TSC_CTL(val)        set_tsc_mode((val))
 895
 896 extern int get_tsc_mode(unsigned long adr);
 897 extern int set_tsc_mode(unsigned int val);
 898
 899 DECLARE_PER_CPU(u64, msr_misc_features_shadow);
 900
 901 /* Register/unregister a process' MPX related resource */
 902 #define MPX_ENABLE_MANAGEMENT() mpx_enable_management()
 903 #define MPX_DISABLE_MANAGEMENT()        mpx_disable_management()
 904
 905 #ifdef CONFIG_X86_INTEL_MPX
 906 extern int mpx_enable_management(void);
 907 extern int mpx_disable_management(void);
 908 #else
 909 static inline int mpx_enable_management(void)
 910 {
 911         return -EINVAL;
 912 }
 913 static inline int mpx_disable_management(void)
 914 {
 915         return -EINVAL;
 916 }
 917 #endif /* CONFIG_X86_INTEL_MPX */
 918
 919 #ifdef CONFIG_CPU_SUP_AMD
 920 extern u16 amd_get_nb_id(int cpu);
 921 extern u32 amd_get_nodes_per_socket(void);
 922 #else
 923 static inline u16 amd_get_nb_id(int cpu)                { return 0; }
 924 static inline u32 amd_get_nodes_per_socket(void)        { return 0; }
 925 #endif
 926
 927 static inline uint32_t hypervisor_cpuid_base(const char *sig, uint32_t leaves)
 928 {
 929         uint32_t base, eax, signature[3];
 930
 931         for (base = 0x40000000; base < 0x40010000; base += 0x100) {
 932                 cpuid(base, &eax, &signature[0], &signature[1], &signature[2]);
 933
 934                 if (!memcmp(sig, signature, 12) &&
 935                     (leaves == 0 || ((eax - base) >= leaves)))
 936                         return base;
 937         }
 938
 939         return 0;
 940 }
 941
 942 extern unsigned long arch_align_stack(unsigned long sp);
 943 extern void free_init_pages(char *what, unsigned long begin, unsigned long end);
 944
 945 void default_idle(void);
 946 #ifdef  CONFIG_XEN
 947 bool xen_set_default_idle(void);
 948 #else
 949 #define xen_set_default_idle 0
 950 #endif
 951
 952 void stop_this_cpu(void *dummy);
 953 void df_debug(struct pt_regs *regs, long error_code);
 954 #endif /* _ASM_X86_PROCESSOR_H */