arch/x86/include/asm/perf_event.h

   1 /* SPDX-License-Identifier: GPL-2.0 */
   2 #ifndef _ASM_X86_PERF_EVENT_H
   3 #define _ASM_X86_PERF_EVENT_H
   4
   5 /*
   6  * Performance event hw details:
   7  */
   8
   9 #define INTEL_PMC_MAX_GENERIC                                  32
  10 #define INTEL_PMC_MAX_FIXED                                     4
  11 #define INTEL_PMC_IDX_FIXED                                    32
  12
  13 #define X86_PMC_IDX_MAX                                        64
  14
  15 #define MSR_ARCH_PERFMON_PERFCTR0                             0xc1
  16 #define MSR_ARCH_PERFMON_PERFCTR1                             0xc2
  17
  18 #define MSR_ARCH_PERFMON_EVENTSEL0                           0x186
  19 #define MSR_ARCH_PERFMON_EVENTSEL1                           0x187
  20
  21 #define ARCH_PERFMON_EVENTSEL_EVENT                     0x000000FFULL
  22 #define ARCH_PERFMON_EVENTSEL_UMASK                     0x0000FF00ULL
  23 #define ARCH_PERFMON_EVENTSEL_USR                       (1ULL << 16)
  24 #define ARCH_PERFMON_EVENTSEL_OS                        (1ULL << 17)
  25 #define ARCH_PERFMON_EVENTSEL_EDGE                      (1ULL << 18)
  26 #define ARCH_PERFMON_EVENTSEL_PIN_CONTROL               (1ULL << 19)
  27 #define ARCH_PERFMON_EVENTSEL_INT                       (1ULL << 20)
  28 #define ARCH_PERFMON_EVENTSEL_ANY                       (1ULL << 21)
  29 #define ARCH_PERFMON_EVENTSEL_ENABLE                    (1ULL << 22)
  30 #define ARCH_PERFMON_EVENTSEL_INV                       (1ULL << 23)
  31 #define ARCH_PERFMON_EVENTSEL_CMASK                     0xFF000000ULL
  32
  33 #define HSW_IN_TX                                       (1ULL << 32)
  34 #define HSW_IN_TX_CHECKPOINTED                          (1ULL << 33)
  35 #define ICL_EVENTSEL_ADAPTIVE                           (1ULL << 34)
  36 #define ICL_FIXED_0_ADAPTIVE                            (1ULL << 32)
  37
  38 #define AMD64_EVENTSEL_INT_CORE_ENABLE                  (1ULL << 36)
  39 #define AMD64_EVENTSEL_GUESTONLY                        (1ULL << 40)
  40 #define AMD64_EVENTSEL_HOSTONLY                         (1ULL << 41)
  41
  42 #define AMD64_EVENTSEL_INT_CORE_SEL_SHIFT               37
  43 #define AMD64_EVENTSEL_INT_CORE_SEL_MASK                \
  44         (0xFULL << AMD64_EVENTSEL_INT_CORE_SEL_SHIFT)
  45
  46 #define AMD64_EVENTSEL_EVENT    \
  47         (ARCH_PERFMON_EVENTSEL_EVENT | (0x0FULL << 32))
  48 #define INTEL_ARCH_EVENT_MASK   \
  49         (ARCH_PERFMON_EVENTSEL_UMASK | ARCH_PERFMON_EVENTSEL_EVENT)
  50
  51 #define AMD64_L3_SLICE_SHIFT                            48
  52 #define AMD64_L3_SLICE_MASK                             \
  53         (0xFULL << AMD64_L3_SLICE_SHIFT)
  54 #define AMD64_L3_SLICEID_MASK                           \
  55         (0x7ULL << AMD64_L3_SLICE_SHIFT)
  56
  57 #define AMD64_L3_THREAD_SHIFT                           56
  58 #define AMD64_L3_THREAD_MASK                            \
  59         (0xFFULL << AMD64_L3_THREAD_SHIFT)
  60 #define AMD64_L3_F19H_THREAD_MASK                       \
  61         (0x3ULL << AMD64_L3_THREAD_SHIFT)
  62
  63 #define AMD64_L3_EN_ALL_CORES                           BIT_ULL(47)
  64 #define AMD64_L3_EN_ALL_SLICES                          BIT_ULL(46)
  65
  66 #define AMD64_L3_COREID_SHIFT                           42
  67 #define AMD64_L3_COREID_MASK                            \
  68         (0x7ULL << AMD64_L3_COREID_SHIFT)
  69
  70 #define X86_RAW_EVENT_MASK              \
  71         (ARCH_PERFMON_EVENTSEL_EVENT |  \
  72          ARCH_PERFMON_EVENTSEL_UMASK |  \
  73          ARCH_PERFMON_EVENTSEL_EDGE  |  \
  74          ARCH_PERFMON_EVENTSEL_INV   |  \
  75          ARCH_PERFMON_EVENTSEL_CMASK)
  76 #define X86_ALL_EVENT_FLAGS                     \
  77         (ARCH_PERFMON_EVENTSEL_EDGE |           \
  78          ARCH_PERFMON_EVENTSEL_INV |            \
  79          ARCH_PERFMON_EVENTSEL_CMASK |          \
  80          ARCH_PERFMON_EVENTSEL_ANY |            \
  81          ARCH_PERFMON_EVENTSEL_PIN_CONTROL |    \
  82          HSW_IN_TX |                            \
  83          HSW_IN_TX_CHECKPOINTED)
  84 #define AMD64_RAW_EVENT_MASK            \
  85         (X86_RAW_EVENT_MASK          |  \
  86          AMD64_EVENTSEL_EVENT)
  87 #define AMD64_RAW_EVENT_MASK_NB         \
  88         (AMD64_EVENTSEL_EVENT        |  \
  89          ARCH_PERFMON_EVENTSEL_UMASK)
  90 #define AMD64_NUM_COUNTERS                              4
  91 #define AMD64_NUM_COUNTERS_CORE                         6
  92 #define AMD64_NUM_COUNTERS_NB                           4
  93
  94 #define ARCH_PERFMON_UNHALTED_CORE_CYCLES_SEL           0x3c
  95 #define ARCH_PERFMON_UNHALTED_CORE_CYCLES_UMASK         (0x00 << 8)
  96 #define ARCH_PERFMON_UNHALTED_CORE_CYCLES_INDEX         0
  97 #define ARCH_PERFMON_UNHALTED_CORE_CYCLES_PRESENT \
  98                 (1 << (ARCH_PERFMON_UNHALTED_CORE_CYCLES_INDEX))
  99
 100 #define ARCH_PERFMON_BRANCH_MISSES_RETIRED              6
 101 #define ARCH_PERFMON_EVENTS_COUNT                       7
 102
 103 #define PEBS_DATACFG_MEMINFO    BIT_ULL(0)
 104 #define PEBS_DATACFG_GP BIT_ULL(1)
 105 #define PEBS_DATACFG_XMMS       BIT_ULL(2)
 106 #define PEBS_DATACFG_LBRS       BIT_ULL(3)
 107 #define PEBS_DATACFG_LBR_SHIFT  24
 108
 109 /*
 110  * Intel "Architectural Performance Monitoring" CPUID
 111  * detection/enumeration details:
 112  */
 113 union cpuid10_eax {
 114         struct {
 115                 unsigned int version_id:8;
 116                 unsigned int num_counters:8;
 117                 unsigned int bit_width:8;
 118                 unsigned int mask_length:8;
 119         } split;
 120         unsigned int full;
 121 };
 122
 123 union cpuid10_ebx {
 124         struct {
 125                 unsigned int no_unhalted_core_cycles:1;
 126                 unsigned int no_instructions_retired:1;
 127                 unsigned int no_unhalted_reference_cycles:1;
 128                 unsigned int no_llc_reference:1;
 129                 unsigned int no_llc_misses:1;
 130                 unsigned int no_branch_instruction_retired:1;
 131                 unsigned int no_branch_misses_retired:1;
 132         } split;
 133         unsigned int full;
 134 };
 135
 136 union cpuid10_edx {
 137         struct {
 138                 unsigned int num_counters_fixed:5;
 139                 unsigned int bit_width_fixed:8;
 140                 unsigned int reserved:19;
 141         } split;
 142         unsigned int full;
 143 };
 144
 145 /*
 146  * Intel Architectural LBR CPUID detection/enumeration details:
 147  */
 148 union cpuid28_eax {
 149         struct {
 150                 /* Supported LBR depth values */
 151                 unsigned int    lbr_depth_mask:8;
 152                 unsigned int    reserved:22;
 153                 /* Deep C-state Reset */
 154                 unsigned int    lbr_deep_c_reset:1;
 155                 /* IP values contain LIP */
 156                 unsigned int    lbr_lip:1;
 157         } split;
 158         unsigned int            full;
 159 };
 160
 161 union cpuid28_ebx {
 162         struct {
 163                 /* CPL Filtering Supported */
 164                 unsigned int    lbr_cpl:1;
 165                 /* Branch Filtering Supported */
 166                 unsigned int    lbr_filter:1;
 167                 /* Call-stack Mode Supported */
 168                 unsigned int    lbr_call_stack:1;
 169         } split;
 170         unsigned int            full;
 171 };
 172
 173 union cpuid28_ecx {
 174         struct {
 175                 /* Mispredict Bit Supported */
 176                 unsigned int    lbr_mispred:1;
 177                 /* Timed LBRs Supported */
 178                 unsigned int    lbr_timed_lbr:1;
 179                 /* Branch Type Field Supported */
 180                 unsigned int    lbr_br_type:1;
 181         } split;
 182         unsigned int            full;
 183 };
 184
 185 struct x86_pmu_capability {
 186         int             version;
 187         int             num_counters_gp;
 188         int             num_counters_fixed;
 189         int             bit_width_gp;
 190         int             bit_width_fixed;
 191         unsigned int    events_mask;
 192         int             events_mask_len;
 193 };
 194
 195 /*
 196  * Fixed-purpose performance events:
 197  */
 198
 199 /*
 200  * All the fixed-mode PMCs are configured via this single MSR:
 201  */
 202 #define MSR_ARCH_PERFMON_FIXED_CTR_CTRL 0x38d
 203
 204 /*
 205  * There is no event-code assigned to the fixed-mode PMCs.
 206  *
 207  * For a fixed-mode PMC, which has an equivalent event on a general-purpose
 208  * PMC, the event-code of the equivalent event is used for the fixed-mode PMC,
 209  * e.g., Instr_Retired.Any and CPU_CLK_Unhalted.Core.
 210  *
 211  * For a fixed-mode PMC, which doesn't have an equivalent event, a
 212  * pseudo-encoding is used, e.g., CPU_CLK_Unhalted.Ref and TOPDOWN.SLOTS.
 213  * The pseudo event-code for a fixed-mode PMC must be 0x00.
 214  * The pseudo umask-code is 0xX. The X equals the index of the fixed
 215  * counter + 1, e.g., the fixed counter 2 has the pseudo-encoding 0x0300.
 216  *
 217  * The counts are available in separate MSRs:
 218  */
 219
 220 /* Instr_Retired.Any: */
 221 #define MSR_ARCH_PERFMON_FIXED_CTR0     0x309
 222 #define INTEL_PMC_IDX_FIXED_INSTRUCTIONS        (INTEL_PMC_IDX_FIXED + 0)
 223
 224 /* CPU_CLK_Unhalted.Core: */
 225 #define MSR_ARCH_PERFMON_FIXED_CTR1     0x30a
 226 #define INTEL_PMC_IDX_FIXED_CPU_CYCLES  (INTEL_PMC_IDX_FIXED + 1)
 227
 228 /* CPU_CLK_Unhalted.Ref: event=0x00,umask=0x3 (pseudo-encoding) */
 229 #define MSR_ARCH_PERFMON_FIXED_CTR2     0x30b
 230 #define INTEL_PMC_IDX_FIXED_REF_CYCLES  (INTEL_PMC_IDX_FIXED + 2)
 231 #define INTEL_PMC_MSK_FIXED_REF_CYCLES  (1ULL << INTEL_PMC_IDX_FIXED_REF_CYCLES)
 232
 233 /* TOPDOWN.SLOTS: event=0x00,umask=0x4 (pseudo-encoding) */
 234 #define MSR_ARCH_PERFMON_FIXED_CTR3     0x30c
 235 #define INTEL_PMC_IDX_FIXED_SLOTS       (INTEL_PMC_IDX_FIXED + 3)
 236 #define INTEL_PMC_MSK_FIXED_SLOTS       (1ULL << INTEL_PMC_IDX_FIXED_SLOTS)
 237
 238 /*
 239  * We model BTS tracing as another fixed-mode PMC.
 240  *
 241  * We choose a value in the middle of the fixed event range, since lower
 242  * values are used by actual fixed events and higher values are used
 243  * to indicate other overflow conditions in the PERF_GLOBAL_STATUS msr.
 244  */
 245 #define INTEL_PMC_IDX_FIXED_BTS                 (INTEL_PMC_IDX_FIXED + 16)
 246
 247 #define GLOBAL_STATUS_COND_CHG                  BIT_ULL(63)
 248 #define GLOBAL_STATUS_BUFFER_OVF_BIT            62
 249 #define GLOBAL_STATUS_BUFFER_OVF                BIT_ULL(GLOBAL_STATUS_BUFFER_OVF_BIT)
 250 #define GLOBAL_STATUS_UNC_OVF                   BIT_ULL(61)
 251 #define GLOBAL_STATUS_ASIF                      BIT_ULL(60)
 252 #define GLOBAL_STATUS_COUNTERS_FROZEN           BIT_ULL(59)
 253 #define GLOBAL_STATUS_LBRS_FROZEN_BIT           58
 254 #define GLOBAL_STATUS_LBRS_FROZEN               BIT_ULL(GLOBAL_STATUS_LBRS_FROZEN_BIT)
 255 #define GLOBAL_STATUS_TRACE_TOPAPMI_BIT         55
 256 #define GLOBAL_STATUS_TRACE_TOPAPMI             BIT_ULL(GLOBAL_STATUS_TRACE_TOPAPMI_BIT)
 257
 258 /*
 259  * We model guest LBR event tracing as another fixed-mode PMC like BTS.
 260  *
 261  * We choose bit 58 because it's used to indicate LBR stack frozen state
 262  * for architectural perfmon v4, also we unconditionally mask that bit in
 263  * the handle_pmi_common(), so it'll never be set in the overflow handling.
 264  *
 265  * With this fake counter assigned, the guest LBR event user (such as KVM),
 266  * can program the LBR registers on its own, and we don't actually do anything
 267  * with then in the host context.
 268  */
 269 #define INTEL_PMC_IDX_FIXED_VLBR        (GLOBAL_STATUS_LBRS_FROZEN_BIT)
 270
 271 /*
 272  * Pseudo-encoding the guest LBR event as event=0x00,umask=0x1b,
 273  * since it would claim bit 58 which is effectively Fixed26.
 274  */
 275 #define INTEL_FIXED_VLBR_EVENT  0x1b00
 276
 277 /*
 278  * Adaptive PEBS v4
 279  */
 280
 281 struct pebs_basic {
 282         u64 format_size;
 283         u64 ip;
 284         u64 applicable_counters;
 285         u64 tsc;
 286 };
 287
 288 struct pebs_meminfo {
 289         u64 address;
 290         u64 aux;
 291         u64 latency;
 292         u64 tsx_tuning;
 293 };
 294
 295 struct pebs_gprs {
 296         u64 flags, ip, ax, cx, dx, bx, sp, bp, si, di;
 297         u64 r8, r9, r10, r11, r12, r13, r14, r15;
 298 };
 299
 300 struct pebs_xmm {
 301         u64 xmm[16*2];  /* two entries for each register */
 302 };
 303
 304 /*
 305  * IBS cpuid feature detection
 306  */
 307
 308 #define IBS_CPUID_FEATURES              0x8000001b
 309
 310 /*
 311  * Same bit mask as for IBS cpuid feature flags (Fn8000_001B_EAX), but
 312  * bit 0 is used to indicate the existence of IBS.
 313  */
 314 #define IBS_CAPS_AVAIL                  (1U<<0)
 315 #define IBS_CAPS_FETCHSAM               (1U<<1)
 316 #define IBS_CAPS_OPSAM                  (1U<<2)
 317 #define IBS_CAPS_RDWROPCNT              (1U<<3)
 318 #define IBS_CAPS_OPCNT                  (1U<<4)
 319 #define IBS_CAPS_BRNTRGT                (1U<<5)
 320 #define IBS_CAPS_OPCNTEXT               (1U<<6)
 321 #define IBS_CAPS_RIPINVALIDCHK          (1U<<7)
 322 #define IBS_CAPS_OPBRNFUSE              (1U<<8)
 323 #define IBS_CAPS_FETCHCTLEXTD           (1U<<9)
 324 #define IBS_CAPS_OPDATA4                (1U<<10)
 325
 326 #define IBS_CAPS_DEFAULT                (IBS_CAPS_AVAIL         \
 327                                          | IBS_CAPS_FETCHSAM    \
 328                                          | IBS_CAPS_OPSAM)
 329
 330 /*
 331  * IBS APIC setup
 332  */
 333 #define IBSCTL                          0x1cc
 334 #define IBSCTL_LVT_OFFSET_VALID         (1ULL<<8)
 335 #define IBSCTL_LVT_OFFSET_MASK          0x0F
 336
 337 /* IBS fetch bits/masks */
 338 #define IBS_FETCH_RAND_EN       (1ULL<<57)
 339 #define IBS_FETCH_VAL           (1ULL<<49)
 340 #define IBS_FETCH_ENABLE        (1ULL<<48)
 341 #define IBS_FETCH_CNT           0xFFFF0000ULL
 342 #define IBS_FETCH_MAX_CNT       0x0000FFFFULL
 343
 344 /*
 345  * IBS op bits/masks
 346  * The lower 7 bits of the current count are random bits
 347  * preloaded by hardware and ignored in software
 348  */
 349 #define IBS_OP_CUR_CNT          (0xFFF80ULL<<32)
 350 #define IBS_OP_CUR_CNT_RAND     (0x0007FULL<<32)
 351 #define IBS_OP_CNT_CTL          (1ULL<<19)
 352 #define IBS_OP_VAL              (1ULL<<18)
 353 #define IBS_OP_ENABLE           (1ULL<<17)
 354 #define IBS_OP_MAX_CNT          0x0000FFFFULL
 355 #define IBS_OP_MAX_CNT_EXT      0x007FFFFFULL   /* not a register bit mask */
 356 #define IBS_RIP_INVALID         (1ULL<<38)
 357
 358 #ifdef CONFIG_X86_LOCAL_APIC
 359 extern u32 get_ibs_caps(void);
 360 #else
 361 static inline u32 get_ibs_caps(void) { return 0; }
 362 #endif
 363
 364 #ifdef CONFIG_PERF_EVENTS
 365 extern void perf_events_lapic_init(void);
 366
 367 /*
 368  * Abuse bits {3,5} of the cpu eflags register. These flags are otherwise
 369  * unused and ABI specified to be 0, so nobody should care what we do with
 370  * them.
 371  *
 372  * EXACT - the IP points to the exact instruction that triggered the
 373  *         event (HW bugs exempt).
 374  * VM    - original X86_VM_MASK; see set_linear_ip().
 375  */
 376 #define PERF_EFLAGS_EXACT       (1UL << 3)
 377 #define PERF_EFLAGS_VM          (1UL << 5)
 378
 379 struct pt_regs;
 380 struct x86_perf_regs {
 381         struct pt_regs  regs;
 382         u64             *xmm_regs;
 383 };
 384
 385 extern unsigned long perf_instruction_pointer(struct pt_regs *regs);
 386 extern unsigned long perf_misc_flags(struct pt_regs *regs);
 387 #define perf_misc_flags(regs)   perf_misc_flags(regs)
 388
 389 #include <asm/stacktrace.h>
 390
 391 /*
 392  * We abuse bit 3 from flags to pass exact information, see perf_misc_flags
 393  * and the comment with PERF_EFLAGS_EXACT.
 394  */
 395 #define perf_arch_fetch_caller_regs(regs, __ip)         {       \
 396         (regs)->ip = (__ip);                                    \
 397         (regs)->sp = (unsigned long)__builtin_frame_address(0); \
 398         (regs)->cs = __KERNEL_CS;                               \
 399         regs->flags = 0;                                        \
 400 }
 401
 402 struct perf_guest_switch_msr {
 403         unsigned msr;
 404         u64 host, guest;
 405 };
 406
 407 struct x86_pmu_lbr {
 408         unsigned int    nr;
 409         unsigned int    from;
 410         unsigned int    to;
 411         unsigned int    info;
 412 };
 413
 414 extern void perf_get_x86_pmu_capability(struct x86_pmu_capability *cap);
 415 extern void perf_check_microcode(void);
 416 extern int x86_perf_rdpmc_index(struct perf_event *event);
 417 #else
 418 static inline void perf_get_x86_pmu_capability(struct x86_pmu_capability *cap)
 419 {
 420         memset(cap, 0, sizeof(*cap));
 421 }
 422
 423 static inline void perf_events_lapic_init(void) { }
 424 static inline void perf_check_microcode(void) { }
 425 #endif
 426
 427 #if defined(CONFIG_PERF_EVENTS) && defined(CONFIG_CPU_SUP_INTEL)
 428 extern struct perf_guest_switch_msr *perf_guest_get_msrs(int *nr);
 429 extern int x86_perf_get_lbr(struct x86_pmu_lbr *lbr);
 430 #else
 431 static inline struct perf_guest_switch_msr *perf_guest_get_msrs(int *nr)
 432 {
 433         *nr = 0;
 434         return NULL;
 435 }
 436 static inline int x86_perf_get_lbr(struct x86_pmu_lbr *lbr)
 437 {
 438         return -1;
 439 }
 440 #endif
 441
 442 #ifdef CONFIG_CPU_SUP_INTEL
 443  extern void intel_pt_handle_vmx(int on);
 444 #else
 445 static inline void intel_pt_handle_vmx(int on)
 446 {
 447
 448 }
 449 #endif
 450
 451 #if defined(CONFIG_PERF_EVENTS) && defined(CONFIG_CPU_SUP_AMD)
 452  extern void amd_pmu_enable_virt(void);
 453  extern void amd_pmu_disable_virt(void);
 454 #else
 455  static inline void amd_pmu_enable_virt(void) { }
 456  static inline void amd_pmu_disable_virt(void) { }
 457 #endif
 458
 459 #define arch_perf_out_copy_user copy_from_user_nmi
 460
 461 #endif /* _ASM_X86_PERF_EVENT_H */