arch/x86/events/perf_event.h

   1 /*
   2  * Performance events x86 architecture header
   3  *
   4  *  Copyright (C) 2008 Thomas Gleixner <tglx@linutronix.de>
   5  *  Copyright (C) 2008-2009 Red Hat, Inc., Ingo Molnar
   6  *  Copyright (C) 2009 Jaswinder Singh Rajput
   7  *  Copyright (C) 2009 Advanced Micro Devices, Inc., Robert Richter
   8  *  Copyright (C) 2008-2009 Red Hat, Inc., Peter Zijlstra
   9  *  Copyright (C) 2009 Intel Corporation, <markus.t.metzger@intel.com>
  10  *  Copyright (C) 2009 Google, Inc., Stephane Eranian
  11  *
  12  *  For licencing details see kernel-base/COPYING
  13  */
  14
  15 #include <linux/perf_event.h>
  16
  17 #include <asm/intel_ds.h>
  18
  19 /* To enable MSR tracing please use the generic trace points. */
  20
  21 /*
  22  *          |   NHM/WSM    |      SNB     |
  23  * register -------------------------------
  24  *          |  HT  | no HT |  HT  | no HT |
  25  *-----------------------------------------
  26  * offcore  | core | core  | cpu  | core  |
  27  * lbr_sel  | core | core  | cpu  | core  |
  28  * ld_lat   | cpu  | core  | cpu  | core  |
  29  *-----------------------------------------
  30  *
  31  * Given that there is a small number of shared regs,
  32  * we can pre-allocate their slot in the per-cpu
  33  * per-core reg tables.
  34  */
  35 enum extra_reg_type {
  36         EXTRA_REG_NONE  = -1,   /* not used */
  37
  38         EXTRA_REG_RSP_0 = 0,    /* offcore_response_0 */
  39         EXTRA_REG_RSP_1 = 1,    /* offcore_response_1 */
  40         EXTRA_REG_LBR   = 2,    /* lbr_select */
  41         EXTRA_REG_LDLAT = 3,    /* ld_lat_threshold */
  42         EXTRA_REG_FE    = 4,    /* fe_* */
  43
  44         EXTRA_REG_MAX           /* number of entries needed */
  45 };
  46
  47 struct event_constraint {
  48         union {
  49                 unsigned long   idxmsk[BITS_TO_LONGS(X86_PMC_IDX_MAX)];
  50                 u64             idxmsk64;
  51         };
  52         u64             code;
  53         u64             cmask;
  54         int             weight;
  55         int             overlap;
  56         int             flags;
  57         unsigned int    size;
  58 };
  59
  60 static inline bool constraint_match(struct event_constraint *c, u64 ecode)
  61 {
  62         return ((ecode & c->cmask) - c->code) <= (u64)c->size;
  63 }
  64
  65 /*
  66  * struct hw_perf_event.flags flags
  67  */
  68 #define PERF_X86_EVENT_PEBS_LDLAT       0x0001 /* ld+ldlat data address sampling */
  69 #define PERF_X86_EVENT_PEBS_ST          0x0002 /* st data address sampling */
  70 #define PERF_X86_EVENT_PEBS_ST_HSW      0x0004 /* haswell style datala, store */
  71 #define PERF_X86_EVENT_PEBS_LD_HSW      0x0008 /* haswell style datala, load */
  72 #define PERF_X86_EVENT_PEBS_NA_HSW      0x0010 /* haswell style datala, unknown */
  73 #define PERF_X86_EVENT_EXCL             0x0020 /* HT exclusivity on counter */
  74 #define PERF_X86_EVENT_DYNAMIC          0x0040 /* dynamic alloc'd constraint */
  75 #define PERF_X86_EVENT_RDPMC_ALLOWED    0x0080 /* grant rdpmc permission */
  76 #define PERF_X86_EVENT_EXCL_ACCT        0x0100 /* accounted EXCL event */
  77 #define PERF_X86_EVENT_AUTO_RELOAD      0x0200 /* use PEBS auto-reload */
  78 #define PERF_X86_EVENT_LARGE_PEBS       0x0400 /* use large PEBS */
  79 #define PERF_X86_EVENT_PEBS_VIA_PT      0x0800 /* use PT buffer for PEBS */
  80 #define PERF_X86_EVENT_PAIR             0x1000 /* Large Increment per Cycle */
  81 #define PERF_X86_EVENT_LBR_SELECT       0x2000 /* Save/Restore MSR_LBR_SELECT */
  82 #define PERF_X86_EVENT_TOPDOWN          0x4000 /* Count Topdown slots/metrics events */
  83 #define PERF_X86_EVENT_PEBS_STLAT       0x8000 /* st+stlat data address sampling */
  84
  85 static inline bool is_topdown_count(struct perf_event *event)
  86 {
  87         return event->hw.flags & PERF_X86_EVENT_TOPDOWN;
  88 }
  89
  90 static inline bool is_metric_event(struct perf_event *event)
  91 {
  92         u64 config = event->attr.config;
  93
  94         return ((config & ARCH_PERFMON_EVENTSEL_EVENT) == 0) &&
  95                 ((config & INTEL_ARCH_EVENT_MASK) >= INTEL_TD_METRIC_RETIRING)  &&
  96                 ((config & INTEL_ARCH_EVENT_MASK) <= INTEL_TD_METRIC_MAX);
  97 }
  98
  99 static inline bool is_slots_event(struct perf_event *event)
 100 {
 101         return (event->attr.config & INTEL_ARCH_EVENT_MASK) == INTEL_TD_SLOTS;
 102 }
 103
 104 static inline bool is_topdown_event(struct perf_event *event)
 105 {
 106         return is_metric_event(event) || is_slots_event(event);
 107 }
 108
 109 struct amd_nb {
 110         int nb_id;  /* NorthBridge id */
 111         int refcnt; /* reference count */
 112         struct perf_event *owners[X86_PMC_IDX_MAX];
 113         struct event_constraint event_constraints[X86_PMC_IDX_MAX];
 114 };
 115
 116 #define PEBS_COUNTER_MASK       ((1ULL << MAX_PEBS_EVENTS) - 1)
 117 #define PEBS_PMI_AFTER_EACH_RECORD BIT_ULL(60)
 118 #define PEBS_OUTPUT_OFFSET      61
 119 #define PEBS_OUTPUT_MASK        (3ull << PEBS_OUTPUT_OFFSET)
 120 #define PEBS_OUTPUT_PT          (1ull << PEBS_OUTPUT_OFFSET)
 121 #define PEBS_VIA_PT_MASK        (PEBS_OUTPUT_PT | PEBS_PMI_AFTER_EACH_RECORD)
 122
 123 /*
 124  * Flags PEBS can handle without an PMI.
 125  *
 126  * TID can only be handled by flushing at context switch.
 127  * REGS_USER can be handled for events limited to ring 3.
 128  *
 129  */
 130 #define LARGE_PEBS_FLAGS \
 131         (PERF_SAMPLE_IP | PERF_SAMPLE_TID | PERF_SAMPLE_ADDR | \
 132         PERF_SAMPLE_ID | PERF_SAMPLE_CPU | PERF_SAMPLE_STREAM_ID | \
 133         PERF_SAMPLE_DATA_SRC | PERF_SAMPLE_IDENTIFIER | \
 134         PERF_SAMPLE_TRANSACTION | PERF_SAMPLE_PHYS_ADDR | \
 135         PERF_SAMPLE_REGS_INTR | PERF_SAMPLE_REGS_USER | \
 136         PERF_SAMPLE_PERIOD | PERF_SAMPLE_CODE_PAGE_SIZE)
 137
 138 #define PEBS_GP_REGS                    \
 139         ((1ULL << PERF_REG_X86_AX)    | \
 140          (1ULL << PERF_REG_X86_BX)    | \
 141          (1ULL << PERF_REG_X86_CX)    | \
 142          (1ULL << PERF_REG_X86_DX)    | \
 143          (1ULL << PERF_REG_X86_DI)    | \
 144          (1ULL << PERF_REG_X86_SI)    | \
 145          (1ULL << PERF_REG_X86_SP)    | \
 146          (1ULL << PERF_REG_X86_BP)    | \
 147          (1ULL << PERF_REG_X86_IP)    | \
 148          (1ULL << PERF_REG_X86_FLAGS) | \
 149          (1ULL << PERF_REG_X86_R8)    | \
 150          (1ULL << PERF_REG_X86_R9)    | \
 151          (1ULL << PERF_REG_X86_R10)   | \
 152          (1ULL << PERF_REG_X86_R11)   | \
 153          (1ULL << PERF_REG_X86_R12)   | \
 154          (1ULL << PERF_REG_X86_R13)   | \
 155          (1ULL << PERF_REG_X86_R14)   | \
 156          (1ULL << PERF_REG_X86_R15))
 157
 158 /*
 159  * Per register state.
 160  */
 161 struct er_account {
 162         raw_spinlock_t      lock;       /* per-core: protect structure */
 163         u64                 config;     /* extra MSR config */
 164         u64                 reg;        /* extra MSR number */
 165         atomic_t            ref;        /* reference count */
 166 };
 167
 168 /*
 169  * Per core/cpu state
 170  *
 171  * Used to coordinate shared registers between HT threads or
 172  * among events on a single PMU.
 173  */
 174 struct intel_shared_regs {
 175         struct er_account       regs[EXTRA_REG_MAX];
 176         int                     refcnt;         /* per-core: #HT threads */
 177         unsigned                core_id;        /* per-core: core id */
 178 };
 179
 180 enum intel_excl_state_type {
 181         INTEL_EXCL_UNUSED    = 0, /* counter is unused */
 182         INTEL_EXCL_SHARED    = 1, /* counter can be used by both threads */
 183         INTEL_EXCL_EXCLUSIVE = 2, /* counter can be used by one thread only */
 184 };
 185
 186 struct intel_excl_states {
 187         enum intel_excl_state_type state[X86_PMC_IDX_MAX];
 188         bool sched_started; /* true if scheduling has started */
 189 };
 190
 191 struct intel_excl_cntrs {
 192         raw_spinlock_t  lock;
 193
 194         struct intel_excl_states states[2];
 195
 196         union {
 197                 u16     has_exclusive[2];
 198                 u32     exclusive_present;
 199         };
 200
 201         int             refcnt;         /* per-core: #HT threads */
 202         unsigned        core_id;        /* per-core: core id */
 203 };
 204
 205 struct x86_perf_task_context;
 206 #define MAX_LBR_ENTRIES         32
 207
 208 enum {
 209         LBR_FORMAT_32           = 0x00,
 210         LBR_FORMAT_LIP          = 0x01,
 211         LBR_FORMAT_EIP          = 0x02,
 212         LBR_FORMAT_EIP_FLAGS    = 0x03,
 213         LBR_FORMAT_EIP_FLAGS2   = 0x04,
 214         LBR_FORMAT_INFO         = 0x05,
 215         LBR_FORMAT_TIME         = 0x06,
 216         LBR_FORMAT_MAX_KNOWN    = LBR_FORMAT_TIME,
 217 };
 218
 219 enum {
 220         X86_PERF_KFREE_SHARED = 0,
 221         X86_PERF_KFREE_EXCL   = 1,
 222         X86_PERF_KFREE_MAX
 223 };
 224
 225 struct cpu_hw_events {
 226         /*
 227          * Generic x86 PMC bits
 228          */
 229         struct perf_event       *events[X86_PMC_IDX_MAX]; /* in counter order */
 230         unsigned long           active_mask[BITS_TO_LONGS(X86_PMC_IDX_MAX)];
 231         int                     enabled;
 232
 233         int                     n_events; /* the # of events in the below arrays */
 234         int                     n_added;  /* the # last events in the below arrays;
 235                                              they've never been enabled yet */
 236         int                     n_txn;    /* the # last events in the below arrays;
 237                                              added in the current transaction */
 238         int                     n_txn_pair;
 239         int                     n_txn_metric;
 240         int                     assign[X86_PMC_IDX_MAX]; /* event to counter assignment */
 241         u64                     tags[X86_PMC_IDX_MAX];
 242
 243         struct perf_event       *event_list[X86_PMC_IDX_MAX]; /* in enabled order */
 244         struct event_constraint *event_constraint[X86_PMC_IDX_MAX];
 245
 246         int                     n_excl; /* the number of exclusive events */
 247
 248         unsigned int            txn_flags;
 249         int                     is_fake;
 250
 251         /*
 252          * Intel DebugStore bits
 253          */
 254         struct debug_store      *ds;
 255         void                    *ds_pebs_vaddr;
 256         void                    *ds_bts_vaddr;
 257         u64                     pebs_enabled;
 258         int                     n_pebs;
 259         int                     n_large_pebs;
 260         int                     n_pebs_via_pt;
 261         int                     pebs_output;
 262
 263         /* Current super set of events hardware configuration */
 264         u64                     pebs_data_cfg;
 265         u64                     active_pebs_data_cfg;
 266         int                     pebs_record_size;
 267
 268         /*
 269          * Intel LBR bits
 270          */
 271         int                             lbr_users;
 272         int                             lbr_pebs_users;
 273         struct perf_branch_stack        lbr_stack;
 274         struct perf_branch_entry        lbr_entries[MAX_LBR_ENTRIES];
 275         union {
 276                 struct er_account               *lbr_sel;
 277                 struct er_account               *lbr_ctl;
 278         };
 279         u64                             br_sel;
 280         void                            *last_task_ctx;
 281         int                             last_log_id;
 282         int                             lbr_select;
 283         void                            *lbr_xsave;
 284
 285         /*
 286          * Intel host/guest exclude bits
 287          */
 288         u64                             intel_ctrl_guest_mask;
 289         u64                             intel_ctrl_host_mask;
 290         struct perf_guest_switch_msr    guest_switch_msrs[X86_PMC_IDX_MAX];
 291
 292         /*
 293          * Intel checkpoint mask
 294          */
 295         u64                             intel_cp_status;
 296
 297         /*
 298          * manage shared (per-core, per-cpu) registers
 299          * used on Intel NHM/WSM/SNB
 300          */
 301         struct intel_shared_regs        *shared_regs;
 302         /*
 303          * manage exclusive counter access between hyperthread
 304          */
 305         struct event_constraint *constraint_list; /* in enable order */
 306         struct intel_excl_cntrs         *excl_cntrs;
 307         int excl_thread_id; /* 0 or 1 */
 308
 309         /*
 310          * SKL TSX_FORCE_ABORT shadow
 311          */
 312         u64                             tfa_shadow;
 313
 314         /*
 315          * Perf Metrics
 316          */
 317         /* number of accepted metrics events */
 318         int                             n_metric;
 319
 320         /*
 321          * AMD specific bits
 322          */
 323         struct amd_nb                   *amd_nb;
 324         /* Inverted mask of bits to clear in the perf_ctr ctrl registers */
 325         u64                             perf_ctr_virt_mask;
 326         int                             n_pair; /* Large increment events */
 327
 328         void                            *kfree_on_online[X86_PERF_KFREE_MAX];
 329
 330         struct pmu                      *pmu;
 331 };
 332
 333 #define __EVENT_CONSTRAINT_RANGE(c, e, n, m, w, o, f) { \
 334         { .idxmsk64 = (n) },            \
 335         .code = (c),                    \
 336         .size = (e) - (c),              \
 337         .cmask = (m),                   \
 338         .weight = (w),                  \
 339         .overlap = (o),                 \
 340         .flags = f,                     \
 341 }
 342
 343 #define __EVENT_CONSTRAINT(c, n, m, w, o, f) \
 344         __EVENT_CONSTRAINT_RANGE(c, c, n, m, w, o, f)
 345
 346 #define EVENT_CONSTRAINT(c, n, m)       \
 347         __EVENT_CONSTRAINT(c, n, m, HWEIGHT(n), 0, 0)
 348
 349 /*
 350  * The constraint_match() function only works for 'simple' event codes
 351  * and not for extended (AMD64_EVENTSEL_EVENT) events codes.
 352  */
 353 #define EVENT_CONSTRAINT_RANGE(c, e, n, m) \
 354         __EVENT_CONSTRAINT_RANGE(c, e, n, m, HWEIGHT(n), 0, 0)
 355
 356 #define INTEL_EXCLEVT_CONSTRAINT(c, n)  \
 357         __EVENT_CONSTRAINT(c, n, ARCH_PERFMON_EVENTSEL_EVENT, HWEIGHT(n),\
 358                            0, PERF_X86_EVENT_EXCL)
 359
 360 /*
 361  * The overlap flag marks event constraints with overlapping counter
 362  * masks. This is the case if the counter mask of such an event is not
 363  * a subset of any other counter mask of a constraint with an equal or
 364  * higher weight, e.g.:
 365  *
 366  *  c_overlaps = EVENT_CONSTRAINT_OVERLAP(0, 0x09, 0);
 367  *  c_another1 = EVENT_CONSTRAINT(0, 0x07, 0);
 368  *  c_another2 = EVENT_CONSTRAINT(0, 0x38, 0);
 369  *
 370  * The event scheduler may not select the correct counter in the first
 371  * cycle because it needs to know which subsequent events will be
 372  * scheduled. It may fail to schedule the events then. So we set the
 373  * overlap flag for such constraints to give the scheduler a hint which
 374  * events to select for counter rescheduling.
 375  *
 376  * Care must be taken as the rescheduling algorithm is O(n!) which
 377  * will increase scheduling cycles for an over-committed system
 378  * dramatically.  The number of such EVENT_CONSTRAINT_OVERLAP() macros
 379  * and its counter masks must be kept at a minimum.
 380  */
 381 #define EVENT_CONSTRAINT_OVERLAP(c, n, m)       \
 382         __EVENT_CONSTRAINT(c, n, m, HWEIGHT(n), 1, 0)
 383
 384 /*
 385  * Constraint on the Event code.
 386  */
 387 #define INTEL_EVENT_CONSTRAINT(c, n)    \
 388         EVENT_CONSTRAINT(c, n, ARCH_PERFMON_EVENTSEL_EVENT)
 389
 390 /*
 391  * Constraint on a range of Event codes
 392  */
 393 #define INTEL_EVENT_CONSTRAINT_RANGE(c, e, n)                   \
 394         EVENT_CONSTRAINT_RANGE(c, e, n, ARCH_PERFMON_EVENTSEL_EVENT)
 395
 396 /*
 397  * Constraint on the Event code + UMask + fixed-mask
 398  *
 399  * filter mask to validate fixed counter events.
 400  * the following filters disqualify for fixed counters:
 401  *  - inv
 402  *  - edge
 403  *  - cnt-mask
 404  *  - in_tx
 405  *  - in_tx_checkpointed
 406  *  The other filters are supported by fixed counters.
 407  *  The any-thread option is supported starting with v3.
 408  */
 409 #define FIXED_EVENT_FLAGS (X86_RAW_EVENT_MASK|HSW_IN_TX|HSW_IN_TX_CHECKPOINTED)
 410 #define FIXED_EVENT_CONSTRAINT(c, n)    \
 411         EVENT_CONSTRAINT(c, (1ULL << (32+n)), FIXED_EVENT_FLAGS)
 412
 413 /*
 414  * The special metric counters do not actually exist. They are calculated from
 415  * the combination of the FxCtr3 + MSR_PERF_METRICS.
 416  *
 417  * The special metric counters are mapped to a dummy offset for the scheduler.
 418  * The sharing between multiple users of the same metric without multiplexing
 419  * is not allowed, even though the hardware supports that in principle.
 420  */
 421
 422 #define METRIC_EVENT_CONSTRAINT(c, n)                                   \
 423         EVENT_CONSTRAINT(c, (1ULL << (INTEL_PMC_IDX_METRIC_BASE + n)),  \
 424                          INTEL_ARCH_EVENT_MASK)
 425
 426 /*
 427  * Constraint on the Event code + UMask
 428  */
 429 #define INTEL_UEVENT_CONSTRAINT(c, n)   \
 430         EVENT_CONSTRAINT(c, n, INTEL_ARCH_EVENT_MASK)
 431
 432 /* Constraint on specific umask bit only + event */
 433 #define INTEL_UBIT_EVENT_CONSTRAINT(c, n)       \
 434         EVENT_CONSTRAINT(c, n, ARCH_PERFMON_EVENTSEL_EVENT|(c))
 435
 436 /* Like UEVENT_CONSTRAINT, but match flags too */
 437 #define INTEL_FLAGS_UEVENT_CONSTRAINT(c, n)     \
 438         EVENT_CONSTRAINT(c, n, INTEL_ARCH_EVENT_MASK|X86_ALL_EVENT_FLAGS)
 439
 440 #define INTEL_EXCLUEVT_CONSTRAINT(c, n) \
 441         __EVENT_CONSTRAINT(c, n, INTEL_ARCH_EVENT_MASK, \
 442                            HWEIGHT(n), 0, PERF_X86_EVENT_EXCL)
 443
 444 #define INTEL_PLD_CONSTRAINT(c, n)      \
 445         __EVENT_CONSTRAINT(c, n, INTEL_ARCH_EVENT_MASK|X86_ALL_EVENT_FLAGS, \
 446                            HWEIGHT(n), 0, PERF_X86_EVENT_PEBS_LDLAT)
 447
 448 #define INTEL_PSD_CONSTRAINT(c, n)      \
 449         __EVENT_CONSTRAINT(c, n, INTEL_ARCH_EVENT_MASK|X86_ALL_EVENT_FLAGS, \
 450                            HWEIGHT(n), 0, PERF_X86_EVENT_PEBS_STLAT)
 451
 452 #define INTEL_PST_CONSTRAINT(c, n)      \
 453         __EVENT_CONSTRAINT(c, n, INTEL_ARCH_EVENT_MASK|X86_ALL_EVENT_FLAGS, \
 454                           HWEIGHT(n), 0, PERF_X86_EVENT_PEBS_ST)
 455
 456 /* Event constraint, but match on all event flags too. */
 457 #define INTEL_FLAGS_EVENT_CONSTRAINT(c, n) \
 458         EVENT_CONSTRAINT(c, n, ARCH_PERFMON_EVENTSEL_EVENT|X86_ALL_EVENT_FLAGS)
 459
 460 #define INTEL_FLAGS_EVENT_CONSTRAINT_RANGE(c, e, n)                     \
 461         EVENT_CONSTRAINT_RANGE(c, e, n, ARCH_PERFMON_EVENTSEL_EVENT|X86_ALL_EVENT_FLAGS)
 462
 463 /* Check only flags, but allow all event/umask */
 464 #define INTEL_ALL_EVENT_CONSTRAINT(code, n)     \
 465         EVENT_CONSTRAINT(code, n, X86_ALL_EVENT_FLAGS)
 466
 467 /* Check flags and event code, and set the HSW store flag */
 468 #define INTEL_FLAGS_EVENT_CONSTRAINT_DATALA_ST(code, n) \
 469         __EVENT_CONSTRAINT(code, n,                     \
 470                           ARCH_PERFMON_EVENTSEL_EVENT|X86_ALL_EVENT_FLAGS, \
 471                           HWEIGHT(n), 0, PERF_X86_EVENT_PEBS_ST_HSW)
 472
 473 /* Check flags and event code, and set the HSW load flag */
 474 #define INTEL_FLAGS_EVENT_CONSTRAINT_DATALA_LD(code, n) \
 475         __EVENT_CONSTRAINT(code, n,                     \
 476                           ARCH_PERFMON_EVENTSEL_EVENT|X86_ALL_EVENT_FLAGS, \
 477                           HWEIGHT(n), 0, PERF_X86_EVENT_PEBS_LD_HSW)
 478
 479 #define INTEL_FLAGS_EVENT_CONSTRAINT_DATALA_LD_RANGE(code, end, n) \
 480         __EVENT_CONSTRAINT_RANGE(code, end, n,                          \
 481                           ARCH_PERFMON_EVENTSEL_EVENT|X86_ALL_EVENT_FLAGS, \
 482                           HWEIGHT(n), 0, PERF_X86_EVENT_PEBS_LD_HSW)
 483
 484 #define INTEL_FLAGS_EVENT_CONSTRAINT_DATALA_XLD(code, n) \
 485         __EVENT_CONSTRAINT(code, n,                     \
 486                           ARCH_PERFMON_EVENTSEL_EVENT|X86_ALL_EVENT_FLAGS, \
 487                           HWEIGHT(n), 0, \
 488                           PERF_X86_EVENT_PEBS_LD_HSW|PERF_X86_EVENT_EXCL)
 489
 490 /* Check flags and event code/umask, and set the HSW store flag */
 491 #define INTEL_FLAGS_UEVENT_CONSTRAINT_DATALA_ST(code, n) \
 492         __EVENT_CONSTRAINT(code, n,                     \
 493                           INTEL_ARCH_EVENT_MASK|X86_ALL_EVENT_FLAGS, \
 494                           HWEIGHT(n), 0, PERF_X86_EVENT_PEBS_ST_HSW)
 495
 496 #define INTEL_FLAGS_UEVENT_CONSTRAINT_DATALA_XST(code, n) \
 497         __EVENT_CONSTRAINT(code, n,                     \
 498                           INTEL_ARCH_EVENT_MASK|X86_ALL_EVENT_FLAGS, \
 499                           HWEIGHT(n), 0, \
 500                           PERF_X86_EVENT_PEBS_ST_HSW|PERF_X86_EVENT_EXCL)
 501
 502 /* Check flags and event code/umask, and set the HSW load flag */
 503 #define INTEL_FLAGS_UEVENT_CONSTRAINT_DATALA_LD(code, n) \
 504         __EVENT_CONSTRAINT(code, n,                     \
 505                           INTEL_ARCH_EVENT_MASK|X86_ALL_EVENT_FLAGS, \
 506                           HWEIGHT(n), 0, PERF_X86_EVENT_PEBS_LD_HSW)
 507
 508 #define INTEL_FLAGS_UEVENT_CONSTRAINT_DATALA_XLD(code, n) \
 509         __EVENT_CONSTRAINT(code, n,                     \
 510                           INTEL_ARCH_EVENT_MASK|X86_ALL_EVENT_FLAGS, \
 511                           HWEIGHT(n), 0, \
 512                           PERF_X86_EVENT_PEBS_LD_HSW|PERF_X86_EVENT_EXCL)
 513
 514 /* Check flags and event code/umask, and set the HSW N/A flag */
 515 #define INTEL_FLAGS_UEVENT_CONSTRAINT_DATALA_NA(code, n) \
 516         __EVENT_CONSTRAINT(code, n,                     \
 517                           INTEL_ARCH_EVENT_MASK|X86_ALL_EVENT_FLAGS, \
 518                           HWEIGHT(n), 0, PERF_X86_EVENT_PEBS_NA_HSW)
 519
 520
 521 /*
 522  * We define the end marker as having a weight of -1
 523  * to enable blacklisting of events using a counter bitmask
 524  * of zero and thus a weight of zero.
 525  * The end marker has a weight that cannot possibly be
 526  * obtained from counting the bits in the bitmask.
 527  */
 528 #define EVENT_CONSTRAINT_END { .weight = -1 }
 529
 530 /*
 531  * Check for end marker with weight == -1
 532  */
 533 #define for_each_event_constraint(e, c) \
 534         for ((e) = (c); (e)->weight != -1; (e)++)
 535
 536 /*
 537  * Extra registers for specific events.
 538  *
 539  * Some events need large masks and require external MSRs.
 540  * Those extra MSRs end up being shared for all events on
 541  * a PMU and sometimes between PMU of sibling HT threads.
 542  * In either case, the kernel needs to handle conflicting
 543  * accesses to those extra, shared, regs. The data structure
 544  * to manage those registers is stored in cpu_hw_event.
 545  */
 546 struct extra_reg {
 547         unsigned int            event;
 548         unsigned int            msr;
 549         u64                     config_mask;
 550         u64                     valid_mask;
 551         int                     idx;  /* per_xxx->regs[] reg index */
 552         bool                    extra_msr_access;
 553 };
 554
 555 #define EVENT_EXTRA_REG(e, ms, m, vm, i) {      \
 556         .event = (e),                   \
 557         .msr = (ms),                    \
 558         .config_mask = (m),             \
 559         .valid_mask = (vm),             \
 560         .idx = EXTRA_REG_##i,           \
 561         .extra_msr_access = true,       \
 562         }
 563
 564 #define INTEL_EVENT_EXTRA_REG(event, msr, vm, idx)      \
 565         EVENT_EXTRA_REG(event, msr, ARCH_PERFMON_EVENTSEL_EVENT, vm, idx)
 566
 567 #define INTEL_UEVENT_EXTRA_REG(event, msr, vm, idx) \
 568         EVENT_EXTRA_REG(event, msr, ARCH_PERFMON_EVENTSEL_EVENT | \
 569                         ARCH_PERFMON_EVENTSEL_UMASK, vm, idx)
 570
 571 #define INTEL_UEVENT_PEBS_LDLAT_EXTRA_REG(c) \
 572         INTEL_UEVENT_EXTRA_REG(c, \
 573                                MSR_PEBS_LD_LAT_THRESHOLD, \
 574                                0xffff, \
 575                                LDLAT)
 576
 577 #define EVENT_EXTRA_END EVENT_EXTRA_REG(0, 0, 0, 0, RSP_0)
 578
 579 union perf_capabilities {
 580         struct {
 581                 u64     lbr_format:6;
 582                 u64     pebs_trap:1;
 583                 u64     pebs_arch_reg:1;
 584                 u64     pebs_format:4;
 585                 u64     smm_freeze:1;
 586                 /*
 587                  * PMU supports separate counter range for writing
 588                  * values > 32bit.
 589                  */
 590                 u64     full_width_write:1;
 591                 u64     pebs_baseline:1;
 592                 u64     perf_metrics:1;
 593                 u64     pebs_output_pt_available:1;
 594                 u64     anythread_deprecated:1;
 595         };
 596         u64     capabilities;
 597 };
 598
 599 struct x86_pmu_quirk {
 600         struct x86_pmu_quirk *next;
 601         void (*func)(void);
 602 };
 603
 604 union x86_pmu_config {
 605         struct {
 606                 u64 event:8,
 607                     umask:8,
 608                     usr:1,
 609                     os:1,
 610                     edge:1,
 611                     pc:1,
 612                     interrupt:1,
 613                     __reserved1:1,
 614                     en:1,
 615                     inv:1,
 616                     cmask:8,
 617                     event2:4,
 618                     __reserved2:4,
 619                     go:1,
 620                     ho:1;
 621         } bits;
 622         u64 value;
 623 };
 624
 625 #define X86_CONFIG(args...) ((union x86_pmu_config){.bits = {args}}).value
 626
 627 enum {
 628         x86_lbr_exclusive_lbr,
 629         x86_lbr_exclusive_bts,
 630         x86_lbr_exclusive_pt,
 631         x86_lbr_exclusive_max,
 632 };
 633
 634 struct x86_hybrid_pmu {
 635         struct pmu                      pmu;
 636         union perf_capabilities         intel_cap;
 637         u64                             intel_ctrl;
 638 };
 639
 640 static __always_inline struct x86_hybrid_pmu *hybrid_pmu(struct pmu *pmu)
 641 {
 642         return container_of(pmu, struct x86_hybrid_pmu, pmu);
 643 }
 644
 645 extern struct static_key_false perf_is_hybrid;
 646 #define is_hybrid()             static_branch_unlikely(&perf_is_hybrid)
 647
 648 #define hybrid(_pmu, _field)                            \
 649 (*({                                                    \
 650         typeof(&x86_pmu._field) __Fp = &x86_pmu._field; \
 651                                                         \
 652         if (is_hybrid() && (_pmu))                      \
 653                 __Fp = &hybrid_pmu(_pmu)->_field;       \
 654                                                         \
 655         __Fp;                                           \
 656 }))
 657
 658 /*
 659  * struct x86_pmu - generic x86 pmu
 660  */
 661 struct x86_pmu {
 662         /*
 663          * Generic x86 PMC bits
 664          */
 665         const char      *name;
 666         int             version;
 667         int             (*handle_irq)(struct pt_regs *);
 668         void            (*disable_all)(void);
 669         void            (*enable_all)(int added);
 670         void            (*enable)(struct perf_event *);
 671         void            (*disable)(struct perf_event *);
 672         void            (*add)(struct perf_event *);
 673         void            (*del)(struct perf_event *);
 674         void            (*read)(struct perf_event *event);
 675         int             (*hw_config)(struct perf_event *event);
 676         int             (*schedule_events)(struct cpu_hw_events *cpuc, int n, int *assign);
 677         unsigned        eventsel;
 678         unsigned        perfctr;
 679         int             (*addr_offset)(int index, bool eventsel);
 680         int             (*rdpmc_index)(int index);
 681         u64             (*event_map)(int);
 682         int             max_events;
 683         int             num_counters;
 684         int             num_counters_fixed;
 685         int             cntval_bits;
 686         u64             cntval_mask;
 687         union {
 688                         unsigned long events_maskl;
 689                         unsigned long events_mask[BITS_TO_LONGS(ARCH_PERFMON_EVENTS_COUNT)];
 690         };
 691         int             events_mask_len;
 692         int             apic;
 693         u64             max_period;
 694         struct event_constraint *
 695                         (*get_event_constraints)(struct cpu_hw_events *cpuc,
 696                                                  int idx,
 697                                                  struct perf_event *event);
 698
 699         void            (*put_event_constraints)(struct cpu_hw_events *cpuc,
 700                                                  struct perf_event *event);
 701
 702         void            (*start_scheduling)(struct cpu_hw_events *cpuc);
 703
 704         void            (*commit_scheduling)(struct cpu_hw_events *cpuc, int idx, int cntr);
 705
 706         void            (*stop_scheduling)(struct cpu_hw_events *cpuc);
 707
 708         struct event_constraint *event_constraints;
 709         struct x86_pmu_quirk *quirks;
 710         int             perfctr_second_write;
 711         u64             (*limit_period)(struct perf_event *event, u64 l);
 712
 713         /* PMI handler bits */
 714         unsigned int    late_ack                :1,
 715                         enabled_ack             :1;
 716         /*
 717          * sysfs attrs
 718          */
 719         int             attr_rdpmc_broken;
 720         int             attr_rdpmc;
 721         struct attribute **format_attrs;
 722
 723         ssize_t         (*events_sysfs_show)(char *page, u64 config);
 724         const struct attribute_group **attr_update;
 725
 726         unsigned long   attr_freeze_on_smi;
 727
 728         /*
 729          * CPU Hotplug hooks
 730          */
 731         int             (*cpu_prepare)(int cpu);
 732         void            (*cpu_starting)(int cpu);
 733         void            (*cpu_dying)(int cpu);
 734         void            (*cpu_dead)(int cpu);
 735
 736         void            (*check_microcode)(void);
 737         void            (*sched_task)(struct perf_event_context *ctx,
 738                                       bool sched_in);
 739
 740         /*
 741          * Intel Arch Perfmon v2+
 742          */
 743         u64                     intel_ctrl;
 744         union perf_capabilities intel_cap;
 745
 746         /*
 747          * Intel DebugStore bits
 748          */
 749         unsigned int    bts                     :1,
 750                         bts_active              :1,
 751                         pebs                    :1,
 752                         pebs_active             :1,
 753                         pebs_broken             :1,
 754                         pebs_prec_dist          :1,
 755                         pebs_no_tlb             :1,
 756                         pebs_no_isolation       :1,
 757                         pebs_block              :1;
 758         int             pebs_record_size;
 759         int             pebs_buffer_size;
 760         int             max_pebs_events;
 761         void            (*drain_pebs)(struct pt_regs *regs, struct perf_sample_data *data);
 762         struct event_constraint *pebs_constraints;
 763         void            (*pebs_aliases)(struct perf_event *event);
 764         unsigned long   large_pebs_flags;
 765         u64             rtm_abort_event;
 766
 767         /*
 768          * Intel LBR
 769          */
 770         unsigned int    lbr_tos, lbr_from, lbr_to,
 771                         lbr_info, lbr_nr;          /* LBR base regs and size */
 772         union {
 773                 u64     lbr_sel_mask;              /* LBR_SELECT valid bits */
 774                 u64     lbr_ctl_mask;              /* LBR_CTL valid bits */
 775         };
 776         union {
 777                 const int       *lbr_sel_map;      /* lbr_select mappings */
 778                 int             *lbr_ctl_map;      /* LBR_CTL mappings */
 779         };
 780         bool            lbr_double_abort;          /* duplicated lbr aborts */
 781         bool            lbr_pt_coexist;            /* (LBR|BTS) may coexist with PT */
 782
 783         /*
 784          * Intel Architectural LBR CPUID Enumeration
 785          */
 786         unsigned int    lbr_depth_mask:8;
 787         unsigned int    lbr_deep_c_reset:1;
 788         unsigned int    lbr_lip:1;
 789         unsigned int    lbr_cpl:1;
 790         unsigned int    lbr_filter:1;
 791         unsigned int    lbr_call_stack:1;
 792         unsigned int    lbr_mispred:1;
 793         unsigned int    lbr_timed_lbr:1;
 794         unsigned int    lbr_br_type:1;
 795
 796         void            (*lbr_reset)(void);
 797         void            (*lbr_read)(struct cpu_hw_events *cpuc);
 798         void            (*lbr_save)(void *ctx);
 799         void            (*lbr_restore)(void *ctx);
 800
 801         /*
 802          * Intel PT/LBR/BTS are exclusive
 803          */
 804         atomic_t        lbr_exclusive[x86_lbr_exclusive_max];
 805
 806         /*
 807          * Intel perf metrics
 808          */
 809         int             num_topdown_events;
 810         u64             (*update_topdown_event)(struct perf_event *event);
 811         int             (*set_topdown_event_period)(struct perf_event *event);
 812
 813         /*
 814          * perf task context (i.e. struct perf_event_context::task_ctx_data)
 815          * switch helper to bridge calls from perf/core to perf/x86.
 816          * See struct pmu::swap_task_ctx() usage for examples;
 817          */
 818         void            (*swap_task_ctx)(struct perf_event_context *prev,
 819                                          struct perf_event_context *next);
 820
 821         /*
 822          * AMD bits
 823          */
 824         unsigned int    amd_nb_constraints : 1;
 825         u64             perf_ctr_pair_en;
 826
 827         /*
 828          * Extra registers for events
 829          */
 830         struct extra_reg *extra_regs;
 831         unsigned int flags;
 832
 833         /*
 834          * Intel host/guest support (KVM)
 835          */
 836         struct perf_guest_switch_msr *(*guest_get_msrs)(int *nr);
 837
 838         /*
 839          * Check period value for PERF_EVENT_IOC_PERIOD ioctl.
 840          */
 841         int (*check_period) (struct perf_event *event, u64 period);
 842
 843         int (*aux_output_match) (struct perf_event *event);
 844
 845         /*
 846          * Hybrid support
 847          *
 848          * Most PMU capabilities are the same among different hybrid PMUs.
 849          * The global x86_pmu saves the architecture capabilities, which
 850          * are available for all PMUs. The hybrid_pmu only includes the
 851          * unique capabilities.
 852          */
 853         struct x86_hybrid_pmu           *hybrid_pmu;
 854 };
 855
 856 struct x86_perf_task_context_opt {
 857         int lbr_callstack_users;
 858         int lbr_stack_state;
 859         int log_id;
 860 };
 861
 862 struct x86_perf_task_context {
 863         u64 lbr_sel;
 864         int tos;
 865         int valid_lbrs;
 866         struct x86_perf_task_context_opt opt;
 867         struct lbr_entry lbr[MAX_LBR_ENTRIES];
 868 };
 869
 870 struct x86_perf_task_context_arch_lbr {
 871         struct x86_perf_task_context_opt opt;
 872         struct lbr_entry entries[];
 873 };
 874
 875 /*
 876  * Add padding to guarantee the 64-byte alignment of the state buffer.
 877  *
 878  * The structure is dynamically allocated. The size of the LBR state may vary
 879  * based on the number of LBR registers.
 880  *
 881  * Do not put anything after the LBR state.
 882  */
 883 struct x86_perf_task_context_arch_lbr_xsave {
 884         struct x86_perf_task_context_opt                opt;
 885
 886         union {
 887                 struct xregs_state                      xsave;
 888                 struct {
 889                         struct fxregs_state             i387;
 890                         struct xstate_header            header;
 891                         struct arch_lbr_state           lbr;
 892                 } __attribute__ ((packed, aligned (XSAVE_ALIGNMENT)));
 893         };
 894 };
 895
 896 #define x86_add_quirk(func_)                                            \
 897 do {                                                                    \
 898         static struct x86_pmu_quirk __quirk __initdata = {              \
 899                 .func = func_,                                          \
 900         };                                                              \
 901         __quirk.next = x86_pmu.quirks;                                  \
 902         x86_pmu.quirks = &__quirk;                                      \
 903 } while (0)
 904
 905 /*
 906  * x86_pmu flags
 907  */
 908 #define PMU_FL_NO_HT_SHARING    0x1 /* no hyper-threading resource sharing */
 909 #define PMU_FL_HAS_RSP_1        0x2 /* has 2 equivalent offcore_rsp regs   */
 910 #define PMU_FL_EXCL_CNTRS       0x4 /* has exclusive counter requirements  */
 911 #define PMU_FL_EXCL_ENABLED     0x8 /* exclusive counter active */
 912 #define PMU_FL_PEBS_ALL         0x10 /* all events are valid PEBS events */
 913 #define PMU_FL_TFA              0x20 /* deal with TSX force abort */
 914 #define PMU_FL_PAIR             0x40 /* merge counters for large incr. events */
 915 #define PMU_FL_INSTR_LATENCY    0x80 /* Support Instruction Latency in PEBS Memory Info Record */
 916 #define PMU_FL_MEM_LOADS_AUX    0x100 /* Require an auxiliary event for the complete memory info */
 917
 918 #define EVENT_VAR(_id)  event_attr_##_id
 919 #define EVENT_PTR(_id) &event_attr_##_id.attr.attr
 920
 921 #define EVENT_ATTR(_name, _id)                                          \
 922 static struct perf_pmu_events_attr EVENT_VAR(_id) = {                   \
 923         .attr           = __ATTR(_name, 0444, events_sysfs_show, NULL), \
 924         .id             = PERF_COUNT_HW_##_id,                          \
 925         .event_str      = NULL,                                         \
 926 };
 927
 928 #define EVENT_ATTR_STR(_name, v, str)                                   \
 929 static struct perf_pmu_events_attr event_attr_##v = {                   \
 930         .attr           = __ATTR(_name, 0444, events_sysfs_show, NULL), \
 931         .id             = 0,                                            \
 932         .event_str      = str,                                          \
 933 };
 934
 935 #define EVENT_ATTR_STR_HT(_name, v, noht, ht)                           \
 936 static struct perf_pmu_events_ht_attr event_attr_##v = {                \
 937         .attr           = __ATTR(_name, 0444, events_ht_sysfs_show, NULL),\
 938         .id             = 0,                                            \
 939         .event_str_noht = noht,                                         \
 940         .event_str_ht   = ht,                                           \
 941 }
 942
 943 struct pmu *x86_get_pmu(unsigned int cpu);
 944 extern struct x86_pmu x86_pmu __read_mostly;
 945
 946 static __always_inline struct x86_perf_task_context_opt *task_context_opt(void *ctx)
 947 {
 948         if (static_cpu_has(X86_FEATURE_ARCH_LBR))
 949                 return &((struct x86_perf_task_context_arch_lbr *)ctx)->opt;
 950
 951         return &((struct x86_perf_task_context *)ctx)->opt;
 952 }
 953
 954 static inline bool x86_pmu_has_lbr_callstack(void)
 955 {
 956         return  x86_pmu.lbr_sel_map &&
 957                 x86_pmu.lbr_sel_map[PERF_SAMPLE_BRANCH_CALL_STACK_SHIFT] > 0;
 958 }
 959
 960 DECLARE_PER_CPU(struct cpu_hw_events, cpu_hw_events);
 961
 962 int x86_perf_event_set_period(struct perf_event *event);
 963
 964 /*
 965  * Generalized hw caching related hw_event table, filled
 966  * in on a per model basis. A value of 0 means
 967  * 'not supported', -1 means 'hw_event makes no sense on
 968  * this CPU', any other value means the raw hw_event
 969  * ID.
 970  */
 971
 972 #define C(x) PERF_COUNT_HW_CACHE_##x
 973
 974 extern u64 __read_mostly hw_cache_event_ids
 975                                 [PERF_COUNT_HW_CACHE_MAX]
 976                                 [PERF_COUNT_HW_CACHE_OP_MAX]
 977                                 [PERF_COUNT_HW_CACHE_RESULT_MAX];
 978 extern u64 __read_mostly hw_cache_extra_regs
 979                                 [PERF_COUNT_HW_CACHE_MAX]
 980                                 [PERF_COUNT_HW_CACHE_OP_MAX]
 981                                 [PERF_COUNT_HW_CACHE_RESULT_MAX];
 982
 983 u64 x86_perf_event_update(struct perf_event *event);
 984
 985 static inline unsigned int x86_pmu_config_addr(int index)
 986 {
 987         return x86_pmu.eventsel + (x86_pmu.addr_offset ?
 988                                    x86_pmu.addr_offset(index, true) : index);
 989 }
 990
 991 static inline unsigned int x86_pmu_event_addr(int index)
 992 {
 993         return x86_pmu.perfctr + (x86_pmu.addr_offset ?
 994                                   x86_pmu.addr_offset(index, false) : index);
 995 }
 996
 997 static inline int x86_pmu_rdpmc_index(int index)
 998 {
 999         return x86_pmu.rdpmc_index ? x86_pmu.rdpmc_index(index) : index;
1000 }
1001
1002 bool check_hw_exists(struct pmu *pmu, int num_counters,
1003                      int num_counters_fixed);
1004
1005 int x86_add_exclusive(unsigned int what);
1006
1007 void x86_del_exclusive(unsigned int what);
1008
1009 int x86_reserve_hardware(void);
1010
1011 void x86_release_hardware(void);
1012
1013 int x86_pmu_max_precise(void);
1014
1015 void hw_perf_lbr_event_destroy(struct perf_event *event);
1016
1017 int x86_setup_perfctr(struct perf_event *event);
1018
1019 int x86_pmu_hw_config(struct perf_event *event);
1020
1021 void x86_pmu_disable_all(void);
1022
1023 static inline bool is_counter_pair(struct hw_perf_event *hwc)
1024 {
1025         return hwc->flags & PERF_X86_EVENT_PAIR;
1026 }
1027
1028 static inline void __x86_pmu_enable_event(struct hw_perf_event *hwc,
1029                                           u64 enable_mask)
1030 {
1031         u64 disable_mask = __this_cpu_read(cpu_hw_events.perf_ctr_virt_mask);
1032
1033         if (hwc->extra_reg.reg)
1034                 wrmsrl(hwc->extra_reg.reg, hwc->extra_reg.config);
1035
1036         /*
1037          * Add enabled Merge event on next counter
1038          * if large increment event being enabled on this counter
1039          */
1040         if (is_counter_pair(hwc))
1041                 wrmsrl(x86_pmu_config_addr(hwc->idx + 1), x86_pmu.perf_ctr_pair_en);
1042
1043         wrmsrl(hwc->config_base, (hwc->config | enable_mask) & ~disable_mask);
1044 }
1045
1046 void x86_pmu_enable_all(int added);
1047
1048 int perf_assign_events(struct event_constraint **constraints, int n,
1049                         int wmin, int wmax, int gpmax, int *assign);
1050 int x86_schedule_events(struct cpu_hw_events *cpuc, int n, int *assign);
1051
1052 void x86_pmu_stop(struct perf_event *event, int flags);
1053
1054 static inline void x86_pmu_disable_event(struct perf_event *event)
1055 {
1056         struct hw_perf_event *hwc = &event->hw;
1057
1058         wrmsrl(hwc->config_base, hwc->config);
1059
1060         if (is_counter_pair(hwc))
1061                 wrmsrl(x86_pmu_config_addr(hwc->idx + 1), 0);
1062 }
1063
1064 void x86_pmu_enable_event(struct perf_event *event);
1065
1066 int x86_pmu_handle_irq(struct pt_regs *regs);
1067
1068 extern struct event_constraint emptyconstraint;
1069
1070 extern struct event_constraint unconstrained;
1071
1072 static inline bool kernel_ip(unsigned long ip)
1073 {
1074 #ifdef CONFIG_X86_32
1075         return ip > PAGE_OFFSET;
1076 #else
1077         return (long)ip < 0;
1078 #endif
1079 }
1080
1081 /*
1082  * Not all PMUs provide the right context information to place the reported IP
1083  * into full context. Specifically segment registers are typically not
1084  * supplied.
1085  *
1086  * Assuming the address is a linear address (it is for IBS), we fake the CS and
1087  * vm86 mode using the known zero-based code segment and 'fix up' the registers
1088  * to reflect this.
1089  *
1090  * Intel PEBS/LBR appear to typically provide the effective address, nothing
1091  * much we can do about that but pray and treat it like a linear address.
1092  */
1093 static inline void set_linear_ip(struct pt_regs *regs, unsigned long ip)
1094 {
1095         regs->cs = kernel_ip(ip) ? __KERNEL_CS : __USER_CS;
1096         if (regs->flags & X86_VM_MASK)
1097                 regs->flags ^= (PERF_EFLAGS_VM | X86_VM_MASK);
1098         regs->ip = ip;
1099 }
1100
1101 ssize_t x86_event_sysfs_show(char *page, u64 config, u64 event);
1102 ssize_t intel_event_sysfs_show(char *page, u64 config);
1103
1104 ssize_t events_sysfs_show(struct device *dev, struct device_attribute *attr,
1105                           char *page);
1106 ssize_t events_ht_sysfs_show(struct device *dev, struct device_attribute *attr,
1107                           char *page);
1108
1109 static inline bool fixed_counter_disabled(int i, struct pmu *pmu)
1110 {
1111         u64 intel_ctrl = hybrid(pmu, intel_ctrl);
1112
1113         return !(intel_ctrl >> (i + INTEL_PMC_IDX_FIXED));
1114 }
1115
1116 #ifdef CONFIG_CPU_SUP_AMD
1117
1118 int amd_pmu_init(void);
1119
1120 #else /* CONFIG_CPU_SUP_AMD */
1121
1122 static inline int amd_pmu_init(void)
1123 {
1124         return 0;
1125 }
1126
1127 #endif /* CONFIG_CPU_SUP_AMD */
1128
1129 static inline int is_pebs_pt(struct perf_event *event)
1130 {
1131         return !!(event->hw.flags & PERF_X86_EVENT_PEBS_VIA_PT);
1132 }
1133
1134 #ifdef CONFIG_CPU_SUP_INTEL
1135
1136 static inline bool intel_pmu_has_bts_period(struct perf_event *event, u64 period)
1137 {
1138         struct hw_perf_event *hwc = &event->hw;
1139         unsigned int hw_event, bts_event;
1140
1141         if (event->attr.freq)
1142                 return false;
1143
1144         hw_event = hwc->config & INTEL_ARCH_EVENT_MASK;
1145         bts_event = x86_pmu.event_map(PERF_COUNT_HW_BRANCH_INSTRUCTIONS);
1146
1147         return hw_event == bts_event && period == 1;
1148 }
1149
1150 static inline bool intel_pmu_has_bts(struct perf_event *event)
1151 {
1152         struct hw_perf_event *hwc = &event->hw;
1153
1154         return intel_pmu_has_bts_period(event, hwc->sample_period);
1155 }
1156
1157 int intel_pmu_save_and_restart(struct perf_event *event);
1158
1159 struct event_constraint *
1160 x86_get_event_constraints(struct cpu_hw_events *cpuc, int idx,
1161                           struct perf_event *event);
1162
1163 extern int intel_cpuc_prepare(struct cpu_hw_events *cpuc, int cpu);
1164 extern void intel_cpuc_finish(struct cpu_hw_events *cpuc);
1165
1166 int intel_pmu_init(void);
1167
1168 void init_debug_store_on_cpu(int cpu);
1169
1170 void fini_debug_store_on_cpu(int cpu);
1171
1172 void release_ds_buffers(void);
1173
1174 void reserve_ds_buffers(void);
1175
1176 void release_lbr_buffers(void);
1177
1178 extern struct event_constraint bts_constraint;
1179 extern struct event_constraint vlbr_constraint;
1180
1181 void intel_pmu_enable_bts(u64 config);
1182
1183 void intel_pmu_disable_bts(void);
1184
1185 int intel_pmu_drain_bts_buffer(void);
1186
1187 extern struct event_constraint intel_core2_pebs_event_constraints[];
1188
1189 extern struct event_constraint intel_atom_pebs_event_constraints[];
1190
1191 extern struct event_constraint intel_slm_pebs_event_constraints[];
1192
1193 extern struct event_constraint intel_glm_pebs_event_constraints[];
1194
1195 extern struct event_constraint intel_glp_pebs_event_constraints[];
1196
1197 extern struct event_constraint intel_nehalem_pebs_event_constraints[];
1198
1199 extern struct event_constraint intel_westmere_pebs_event_constraints[];
1200
1201 extern struct event_constraint intel_snb_pebs_event_constraints[];
1202
1203 extern struct event_constraint intel_ivb_pebs_event_constraints[];
1204
1205 extern struct event_constraint intel_hsw_pebs_event_constraints[];
1206
1207 extern struct event_constraint intel_bdw_pebs_event_constraints[];
1208
1209 extern struct event_constraint intel_skl_pebs_event_constraints[];
1210
1211 extern struct event_constraint intel_icl_pebs_event_constraints[];
1212
1213 extern struct event_constraint intel_spr_pebs_event_constraints[];
1214
1215 struct event_constraint *intel_pebs_constraints(struct perf_event *event);
1216
1217 void intel_pmu_pebs_add(struct perf_event *event);
1218
1219 void intel_pmu_pebs_del(struct perf_event *event);
1220
1221 void intel_pmu_pebs_enable(struct perf_event *event);
1222
1223 void intel_pmu_pebs_disable(struct perf_event *event);
1224
1225 void intel_pmu_pebs_enable_all(void);
1226
1227 void intel_pmu_pebs_disable_all(void);
1228
1229 void intel_pmu_pebs_sched_task(struct perf_event_context *ctx, bool sched_in);
1230
1231 void intel_pmu_auto_reload_read(struct perf_event *event);
1232
1233 void intel_pmu_store_pebs_lbrs(struct lbr_entry *lbr);
1234
1235 void intel_ds_init(void);
1236
1237 void intel_pmu_lbr_swap_task_ctx(struct perf_event_context *prev,
1238                                  struct perf_event_context *next);
1239
1240 void intel_pmu_lbr_sched_task(struct perf_event_context *ctx, bool sched_in);
1241
1242 u64 lbr_from_signext_quirk_wr(u64 val);
1243
1244 void intel_pmu_lbr_reset(void);
1245
1246 void intel_pmu_lbr_reset_32(void);
1247
1248 void intel_pmu_lbr_reset_64(void);
1249
1250 void intel_pmu_lbr_add(struct perf_event *event);
1251
1252 void intel_pmu_lbr_del(struct perf_event *event);
1253
1254 void intel_pmu_lbr_enable_all(bool pmi);
1255
1256 void intel_pmu_lbr_disable_all(void);
1257
1258 void intel_pmu_lbr_read(void);
1259
1260 void intel_pmu_lbr_read_32(struct cpu_hw_events *cpuc);
1261
1262 void intel_pmu_lbr_read_64(struct cpu_hw_events *cpuc);
1263
1264 void intel_pmu_lbr_save(void *ctx);
1265
1266 void intel_pmu_lbr_restore(void *ctx);
1267
1268 void intel_pmu_lbr_init_core(void);
1269
1270 void intel_pmu_lbr_init_nhm(void);
1271
1272 void intel_pmu_lbr_init_atom(void);
1273
1274 void intel_pmu_lbr_init_slm(void);
1275
1276 void intel_pmu_lbr_init_snb(void);
1277
1278 void intel_pmu_lbr_init_hsw(void);
1279
1280 void intel_pmu_lbr_init_skl(void);
1281
1282 void intel_pmu_lbr_init_knl(void);
1283
1284 void intel_pmu_arch_lbr_init(void);
1285
1286 void intel_pmu_pebs_data_source_nhm(void);
1287
1288 void intel_pmu_pebs_data_source_skl(bool pmem);
1289
1290 int intel_pmu_setup_lbr_filter(struct perf_event *event);
1291
1292 void intel_pt_interrupt(void);
1293
1294 int intel_bts_interrupt(void);
1295
1296 void intel_bts_enable_local(void);
1297
1298 void intel_bts_disable_local(void);
1299
1300 int p4_pmu_init(void);
1301
1302 int p6_pmu_init(void);
1303
1304 int knc_pmu_init(void);
1305
1306 static inline int is_ht_workaround_enabled(void)
1307 {
1308         return !!(x86_pmu.flags & PMU_FL_EXCL_ENABLED);
1309 }
1310
1311 #else /* CONFIG_CPU_SUP_INTEL */
1312
1313 static inline void reserve_ds_buffers(void)
1314 {
1315 }
1316
1317 static inline void release_ds_buffers(void)
1318 {
1319 }
1320
1321 static inline void release_lbr_buffers(void)
1322 {
1323 }
1324
1325 static inline int intel_pmu_init(void)
1326 {
1327         return 0;
1328 }
1329
1330 static inline int intel_cpuc_prepare(struct cpu_hw_events *cpuc, int cpu)
1331 {
1332         return 0;
1333 }
1334
1335 static inline void intel_cpuc_finish(struct cpu_hw_events *cpuc)
1336 {
1337 }
1338
1339 static inline int is_ht_workaround_enabled(void)
1340 {
1341         return 0;
1342 }
1343 #endif /* CONFIG_CPU_SUP_INTEL */
1344
1345 #if ((defined CONFIG_CPU_SUP_CENTAUR) || (defined CONFIG_CPU_SUP_ZHAOXIN))
1346 int zhaoxin_pmu_init(void);
1347 #else
1348 static inline int zhaoxin_pmu_init(void)
1349 {
1350         return 0;
1351 }
1352 #endif /*CONFIG_CPU_SUP_CENTAUR or CONFIG_CPU_SUP_ZHAOXIN*/