arch/x86/events/perf_event.h

   1 /*
   2  * Performance events x86 architecture header
   3  *
   4  *  Copyright (C) 2008 Thomas Gleixner <tglx@linutronix.de>
   5  *  Copyright (C) 2008-2009 Red Hat, Inc., Ingo Molnar
   6  *  Copyright (C) 2009 Jaswinder Singh Rajput
   7  *  Copyright (C) 2009 Advanced Micro Devices, Inc., Robert Richter
   8  *  Copyright (C) 2008-2009 Red Hat, Inc., Peter Zijlstra
   9  *  Copyright (C) 2009 Intel Corporation, <markus.t.metzger@intel.com>
  10  *  Copyright (C) 2009 Google, Inc., Stephane Eranian
  11  *
  12  *  For licencing details see kernel-base/COPYING
  13  */
  14
  15 #include <linux/perf_event.h>
  16
  17 #include <asm/intel_ds.h>
  18
  19 /* To enable MSR tracing please use the generic trace points. */
  20
  21 /*
  22  *          |   NHM/WSM    |      SNB     |
  23  * register -------------------------------
  24  *          |  HT  | no HT |  HT  | no HT |
  25  *-----------------------------------------
  26  * offcore  | core | core  | cpu  | core  |
  27  * lbr_sel  | core | core  | cpu  | core  |
  28  * ld_lat   | cpu  | core  | cpu  | core  |
  29  *-----------------------------------------
  30  *
  31  * Given that there is a small number of shared regs,
  32  * we can pre-allocate their slot in the per-cpu
  33  * per-core reg tables.
  34  */
  35 enum extra_reg_type {
  36         EXTRA_REG_NONE  = -1,   /* not used */
  37
  38         EXTRA_REG_RSP_0 = 0,    /* offcore_response_0 */
  39         EXTRA_REG_RSP_1 = 1,    /* offcore_response_1 */
  40         EXTRA_REG_LBR   = 2,    /* lbr_select */
  41         EXTRA_REG_LDLAT = 3,    /* ld_lat_threshold */
  42         EXTRA_REG_FE    = 4,    /* fe_* */
  43
  44         EXTRA_REG_MAX           /* number of entries needed */
  45 };
  46
  47 struct event_constraint {
  48         union {
  49                 unsigned long   idxmsk[BITS_TO_LONGS(X86_PMC_IDX_MAX)];
  50                 u64             idxmsk64;
  51         };
  52         u64             code;
  53         u64             cmask;
  54         int             weight;
  55         int             overlap;
  56         int             flags;
  57         unsigned int    size;
  58 };
  59
  60 static inline bool constraint_match(struct event_constraint *c, u64 ecode)
  61 {
  62         return ((ecode & c->cmask) - c->code) <= (u64)c->size;
  63 }
  64
  65 /*
  66  * struct hw_perf_event.flags flags
  67  */
  68 #define PERF_X86_EVENT_PEBS_LDLAT       0x0001 /* ld+ldlat data address sampling */
  69 #define PERF_X86_EVENT_PEBS_ST          0x0002 /* st data address sampling */
  70 #define PERF_X86_EVENT_PEBS_ST_HSW      0x0004 /* haswell style datala, store */
  71 #define PERF_X86_EVENT_PEBS_LD_HSW      0x0008 /* haswell style datala, load */
  72 #define PERF_X86_EVENT_PEBS_NA_HSW      0x0010 /* haswell style datala, unknown */
  73 #define PERF_X86_EVENT_EXCL             0x0020 /* HT exclusivity on counter */
  74 #define PERF_X86_EVENT_DYNAMIC          0x0040 /* dynamic alloc'd constraint */
  75 #define PERF_X86_EVENT_RDPMC_ALLOWED    0x0080 /* grant rdpmc permission */
  76 #define PERF_X86_EVENT_EXCL_ACCT        0x0100 /* accounted EXCL event */
  77 #define PERF_X86_EVENT_AUTO_RELOAD      0x0200 /* use PEBS auto-reload */
  78 #define PERF_X86_EVENT_LARGE_PEBS       0x0400 /* use large PEBS */
  79 #define PERF_X86_EVENT_PEBS_VIA_PT      0x0800 /* use PT buffer for PEBS */
  80 #define PERF_X86_EVENT_PAIR             0x1000 /* Large Increment per Cycle */
  81 #define PERF_X86_EVENT_LBR_SELECT       0x2000 /* Save/Restore MSR_LBR_SELECT */
  82
  83 struct amd_nb {
  84         int nb_id;  /* NorthBridge id */
  85         int refcnt; /* reference count */
  86         struct perf_event *owners[X86_PMC_IDX_MAX];
  87         struct event_constraint event_constraints[X86_PMC_IDX_MAX];
  88 };
  89
  90 #define PEBS_COUNTER_MASK       ((1ULL << MAX_PEBS_EVENTS) - 1)
  91 #define PEBS_PMI_AFTER_EACH_RECORD BIT_ULL(60)
  92 #define PEBS_OUTPUT_OFFSET      61
  93 #define PEBS_OUTPUT_MASK        (3ull << PEBS_OUTPUT_OFFSET)
  94 #define PEBS_OUTPUT_PT          (1ull << PEBS_OUTPUT_OFFSET)
  95 #define PEBS_VIA_PT_MASK        (PEBS_OUTPUT_PT | PEBS_PMI_AFTER_EACH_RECORD)
  96
  97 /*
  98  * Flags PEBS can handle without an PMI.
  99  *
 100  * TID can only be handled by flushing at context switch.
 101  * REGS_USER can be handled for events limited to ring 3.
 102  *
 103  */
 104 #define LARGE_PEBS_FLAGS \
 105         (PERF_SAMPLE_IP | PERF_SAMPLE_TID | PERF_SAMPLE_ADDR | \
 106         PERF_SAMPLE_ID | PERF_SAMPLE_CPU | PERF_SAMPLE_STREAM_ID | \
 107         PERF_SAMPLE_DATA_SRC | PERF_SAMPLE_IDENTIFIER | \
 108         PERF_SAMPLE_TRANSACTION | PERF_SAMPLE_PHYS_ADDR | \
 109         PERF_SAMPLE_REGS_INTR | PERF_SAMPLE_REGS_USER | \
 110         PERF_SAMPLE_PERIOD)
 111
 112 #define PEBS_GP_REGS                    \
 113         ((1ULL << PERF_REG_X86_AX)    | \
 114          (1ULL << PERF_REG_X86_BX)    | \
 115          (1ULL << PERF_REG_X86_CX)    | \
 116          (1ULL << PERF_REG_X86_DX)    | \
 117          (1ULL << PERF_REG_X86_DI)    | \
 118          (1ULL << PERF_REG_X86_SI)    | \
 119          (1ULL << PERF_REG_X86_SP)    | \
 120          (1ULL << PERF_REG_X86_BP)    | \
 121          (1ULL << PERF_REG_X86_IP)    | \
 122          (1ULL << PERF_REG_X86_FLAGS) | \
 123          (1ULL << PERF_REG_X86_R8)    | \
 124          (1ULL << PERF_REG_X86_R9)    | \
 125          (1ULL << PERF_REG_X86_R10)   | \
 126          (1ULL << PERF_REG_X86_R11)   | \
 127          (1ULL << PERF_REG_X86_R12)   | \
 128          (1ULL << PERF_REG_X86_R13)   | \
 129          (1ULL << PERF_REG_X86_R14)   | \
 130          (1ULL << PERF_REG_X86_R15))
 131
 132 /*
 133  * Per register state.
 134  */
 135 struct er_account {
 136         raw_spinlock_t      lock;       /* per-core: protect structure */
 137         u64                 config;     /* extra MSR config */
 138         u64                 reg;        /* extra MSR number */
 139         atomic_t            ref;        /* reference count */
 140 };
 141
 142 /*
 143  * Per core/cpu state
 144  *
 145  * Used to coordinate shared registers between HT threads or
 146  * among events on a single PMU.
 147  */
 148 struct intel_shared_regs {
 149         struct er_account       regs[EXTRA_REG_MAX];
 150         int                     refcnt;         /* per-core: #HT threads */
 151         unsigned                core_id;        /* per-core: core id */
 152 };
 153
 154 enum intel_excl_state_type {
 155         INTEL_EXCL_UNUSED    = 0, /* counter is unused */
 156         INTEL_EXCL_SHARED    = 1, /* counter can be used by both threads */
 157         INTEL_EXCL_EXCLUSIVE = 2, /* counter can be used by one thread only */
 158 };
 159
 160 struct intel_excl_states {
 161         enum intel_excl_state_type state[X86_PMC_IDX_MAX];
 162         bool sched_started; /* true if scheduling has started */
 163 };
 164
 165 struct intel_excl_cntrs {
 166         raw_spinlock_t  lock;
 167
 168         struct intel_excl_states states[2];
 169
 170         union {
 171                 u16     has_exclusive[2];
 172                 u32     exclusive_present;
 173         };
 174
 175         int             refcnt;         /* per-core: #HT threads */
 176         unsigned        core_id;        /* per-core: core id */
 177 };
 178
 179 struct x86_perf_task_context;
 180 #define MAX_LBR_ENTRIES         32
 181
 182 enum {
 183         LBR_FORMAT_32           = 0x00,
 184         LBR_FORMAT_LIP          = 0x01,
 185         LBR_FORMAT_EIP          = 0x02,
 186         LBR_FORMAT_EIP_FLAGS    = 0x03,
 187         LBR_FORMAT_EIP_FLAGS2   = 0x04,
 188         LBR_FORMAT_INFO         = 0x05,
 189         LBR_FORMAT_TIME         = 0x06,
 190         LBR_FORMAT_MAX_KNOWN    = LBR_FORMAT_TIME,
 191 };
 192
 193 enum {
 194         X86_PERF_KFREE_SHARED = 0,
 195         X86_PERF_KFREE_EXCL   = 1,
 196         X86_PERF_KFREE_MAX
 197 };
 198
 199 struct cpu_hw_events {
 200         /*
 201          * Generic x86 PMC bits
 202          */
 203         struct perf_event       *events[X86_PMC_IDX_MAX]; /* in counter order */
 204         unsigned long           active_mask[BITS_TO_LONGS(X86_PMC_IDX_MAX)];
 205         unsigned long           running[BITS_TO_LONGS(X86_PMC_IDX_MAX)];
 206         int                     enabled;
 207
 208         int                     n_events; /* the # of events in the below arrays */
 209         int                     n_added;  /* the # last events in the below arrays;
 210                                              they've never been enabled yet */
 211         int                     n_txn;    /* the # last events in the below arrays;
 212                                              added in the current transaction */
 213         int                     assign[X86_PMC_IDX_MAX]; /* event to counter assignment */
 214         u64                     tags[X86_PMC_IDX_MAX];
 215
 216         struct perf_event       *event_list[X86_PMC_IDX_MAX]; /* in enabled order */
 217         struct event_constraint *event_constraint[X86_PMC_IDX_MAX];
 218
 219         int                     n_excl; /* the number of exclusive events */
 220
 221         unsigned int            txn_flags;
 222         int                     is_fake;
 223
 224         /*
 225          * Intel DebugStore bits
 226          */
 227         struct debug_store      *ds;
 228         void                    *ds_pebs_vaddr;
 229         void                    *ds_bts_vaddr;
 230         u64                     pebs_enabled;
 231         int                     n_pebs;
 232         int                     n_large_pebs;
 233         int                     n_pebs_via_pt;
 234         int                     pebs_output;
 235
 236         /* Current super set of events hardware configuration */
 237         u64                     pebs_data_cfg;
 238         u64                     active_pebs_data_cfg;
 239         int                     pebs_record_size;
 240
 241         /*
 242          * Intel LBR bits
 243          */
 244         int                             lbr_users;
 245         int                             lbr_pebs_users;
 246         struct perf_branch_stack        lbr_stack;
 247         struct perf_branch_entry        lbr_entries[MAX_LBR_ENTRIES];
 248         union {
 249                 struct er_account               *lbr_sel;
 250                 struct er_account               *lbr_ctl;
 251         };
 252         u64                             br_sel;
 253         void                            *last_task_ctx;
 254         int                             last_log_id;
 255         int                             lbr_select;
 256
 257         /*
 258          * Intel host/guest exclude bits
 259          */
 260         u64                             intel_ctrl_guest_mask;
 261         u64                             intel_ctrl_host_mask;
 262         struct perf_guest_switch_msr    guest_switch_msrs[X86_PMC_IDX_MAX];
 263
 264         /*
 265          * Intel checkpoint mask
 266          */
 267         u64                             intel_cp_status;
 268
 269         /*
 270          * manage shared (per-core, per-cpu) registers
 271          * used on Intel NHM/WSM/SNB
 272          */
 273         struct intel_shared_regs        *shared_regs;
 274         /*
 275          * manage exclusive counter access between hyperthread
 276          */
 277         struct event_constraint *constraint_list; /* in enable order */
 278         struct intel_excl_cntrs         *excl_cntrs;
 279         int excl_thread_id; /* 0 or 1 */
 280
 281         /*
 282          * SKL TSX_FORCE_ABORT shadow
 283          */
 284         u64                             tfa_shadow;
 285
 286         /*
 287          * AMD specific bits
 288          */
 289         struct amd_nb                   *amd_nb;
 290         /* Inverted mask of bits to clear in the perf_ctr ctrl registers */
 291         u64                             perf_ctr_virt_mask;
 292         int                             n_pair; /* Large increment events */
 293
 294         void                            *kfree_on_online[X86_PERF_KFREE_MAX];
 295 };
 296
 297 #define __EVENT_CONSTRAINT_RANGE(c, e, n, m, w, o, f) { \
 298         { .idxmsk64 = (n) },            \
 299         .code = (c),                    \
 300         .size = (e) - (c),              \
 301         .cmask = (m),                   \
 302         .weight = (w),                  \
 303         .overlap = (o),                 \
 304         .flags = f,                     \
 305 }
 306
 307 #define __EVENT_CONSTRAINT(c, n, m, w, o, f) \
 308         __EVENT_CONSTRAINT_RANGE(c, c, n, m, w, o, f)
 309
 310 #define EVENT_CONSTRAINT(c, n, m)       \
 311         __EVENT_CONSTRAINT(c, n, m, HWEIGHT(n), 0, 0)
 312
 313 /*
 314  * The constraint_match() function only works for 'simple' event codes
 315  * and not for extended (AMD64_EVENTSEL_EVENT) events codes.
 316  */
 317 #define EVENT_CONSTRAINT_RANGE(c, e, n, m) \
 318         __EVENT_CONSTRAINT_RANGE(c, e, n, m, HWEIGHT(n), 0, 0)
 319
 320 #define INTEL_EXCLEVT_CONSTRAINT(c, n)  \
 321         __EVENT_CONSTRAINT(c, n, ARCH_PERFMON_EVENTSEL_EVENT, HWEIGHT(n),\
 322                            0, PERF_X86_EVENT_EXCL)
 323
 324 /*
 325  * The overlap flag marks event constraints with overlapping counter
 326  * masks. This is the case if the counter mask of such an event is not
 327  * a subset of any other counter mask of a constraint with an equal or
 328  * higher weight, e.g.:
 329  *
 330  *  c_overlaps = EVENT_CONSTRAINT_OVERLAP(0, 0x09, 0);
 331  *  c_another1 = EVENT_CONSTRAINT(0, 0x07, 0);
 332  *  c_another2 = EVENT_CONSTRAINT(0, 0x38, 0);
 333  *
 334  * The event scheduler may not select the correct counter in the first
 335  * cycle because it needs to know which subsequent events will be
 336  * scheduled. It may fail to schedule the events then. So we set the
 337  * overlap flag for such constraints to give the scheduler a hint which
 338  * events to select for counter rescheduling.
 339  *
 340  * Care must be taken as the rescheduling algorithm is O(n!) which
 341  * will increase scheduling cycles for an over-committed system
 342  * dramatically.  The number of such EVENT_CONSTRAINT_OVERLAP() macros
 343  * and its counter masks must be kept at a minimum.
 344  */
 345 #define EVENT_CONSTRAINT_OVERLAP(c, n, m)       \
 346         __EVENT_CONSTRAINT(c, n, m, HWEIGHT(n), 1, 0)
 347
 348 /*
 349  * Constraint on the Event code.
 350  */
 351 #define INTEL_EVENT_CONSTRAINT(c, n)    \
 352         EVENT_CONSTRAINT(c, n, ARCH_PERFMON_EVENTSEL_EVENT)
 353
 354 /*
 355  * Constraint on a range of Event codes
 356  */
 357 #define INTEL_EVENT_CONSTRAINT_RANGE(c, e, n)                   \
 358         EVENT_CONSTRAINT_RANGE(c, e, n, ARCH_PERFMON_EVENTSEL_EVENT)
 359
 360 /*
 361  * Constraint on the Event code + UMask + fixed-mask
 362  *
 363  * filter mask to validate fixed counter events.
 364  * the following filters disqualify for fixed counters:
 365  *  - inv
 366  *  - edge
 367  *  - cnt-mask
 368  *  - in_tx
 369  *  - in_tx_checkpointed
 370  *  The other filters are supported by fixed counters.
 371  *  The any-thread option is supported starting with v3.
 372  */
 373 #define FIXED_EVENT_FLAGS (X86_RAW_EVENT_MASK|HSW_IN_TX|HSW_IN_TX_CHECKPOINTED)
 374 #define FIXED_EVENT_CONSTRAINT(c, n)    \
 375         EVENT_CONSTRAINT(c, (1ULL << (32+n)), FIXED_EVENT_FLAGS)
 376
 377 /*
 378  * Constraint on the Event code + UMask
 379  */
 380 #define INTEL_UEVENT_CONSTRAINT(c, n)   \
 381         EVENT_CONSTRAINT(c, n, INTEL_ARCH_EVENT_MASK)
 382
 383 /* Constraint on specific umask bit only + event */
 384 #define INTEL_UBIT_EVENT_CONSTRAINT(c, n)       \
 385         EVENT_CONSTRAINT(c, n, ARCH_PERFMON_EVENTSEL_EVENT|(c))
 386
 387 /* Like UEVENT_CONSTRAINT, but match flags too */
 388 #define INTEL_FLAGS_UEVENT_CONSTRAINT(c, n)     \
 389         EVENT_CONSTRAINT(c, n, INTEL_ARCH_EVENT_MASK|X86_ALL_EVENT_FLAGS)
 390
 391 #define INTEL_EXCLUEVT_CONSTRAINT(c, n) \
 392         __EVENT_CONSTRAINT(c, n, INTEL_ARCH_EVENT_MASK, \
 393                            HWEIGHT(n), 0, PERF_X86_EVENT_EXCL)
 394
 395 #define INTEL_PLD_CONSTRAINT(c, n)      \
 396         __EVENT_CONSTRAINT(c, n, INTEL_ARCH_EVENT_MASK|X86_ALL_EVENT_FLAGS, \
 397                            HWEIGHT(n), 0, PERF_X86_EVENT_PEBS_LDLAT)
 398
 399 #define INTEL_PST_CONSTRAINT(c, n)      \
 400         __EVENT_CONSTRAINT(c, n, INTEL_ARCH_EVENT_MASK|X86_ALL_EVENT_FLAGS, \
 401                           HWEIGHT(n), 0, PERF_X86_EVENT_PEBS_ST)
 402
 403 /* Event constraint, but match on all event flags too. */
 404 #define INTEL_FLAGS_EVENT_CONSTRAINT(c, n) \
 405         EVENT_CONSTRAINT(c, n, ARCH_PERFMON_EVENTSEL_EVENT|X86_ALL_EVENT_FLAGS)
 406
 407 #define INTEL_FLAGS_EVENT_CONSTRAINT_RANGE(c, e, n)                     \
 408         EVENT_CONSTRAINT_RANGE(c, e, n, ARCH_PERFMON_EVENTSEL_EVENT|X86_ALL_EVENT_FLAGS)
 409
 410 /* Check only flags, but allow all event/umask */
 411 #define INTEL_ALL_EVENT_CONSTRAINT(code, n)     \
 412         EVENT_CONSTRAINT(code, n, X86_ALL_EVENT_FLAGS)
 413
 414 /* Check flags and event code, and set the HSW store flag */
 415 #define INTEL_FLAGS_EVENT_CONSTRAINT_DATALA_ST(code, n) \
 416         __EVENT_CONSTRAINT(code, n,                     \
 417                           ARCH_PERFMON_EVENTSEL_EVENT|X86_ALL_EVENT_FLAGS, \
 418                           HWEIGHT(n), 0, PERF_X86_EVENT_PEBS_ST_HSW)
 419
 420 /* Check flags and event code, and set the HSW load flag */
 421 #define INTEL_FLAGS_EVENT_CONSTRAINT_DATALA_LD(code, n) \
 422         __EVENT_CONSTRAINT(code, n,                     \
 423                           ARCH_PERFMON_EVENTSEL_EVENT|X86_ALL_EVENT_FLAGS, \
 424                           HWEIGHT(n), 0, PERF_X86_EVENT_PEBS_LD_HSW)
 425
 426 #define INTEL_FLAGS_EVENT_CONSTRAINT_DATALA_LD_RANGE(code, end, n) \
 427         __EVENT_CONSTRAINT_RANGE(code, end, n,                          \
 428                           ARCH_PERFMON_EVENTSEL_EVENT|X86_ALL_EVENT_FLAGS, \
 429                           HWEIGHT(n), 0, PERF_X86_EVENT_PEBS_LD_HSW)
 430
 431 #define INTEL_FLAGS_EVENT_CONSTRAINT_DATALA_XLD(code, n) \
 432         __EVENT_CONSTRAINT(code, n,                     \
 433                           ARCH_PERFMON_EVENTSEL_EVENT|X86_ALL_EVENT_FLAGS, \
 434                           HWEIGHT(n), 0, \
 435                           PERF_X86_EVENT_PEBS_LD_HSW|PERF_X86_EVENT_EXCL)
 436
 437 /* Check flags and event code/umask, and set the HSW store flag */
 438 #define INTEL_FLAGS_UEVENT_CONSTRAINT_DATALA_ST(code, n) \
 439         __EVENT_CONSTRAINT(code, n,                     \
 440                           INTEL_ARCH_EVENT_MASK|X86_ALL_EVENT_FLAGS, \
 441                           HWEIGHT(n), 0, PERF_X86_EVENT_PEBS_ST_HSW)
 442
 443 #define INTEL_FLAGS_UEVENT_CONSTRAINT_DATALA_XST(code, n) \
 444         __EVENT_CONSTRAINT(code, n,                     \
 445                           INTEL_ARCH_EVENT_MASK|X86_ALL_EVENT_FLAGS, \
 446                           HWEIGHT(n), 0, \
 447                           PERF_X86_EVENT_PEBS_ST_HSW|PERF_X86_EVENT_EXCL)
 448
 449 /* Check flags and event code/umask, and set the HSW load flag */
 450 #define INTEL_FLAGS_UEVENT_CONSTRAINT_DATALA_LD(code, n) \
 451         __EVENT_CONSTRAINT(code, n,                     \
 452                           INTEL_ARCH_EVENT_MASK|X86_ALL_EVENT_FLAGS, \
 453                           HWEIGHT(n), 0, PERF_X86_EVENT_PEBS_LD_HSW)
 454
 455 #define INTEL_FLAGS_UEVENT_CONSTRAINT_DATALA_XLD(code, n) \
 456         __EVENT_CONSTRAINT(code, n,                     \
 457                           INTEL_ARCH_EVENT_MASK|X86_ALL_EVENT_FLAGS, \
 458                           HWEIGHT(n), 0, \
 459                           PERF_X86_EVENT_PEBS_LD_HSW|PERF_X86_EVENT_EXCL)
 460
 461 /* Check flags and event code/umask, and set the HSW N/A flag */
 462 #define INTEL_FLAGS_UEVENT_CONSTRAINT_DATALA_NA(code, n) \
 463         __EVENT_CONSTRAINT(code, n,                     \
 464                           INTEL_ARCH_EVENT_MASK|X86_ALL_EVENT_FLAGS, \
 465                           HWEIGHT(n), 0, PERF_X86_EVENT_PEBS_NA_HSW)
 466
 467
 468 /*
 469  * We define the end marker as having a weight of -1
 470  * to enable blacklisting of events using a counter bitmask
 471  * of zero and thus a weight of zero.
 472  * The end marker has a weight that cannot possibly be
 473  * obtained from counting the bits in the bitmask.
 474  */
 475 #define EVENT_CONSTRAINT_END { .weight = -1 }
 476
 477 /*
 478  * Check for end marker with weight == -1
 479  */
 480 #define for_each_event_constraint(e, c) \
 481         for ((e) = (c); (e)->weight != -1; (e)++)
 482
 483 /*
 484  * Extra registers for specific events.
 485  *
 486  * Some events need large masks and require external MSRs.
 487  * Those extra MSRs end up being shared for all events on
 488  * a PMU and sometimes between PMU of sibling HT threads.
 489  * In either case, the kernel needs to handle conflicting
 490  * accesses to those extra, shared, regs. The data structure
 491  * to manage those registers is stored in cpu_hw_event.
 492  */
 493 struct extra_reg {
 494         unsigned int            event;
 495         unsigned int            msr;
 496         u64                     config_mask;
 497         u64                     valid_mask;
 498         int                     idx;  /* per_xxx->regs[] reg index */
 499         bool                    extra_msr_access;
 500 };
 501
 502 #define EVENT_EXTRA_REG(e, ms, m, vm, i) {      \
 503         .event = (e),                   \
 504         .msr = (ms),                    \
 505         .config_mask = (m),             \
 506         .valid_mask = (vm),             \
 507         .idx = EXTRA_REG_##i,           \
 508         .extra_msr_access = true,       \
 509         }
 510
 511 #define INTEL_EVENT_EXTRA_REG(event, msr, vm, idx)      \
 512         EVENT_EXTRA_REG(event, msr, ARCH_PERFMON_EVENTSEL_EVENT, vm, idx)
 513
 514 #define INTEL_UEVENT_EXTRA_REG(event, msr, vm, idx) \
 515         EVENT_EXTRA_REG(event, msr, ARCH_PERFMON_EVENTSEL_EVENT | \
 516                         ARCH_PERFMON_EVENTSEL_UMASK, vm, idx)
 517
 518 #define INTEL_UEVENT_PEBS_LDLAT_EXTRA_REG(c) \
 519         INTEL_UEVENT_EXTRA_REG(c, \
 520                                MSR_PEBS_LD_LAT_THRESHOLD, \
 521                                0xffff, \
 522                                LDLAT)
 523
 524 #define EVENT_EXTRA_END EVENT_EXTRA_REG(0, 0, 0, 0, RSP_0)
 525
 526 union perf_capabilities {
 527         struct {
 528                 u64     lbr_format:6;
 529                 u64     pebs_trap:1;
 530                 u64     pebs_arch_reg:1;
 531                 u64     pebs_format:4;
 532                 u64     smm_freeze:1;
 533                 /*
 534                  * PMU supports separate counter range for writing
 535                  * values > 32bit.
 536                  */
 537                 u64     full_width_write:1;
 538                 u64     pebs_baseline:1;
 539                 u64     pebs_metrics_available:1;
 540                 u64     pebs_output_pt_available:1;
 541         };
 542         u64     capabilities;
 543 };
 544
 545 struct x86_pmu_quirk {
 546         struct x86_pmu_quirk *next;
 547         void (*func)(void);
 548 };
 549
 550 union x86_pmu_config {
 551         struct {
 552                 u64 event:8,
 553                     umask:8,
 554                     usr:1,
 555                     os:1,
 556                     edge:1,
 557                     pc:1,
 558                     interrupt:1,
 559                     __reserved1:1,
 560                     en:1,
 561                     inv:1,
 562                     cmask:8,
 563                     event2:4,
 564                     __reserved2:4,
 565                     go:1,
 566                     ho:1;
 567         } bits;
 568         u64 value;
 569 };
 570
 571 #define X86_CONFIG(args...) ((union x86_pmu_config){.bits = {args}}).value
 572
 573 enum {
 574         x86_lbr_exclusive_lbr,
 575         x86_lbr_exclusive_bts,
 576         x86_lbr_exclusive_pt,
 577         x86_lbr_exclusive_max,
 578 };
 579
 580 /*
 581  * struct x86_pmu - generic x86 pmu
 582  */
 583 struct x86_pmu {
 584         /*
 585          * Generic x86 PMC bits
 586          */
 587         const char      *name;
 588         int             version;
 589         int             (*handle_irq)(struct pt_regs *);
 590         void            (*disable_all)(void);
 591         void            (*enable_all)(int added);
 592         void            (*enable)(struct perf_event *);
 593         void            (*disable)(struct perf_event *);
 594         void            (*add)(struct perf_event *);
 595         void            (*del)(struct perf_event *);
 596         void            (*read)(struct perf_event *event);
 597         int             (*hw_config)(struct perf_event *event);
 598         int             (*schedule_events)(struct cpu_hw_events *cpuc, int n, int *assign);
 599         unsigned        eventsel;
 600         unsigned        perfctr;
 601         int             (*addr_offset)(int index, bool eventsel);
 602         int             (*rdpmc_index)(int index);
 603         u64             (*event_map)(int);
 604         int             max_events;
 605         int             num_counters;
 606         int             num_counters_fixed;
 607         int             cntval_bits;
 608         u64             cntval_mask;
 609         union {
 610                         unsigned long events_maskl;
 611                         unsigned long events_mask[BITS_TO_LONGS(ARCH_PERFMON_EVENTS_COUNT)];
 612         };
 613         int             events_mask_len;
 614         int             apic;
 615         u64             max_period;
 616         struct event_constraint *
 617                         (*get_event_constraints)(struct cpu_hw_events *cpuc,
 618                                                  int idx,
 619                                                  struct perf_event *event);
 620
 621         void            (*put_event_constraints)(struct cpu_hw_events *cpuc,
 622                                                  struct perf_event *event);
 623
 624         void            (*start_scheduling)(struct cpu_hw_events *cpuc);
 625
 626         void            (*commit_scheduling)(struct cpu_hw_events *cpuc, int idx, int cntr);
 627
 628         void            (*stop_scheduling)(struct cpu_hw_events *cpuc);
 629
 630         struct event_constraint *event_constraints;
 631         struct x86_pmu_quirk *quirks;
 632         int             perfctr_second_write;
 633         u64             (*limit_period)(struct perf_event *event, u64 l);
 634
 635         /* PMI handler bits */
 636         unsigned int    late_ack                :1,
 637                         enabled_ack             :1,
 638                         counter_freezing        :1;
 639         /*
 640          * sysfs attrs
 641          */
 642         int             attr_rdpmc_broken;
 643         int             attr_rdpmc;
 644         struct attribute **format_attrs;
 645
 646         ssize_t         (*events_sysfs_show)(char *page, u64 config);
 647         const struct attribute_group **attr_update;
 648
 649         unsigned long   attr_freeze_on_smi;
 650
 651         /*
 652          * CPU Hotplug hooks
 653          */
 654         int             (*cpu_prepare)(int cpu);
 655         void            (*cpu_starting)(int cpu);
 656         void            (*cpu_dying)(int cpu);
 657         void            (*cpu_dead)(int cpu);
 658
 659         void            (*check_microcode)(void);
 660         void            (*sched_task)(struct perf_event_context *ctx,
 661                                       bool sched_in);
 662
 663         /*
 664          * Intel Arch Perfmon v2+
 665          */
 666         u64                     intel_ctrl;
 667         union perf_capabilities intel_cap;
 668
 669         /*
 670          * Intel DebugStore bits
 671          */
 672         unsigned int    bts                     :1,
 673                         bts_active              :1,
 674                         pebs                    :1,
 675                         pebs_active             :1,
 676                         pebs_broken             :1,
 677                         pebs_prec_dist          :1,
 678                         pebs_no_tlb             :1,
 679                         pebs_no_isolation       :1;
 680         int             pebs_record_size;
 681         int             pebs_buffer_size;
 682         int             max_pebs_events;
 683         void            (*drain_pebs)(struct pt_regs *regs);
 684         struct event_constraint *pebs_constraints;
 685         void            (*pebs_aliases)(struct perf_event *event);
 686         unsigned long   large_pebs_flags;
 687         u64             rtm_abort_event;
 688
 689         /*
 690          * Intel LBR
 691          */
 692         unsigned int    lbr_tos, lbr_from, lbr_to,
 693                         lbr_nr;                    /* LBR base regs and size */
 694         union {
 695                 u64     lbr_sel_mask;              /* LBR_SELECT valid bits */
 696                 u64     lbr_ctl_mask;              /* LBR_CTL valid bits */
 697         };
 698         union {
 699                 const int       *lbr_sel_map;      /* lbr_select mappings */
 700                 int             *lbr_ctl_map;      /* LBR_CTL mappings */
 701         };
 702         bool            lbr_double_abort;          /* duplicated lbr aborts */
 703         bool            lbr_pt_coexist;            /* (LBR|BTS) may coexist with PT */
 704
 705         /*
 706          * Intel Architectural LBR CPUID Enumeration
 707          */
 708         unsigned int    lbr_depth_mask:8;
 709         unsigned int    lbr_deep_c_reset:1;
 710         unsigned int    lbr_lip:1;
 711         unsigned int    lbr_cpl:1;
 712         unsigned int    lbr_filter:1;
 713         unsigned int    lbr_call_stack:1;
 714         unsigned int    lbr_mispred:1;
 715         unsigned int    lbr_timed_lbr:1;
 716         unsigned int    lbr_br_type:1;
 717
 718         void            (*lbr_reset)(void);
 719         void            (*lbr_read)(struct cpu_hw_events *cpuc);
 720         void            (*lbr_save)(void *ctx);
 721         void            (*lbr_restore)(void *ctx);
 722
 723         /*
 724          * Intel PT/LBR/BTS are exclusive
 725          */
 726         atomic_t        lbr_exclusive[x86_lbr_exclusive_max];
 727
 728         /*
 729          * perf task context (i.e. struct perf_event_context::task_ctx_data)
 730          * switch helper to bridge calls from perf/core to perf/x86.
 731          * See struct pmu::swap_task_ctx() usage for examples;
 732          */
 733         void            (*swap_task_ctx)(struct perf_event_context *prev,
 734                                          struct perf_event_context *next);
 735
 736         /*
 737          * AMD bits
 738          */
 739         unsigned int    amd_nb_constraints : 1;
 740         u64             perf_ctr_pair_en;
 741
 742         /*
 743          * Extra registers for events
 744          */
 745         struct extra_reg *extra_regs;
 746         unsigned int flags;
 747
 748         /*
 749          * Intel host/guest support (KVM)
 750          */
 751         struct perf_guest_switch_msr *(*guest_get_msrs)(int *nr);
 752
 753         /*
 754          * Check period value for PERF_EVENT_IOC_PERIOD ioctl.
 755          */
 756         int (*check_period) (struct perf_event *event, u64 period);
 757
 758         int (*aux_output_match) (struct perf_event *event);
 759 };
 760
 761 struct x86_perf_task_context_opt {
 762         int lbr_callstack_users;
 763         int lbr_stack_state;
 764         int log_id;
 765 };
 766
 767 struct x86_perf_task_context {
 768         u64 lbr_from[MAX_LBR_ENTRIES];
 769         u64 lbr_to[MAX_LBR_ENTRIES];
 770         u64 lbr_info[MAX_LBR_ENTRIES];
 771         u64 lbr_sel;
 772         int tos;
 773         int valid_lbrs;
 774         struct x86_perf_task_context_opt opt;
 775 };
 776
 777 #define x86_add_quirk(func_)                                            \
 778 do {                                                                    \
 779         static struct x86_pmu_quirk __quirk __initdata = {              \
 780                 .func = func_,                                          \
 781         };                                                              \
 782         __quirk.next = x86_pmu.quirks;                                  \
 783         x86_pmu.quirks = &__quirk;                                      \
 784 } while (0)
 785
 786 /*
 787  * x86_pmu flags
 788  */
 789 #define PMU_FL_NO_HT_SHARING    0x1 /* no hyper-threading resource sharing */
 790 #define PMU_FL_HAS_RSP_1        0x2 /* has 2 equivalent offcore_rsp regs   */
 791 #define PMU_FL_EXCL_CNTRS       0x4 /* has exclusive counter requirements  */
 792 #define PMU_FL_EXCL_ENABLED     0x8 /* exclusive counter active */
 793 #define PMU_FL_PEBS_ALL         0x10 /* all events are valid PEBS events */
 794 #define PMU_FL_TFA              0x20 /* deal with TSX force abort */
 795 #define PMU_FL_PAIR             0x40 /* merge counters for large incr. events */
 796
 797 #define EVENT_VAR(_id)  event_attr_##_id
 798 #define EVENT_PTR(_id) &event_attr_##_id.attr.attr
 799
 800 #define EVENT_ATTR(_name, _id)                                          \
 801 static struct perf_pmu_events_attr EVENT_VAR(_id) = {                   \
 802         .attr           = __ATTR(_name, 0444, events_sysfs_show, NULL), \
 803         .id             = PERF_COUNT_HW_##_id,                          \
 804         .event_str      = NULL,                                         \
 805 };
 806
 807 #define EVENT_ATTR_STR(_name, v, str)                                   \
 808 static struct perf_pmu_events_attr event_attr_##v = {                   \
 809         .attr           = __ATTR(_name, 0444, events_sysfs_show, NULL), \
 810         .id             = 0,                                            \
 811         .event_str      = str,                                          \
 812 };
 813
 814 #define EVENT_ATTR_STR_HT(_name, v, noht, ht)                           \
 815 static struct perf_pmu_events_ht_attr event_attr_##v = {                \
 816         .attr           = __ATTR(_name, 0444, events_ht_sysfs_show, NULL),\
 817         .id             = 0,                                            \
 818         .event_str_noht = noht,                                         \
 819         .event_str_ht   = ht,                                           \
 820 }
 821
 822 struct pmu *x86_get_pmu(void);
 823 extern struct x86_pmu x86_pmu __read_mostly;
 824
 825 static __always_inline struct x86_perf_task_context_opt *task_context_opt(void *ctx)
 826 {
 827         return &((struct x86_perf_task_context *)ctx)->opt;
 828 }
 829
 830 static inline bool x86_pmu_has_lbr_callstack(void)
 831 {
 832         return  x86_pmu.lbr_sel_map &&
 833                 x86_pmu.lbr_sel_map[PERF_SAMPLE_BRANCH_CALL_STACK_SHIFT] > 0;
 834 }
 835
 836 DECLARE_PER_CPU(struct cpu_hw_events, cpu_hw_events);
 837
 838 int x86_perf_event_set_period(struct perf_event *event);
 839
 840 /*
 841  * Generalized hw caching related hw_event table, filled
 842  * in on a per model basis. A value of 0 means
 843  * 'not supported', -1 means 'hw_event makes no sense on
 844  * this CPU', any other value means the raw hw_event
 845  * ID.
 846  */
 847
 848 #define C(x) PERF_COUNT_HW_CACHE_##x
 849
 850 extern u64 __read_mostly hw_cache_event_ids
 851                                 [PERF_COUNT_HW_CACHE_MAX]
 852                                 [PERF_COUNT_HW_CACHE_OP_MAX]
 853                                 [PERF_COUNT_HW_CACHE_RESULT_MAX];
 854 extern u64 __read_mostly hw_cache_extra_regs
 855                                 [PERF_COUNT_HW_CACHE_MAX]
 856                                 [PERF_COUNT_HW_CACHE_OP_MAX]
 857                                 [PERF_COUNT_HW_CACHE_RESULT_MAX];
 858
 859 u64 x86_perf_event_update(struct perf_event *event);
 860
 861 static inline unsigned int x86_pmu_config_addr(int index)
 862 {
 863         return x86_pmu.eventsel + (x86_pmu.addr_offset ?
 864                                    x86_pmu.addr_offset(index, true) : index);
 865 }
 866
 867 static inline unsigned int x86_pmu_event_addr(int index)
 868 {
 869         return x86_pmu.perfctr + (x86_pmu.addr_offset ?
 870                                   x86_pmu.addr_offset(index, false) : index);
 871 }
 872
 873 static inline int x86_pmu_rdpmc_index(int index)
 874 {
 875         return x86_pmu.rdpmc_index ? x86_pmu.rdpmc_index(index) : index;
 876 }
 877
 878 int x86_add_exclusive(unsigned int what);
 879
 880 void x86_del_exclusive(unsigned int what);
 881
 882 int x86_reserve_hardware(void);
 883
 884 void x86_release_hardware(void);
 885
 886 int x86_pmu_max_precise(void);
 887
 888 void hw_perf_lbr_event_destroy(struct perf_event *event);
 889
 890 int x86_setup_perfctr(struct perf_event *event);
 891
 892 int x86_pmu_hw_config(struct perf_event *event);
 893
 894 void x86_pmu_disable_all(void);
 895
 896 static inline bool is_counter_pair(struct hw_perf_event *hwc)
 897 {
 898         return hwc->flags & PERF_X86_EVENT_PAIR;
 899 }
 900
 901 static inline void __x86_pmu_enable_event(struct hw_perf_event *hwc,
 902                                           u64 enable_mask)
 903 {
 904         u64 disable_mask = __this_cpu_read(cpu_hw_events.perf_ctr_virt_mask);
 905
 906         if (hwc->extra_reg.reg)
 907                 wrmsrl(hwc->extra_reg.reg, hwc->extra_reg.config);
 908
 909         /*
 910          * Add enabled Merge event on next counter
 911          * if large increment event being enabled on this counter
 912          */
 913         if (is_counter_pair(hwc))
 914                 wrmsrl(x86_pmu_config_addr(hwc->idx + 1), x86_pmu.perf_ctr_pair_en);
 915
 916         wrmsrl(hwc->config_base, (hwc->config | enable_mask) & ~disable_mask);
 917 }
 918
 919 void x86_pmu_enable_all(int added);
 920
 921 int perf_assign_events(struct event_constraint **constraints, int n,
 922                         int wmin, int wmax, int gpmax, int *assign);
 923 int x86_schedule_events(struct cpu_hw_events *cpuc, int n, int *assign);
 924
 925 void x86_pmu_stop(struct perf_event *event, int flags);
 926
 927 static inline void x86_pmu_disable_event(struct perf_event *event)
 928 {
 929         struct hw_perf_event *hwc = &event->hw;
 930
 931         wrmsrl(hwc->config_base, hwc->config);
 932
 933         if (is_counter_pair(hwc))
 934                 wrmsrl(x86_pmu_config_addr(hwc->idx + 1), 0);
 935 }
 936
 937 void x86_pmu_enable_event(struct perf_event *event);
 938
 939 int x86_pmu_handle_irq(struct pt_regs *regs);
 940
 941 extern struct event_constraint emptyconstraint;
 942
 943 extern struct event_constraint unconstrained;
 944
 945 static inline bool kernel_ip(unsigned long ip)
 946 {
 947 #ifdef CONFIG_X86_32
 948         return ip > PAGE_OFFSET;
 949 #else
 950         return (long)ip < 0;
 951 #endif
 952 }
 953
 954 /*
 955  * Not all PMUs provide the right context information to place the reported IP
 956  * into full context. Specifically segment registers are typically not
 957  * supplied.
 958  *
 959  * Assuming the address is a linear address (it is for IBS), we fake the CS and
 960  * vm86 mode using the known zero-based code segment and 'fix up' the registers
 961  * to reflect this.
 962  *
 963  * Intel PEBS/LBR appear to typically provide the effective address, nothing
 964  * much we can do about that but pray and treat it like a linear address.
 965  */
 966 static inline void set_linear_ip(struct pt_regs *regs, unsigned long ip)
 967 {
 968         regs->cs = kernel_ip(ip) ? __KERNEL_CS : __USER_CS;
 969         if (regs->flags & X86_VM_MASK)
 970                 regs->flags ^= (PERF_EFLAGS_VM | X86_VM_MASK);
 971         regs->ip = ip;
 972 }
 973
 974 ssize_t x86_event_sysfs_show(char *page, u64 config, u64 event);
 975 ssize_t intel_event_sysfs_show(char *page, u64 config);
 976
 977 ssize_t events_sysfs_show(struct device *dev, struct device_attribute *attr,
 978                           char *page);
 979 ssize_t events_ht_sysfs_show(struct device *dev, struct device_attribute *attr,
 980                           char *page);
 981
 982 #ifdef CONFIG_CPU_SUP_AMD
 983
 984 int amd_pmu_init(void);
 985
 986 #else /* CONFIG_CPU_SUP_AMD */
 987
 988 static inline int amd_pmu_init(void)
 989 {
 990         return 0;
 991 }
 992
 993 #endif /* CONFIG_CPU_SUP_AMD */
 994
 995 static inline int is_pebs_pt(struct perf_event *event)
 996 {
 997         return !!(event->hw.flags & PERF_X86_EVENT_PEBS_VIA_PT);
 998 }
 999
1000 #ifdef CONFIG_CPU_SUP_INTEL
1001
1002 static inline bool intel_pmu_has_bts_period(struct perf_event *event, u64 period)
1003 {
1004         struct hw_perf_event *hwc = &event->hw;
1005         unsigned int hw_event, bts_event;
1006
1007         if (event->attr.freq)
1008                 return false;
1009
1010         hw_event = hwc->config & INTEL_ARCH_EVENT_MASK;
1011         bts_event = x86_pmu.event_map(PERF_COUNT_HW_BRANCH_INSTRUCTIONS);
1012
1013         return hw_event == bts_event && period == 1;
1014 }
1015
1016 static inline bool intel_pmu_has_bts(struct perf_event *event)
1017 {
1018         struct hw_perf_event *hwc = &event->hw;
1019
1020         return intel_pmu_has_bts_period(event, hwc->sample_period);
1021 }
1022
1023 int intel_pmu_save_and_restart(struct perf_event *event);
1024
1025 struct event_constraint *
1026 x86_get_event_constraints(struct cpu_hw_events *cpuc, int idx,
1027                           struct perf_event *event);
1028
1029 extern int intel_cpuc_prepare(struct cpu_hw_events *cpuc, int cpu);
1030 extern void intel_cpuc_finish(struct cpu_hw_events *cpuc);
1031
1032 int intel_pmu_init(void);
1033
1034 void init_debug_store_on_cpu(int cpu);
1035
1036 void fini_debug_store_on_cpu(int cpu);
1037
1038 void release_ds_buffers(void);
1039
1040 void reserve_ds_buffers(void);
1041
1042 extern struct event_constraint bts_constraint;
1043 extern struct event_constraint vlbr_constraint;
1044
1045 void intel_pmu_enable_bts(u64 config);
1046
1047 void intel_pmu_disable_bts(void);
1048
1049 int intel_pmu_drain_bts_buffer(void);
1050
1051 extern struct event_constraint intel_core2_pebs_event_constraints[];
1052
1053 extern struct event_constraint intel_atom_pebs_event_constraints[];
1054
1055 extern struct event_constraint intel_slm_pebs_event_constraints[];
1056
1057 extern struct event_constraint intel_glm_pebs_event_constraints[];
1058
1059 extern struct event_constraint intel_glp_pebs_event_constraints[];
1060
1061 extern struct event_constraint intel_nehalem_pebs_event_constraints[];
1062
1063 extern struct event_constraint intel_westmere_pebs_event_constraints[];
1064
1065 extern struct event_constraint intel_snb_pebs_event_constraints[];
1066
1067 extern struct event_constraint intel_ivb_pebs_event_constraints[];
1068
1069 extern struct event_constraint intel_hsw_pebs_event_constraints[];
1070
1071 extern struct event_constraint intel_bdw_pebs_event_constraints[];
1072
1073 extern struct event_constraint intel_skl_pebs_event_constraints[];
1074
1075 extern struct event_constraint intel_icl_pebs_event_constraints[];
1076
1077 struct event_constraint *intel_pebs_constraints(struct perf_event *event);
1078
1079 void intel_pmu_pebs_add(struct perf_event *event);
1080
1081 void intel_pmu_pebs_del(struct perf_event *event);
1082
1083 void intel_pmu_pebs_enable(struct perf_event *event);
1084
1085 void intel_pmu_pebs_disable(struct perf_event *event);
1086
1087 void intel_pmu_pebs_enable_all(void);
1088
1089 void intel_pmu_pebs_disable_all(void);
1090
1091 void intel_pmu_pebs_sched_task(struct perf_event_context *ctx, bool sched_in);
1092
1093 void intel_pmu_auto_reload_read(struct perf_event *event);
1094
1095 void intel_pmu_store_pebs_lbrs(struct pebs_lbr *lbr);
1096
1097 void intel_ds_init(void);
1098
1099 void intel_pmu_lbr_swap_task_ctx(struct perf_event_context *prev,
1100                                  struct perf_event_context *next);
1101
1102 void intel_pmu_lbr_sched_task(struct perf_event_context *ctx, bool sched_in);
1103
1104 u64 lbr_from_signext_quirk_wr(u64 val);
1105
1106 void intel_pmu_lbr_reset(void);
1107
1108 void intel_pmu_lbr_reset_32(void);
1109
1110 void intel_pmu_lbr_reset_64(void);
1111
1112 void intel_pmu_lbr_add(struct perf_event *event);
1113
1114 void intel_pmu_lbr_del(struct perf_event *event);
1115
1116 void intel_pmu_lbr_enable_all(bool pmi);
1117
1118 void intel_pmu_lbr_disable_all(void);
1119
1120 void intel_pmu_lbr_read(void);
1121
1122 void intel_pmu_lbr_read_32(struct cpu_hw_events *cpuc);
1123
1124 void intel_pmu_lbr_read_64(struct cpu_hw_events *cpuc);
1125
1126 void intel_pmu_lbr_save(void *ctx);
1127
1128 void intel_pmu_lbr_restore(void *ctx);
1129
1130 void intel_pmu_lbr_init_core(void);
1131
1132 void intel_pmu_lbr_init_nhm(void);
1133
1134 void intel_pmu_lbr_init_atom(void);
1135
1136 void intel_pmu_lbr_init_slm(void);
1137
1138 void intel_pmu_lbr_init_snb(void);
1139
1140 void intel_pmu_lbr_init_hsw(void);
1141
1142 void intel_pmu_lbr_init_skl(void);
1143
1144 void intel_pmu_lbr_init_knl(void);
1145
1146 void intel_pmu_pebs_data_source_nhm(void);
1147
1148 void intel_pmu_pebs_data_source_skl(bool pmem);
1149
1150 int intel_pmu_setup_lbr_filter(struct perf_event *event);
1151
1152 void intel_pt_interrupt(void);
1153
1154 int intel_bts_interrupt(void);
1155
1156 void intel_bts_enable_local(void);
1157
1158 void intel_bts_disable_local(void);
1159
1160 int p4_pmu_init(void);
1161
1162 int p6_pmu_init(void);
1163
1164 int knc_pmu_init(void);
1165
1166 static inline int is_ht_workaround_enabled(void)
1167 {
1168         return !!(x86_pmu.flags & PMU_FL_EXCL_ENABLED);
1169 }
1170
1171 #else /* CONFIG_CPU_SUP_INTEL */
1172
1173 static inline void reserve_ds_buffers(void)
1174 {
1175 }
1176
1177 static inline void release_ds_buffers(void)
1178 {
1179 }
1180
1181 static inline int intel_pmu_init(void)
1182 {
1183         return 0;
1184 }
1185
1186 static inline int intel_cpuc_prepare(struct cpu_hw_events *cpuc, int cpu)
1187 {
1188         return 0;
1189 }
1190
1191 static inline void intel_cpuc_finish(struct cpu_hw_events *cpuc)
1192 {
1193 }
1194
1195 static inline int is_ht_workaround_enabled(void)
1196 {
1197         return 0;
1198 }
1199 #endif /* CONFIG_CPU_SUP_INTEL */
1200
1201 #if ((defined CONFIG_CPU_SUP_CENTAUR) || (defined CONFIG_CPU_SUP_ZHAOXIN))
1202 int zhaoxin_pmu_init(void);
1203 #else
1204 static inline int zhaoxin_pmu_init(void)
1205 {
1206         return 0;
1207 }
1208 #endif /*CONFIG_CPU_SUP_CENTAUR or CONFIG_CPU_SUP_ZHAOXIN*/