arch/powerpc/perf/core-book3s.c

   1 // SPDX-License-Identifier: GPL-2.0-or-later
   2 /*
   3  * Performance event support - powerpc architecture code
   4  *
   5  * Copyright 2008-2009 Paul Mackerras, IBM Corporation.
   6  */
   7 #include <linux/kernel.h>
   8 #include <linux/sched.h>
   9 #include <linux/sched/clock.h>
  10 #include <linux/perf_event.h>
  11 #include <linux/percpu.h>
  12 #include <linux/hardirq.h>
  13 #include <linux/uaccess.h>
  14 #include <asm/reg.h>
  15 #include <asm/pmc.h>
  16 #include <asm/machdep.h>
  17 #include <asm/firmware.h>
  18 #include <asm/ptrace.h>
  19 #include <asm/code-patching.h>
  20
  21 #ifdef CONFIG_PPC64
  22 #include "internal.h"
  23 #endif
  24
  25 #define BHRB_MAX_ENTRIES        32
  26 #define BHRB_TARGET             0x0000000000000002
  27 #define BHRB_PREDICTION         0x0000000000000001
  28 #define BHRB_EA                 0xFFFFFFFFFFFFFFFCUL
  29
  30 struct cpu_hw_events {
  31         int n_events;
  32         int n_percpu;
  33         int disabled;
  34         int n_added;
  35         int n_limited;
  36         u8  pmcs_enabled;
  37         struct perf_event *event[MAX_HWEVENTS];
  38         u64 events[MAX_HWEVENTS];
  39         unsigned int flags[MAX_HWEVENTS];
  40         struct mmcr_regs mmcr;
  41         struct perf_event *limited_counter[MAX_LIMITED_HWCOUNTERS];
  42         u8  limited_hwidx[MAX_LIMITED_HWCOUNTERS];
  43         u64 alternatives[MAX_HWEVENTS][MAX_EVENT_ALTERNATIVES];
  44         unsigned long amasks[MAX_HWEVENTS][MAX_EVENT_ALTERNATIVES];
  45         unsigned long avalues[MAX_HWEVENTS][MAX_EVENT_ALTERNATIVES];
  46
  47         unsigned int txn_flags;
  48         int n_txn_start;
  49
  50         /* BHRB bits */
  51         u64                             bhrb_filter;    /* BHRB HW branch filter */
  52         unsigned int                    bhrb_users;
  53         void                            *bhrb_context;
  54         struct  perf_branch_stack       bhrb_stack;
  55         struct  perf_branch_entry       bhrb_entries[BHRB_MAX_ENTRIES];
  56         u64                             ic_init;
  57
  58         /* Store the PMC values */
  59         unsigned long pmcs[MAX_HWEVENTS];
  60 };
  61
  62 static DEFINE_PER_CPU(struct cpu_hw_events, cpu_hw_events);
  63
  64 static struct power_pmu *ppmu;
  65
  66 /*
  67  * Normally, to ignore kernel events we set the FCS (freeze counters
  68  * in supervisor mode) bit in MMCR0, but if the kernel runs with the
  69  * hypervisor bit set in the MSR, or if we are running on a processor
  70  * where the hypervisor bit is forced to 1 (as on Apple G5 processors),
  71  * then we need to use the FCHV bit to ignore kernel events.
  72  */
  73 static unsigned int freeze_events_kernel = MMCR0_FCS;
  74
  75 /*
  76  * 32-bit doesn't have MMCRA but does have an MMCR2,
  77  * and a few other names are different.
  78  * Also 32-bit doesn't have MMCR3, SIER2 and SIER3.
  79  * Define them as zero knowing that any code path accessing
  80  * these registers (via mtspr/mfspr) are done under ppmu flag
  81  * check for PPMU_ARCH_31 and we will not enter that code path
  82  * for 32-bit.
  83  */
  84 #ifdef CONFIG_PPC32
  85
  86 #define MMCR0_FCHV              0
  87 #define MMCR0_PMCjCE            MMCR0_PMCnCE
  88 #define MMCR0_FC56              0
  89 #define MMCR0_PMAO              0
  90 #define MMCR0_EBE               0
  91 #define MMCR0_BHRBA             0
  92 #define MMCR0_PMCC              0
  93 #define MMCR0_PMCC_U6           0
  94
  95 #define SPRN_MMCRA              SPRN_MMCR2
  96 #define SPRN_MMCR3              0
  97 #define SPRN_SIER2              0
  98 #define SPRN_SIER3              0
  99 #define MMCRA_SAMPLE_ENABLE     0
 100 #define MMCRA_BHRB_DISABLE     0
 101 #define MMCR0_PMCCEXT           0
 102
 103 static inline unsigned long perf_ip_adjust(struct pt_regs *regs)
 104 {
 105         return 0;
 106 }
 107 static inline void perf_get_data_addr(struct perf_event *event, struct pt_regs *regs, u64 *addrp) { }
 108 static inline u32 perf_get_misc_flags(struct pt_regs *regs)
 109 {
 110         return 0;
 111 }
 112 static inline void perf_read_regs(struct pt_regs *regs)
 113 {
 114         regs->result = 0;
 115 }
 116
 117 static inline int siar_valid(struct pt_regs *regs)
 118 {
 119         return 1;
 120 }
 121
 122 static bool is_ebb_event(struct perf_event *event) { return false; }
 123 static int ebb_event_check(struct perf_event *event) { return 0; }
 124 static void ebb_event_add(struct perf_event *event) { }
 125 static void ebb_switch_out(unsigned long mmcr0) { }
 126 static unsigned long ebb_switch_in(bool ebb, struct cpu_hw_events *cpuhw)
 127 {
 128         return cpuhw->mmcr.mmcr0;
 129 }
 130
 131 static inline void power_pmu_bhrb_enable(struct perf_event *event) {}
 132 static inline void power_pmu_bhrb_disable(struct perf_event *event) {}
 133 static void power_pmu_sched_task(struct perf_event_context *ctx, bool sched_in) {}
 134 static inline void power_pmu_bhrb_read(struct perf_event *event, struct cpu_hw_events *cpuhw) {}
 135 static void pmao_restore_workaround(bool ebb) { }
 136 #endif /* CONFIG_PPC32 */
 137
 138 bool is_sier_available(void)
 139 {
 140         if (!ppmu)
 141                 return false;
 142
 143         if (ppmu->flags & PPMU_HAS_SIER)
 144                 return true;
 145
 146         return false;
 147 }
 148
 149 /*
 150  * Return PMC value corresponding to the
 151  * index passed.
 152  */
 153 unsigned long get_pmcs_ext_regs(int idx)
 154 {
 155         struct cpu_hw_events *cpuhw = this_cpu_ptr(&cpu_hw_events);
 156
 157         return cpuhw->pmcs[idx];
 158 }
 159
 160 static bool regs_use_siar(struct pt_regs *regs)
 161 {
 162         /*
 163          * When we take a performance monitor exception the regs are setup
 164          * using perf_read_regs() which overloads some fields, in particular
 165          * regs->result to tell us whether to use SIAR.
 166          *
 167          * However if the regs are from another exception, eg. a syscall, then
 168          * they have not been setup using perf_read_regs() and so regs->result
 169          * is something random.
 170          */
 171         return ((TRAP(regs) == 0xf00) && regs->result);
 172 }
 173
 174 /*
 175  * Things that are specific to 64-bit implementations.
 176  */
 177 #ifdef CONFIG_PPC64
 178
 179 static inline unsigned long perf_ip_adjust(struct pt_regs *regs)
 180 {
 181         unsigned long mmcra = regs->dsisr;
 182
 183         if ((ppmu->flags & PPMU_HAS_SSLOT) && (mmcra & MMCRA_SAMPLE_ENABLE)) {
 184                 unsigned long slot = (mmcra & MMCRA_SLOT) >> MMCRA_SLOT_SHIFT;
 185                 if (slot > 1)
 186                         return 4 * (slot - 1);
 187         }
 188
 189         return 0;
 190 }
 191
 192 /*
 193  * The user wants a data address recorded.
 194  * If we're not doing instruction sampling, give them the SDAR
 195  * (sampled data address).  If we are doing instruction sampling, then
 196  * only give them the SDAR if it corresponds to the instruction
 197  * pointed to by SIAR; this is indicated by the [POWER6_]MMCRA_SDSYNC, the
 198  * [POWER7P_]MMCRA_SDAR_VALID bit in MMCRA, or the SDAR_VALID bit in SIER.
 199  */
 200 static inline void perf_get_data_addr(struct perf_event *event, struct pt_regs *regs, u64 *addrp)
 201 {
 202         unsigned long mmcra = regs->dsisr;
 203         bool sdar_valid;
 204
 205         if (ppmu->flags & PPMU_HAS_SIER)
 206                 sdar_valid = regs->dar & SIER_SDAR_VALID;
 207         else {
 208                 unsigned long sdsync;
 209
 210                 if (ppmu->flags & PPMU_SIAR_VALID)
 211                         sdsync = POWER7P_MMCRA_SDAR_VALID;
 212                 else if (ppmu->flags & PPMU_ALT_SIPR)
 213                         sdsync = POWER6_MMCRA_SDSYNC;
 214                 else if (ppmu->flags & PPMU_NO_SIAR)
 215                         sdsync = MMCRA_SAMPLE_ENABLE;
 216                 else
 217                         sdsync = MMCRA_SDSYNC;
 218
 219                 sdar_valid = mmcra & sdsync;
 220         }
 221
 222         if (!(mmcra & MMCRA_SAMPLE_ENABLE) || sdar_valid)
 223                 *addrp = mfspr(SPRN_SDAR);
 224
 225         if (is_kernel_addr(mfspr(SPRN_SDAR)) && perf_allow_kernel(&event->attr) != 0)
 226                 *addrp = 0;
 227 }
 228
 229 static bool regs_sihv(struct pt_regs *regs)
 230 {
 231         unsigned long sihv = MMCRA_SIHV;
 232
 233         if (ppmu->flags & PPMU_HAS_SIER)
 234                 return !!(regs->dar & SIER_SIHV);
 235
 236         if (ppmu->flags & PPMU_ALT_SIPR)
 237                 sihv = POWER6_MMCRA_SIHV;
 238
 239         return !!(regs->dsisr & sihv);
 240 }
 241
 242 static bool regs_sipr(struct pt_regs *regs)
 243 {
 244         unsigned long sipr = MMCRA_SIPR;
 245
 246         if (ppmu->flags & PPMU_HAS_SIER)
 247                 return !!(regs->dar & SIER_SIPR);
 248
 249         if (ppmu->flags & PPMU_ALT_SIPR)
 250                 sipr = POWER6_MMCRA_SIPR;
 251
 252         return !!(regs->dsisr & sipr);
 253 }
 254
 255 static inline u32 perf_flags_from_msr(struct pt_regs *regs)
 256 {
 257         if (regs->msr & MSR_PR)
 258                 return PERF_RECORD_MISC_USER;
 259         if ((regs->msr & MSR_HV) && freeze_events_kernel != MMCR0_FCHV)
 260                 return PERF_RECORD_MISC_HYPERVISOR;
 261         return PERF_RECORD_MISC_KERNEL;
 262 }
 263
 264 static inline u32 perf_get_misc_flags(struct pt_regs *regs)
 265 {
 266         bool use_siar = regs_use_siar(regs);
 267         unsigned long mmcra = regs->dsisr;
 268         int marked = mmcra & MMCRA_SAMPLE_ENABLE;
 269
 270         if (!use_siar)
 271                 return perf_flags_from_msr(regs);
 272
 273         /*
 274          * Check the address in SIAR to identify the
 275          * privilege levels since the SIER[MSR_HV, MSR_PR]
 276          * bits are not set for marked events in power10
 277          * DD1.
 278          */
 279         if (marked && (ppmu->flags & PPMU_P10_DD1)) {
 280                 unsigned long siar = mfspr(SPRN_SIAR);
 281                 if (siar) {
 282                         if (is_kernel_addr(siar))
 283                                 return PERF_RECORD_MISC_KERNEL;
 284                         return PERF_RECORD_MISC_USER;
 285                 } else {
 286                         if (is_kernel_addr(regs->nip))
 287                                 return PERF_RECORD_MISC_KERNEL;
 288                         return PERF_RECORD_MISC_USER;
 289                 }
 290         }
 291
 292         /*
 293          * If we don't have flags in MMCRA, rather than using
 294          * the MSR, we intuit the flags from the address in
 295          * SIAR which should give slightly more reliable
 296          * results
 297          */
 298         if (ppmu->flags & PPMU_NO_SIPR) {
 299                 unsigned long siar = mfspr(SPRN_SIAR);
 300                 if (is_kernel_addr(siar))
 301                         return PERF_RECORD_MISC_KERNEL;
 302                 return PERF_RECORD_MISC_USER;
 303         }
 304
 305         /* PR has priority over HV, so order below is important */
 306         if (regs_sipr(regs))
 307                 return PERF_RECORD_MISC_USER;
 308
 309         if (regs_sihv(regs) && (freeze_events_kernel != MMCR0_FCHV))
 310                 return PERF_RECORD_MISC_HYPERVISOR;
 311
 312         return PERF_RECORD_MISC_KERNEL;
 313 }
 314
 315 /*
 316  * Overload regs->dsisr to store MMCRA so we only need to read it once
 317  * on each interrupt.
 318  * Overload regs->dar to store SIER if we have it.
 319  * Overload regs->result to specify whether we should use the MSR (result
 320  * is zero) or the SIAR (result is non zero).
 321  */
 322 static inline void perf_read_regs(struct pt_regs *regs)
 323 {
 324         unsigned long mmcra = mfspr(SPRN_MMCRA);
 325         int marked = mmcra & MMCRA_SAMPLE_ENABLE;
 326         int use_siar;
 327
 328         regs->dsisr = mmcra;
 329
 330         if (ppmu->flags & PPMU_HAS_SIER)
 331                 regs->dar = mfspr(SPRN_SIER);
 332
 333         /*
 334          * If this isn't a PMU exception (eg a software event) the SIAR is
 335          * not valid. Use pt_regs.
 336          *
 337          * If it is a marked event use the SIAR.
 338          *
 339          * If the PMU doesn't update the SIAR for non marked events use
 340          * pt_regs.
 341          *
 342          * If the PMU has HV/PR flags then check to see if they
 343          * place the exception in userspace. If so, use pt_regs. In
 344          * continuous sampling mode the SIAR and the PMU exception are
 345          * not synchronised, so they may be many instructions apart.
 346          * This can result in confusing backtraces. We still want
 347          * hypervisor samples as well as samples in the kernel with
 348          * interrupts off hence the userspace check.
 349          */
 350         if (TRAP(regs) != 0xf00)
 351                 use_siar = 0;
 352         else if ((ppmu->flags & PPMU_NO_SIAR))
 353                 use_siar = 0;
 354         else if (marked)
 355                 use_siar = 1;
 356         else if ((ppmu->flags & PPMU_NO_CONT_SAMPLING))
 357                 use_siar = 0;
 358         else if (!(ppmu->flags & PPMU_NO_SIPR) && regs_sipr(regs))
 359                 use_siar = 0;
 360         else
 361                 use_siar = 1;
 362
 363         regs->result = use_siar;
 364 }
 365
 366 /*
 367  * On processors like P7+ that have the SIAR-Valid bit, marked instructions
 368  * must be sampled only if the SIAR-valid bit is set.
 369  *
 370  * For unmarked instructions and for processors that don't have the SIAR-Valid
 371  * bit, assume that SIAR is valid.
 372  */
 373 static inline int siar_valid(struct pt_regs *regs)
 374 {
 375         unsigned long mmcra = regs->dsisr;
 376         int marked = mmcra & MMCRA_SAMPLE_ENABLE;
 377
 378         if (marked) {
 379                 /*
 380                  * SIER[SIAR_VALID] is not set for some
 381                  * marked events on power10 DD1, so drop
 382                  * the check for SIER[SIAR_VALID] and return true.
 383                  */
 384                 if (ppmu->flags & PPMU_P10_DD1)
 385                         return 0x1;
 386                 else if (ppmu->flags & PPMU_HAS_SIER)
 387                         return regs->dar & SIER_SIAR_VALID;
 388
 389                 if (ppmu->flags & PPMU_SIAR_VALID)
 390                         return mmcra & POWER7P_MMCRA_SIAR_VALID;
 391         }
 392
 393         return 1;
 394 }
 395
 396
 397 /* Reset all possible BHRB entries */
 398 static void power_pmu_bhrb_reset(void)
 399 {
 400         asm volatile(PPC_CLRBHRB);
 401 }
 402
 403 static void power_pmu_bhrb_enable(struct perf_event *event)
 404 {
 405         struct cpu_hw_events *cpuhw = this_cpu_ptr(&cpu_hw_events);
 406
 407         if (!ppmu->bhrb_nr)
 408                 return;
 409
 410         /* Clear BHRB if we changed task context to avoid data leaks */
 411         if (event->ctx->task && cpuhw->bhrb_context != event->ctx) {
 412                 power_pmu_bhrb_reset();
 413                 cpuhw->bhrb_context = event->ctx;
 414         }
 415         cpuhw->bhrb_users++;
 416         perf_sched_cb_inc(event->ctx->pmu);
 417 }
 418
 419 static void power_pmu_bhrb_disable(struct perf_event *event)
 420 {
 421         struct cpu_hw_events *cpuhw = this_cpu_ptr(&cpu_hw_events);
 422
 423         if (!ppmu->bhrb_nr)
 424                 return;
 425
 426         WARN_ON_ONCE(!cpuhw->bhrb_users);
 427         cpuhw->bhrb_users--;
 428         perf_sched_cb_dec(event->ctx->pmu);
 429
 430         if (!cpuhw->disabled && !cpuhw->bhrb_users) {
 431                 /* BHRB cannot be turned off when other
 432                  * events are active on the PMU.
 433                  */
 434
 435                 /* avoid stale pointer */
 436                 cpuhw->bhrb_context = NULL;
 437         }
 438 }
 439
 440 /* Called from ctxsw to prevent one process's branch entries to
 441  * mingle with the other process's entries during context switch.
 442  */
 443 static void power_pmu_sched_task(struct perf_event_context *ctx, bool sched_in)
 444 {
 445         if (!ppmu->bhrb_nr)
 446                 return;
 447
 448         if (sched_in)
 449                 power_pmu_bhrb_reset();
 450 }
 451 /* Calculate the to address for a branch */
 452 static __u64 power_pmu_bhrb_to(u64 addr)
 453 {
 454         unsigned int instr;
 455         __u64 target;
 456
 457         if (is_kernel_addr(addr)) {
 458                 if (copy_from_kernel_nofault(&instr, (void *)addr,
 459                                 sizeof(instr)))
 460                         return 0;
 461
 462                 return branch_target((struct ppc_inst *)&instr);
 463         }
 464
 465         /* Userspace: need copy instruction here then translate it */
 466         if (copy_from_user_nofault(&instr, (unsigned int __user *)addr,
 467                         sizeof(instr)))
 468                 return 0;
 469
 470         target = branch_target((struct ppc_inst *)&instr);
 471         if ((!target) || (instr & BRANCH_ABSOLUTE))
 472                 return target;
 473
 474         /* Translate relative branch target from kernel to user address */
 475         return target - (unsigned long)&instr + addr;
 476 }
 477
 478 /* Processing BHRB entries */
 479 static void power_pmu_bhrb_read(struct perf_event *event, struct cpu_hw_events *cpuhw)
 480 {
 481         u64 val;
 482         u64 addr;
 483         int r_index, u_index, pred;
 484
 485         r_index = 0;
 486         u_index = 0;
 487         while (r_index < ppmu->bhrb_nr) {
 488                 /* Assembly read function */
 489                 val = read_bhrb(r_index++);
 490                 if (!val)
 491                         /* Terminal marker: End of valid BHRB entries */
 492                         break;
 493                 else {
 494                         addr = val & BHRB_EA;
 495                         pred = val & BHRB_PREDICTION;
 496
 497                         if (!addr)
 498                                 /* invalid entry */
 499                                 continue;
 500
 501                         /*
 502                          * BHRB rolling buffer could very much contain the kernel
 503                          * addresses at this point. Check the privileges before
 504                          * exporting it to userspace (avoid exposure of regions
 505                          * where we could have speculative execution)
 506                          * Incase of ISA v3.1, BHRB will capture only user-space
 507                          * addresses, hence include a check before filtering code
 508                          */
 509                         if (!(ppmu->flags & PPMU_ARCH_31) &&
 510                                 is_kernel_addr(addr) && perf_allow_kernel(&event->attr) != 0)
 511                                 continue;
 512
 513                         /* Branches are read most recent first (ie. mfbhrb 0 is
 514                          * the most recent branch).
 515                          * There are two types of valid entries:
 516                          * 1) a target entry which is the to address of a
 517                          *    computed goto like a blr,bctr,btar.  The next
 518                          *    entry read from the bhrb will be branch
 519                          *    corresponding to this target (ie. the actual
 520                          *    blr/bctr/btar instruction).
 521                          * 2) a from address which is an actual branch.  If a
 522                          *    target entry proceeds this, then this is the
 523                          *    matching branch for that target.  If this is not
 524                          *    following a target entry, then this is a branch
 525                          *    where the target is given as an immediate field
 526                          *    in the instruction (ie. an i or b form branch).
 527                          *    In this case we need to read the instruction from
 528                          *    memory to determine the target/to address.
 529                          */
 530
 531                         if (val & BHRB_TARGET) {
 532                                 /* Target branches use two entries
 533                                  * (ie. computed gotos/XL form)
 534                                  */
 535                                 cpuhw->bhrb_entries[u_index].to = addr;
 536                                 cpuhw->bhrb_entries[u_index].mispred = pred;
 537                                 cpuhw->bhrb_entries[u_index].predicted = ~pred;
 538
 539                                 /* Get from address in next entry */
 540                                 val = read_bhrb(r_index++);
 541                                 addr = val & BHRB_EA;
 542                                 if (val & BHRB_TARGET) {
 543                                         /* Shouldn't have two targets in a
 544                                            row.. Reset index and try again */
 545                                         r_index--;
 546                                         addr = 0;
 547                                 }
 548                                 cpuhw->bhrb_entries[u_index].from = addr;
 549                         } else {
 550                                 /* Branches to immediate field
 551                                    (ie I or B form) */
 552                                 cpuhw->bhrb_entries[u_index].from = addr;
 553                                 cpuhw->bhrb_entries[u_index].to =
 554                                         power_pmu_bhrb_to(addr);
 555                                 cpuhw->bhrb_entries[u_index].mispred = pred;
 556                                 cpuhw->bhrb_entries[u_index].predicted = ~pred;
 557                         }
 558                         u_index++;
 559
 560                 }
 561         }
 562         cpuhw->bhrb_stack.nr = u_index;
 563         cpuhw->bhrb_stack.hw_idx = -1ULL;
 564         return;
 565 }
 566
 567 static bool is_ebb_event(struct perf_event *event)
 568 {
 569         /*
 570          * This could be a per-PMU callback, but we'd rather avoid the cost. We
 571          * check that the PMU supports EBB, meaning those that don't can still
 572          * use bit 63 of the event code for something else if they wish.
 573          */
 574         return (ppmu->flags & PPMU_ARCH_207S) &&
 575                ((event->attr.config >> PERF_EVENT_CONFIG_EBB_SHIFT) & 1);
 576 }
 577
 578 static int ebb_event_check(struct perf_event *event)
 579 {
 580         struct perf_event *leader = event->group_leader;
 581
 582         /* Event and group leader must agree on EBB */
 583         if (is_ebb_event(leader) != is_ebb_event(event))
 584                 return -EINVAL;
 585
 586         if (is_ebb_event(event)) {
 587                 if (!(event->attach_state & PERF_ATTACH_TASK))
 588                         return -EINVAL;
 589
 590                 if (!leader->attr.pinned || !leader->attr.exclusive)
 591                         return -EINVAL;
 592
 593                 if (event->attr.freq ||
 594                     event->attr.inherit ||
 595                     event->attr.sample_type ||
 596                     event->attr.sample_period ||
 597                     event->attr.enable_on_exec)
 598                         return -EINVAL;
 599         }
 600
 601         return 0;
 602 }
 603
 604 static void ebb_event_add(struct perf_event *event)
 605 {
 606         if (!is_ebb_event(event) || current->thread.used_ebb)
 607                 return;
 608
 609         /*
 610          * IFF this is the first time we've added an EBB event, set
 611          * PMXE in the user MMCR0 so we can detect when it's cleared by
 612          * userspace. We need this so that we can context switch while
 613          * userspace is in the EBB handler (where PMXE is 0).
 614          */
 615         current->thread.used_ebb = 1;
 616         current->thread.mmcr0 |= MMCR0_PMXE;
 617 }
 618
 619 static void ebb_switch_out(unsigned long mmcr0)
 620 {
 621         if (!(mmcr0 & MMCR0_EBE))
 622                 return;
 623
 624         current->thread.siar  = mfspr(SPRN_SIAR);
 625         current->thread.sier  = mfspr(SPRN_SIER);
 626         current->thread.sdar  = mfspr(SPRN_SDAR);
 627         current->thread.mmcr0 = mmcr0 & MMCR0_USER_MASK;
 628         current->thread.mmcr2 = mfspr(SPRN_MMCR2) & MMCR2_USER_MASK;
 629         if (ppmu->flags & PPMU_ARCH_31) {
 630                 current->thread.mmcr3 = mfspr(SPRN_MMCR3);
 631                 current->thread.sier2 = mfspr(SPRN_SIER2);
 632                 current->thread.sier3 = mfspr(SPRN_SIER3);
 633         }
 634 }
 635
 636 static unsigned long ebb_switch_in(bool ebb, struct cpu_hw_events *cpuhw)
 637 {
 638         unsigned long mmcr0 = cpuhw->mmcr.mmcr0;
 639
 640         if (!ebb)
 641                 goto out;
 642
 643         /* Enable EBB and read/write to all 6 PMCs and BHRB for userspace */
 644         mmcr0 |= MMCR0_EBE | MMCR0_BHRBA | MMCR0_PMCC_U6;
 645
 646         /*
 647          * Add any bits from the user MMCR0, FC or PMAO. This is compatible
 648          * with pmao_restore_workaround() because we may add PMAO but we never
 649          * clear it here.
 650          */
 651         mmcr0 |= current->thread.mmcr0;
 652
 653         /*
 654          * Be careful not to set PMXE if userspace had it cleared. This is also
 655          * compatible with pmao_restore_workaround() because it has already
 656          * cleared PMXE and we leave PMAO alone.
 657          */
 658         if (!(current->thread.mmcr0 & MMCR0_PMXE))
 659                 mmcr0 &= ~MMCR0_PMXE;
 660
 661         mtspr(SPRN_SIAR, current->thread.siar);
 662         mtspr(SPRN_SIER, current->thread.sier);
 663         mtspr(SPRN_SDAR, current->thread.sdar);
 664
 665         /*
 666          * Merge the kernel & user values of MMCR2. The semantics we implement
 667          * are that the user MMCR2 can set bits, ie. cause counters to freeze,
 668          * but not clear bits. If a task wants to be able to clear bits, ie.
 669          * unfreeze counters, it should not set exclude_xxx in its events and
 670          * instead manage the MMCR2 entirely by itself.
 671          */
 672         mtspr(SPRN_MMCR2, cpuhw->mmcr.mmcr2 | current->thread.mmcr2);
 673
 674         if (ppmu->flags & PPMU_ARCH_31) {
 675                 mtspr(SPRN_MMCR3, current->thread.mmcr3);
 676                 mtspr(SPRN_SIER2, current->thread.sier2);
 677                 mtspr(SPRN_SIER3, current->thread.sier3);
 678         }
 679 out:
 680         return mmcr0;
 681 }
 682
 683 static void pmao_restore_workaround(bool ebb)
 684 {
 685         unsigned pmcs[6];
 686
 687         if (!cpu_has_feature(CPU_FTR_PMAO_BUG))
 688                 return;
 689
 690         /*
 691          * On POWER8E there is a hardware defect which affects the PMU context
 692          * switch logic, ie. power_pmu_disable/enable().
 693          *
 694          * When a counter overflows PMXE is cleared and FC/PMAO is set in MMCR0
 695          * by the hardware. Sometime later the actual PMU exception is
 696          * delivered.
 697          *
 698          * If we context switch, or simply disable/enable, the PMU prior to the
 699          * exception arriving, the exception will be lost when we clear PMAO.
 700          *
 701          * When we reenable the PMU, we will write the saved MMCR0 with PMAO
 702          * set, and this _should_ generate an exception. However because of the
 703          * defect no exception is generated when we write PMAO, and we get
 704          * stuck with no counters counting but no exception delivered.
 705          *
 706          * The workaround is to detect this case and tweak the hardware to
 707          * create another pending PMU exception.
 708          *
 709          * We do that by setting up PMC6 (cycles) for an imminent overflow and
 710          * enabling the PMU. That causes a new exception to be generated in the
 711          * chip, but we don't take it yet because we have interrupts hard
 712          * disabled. We then write back the PMU state as we want it to be seen
 713          * by the exception handler. When we reenable interrupts the exception
 714          * handler will be called and see the correct state.
 715          *
 716          * The logic is the same for EBB, except that the exception is gated by
 717          * us having interrupts hard disabled as well as the fact that we are
 718          * not in userspace. The exception is finally delivered when we return
 719          * to userspace.
 720          */
 721
 722         /* Only if PMAO is set and PMAO_SYNC is clear */
 723         if ((current->thread.mmcr0 & (MMCR0_PMAO | MMCR0_PMAO_SYNC)) != MMCR0_PMAO)
 724                 return;
 725
 726         /* If we're doing EBB, only if BESCR[GE] is set */
 727         if (ebb && !(current->thread.bescr & BESCR_GE))
 728                 return;
 729
 730         /*
 731          * We are already soft-disabled in power_pmu_enable(). We need to hard
 732          * disable to actually prevent the PMU exception from firing.
 733          */
 734         hard_irq_disable();
 735
 736         /*
 737          * This is a bit gross, but we know we're on POWER8E and have 6 PMCs.
 738          * Using read/write_pmc() in a for loop adds 12 function calls and
 739          * almost doubles our code size.
 740          */
 741         pmcs[0] = mfspr(SPRN_PMC1);
 742         pmcs[1] = mfspr(SPRN_PMC2);
 743         pmcs[2] = mfspr(SPRN_PMC3);
 744         pmcs[3] = mfspr(SPRN_PMC4);
 745         pmcs[4] = mfspr(SPRN_PMC5);
 746         pmcs[5] = mfspr(SPRN_PMC6);
 747
 748         /* Ensure all freeze bits are unset */
 749         mtspr(SPRN_MMCR2, 0);
 750
 751         /* Set up PMC6 to overflow in one cycle */
 752         mtspr(SPRN_PMC6, 0x7FFFFFFE);
 753
 754         /* Enable exceptions and unfreeze PMC6 */
 755         mtspr(SPRN_MMCR0, MMCR0_PMXE | MMCR0_PMCjCE | MMCR0_PMAO);
 756
 757         /* Now we need to refreeze and restore the PMCs */
 758         mtspr(SPRN_MMCR0, MMCR0_FC | MMCR0_PMAO);
 759
 760         mtspr(SPRN_PMC1, pmcs[0]);
 761         mtspr(SPRN_PMC2, pmcs[1]);
 762         mtspr(SPRN_PMC3, pmcs[2]);
 763         mtspr(SPRN_PMC4, pmcs[3]);
 764         mtspr(SPRN_PMC5, pmcs[4]);
 765         mtspr(SPRN_PMC6, pmcs[5]);
 766 }
 767
 768 #endif /* CONFIG_PPC64 */
 769
 770 static void perf_event_interrupt(struct pt_regs *regs);
 771
 772 /*
 773  * Read one performance monitor counter (PMC).
 774  */
 775 static unsigned long read_pmc(int idx)
 776 {
 777         unsigned long val;
 778
 779         switch (idx) {
 780         case 1:
 781                 val = mfspr(SPRN_PMC1);
 782                 break;
 783         case 2:
 784                 val = mfspr(SPRN_PMC2);
 785                 break;
 786         case 3:
 787                 val = mfspr(SPRN_PMC3);
 788                 break;
 789         case 4:
 790                 val = mfspr(SPRN_PMC4);
 791                 break;
 792         case 5:
 793                 val = mfspr(SPRN_PMC5);
 794                 break;
 795         case 6:
 796                 val = mfspr(SPRN_PMC6);
 797                 break;
 798 #ifdef CONFIG_PPC64
 799         case 7:
 800                 val = mfspr(SPRN_PMC7);
 801                 break;
 802         case 8:
 803                 val = mfspr(SPRN_PMC8);
 804                 break;
 805 #endif /* CONFIG_PPC64 */
 806         default:
 807                 printk(KERN_ERR "oops trying to read PMC%d\n", idx);
 808                 val = 0;
 809         }
 810         return val;
 811 }
 812
 813 /*
 814  * Write one PMC.
 815  */
 816 static void write_pmc(int idx, unsigned long val)
 817 {
 818         switch (idx) {
 819         case 1:
 820                 mtspr(SPRN_PMC1, val);
 821                 break;
 822         case 2:
 823                 mtspr(SPRN_PMC2, val);
 824                 break;
 825         case 3:
 826                 mtspr(SPRN_PMC3, val);
 827                 break;
 828         case 4:
 829                 mtspr(SPRN_PMC4, val);
 830                 break;
 831         case 5:
 832                 mtspr(SPRN_PMC5, val);
 833                 break;
 834         case 6:
 835                 mtspr(SPRN_PMC6, val);
 836                 break;
 837 #ifdef CONFIG_PPC64
 838         case 7:
 839                 mtspr(SPRN_PMC7, val);
 840                 break;
 841         case 8:
 842                 mtspr(SPRN_PMC8, val);
 843                 break;
 844 #endif /* CONFIG_PPC64 */
 845         default:
 846                 printk(KERN_ERR "oops trying to write PMC%d\n", idx);
 847         }
 848 }
 849
 850 /* Called from sysrq_handle_showregs() */
 851 void perf_event_print_debug(void)
 852 {
 853         unsigned long sdar, sier, flags;
 854         u32 pmcs[MAX_HWEVENTS];
 855         int i;
 856
 857         if (!ppmu) {
 858                 pr_info("Performance monitor hardware not registered.\n");
 859                 return;
 860         }
 861
 862         if (!ppmu->n_counter)
 863                 return;
 864
 865         local_irq_save(flags);
 866
 867         pr_info("CPU: %d PMU registers, ppmu = %s n_counters = %d",
 868                  smp_processor_id(), ppmu->name, ppmu->n_counter);
 869
 870         for (i = 0; i < ppmu->n_counter; i++)
 871                 pmcs[i] = read_pmc(i + 1);
 872
 873         for (; i < MAX_HWEVENTS; i++)
 874                 pmcs[i] = 0xdeadbeef;
 875
 876         pr_info("PMC1:  %08x PMC2: %08x PMC3: %08x PMC4: %08x\n",
 877                  pmcs[0], pmcs[1], pmcs[2], pmcs[3]);
 878
 879         if (ppmu->n_counter > 4)
 880                 pr_info("PMC5:  %08x PMC6: %08x PMC7: %08x PMC8: %08x\n",
 881                          pmcs[4], pmcs[5], pmcs[6], pmcs[7]);
 882
 883         pr_info("MMCR0: %016lx MMCR1: %016lx MMCRA: %016lx\n",
 884                 mfspr(SPRN_MMCR0), mfspr(SPRN_MMCR1), mfspr(SPRN_MMCRA));
 885
 886         sdar = sier = 0;
 887 #ifdef CONFIG_PPC64
 888         sdar = mfspr(SPRN_SDAR);
 889
 890         if (ppmu->flags & PPMU_HAS_SIER)
 891                 sier = mfspr(SPRN_SIER);
 892
 893         if (ppmu->flags & PPMU_ARCH_207S) {
 894                 pr_info("MMCR2: %016lx EBBHR: %016lx\n",
 895                         mfspr(SPRN_MMCR2), mfspr(SPRN_EBBHR));
 896                 pr_info("EBBRR: %016lx BESCR: %016lx\n",
 897                         mfspr(SPRN_EBBRR), mfspr(SPRN_BESCR));
 898         }
 899
 900         if (ppmu->flags & PPMU_ARCH_31) {
 901                 pr_info("MMCR3: %016lx SIER2: %016lx SIER3: %016lx\n",
 902                         mfspr(SPRN_MMCR3), mfspr(SPRN_SIER2), mfspr(SPRN_SIER3));
 903         }
 904 #endif
 905         pr_info("SIAR:  %016lx SDAR:  %016lx SIER:  %016lx\n",
 906                 mfspr(SPRN_SIAR), sdar, sier);
 907
 908         local_irq_restore(flags);
 909 }
 910
 911 /*
 912  * Check if a set of events can all go on the PMU at once.
 913  * If they can't, this will look at alternative codes for the events
 914  * and see if any combination of alternative codes is feasible.
 915  * The feasible set is returned in event_id[].
 916  */
 917 static int power_check_constraints(struct cpu_hw_events *cpuhw,
 918                                    u64 event_id[], unsigned int cflags[],
 919                                    int n_ev, struct perf_event **event)
 920 {
 921         unsigned long mask, value, nv;
 922         unsigned long smasks[MAX_HWEVENTS], svalues[MAX_HWEVENTS];
 923         int n_alt[MAX_HWEVENTS], choice[MAX_HWEVENTS];
 924         int i, j;
 925         unsigned long addf = ppmu->add_fields;
 926         unsigned long tadd = ppmu->test_adder;
 927         unsigned long grp_mask = ppmu->group_constraint_mask;
 928         unsigned long grp_val = ppmu->group_constraint_val;
 929
 930         if (n_ev > ppmu->n_counter)
 931                 return -1;
 932
 933         /* First see if the events will go on as-is */
 934         for (i = 0; i < n_ev; ++i) {
 935                 if ((cflags[i] & PPMU_LIMITED_PMC_REQD)
 936                     && !ppmu->limited_pmc_event(event_id[i])) {
 937                         ppmu->get_alternatives(event_id[i], cflags[i],
 938                                                cpuhw->alternatives[i]);
 939                         event_id[i] = cpuhw->alternatives[i][0];
 940                 }
 941                 if (ppmu->get_constraint(event_id[i], &cpuhw->amasks[i][0],
 942                                          &cpuhw->avalues[i][0], event[i]->attr.config1))
 943                         return -1;
 944         }
 945         value = mask = 0;
 946         for (i = 0; i < n_ev; ++i) {
 947                 nv = (value | cpuhw->avalues[i][0]) +
 948                         (value & cpuhw->avalues[i][0] & addf);
 949
 950                 if (((((nv + tadd) ^ value) & mask) & (~grp_mask)) != 0)
 951                         break;
 952
 953                 if (((((nv + tadd) ^ cpuhw->avalues[i][0]) & cpuhw->amasks[i][0])
 954                         & (~grp_mask)) != 0)
 955                         break;
 956
 957                 value = nv;
 958                 mask |= cpuhw->amasks[i][0];
 959         }
 960         if (i == n_ev) {
 961                 if ((value & mask & grp_mask) != (mask & grp_val))
 962                         return -1;
 963                 else
 964                         return 0;       /* all OK */
 965         }
 966
 967         /* doesn't work, gather alternatives... */
 968         if (!ppmu->get_alternatives)
 969                 return -1;
 970         for (i = 0; i < n_ev; ++i) {
 971                 choice[i] = 0;
 972                 n_alt[i] = ppmu->get_alternatives(event_id[i], cflags[i],
 973                                                   cpuhw->alternatives[i]);
 974                 for (j = 1; j < n_alt[i]; ++j)
 975                         ppmu->get_constraint(cpuhw->alternatives[i][j],
 976                                              &cpuhw->amasks[i][j],
 977                                              &cpuhw->avalues[i][j],
 978                                              event[i]->attr.config1);
 979         }
 980
 981         /* enumerate all possibilities and see if any will work */
 982         i = 0;
 983         j = -1;
 984         value = mask = nv = 0;
 985         while (i < n_ev) {
 986                 if (j >= 0) {
 987                         /* we're backtracking, restore context */
 988                         value = svalues[i];
 989                         mask = smasks[i];
 990                         j = choice[i];
 991                 }
 992                 /*
 993                  * See if any alternative k for event_id i,
 994                  * where k > j, will satisfy the constraints.
 995                  */
 996                 while (++j < n_alt[i]) {
 997                         nv = (value | cpuhw->avalues[i][j]) +
 998                                 (value & cpuhw->avalues[i][j] & addf);
 999                         if ((((nv + tadd) ^ value) & mask) == 0 &&
1000                             (((nv + tadd) ^ cpuhw->avalues[i][j])
1001                              & cpuhw->amasks[i][j]) == 0)
1002                                 break;
1003                 }
1004                 if (j >= n_alt[i]) {
1005                         /*
1006                          * No feasible alternative, backtrack
1007                          * to event_id i-1 and continue enumerating its
1008                          * alternatives from where we got up to.
1009                          */
1010                         if (--i < 0)
1011                                 return -1;
1012                 } else {
1013                         /*
1014                          * Found a feasible alternative for event_id i,
1015                          * remember where we got up to with this event_id,
1016                          * go on to the next event_id, and start with
1017                          * the first alternative for it.
1018                          */
1019                         choice[i] = j;
1020                         svalues[i] = value;
1021                         smasks[i] = mask;
1022                         value = nv;
1023                         mask |= cpuhw->amasks[i][j];
1024                         ++i;
1025                         j = -1;
1026                 }
1027         }
1028
1029         /* OK, we have a feasible combination, tell the caller the solution */
1030         for (i = 0; i < n_ev; ++i)
1031                 event_id[i] = cpuhw->alternatives[i][choice[i]];
1032         return 0;
1033 }
1034
1035 /*
1036  * Check if newly-added events have consistent settings for
1037  * exclude_{user,kernel,hv} with each other and any previously
1038  * added events.
1039  */
1040 static int check_excludes(struct perf_event **ctrs, unsigned int cflags[],
1041                           int n_prev, int n_new)
1042 {
1043         int eu = 0, ek = 0, eh = 0;
1044         int i, n, first;
1045         struct perf_event *event;
1046
1047         /*
1048          * If the PMU we're on supports per event exclude settings then we
1049          * don't need to do any of this logic. NB. This assumes no PMU has both
1050          * per event exclude and limited PMCs.
1051          */
1052         if (ppmu->flags & PPMU_ARCH_207S)
1053                 return 0;
1054
1055         n = n_prev + n_new;
1056         if (n <= 1)
1057                 return 0;
1058
1059         first = 1;
1060         for (i = 0; i < n; ++i) {
1061                 if (cflags[i] & PPMU_LIMITED_PMC_OK) {
1062                         cflags[i] &= ~PPMU_LIMITED_PMC_REQD;
1063                         continue;
1064                 }
1065                 event = ctrs[i];
1066                 if (first) {
1067                         eu = event->attr.exclude_user;
1068                         ek = event->attr.exclude_kernel;
1069                         eh = event->attr.exclude_hv;
1070                         first = 0;
1071                 } else if (event->attr.exclude_user != eu ||
1072                            event->attr.exclude_kernel != ek ||
1073                            event->attr.exclude_hv != eh) {
1074                         return -EAGAIN;
1075                 }
1076         }
1077
1078         if (eu || ek || eh)
1079                 for (i = 0; i < n; ++i)
1080                         if (cflags[i] & PPMU_LIMITED_PMC_OK)
1081                                 cflags[i] |= PPMU_LIMITED_PMC_REQD;
1082
1083         return 0;
1084 }
1085
1086 static u64 check_and_compute_delta(u64 prev, u64 val)
1087 {
1088         u64 delta = (val - prev) & 0xfffffffful;
1089
1090         /*
1091          * POWER7 can roll back counter values, if the new value is smaller
1092          * than the previous value it will cause the delta and the counter to
1093          * have bogus values unless we rolled a counter over.  If a coutner is
1094          * rolled back, it will be smaller, but within 256, which is the maximum
1095          * number of events to rollback at once.  If we detect a rollback
1096          * return 0.  This can lead to a small lack of precision in the
1097          * counters.
1098          */
1099         if (prev > val && (prev - val) < 256)
1100                 delta = 0;
1101
1102         return delta;
1103 }
1104
1105 static void power_pmu_read(struct perf_event *event)
1106 {
1107         s64 val, delta, prev;
1108
1109         if (event->hw.state & PERF_HES_STOPPED)
1110                 return;
1111
1112         if (!event->hw.idx)
1113                 return;
1114
1115         if (is_ebb_event(event)) {
1116                 val = read_pmc(event->hw.idx);
1117                 local64_set(&event->hw.prev_count, val);
1118                 return;
1119         }
1120
1121         /*
1122          * Performance monitor interrupts come even when interrupts
1123          * are soft-disabled, as long as interrupts are hard-enabled.
1124          * Therefore we treat them like NMIs.
1125          */
1126         do {
1127                 prev = local64_read(&event->hw.prev_count);
1128                 barrier();
1129                 val = read_pmc(event->hw.idx);
1130                 delta = check_and_compute_delta(prev, val);
1131                 if (!delta)
1132                         return;
1133         } while (local64_cmpxchg(&event->hw.prev_count, prev, val) != prev);
1134
1135         local64_add(delta, &event->count);
1136
1137         /*
1138          * A number of places program the PMC with (0x80000000 - period_left).
1139          * We never want period_left to be less than 1 because we will program
1140          * the PMC with a value >= 0x800000000 and an edge detected PMC will
1141          * roll around to 0 before taking an exception. We have seen this
1142          * on POWER8.
1143          *
1144          * To fix this, clamp the minimum value of period_left to 1.
1145          */
1146         do {
1147                 prev = local64_read(&event->hw.period_left);
1148                 val = prev - delta;
1149                 if (val < 1)
1150                         val = 1;
1151         } while (local64_cmpxchg(&event->hw.period_left, prev, val) != prev);
1152 }
1153
1154 /*
1155  * On some machines, PMC5 and PMC6 can't be written, don't respect
1156  * the freeze conditions, and don't generate interrupts.  This tells
1157  * us if `event' is using such a PMC.
1158  */
1159 static int is_limited_pmc(int pmcnum)
1160 {
1161         return (ppmu->flags & PPMU_LIMITED_PMC5_6)
1162                 && (pmcnum == 5 || pmcnum == 6);
1163 }
1164
1165 static void freeze_limited_counters(struct cpu_hw_events *cpuhw,
1166                                     unsigned long pmc5, unsigned long pmc6)
1167 {
1168         struct perf_event *event;
1169         u64 val, prev, delta;
1170         int i;
1171
1172         for (i = 0; i < cpuhw->n_limited; ++i) {
1173                 event = cpuhw->limited_counter[i];
1174                 if (!event->hw.idx)
1175                         continue;
1176                 val = (event->hw.idx == 5) ? pmc5 : pmc6;
1177                 prev = local64_read(&event->hw.prev_count);
1178                 event->hw.idx = 0;
1179                 delta = check_and_compute_delta(prev, val);
1180                 if (delta)
1181                         local64_add(delta, &event->count);
1182         }
1183 }
1184
1185 static void thaw_limited_counters(struct cpu_hw_events *cpuhw,
1186                                   unsigned long pmc5, unsigned long pmc6)
1187 {
1188         struct perf_event *event;
1189         u64 val, prev;
1190         int i;
1191
1192         for (i = 0; i < cpuhw->n_limited; ++i) {
1193                 event = cpuhw->limited_counter[i];
1194                 event->hw.idx = cpuhw->limited_hwidx[i];
1195                 val = (event->hw.idx == 5) ? pmc5 : pmc6;
1196                 prev = local64_read(&event->hw.prev_count);
1197                 if (check_and_compute_delta(prev, val))
1198                         local64_set(&event->hw.prev_count, val);
1199                 perf_event_update_userpage(event);
1200         }
1201 }
1202
1203 /*
1204  * Since limited events don't respect the freeze conditions, we
1205  * have to read them immediately after freezing or unfreezing the
1206  * other events.  We try to keep the values from the limited
1207  * events as consistent as possible by keeping the delay (in
1208  * cycles and instructions) between freezing/unfreezing and reading
1209  * the limited events as small and consistent as possible.
1210  * Therefore, if any limited events are in use, we read them
1211  * both, and always in the same order, to minimize variability,
1212  * and do it inside the same asm that writes MMCR0.
1213  */
1214 static void write_mmcr0(struct cpu_hw_events *cpuhw, unsigned long mmcr0)
1215 {
1216         unsigned long pmc5, pmc6;
1217
1218         if (!cpuhw->n_limited) {
1219                 mtspr(SPRN_MMCR0, mmcr0);
1220                 return;
1221         }
1222
1223         /*
1224          * Write MMCR0, then read PMC5 and PMC6 immediately.
1225          * To ensure we don't get a performance monitor interrupt
1226          * between writing MMCR0 and freezing/thawing the limited
1227          * events, we first write MMCR0 with the event overflow
1228          * interrupt enable bits turned off.
1229          */
1230         asm volatile("mtspr %3,%2; mfspr %0,%4; mfspr %1,%5"
1231                      : "=&r" (pmc5), "=&r" (pmc6)
1232                      : "r" (mmcr0 & ~(MMCR0_PMC1CE | MMCR0_PMCjCE)),
1233                        "i" (SPRN_MMCR0),
1234                        "i" (SPRN_PMC5), "i" (SPRN_PMC6));
1235
1236         if (mmcr0 & MMCR0_FC)
1237                 freeze_limited_counters(cpuhw, pmc5, pmc6);
1238         else
1239                 thaw_limited_counters(cpuhw, pmc5, pmc6);
1240
1241         /*
1242          * Write the full MMCR0 including the event overflow interrupt
1243          * enable bits, if necessary.
1244          */
1245         if (mmcr0 & (MMCR0_PMC1CE | MMCR0_PMCjCE))
1246                 mtspr(SPRN_MMCR0, mmcr0);
1247 }
1248
1249 /*
1250  * Disable all events to prevent PMU interrupts and to allow
1251  * events to be added or removed.
1252  */
1253 static void power_pmu_disable(struct pmu *pmu)
1254 {
1255         struct cpu_hw_events *cpuhw;
1256         unsigned long flags, mmcr0, val, mmcra;
1257
1258         if (!ppmu)
1259                 return;
1260         local_irq_save(flags);
1261         cpuhw = this_cpu_ptr(&cpu_hw_events);
1262
1263         if (!cpuhw->disabled) {
1264                 /*
1265                  * Check if we ever enabled the PMU on this cpu.
1266                  */
1267                 if (!cpuhw->pmcs_enabled) {
1268                         ppc_enable_pmcs();
1269                         cpuhw->pmcs_enabled = 1;
1270                 }
1271
1272                 /*
1273                  * Set the 'freeze counters' bit, clear EBE/BHRBA/PMCC/PMAO/FC56
1274                  */
1275                 val  = mmcr0 = mfspr(SPRN_MMCR0);
1276                 val |= MMCR0_FC;
1277                 val &= ~(MMCR0_EBE | MMCR0_BHRBA | MMCR0_PMCC | MMCR0_PMAO |
1278                          MMCR0_FC56);
1279                 /* Set mmcr0 PMCCEXT for p10 */
1280                 if (ppmu->flags & PPMU_ARCH_31)
1281                         val |= MMCR0_PMCCEXT;
1282
1283                 /*
1284                  * The barrier is to make sure the mtspr has been
1285                  * executed and the PMU has frozen the events etc.
1286                  * before we return.
1287                  */
1288                 write_mmcr0(cpuhw, val);
1289                 mb();
1290                 isync();
1291
1292                 val = mmcra = cpuhw->mmcr.mmcra;
1293
1294                 /*
1295                  * Disable instruction sampling if it was enabled
1296                  */
1297                 if (cpuhw->mmcr.mmcra & MMCRA_SAMPLE_ENABLE)
1298                         val &= ~MMCRA_SAMPLE_ENABLE;
1299
1300                 /* Disable BHRB via mmcra (BHRBRD) for p10 */
1301                 if (ppmu->flags & PPMU_ARCH_31)
1302                         val |= MMCRA_BHRB_DISABLE;
1303
1304                 /*
1305                  * Write SPRN_MMCRA if mmcra has either disabled
1306                  * instruction sampling or BHRB.
1307                  */
1308                 if (val != mmcra) {
1309                         mtspr(SPRN_MMCRA, mmcra);
1310                         mb();
1311                         isync();
1312                 }
1313
1314                 cpuhw->disabled = 1;
1315                 cpuhw->n_added = 0;
1316
1317                 ebb_switch_out(mmcr0);
1318
1319 #ifdef CONFIG_PPC64
1320                 /*
1321                  * These are readable by userspace, may contain kernel
1322                  * addresses and are not switched by context switch, so clear
1323                  * them now to avoid leaking anything to userspace in general
1324                  * including to another process.
1325                  */
1326                 if (ppmu->flags & PPMU_ARCH_207S) {
1327                         mtspr(SPRN_SDAR, 0);
1328                         mtspr(SPRN_SIAR, 0);
1329                 }
1330 #endif
1331         }
1332
1333         local_irq_restore(flags);
1334 }
1335
1336 /*
1337  * Re-enable all events if disable == 0.
1338  * If we were previously disabled and events were added, then
1339  * put the new config on the PMU.
1340  */
1341 static void power_pmu_enable(struct pmu *pmu)
1342 {
1343         struct perf_event *event;
1344         struct cpu_hw_events *cpuhw;
1345         unsigned long flags;
1346         long i;
1347         unsigned long val, mmcr0;
1348         s64 left;
1349         unsigned int hwc_index[MAX_HWEVENTS];
1350         int n_lim;
1351         int idx;
1352         bool ebb;
1353
1354         if (!ppmu)
1355                 return;
1356         local_irq_save(flags);
1357
1358         cpuhw = this_cpu_ptr(&cpu_hw_events);
1359         if (!cpuhw->disabled)
1360                 goto out;
1361
1362         if (cpuhw->n_events == 0) {
1363                 ppc_set_pmu_inuse(0);
1364                 goto out;
1365         }
1366
1367         cpuhw->disabled = 0;
1368
1369         /*
1370          * EBB requires an exclusive group and all events must have the EBB
1371          * flag set, or not set, so we can just check a single event. Also we
1372          * know we have at least one event.
1373          */
1374         ebb = is_ebb_event(cpuhw->event[0]);
1375
1376         /*
1377          * If we didn't change anything, or only removed events,
1378          * no need to recalculate MMCR* settings and reset the PMCs.
1379          * Just reenable the PMU with the current MMCR* settings
1380          * (possibly updated for removal of events).
1381          */
1382         if (!cpuhw->n_added) {
1383                 mtspr(SPRN_MMCRA, cpuhw->mmcr.mmcra & ~MMCRA_SAMPLE_ENABLE);
1384                 mtspr(SPRN_MMCR1, cpuhw->mmcr.mmcr1);
1385                 if (ppmu->flags & PPMU_ARCH_31)
1386                         mtspr(SPRN_MMCR3, cpuhw->mmcr.mmcr3);
1387                 goto out_enable;
1388         }
1389
1390         /*
1391          * Clear all MMCR settings and recompute them for the new set of events.
1392          */
1393         memset(&cpuhw->mmcr, 0, sizeof(cpuhw->mmcr));
1394
1395         if (ppmu->compute_mmcr(cpuhw->events, cpuhw->n_events, hwc_index,
1396                                &cpuhw->mmcr, cpuhw->event, ppmu->flags)) {
1397                 /* shouldn't ever get here */
1398                 printk(KERN_ERR "oops compute_mmcr failed\n");
1399                 goto out;
1400         }
1401
1402         if (!(ppmu->flags & PPMU_ARCH_207S)) {
1403                 /*
1404                  * Add in MMCR0 freeze bits corresponding to the attr.exclude_*
1405                  * bits for the first event. We have already checked that all
1406                  * events have the same value for these bits as the first event.
1407                  */
1408                 event = cpuhw->event[0];
1409                 if (event->attr.exclude_user)
1410                         cpuhw->mmcr.mmcr0 |= MMCR0_FCP;
1411                 if (event->attr.exclude_kernel)
1412                         cpuhw->mmcr.mmcr0 |= freeze_events_kernel;
1413                 if (event->attr.exclude_hv)
1414                         cpuhw->mmcr.mmcr0 |= MMCR0_FCHV;
1415         }
1416
1417         /*
1418          * Write the new configuration to MMCR* with the freeze
1419          * bit set and set the hardware events to their initial values.
1420          * Then unfreeze the events.
1421          */
1422         ppc_set_pmu_inuse(1);
1423         mtspr(SPRN_MMCRA, cpuhw->mmcr.mmcra & ~MMCRA_SAMPLE_ENABLE);
1424         mtspr(SPRN_MMCR1, cpuhw->mmcr.mmcr1);
1425         mtspr(SPRN_MMCR0, (cpuhw->mmcr.mmcr0 & ~(MMCR0_PMC1CE | MMCR0_PMCjCE))
1426                                 | MMCR0_FC);
1427         if (ppmu->flags & PPMU_ARCH_207S)
1428                 mtspr(SPRN_MMCR2, cpuhw->mmcr.mmcr2);
1429
1430         if (ppmu->flags & PPMU_ARCH_31)
1431                 mtspr(SPRN_MMCR3, cpuhw->mmcr.mmcr3);
1432
1433         /*
1434          * Read off any pre-existing events that need to move
1435          * to another PMC.
1436          */
1437         for (i = 0; i < cpuhw->n_events; ++i) {
1438                 event = cpuhw->event[i];
1439                 if (event->hw.idx && event->hw.idx != hwc_index[i] + 1) {
1440                         power_pmu_read(event);
1441                         write_pmc(event->hw.idx, 0);
1442                         event->hw.idx = 0;
1443                 }
1444         }
1445
1446         /*
1447          * Initialize the PMCs for all the new and moved events.
1448          */
1449         cpuhw->n_limited = n_lim = 0;
1450         for (i = 0; i < cpuhw->n_events; ++i) {
1451                 event = cpuhw->event[i];
1452                 if (event->hw.idx)
1453                         continue;
1454                 idx = hwc_index[i] + 1;
1455                 if (is_limited_pmc(idx)) {
1456                         cpuhw->limited_counter[n_lim] = event;
1457                         cpuhw->limited_hwidx[n_lim] = idx;
1458                         ++n_lim;
1459                         continue;
1460                 }
1461
1462                 if (ebb)
1463                         val = local64_read(&event->hw.prev_count);
1464                 else {
1465                         val = 0;
1466                         if (event->hw.sample_period) {
1467                                 left = local64_read(&event->hw.period_left);
1468                                 if (left < 0x80000000L)
1469                                         val = 0x80000000L - left;
1470                         }
1471                         local64_set(&event->hw.prev_count, val);
1472                 }
1473
1474                 event->hw.idx = idx;
1475                 if (event->hw.state & PERF_HES_STOPPED)
1476                         val = 0;
1477                 write_pmc(idx, val);
1478
1479                 perf_event_update_userpage(event);
1480         }
1481         cpuhw->n_limited = n_lim;
1482         cpuhw->mmcr.mmcr0 |= MMCR0_PMXE | MMCR0_FCECE;
1483
1484  out_enable:
1485         pmao_restore_workaround(ebb);
1486
1487         mmcr0 = ebb_switch_in(ebb, cpuhw);
1488
1489         mb();
1490         if (cpuhw->bhrb_users)
1491                 ppmu->config_bhrb(cpuhw->bhrb_filter);
1492
1493         write_mmcr0(cpuhw, mmcr0);
1494
1495         /*
1496          * Enable instruction sampling if necessary
1497          */
1498         if (cpuhw->mmcr.mmcra & MMCRA_SAMPLE_ENABLE) {
1499                 mb();
1500                 mtspr(SPRN_MMCRA, cpuhw->mmcr.mmcra);
1501         }
1502
1503  out:
1504
1505         local_irq_restore(flags);
1506 }
1507
1508 static int collect_events(struct perf_event *group, int max_count,
1509                           struct perf_event *ctrs[], u64 *events,
1510                           unsigned int *flags)
1511 {
1512         int n = 0;
1513         struct perf_event *event;
1514
1515         if (group->pmu->task_ctx_nr == perf_hw_context) {
1516                 if (n >= max_count)
1517                         return -1;
1518                 ctrs[n] = group;
1519                 flags[n] = group->hw.event_base;
1520                 events[n++] = group->hw.config;
1521         }
1522         for_each_sibling_event(event, group) {
1523                 if (event->pmu->task_ctx_nr == perf_hw_context &&
1524                     event->state != PERF_EVENT_STATE_OFF) {
1525                         if (n >= max_count)
1526                                 return -1;
1527                         ctrs[n] = event;
1528                         flags[n] = event->hw.event_base;
1529                         events[n++] = event->hw.config;
1530                 }
1531         }
1532         return n;
1533 }
1534
1535 /*
1536  * Add an event to the PMU.
1537  * If all events are not already frozen, then we disable and
1538  * re-enable the PMU in order to get hw_perf_enable to do the
1539  * actual work of reconfiguring the PMU.
1540  */
1541 static int power_pmu_add(struct perf_event *event, int ef_flags)
1542 {
1543         struct cpu_hw_events *cpuhw;
1544         unsigned long flags;
1545         int n0;
1546         int ret = -EAGAIN;
1547
1548         local_irq_save(flags);
1549         perf_pmu_disable(event->pmu);
1550
1551         /*
1552          * Add the event to the list (if there is room)
1553          * and check whether the total set is still feasible.
1554          */
1555         cpuhw = this_cpu_ptr(&cpu_hw_events);
1556         n0 = cpuhw->n_events;
1557         if (n0 >= ppmu->n_counter)
1558                 goto out;
1559         cpuhw->event[n0] = event;
1560         cpuhw->events[n0] = event->hw.config;
1561         cpuhw->flags[n0] = event->hw.event_base;
1562
1563         /*
1564          * This event may have been disabled/stopped in record_and_restart()
1565          * because we exceeded the ->event_limit. If re-starting the event,
1566          * clear the ->hw.state (STOPPED and UPTODATE flags), so the user
1567          * notification is re-enabled.
1568          */
1569         if (!(ef_flags & PERF_EF_START))
1570                 event->hw.state = PERF_HES_STOPPED | PERF_HES_UPTODATE;
1571         else
1572                 event->hw.state = 0;
1573
1574         /*
1575          * If group events scheduling transaction was started,
1576          * skip the schedulability test here, it will be performed
1577          * at commit time(->commit_txn) as a whole
1578          */
1579         if (cpuhw->txn_flags & PERF_PMU_TXN_ADD)
1580                 goto nocheck;
1581
1582         if (check_excludes(cpuhw->event, cpuhw->flags, n0, 1))
1583                 goto out;
1584         if (power_check_constraints(cpuhw, cpuhw->events, cpuhw->flags, n0 + 1, cpuhw->event))
1585                 goto out;
1586         event->hw.config = cpuhw->events[n0];
1587
1588 nocheck:
1589         ebb_event_add(event);
1590
1591         ++cpuhw->n_events;
1592         ++cpuhw->n_added;
1593
1594         ret = 0;
1595  out:
1596         if (has_branch_stack(event)) {
1597                 u64 bhrb_filter = -1;
1598
1599                 if (ppmu->bhrb_filter_map)
1600                         bhrb_filter = ppmu->bhrb_filter_map(
1601                                 event->attr.branch_sample_type);
1602
1603                 if (bhrb_filter != -1) {
1604                         cpuhw->bhrb_filter = bhrb_filter;
1605                         power_pmu_bhrb_enable(event);
1606                 }
1607         }
1608
1609         perf_pmu_enable(event->pmu);
1610         local_irq_restore(flags);
1611         return ret;
1612 }
1613
1614 /*
1615  * Remove an event from the PMU.
1616  */
1617 static void power_pmu_del(struct perf_event *event, int ef_flags)
1618 {
1619         struct cpu_hw_events *cpuhw;
1620         long i;
1621         unsigned long flags;
1622
1623         local_irq_save(flags);
1624         perf_pmu_disable(event->pmu);
1625
1626         power_pmu_read(event);
1627
1628         cpuhw = this_cpu_ptr(&cpu_hw_events);
1629         for (i = 0; i < cpuhw->n_events; ++i) {
1630                 if (event == cpuhw->event[i]) {
1631                         while (++i < cpuhw->n_events) {
1632                                 cpuhw->event[i-1] = cpuhw->event[i];
1633                                 cpuhw->events[i-1] = cpuhw->events[i];
1634                                 cpuhw->flags[i-1] = cpuhw->flags[i];
1635                         }
1636                         --cpuhw->n_events;
1637                         ppmu->disable_pmc(event->hw.idx - 1, &cpuhw->mmcr);
1638                         if (event->hw.idx) {
1639                                 write_pmc(event->hw.idx, 0);
1640                                 event->hw.idx = 0;
1641                         }
1642                         perf_event_update_userpage(event);
1643                         break;
1644                 }
1645         }
1646         for (i = 0; i < cpuhw->n_limited; ++i)
1647                 if (event == cpuhw->limited_counter[i])
1648                         break;
1649         if (i < cpuhw->n_limited) {
1650                 while (++i < cpuhw->n_limited) {
1651                         cpuhw->limited_counter[i-1] = cpuhw->limited_counter[i];
1652                         cpuhw->limited_hwidx[i-1] = cpuhw->limited_hwidx[i];
1653                 }
1654                 --cpuhw->n_limited;
1655         }
1656         if (cpuhw->n_events == 0) {
1657                 /* disable exceptions if no events are running */
1658                 cpuhw->mmcr.mmcr0 &= ~(MMCR0_PMXE | MMCR0_FCECE);
1659         }
1660
1661         if (has_branch_stack(event))
1662                 power_pmu_bhrb_disable(event);
1663
1664         perf_pmu_enable(event->pmu);
1665         local_irq_restore(flags);
1666 }
1667
1668 /*
1669  * POWER-PMU does not support disabling individual counters, hence
1670  * program their cycle counter to their max value and ignore the interrupts.
1671  */
1672
1673 static void power_pmu_start(struct perf_event *event, int ef_flags)
1674 {
1675         unsigned long flags;
1676         s64 left;
1677         unsigned long val;
1678
1679         if (!event->hw.idx || !event->hw.sample_period)
1680                 return;
1681
1682         if (!(event->hw.state & PERF_HES_STOPPED))
1683                 return;
1684
1685         if (ef_flags & PERF_EF_RELOAD)
1686                 WARN_ON_ONCE(!(event->hw.state & PERF_HES_UPTODATE));
1687
1688         local_irq_save(flags);
1689         perf_pmu_disable(event->pmu);
1690
1691         event->hw.state = 0;
1692         left = local64_read(&event->hw.period_left);
1693
1694         val = 0;
1695         if (left < 0x80000000L)
1696                 val = 0x80000000L - left;
1697
1698         write_pmc(event->hw.idx, val);
1699
1700         perf_event_update_userpage(event);
1701         perf_pmu_enable(event->pmu);
1702         local_irq_restore(flags);
1703 }
1704
1705 static void power_pmu_stop(struct perf_event *event, int ef_flags)
1706 {
1707         unsigned long flags;
1708
1709         if (!event->hw.idx || !event->hw.sample_period)
1710                 return;
1711
1712         if (event->hw.state & PERF_HES_STOPPED)
1713                 return;
1714
1715         local_irq_save(flags);
1716         perf_pmu_disable(event->pmu);
1717
1718         power_pmu_read(event);
1719         event->hw.state |= PERF_HES_STOPPED | PERF_HES_UPTODATE;
1720         write_pmc(event->hw.idx, 0);
1721
1722         perf_event_update_userpage(event);
1723         perf_pmu_enable(event->pmu);
1724         local_irq_restore(flags);
1725 }
1726
1727 /*
1728  * Start group events scheduling transaction
1729  * Set the flag to make pmu::enable() not perform the
1730  * schedulability test, it will be performed at commit time
1731  *
1732  * We only support PERF_PMU_TXN_ADD transactions. Save the
1733  * transaction flags but otherwise ignore non-PERF_PMU_TXN_ADD
1734  * transactions.
1735  */
1736 static void power_pmu_start_txn(struct pmu *pmu, unsigned int txn_flags)
1737 {
1738         struct cpu_hw_events *cpuhw = this_cpu_ptr(&cpu_hw_events);
1739
1740         WARN_ON_ONCE(cpuhw->txn_flags);         /* txn already in flight */
1741
1742         cpuhw->txn_flags = txn_flags;
1743         if (txn_flags & ~PERF_PMU_TXN_ADD)
1744                 return;
1745
1746         perf_pmu_disable(pmu);
1747         cpuhw->n_txn_start = cpuhw->n_events;
1748 }
1749
1750 /*
1751  * Stop group events scheduling transaction
1752  * Clear the flag and pmu::enable() will perform the
1753  * schedulability test.
1754  */
1755 static void power_pmu_cancel_txn(struct pmu *pmu)
1756 {
1757         struct cpu_hw_events *cpuhw = this_cpu_ptr(&cpu_hw_events);
1758         unsigned int txn_flags;
1759
1760         WARN_ON_ONCE(!cpuhw->txn_flags);        /* no txn in flight */
1761
1762         txn_flags = cpuhw->txn_flags;
1763         cpuhw->txn_flags = 0;
1764         if (txn_flags & ~PERF_PMU_TXN_ADD)
1765                 return;
1766
1767         perf_pmu_enable(pmu);
1768 }
1769
1770 /*
1771  * Commit group events scheduling transaction
1772  * Perform the group schedulability test as a whole
1773  * Return 0 if success
1774  */
1775 static int power_pmu_commit_txn(struct pmu *pmu)
1776 {
1777         struct cpu_hw_events *cpuhw;
1778         long i, n;
1779
1780         if (!ppmu)
1781                 return -EAGAIN;
1782
1783         cpuhw = this_cpu_ptr(&cpu_hw_events);
1784         WARN_ON_ONCE(!cpuhw->txn_flags);        /* no txn in flight */
1785
1786         if (cpuhw->txn_flags & ~PERF_PMU_TXN_ADD) {
1787                 cpuhw->txn_flags = 0;
1788                 return 0;
1789         }
1790
1791         n = cpuhw->n_events;
1792         if (check_excludes(cpuhw->event, cpuhw->flags, 0, n))
1793                 return -EAGAIN;
1794         i = power_check_constraints(cpuhw, cpuhw->events, cpuhw->flags, n, cpuhw->event);
1795         if (i < 0)
1796                 return -EAGAIN;
1797
1798         for (i = cpuhw->n_txn_start; i < n; ++i)
1799                 cpuhw->event[i]->hw.config = cpuhw->events[i];
1800
1801         cpuhw->txn_flags = 0;
1802         perf_pmu_enable(pmu);
1803         return 0;
1804 }
1805
1806 /*
1807  * Return 1 if we might be able to put event on a limited PMC,
1808  * or 0 if not.
1809  * An event can only go on a limited PMC if it counts something
1810  * that a limited PMC can count, doesn't require interrupts, and
1811  * doesn't exclude any processor mode.
1812  */
1813 static int can_go_on_limited_pmc(struct perf_event *event, u64 ev,
1814                                  unsigned int flags)
1815 {
1816         int n;
1817         u64 alt[MAX_EVENT_ALTERNATIVES];
1818
1819         if (event->attr.exclude_user
1820             || event->attr.exclude_kernel
1821             || event->attr.exclude_hv
1822             || event->attr.sample_period)
1823                 return 0;
1824
1825         if (ppmu->limited_pmc_event(ev))
1826                 return 1;
1827
1828         /*
1829          * The requested event_id isn't on a limited PMC already;
1830          * see if any alternative code goes on a limited PMC.
1831          */
1832         if (!ppmu->get_alternatives)
1833                 return 0;
1834
1835         flags |= PPMU_LIMITED_PMC_OK | PPMU_LIMITED_PMC_REQD;
1836         n = ppmu->get_alternatives(ev, flags, alt);
1837
1838         return n > 0;
1839 }
1840
1841 /*
1842  * Find an alternative event_id that goes on a normal PMC, if possible,
1843  * and return the event_id code, or 0 if there is no such alternative.
1844  * (Note: event_id code 0 is "don't count" on all machines.)
1845  */
1846 static u64 normal_pmc_alternative(u64 ev, unsigned long flags)
1847 {
1848         u64 alt[MAX_EVENT_ALTERNATIVES];
1849         int n;
1850
1851         flags &= ~(PPMU_LIMITED_PMC_OK | PPMU_LIMITED_PMC_REQD);
1852         n = ppmu->get_alternatives(ev, flags, alt);
1853         if (!n)
1854                 return 0;
1855         return alt[0];
1856 }
1857
1858 /* Number of perf_events counting hardware events */
1859 static atomic_t num_events;
1860 /* Used to avoid races in calling reserve/release_pmc_hardware */
1861 static DEFINE_MUTEX(pmc_reserve_mutex);
1862
1863 /*
1864  * Release the PMU if this is the last perf_event.
1865  */
1866 static void hw_perf_event_destroy(struct perf_event *event)
1867 {
1868         if (!atomic_add_unless(&num_events, -1, 1)) {
1869                 mutex_lock(&pmc_reserve_mutex);
1870                 if (atomic_dec_return(&num_events) == 0)
1871                         release_pmc_hardware();
1872                 mutex_unlock(&pmc_reserve_mutex);
1873         }
1874 }
1875
1876 /*
1877  * Translate a generic cache event_id config to a raw event_id code.
1878  */
1879 static int hw_perf_cache_event(u64 config, u64 *eventp)
1880 {
1881         unsigned long type, op, result;
1882         u64 ev;
1883
1884         if (!ppmu->cache_events)
1885                 return -EINVAL;
1886
1887         /* unpack config */
1888         type = config & 0xff;
1889         op = (config >> 8) & 0xff;
1890         result = (config >> 16) & 0xff;
1891
1892         if (type >= PERF_COUNT_HW_CACHE_MAX ||
1893             op >= PERF_COUNT_HW_CACHE_OP_MAX ||
1894             result >= PERF_COUNT_HW_CACHE_RESULT_MAX)
1895                 return -EINVAL;
1896
1897         ev = (*ppmu->cache_events)[type][op][result];
1898         if (ev == 0)
1899                 return -EOPNOTSUPP;
1900         if (ev == -1)
1901                 return -EINVAL;
1902         *eventp = ev;
1903         return 0;
1904 }
1905
1906 static bool is_event_blacklisted(u64 ev)
1907 {
1908         int i;
1909
1910         for (i=0; i < ppmu->n_blacklist_ev; i++) {
1911                 if (ppmu->blacklist_ev[i] == ev)
1912                         return true;
1913         }
1914
1915         return false;
1916 }
1917
1918 static int power_pmu_event_init(struct perf_event *event)
1919 {
1920         u64 ev;
1921         unsigned long flags, irq_flags;
1922         struct perf_event *ctrs[MAX_HWEVENTS];
1923         u64 events[MAX_HWEVENTS];
1924         unsigned int cflags[MAX_HWEVENTS];
1925         int n;
1926         int err;
1927         struct cpu_hw_events *cpuhw;
1928
1929         if (!ppmu)
1930                 return -ENOENT;
1931
1932         if (has_branch_stack(event)) {
1933                 /* PMU has BHRB enabled */
1934                 if (!(ppmu->flags & PPMU_ARCH_207S))
1935                         return -EOPNOTSUPP;
1936         }
1937
1938         switch (event->attr.type) {
1939         case PERF_TYPE_HARDWARE:
1940                 ev = event->attr.config;
1941                 if (ev >= ppmu->n_generic || ppmu->generic_events[ev] == 0)
1942                         return -EOPNOTSUPP;
1943
1944                 if (ppmu->blacklist_ev && is_event_blacklisted(ev))
1945                         return -EINVAL;
1946                 ev = ppmu->generic_events[ev];
1947                 break;
1948         case PERF_TYPE_HW_CACHE:
1949                 err = hw_perf_cache_event(event->attr.config, &ev);
1950                 if (err)
1951                         return err;
1952
1953                 if (ppmu->blacklist_ev && is_event_blacklisted(ev))
1954                         return -EINVAL;
1955                 break;
1956         case PERF_TYPE_RAW:
1957                 ev = event->attr.config;
1958
1959                 if (ppmu->blacklist_ev && is_event_blacklisted(ev))
1960                         return -EINVAL;
1961                 break;
1962         default:
1963                 return -ENOENT;
1964         }
1965
1966         event->hw.config_base = ev;
1967         event->hw.idx = 0;
1968
1969         /*
1970          * If we are not running on a hypervisor, force the
1971          * exclude_hv bit to 0 so that we don't care what
1972          * the user set it to.
1973          */
1974         if (!firmware_has_feature(FW_FEATURE_LPAR))
1975                 event->attr.exclude_hv = 0;
1976
1977         /*
1978          * If this is a per-task event, then we can use
1979          * PM_RUN_* events interchangeably with their non RUN_*
1980          * equivalents, e.g. PM_RUN_CYC instead of PM_CYC.
1981          * XXX we should check if the task is an idle task.
1982          */
1983         flags = 0;
1984         if (event->attach_state & PERF_ATTACH_TASK)
1985                 flags |= PPMU_ONLY_COUNT_RUN;
1986
1987         /*
1988          * If this machine has limited events, check whether this
1989          * event_id could go on a limited event.
1990          */
1991         if (ppmu->flags & PPMU_LIMITED_PMC5_6) {
1992                 if (can_go_on_limited_pmc(event, ev, flags)) {
1993                         flags |= PPMU_LIMITED_PMC_OK;
1994                 } else if (ppmu->limited_pmc_event(ev)) {
1995                         /*
1996                          * The requested event_id is on a limited PMC,
1997                          * but we can't use a limited PMC; see if any
1998                          * alternative goes on a normal PMC.
1999                          */
2000                         ev = normal_pmc_alternative(ev, flags);
2001                         if (!ev)
2002                                 return -EINVAL;
2003                 }
2004         }
2005
2006         /* Extra checks for EBB */
2007         err = ebb_event_check(event);
2008         if (err)
2009                 return err;
2010
2011         /*
2012          * If this is in a group, check if it can go on with all the
2013          * other hardware events in the group.  We assume the event
2014          * hasn't been linked into its leader's sibling list at this point.
2015          */
2016         n = 0;
2017         if (event->group_leader != event) {
2018                 n = collect_events(event->group_leader, ppmu->n_counter - 1,
2019                                    ctrs, events, cflags);
2020                 if (n < 0)
2021                         return -EINVAL;
2022         }
2023         events[n] = ev;
2024         ctrs[n] = event;
2025         cflags[n] = flags;
2026         if (check_excludes(ctrs, cflags, n, 1))
2027                 return -EINVAL;
2028
2029         local_irq_save(irq_flags);
2030         cpuhw = this_cpu_ptr(&cpu_hw_events);
2031
2032         err = power_check_constraints(cpuhw, events, cflags, n + 1, ctrs);
2033
2034         if (has_branch_stack(event)) {
2035                 u64 bhrb_filter = -1;
2036
2037                 if (ppmu->bhrb_filter_map)
2038                         bhrb_filter = ppmu->bhrb_filter_map(
2039                                         event->attr.branch_sample_type);
2040
2041                 if (bhrb_filter == -1) {
2042                         local_irq_restore(irq_flags);
2043                         return -EOPNOTSUPP;
2044                 }
2045                 cpuhw->bhrb_filter = bhrb_filter;
2046         }
2047
2048         local_irq_restore(irq_flags);
2049         if (err)
2050                 return -EINVAL;
2051
2052         event->hw.config = events[n];
2053         event->hw.event_base = cflags[n];
2054         event->hw.last_period = event->hw.sample_period;
2055         local64_set(&event->hw.period_left, event->hw.last_period);
2056
2057         /*
2058          * For EBB events we just context switch the PMC value, we don't do any
2059          * of the sample_period logic. We use hw.prev_count for this.
2060          */
2061         if (is_ebb_event(event))
2062                 local64_set(&event->hw.prev_count, 0);
2063
2064         /*
2065          * See if we need to reserve the PMU.
2066          * If no events are currently in use, then we have to take a
2067          * mutex to ensure that we don't race with another task doing
2068          * reserve_pmc_hardware or release_pmc_hardware.
2069          */
2070         err = 0;
2071         if (!atomic_inc_not_zero(&num_events)) {
2072                 mutex_lock(&pmc_reserve_mutex);
2073                 if (atomic_read(&num_events) == 0 &&
2074                     reserve_pmc_hardware(perf_event_interrupt))
2075                         err = -EBUSY;
2076                 else
2077                         atomic_inc(&num_events);
2078                 mutex_unlock(&pmc_reserve_mutex);
2079         }
2080         event->destroy = hw_perf_event_destroy;
2081
2082         return err;
2083 }
2084
2085 static int power_pmu_event_idx(struct perf_event *event)
2086 {
2087         return event->hw.idx;
2088 }
2089
2090 ssize_t power_events_sysfs_show(struct device *dev,
2091                                 struct device_attribute *attr, char *page)
2092 {
2093         struct perf_pmu_events_attr *pmu_attr;
2094
2095         pmu_attr = container_of(attr, struct perf_pmu_events_attr, attr);
2096
2097         return sprintf(page, "event=0x%02llx\n", pmu_attr->id);
2098 }
2099
2100 static struct pmu power_pmu = {
2101         .pmu_enable     = power_pmu_enable,
2102         .pmu_disable    = power_pmu_disable,
2103         .event_init     = power_pmu_event_init,
2104         .add            = power_pmu_add,
2105         .del            = power_pmu_del,
2106         .start          = power_pmu_start,
2107         .stop           = power_pmu_stop,
2108         .read           = power_pmu_read,
2109         .start_txn      = power_pmu_start_txn,
2110         .cancel_txn     = power_pmu_cancel_txn,
2111         .commit_txn     = power_pmu_commit_txn,
2112         .event_idx      = power_pmu_event_idx,
2113         .sched_task     = power_pmu_sched_task,
2114 };
2115
2116 #define PERF_SAMPLE_ADDR_TYPE  (PERF_SAMPLE_ADDR |              \
2117                                 PERF_SAMPLE_PHYS_ADDR |         \
2118                                 PERF_SAMPLE_DATA_PAGE_SIZE)
2119 /*
2120  * A counter has overflowed; update its count and record
2121  * things if requested.  Note that interrupts are hard-disabled
2122  * here so there is no possibility of being interrupted.
2123  */
2124 static void record_and_restart(struct perf_event *event, unsigned long val,
2125                                struct pt_regs *regs)
2126 {
2127         u64 period = event->hw.sample_period;
2128         s64 prev, delta, left;
2129         int record = 0;
2130
2131         if (event->hw.state & PERF_HES_STOPPED) {
2132                 write_pmc(event->hw.idx, 0);
2133                 return;
2134         }
2135
2136         /* we don't have to worry about interrupts here */
2137         prev = local64_read(&event->hw.prev_count);
2138         delta = check_and_compute_delta(prev, val);
2139         local64_add(delta, &event->count);
2140
2141         /*
2142          * See if the total period for this event has expired,
2143          * and update for the next period.
2144          */
2145         val = 0;
2146         left = local64_read(&event->hw.period_left) - delta;
2147         if (delta == 0)
2148                 left++;
2149         if (period) {
2150                 if (left <= 0) {
2151                         left += period;
2152                         if (left <= 0)
2153                                 left = period;
2154
2155                         /*
2156                          * If address is not requested in the sample via
2157                          * PERF_SAMPLE_IP, just record that sample irrespective
2158                          * of SIAR valid check.
2159                          */
2160                         if (event->attr.sample_type & PERF_SAMPLE_IP)
2161                                 record = siar_valid(regs);
2162                         else
2163                                 record = 1;
2164
2165                         event->hw.last_period = event->hw.sample_period;
2166                 }
2167                 if (left < 0x80000000LL)
2168                         val = 0x80000000LL - left;
2169         }
2170
2171         write_pmc(event->hw.idx, val);
2172         local64_set(&event->hw.prev_count, val);
2173         local64_set(&event->hw.period_left, left);
2174         perf_event_update_userpage(event);
2175
2176         /*
2177          * Due to hardware limitation, sometimes SIAR could sample a kernel
2178          * address even when freeze on supervisor state (kernel) is set in
2179          * MMCR2. Check attr.exclude_kernel and address to drop the sample in
2180          * these cases.
2181          */
2182         if (event->attr.exclude_kernel &&
2183             (event->attr.sample_type & PERF_SAMPLE_IP) &&
2184             is_kernel_addr(mfspr(SPRN_SIAR)))
2185                 record = 0;
2186
2187         /*
2188          * Finally record data if requested.
2189          */
2190         if (record) {
2191                 struct perf_sample_data data;
2192
2193                 perf_sample_data_init(&data, ~0ULL, event->hw.last_period);
2194
2195                 if (event->attr.sample_type & PERF_SAMPLE_ADDR_TYPE)
2196                         perf_get_data_addr(event, regs, &data.addr);
2197
2198                 if (event->attr.sample_type & PERF_SAMPLE_BRANCH_STACK) {
2199                         struct cpu_hw_events *cpuhw;
2200                         cpuhw = this_cpu_ptr(&cpu_hw_events);
2201                         power_pmu_bhrb_read(event, cpuhw);
2202                         data.br_stack = &cpuhw->bhrb_stack;
2203                 }
2204
2205                 if (event->attr.sample_type & PERF_SAMPLE_DATA_SRC &&
2206                                                 ppmu->get_mem_data_src)
2207                         ppmu->get_mem_data_src(&data.data_src, ppmu->flags, regs);
2208
2209                 if (event->attr.sample_type & PERF_SAMPLE_WEIGHT &&
2210                                                 ppmu->get_mem_weight)
2211                         ppmu->get_mem_weight(&data.weight.full);
2212
2213                 if (perf_event_overflow(event, &data, regs))
2214                         power_pmu_stop(event, 0);
2215         } else if (period) {
2216                 /* Account for interrupt in case of invalid SIAR */
2217                 if (perf_event_account_interrupt(event))
2218                         power_pmu_stop(event, 0);
2219         }
2220 }
2221
2222 /*
2223  * Called from generic code to get the misc flags (i.e. processor mode)
2224  * for an event_id.
2225  */
2226 unsigned long perf_misc_flags(struct pt_regs *regs)
2227 {
2228         u32 flags = perf_get_misc_flags(regs);
2229
2230         if (flags)
2231                 return flags;
2232         return user_mode(regs) ? PERF_RECORD_MISC_USER :
2233                 PERF_RECORD_MISC_KERNEL;
2234 }
2235
2236 /*
2237  * Called from generic code to get the instruction pointer
2238  * for an event_id.
2239  */
2240 unsigned long perf_instruction_pointer(struct pt_regs *regs)
2241 {
2242         bool use_siar = regs_use_siar(regs);
2243         unsigned long siar = mfspr(SPRN_SIAR);
2244
2245         if (ppmu->flags & PPMU_P10_DD1) {
2246                 if (siar)
2247                         return siar;
2248                 else
2249                         return regs->nip;
2250         } else if (use_siar && siar_valid(regs))
2251                 return mfspr(SPRN_SIAR) + perf_ip_adjust(regs);
2252         else if (use_siar)
2253                 return 0;               // no valid instruction pointer
2254         else
2255                 return regs->nip;
2256 }
2257
2258 static bool pmc_overflow_power7(unsigned long val)
2259 {
2260         /*
2261          * Events on POWER7 can roll back if a speculative event doesn't
2262          * eventually complete. Unfortunately in some rare cases they will
2263          * raise a performance monitor exception. We need to catch this to
2264          * ensure we reset the PMC. In all cases the PMC will be 256 or less
2265          * cycles from overflow.
2266          *
2267          * We only do this if the first pass fails to find any overflowing
2268          * PMCs because a user might set a period of less than 256 and we
2269          * don't want to mistakenly reset them.
2270          */
2271         if ((0x80000000 - val) <= 256)
2272                 return true;
2273
2274         return false;
2275 }
2276
2277 static bool pmc_overflow(unsigned long val)
2278 {
2279         if ((int)val < 0)
2280                 return true;
2281
2282         return false;
2283 }
2284
2285 /*
2286  * Performance monitor interrupt stuff
2287  */
2288 static void __perf_event_interrupt(struct pt_regs *regs)
2289 {
2290         int i, j;
2291         struct cpu_hw_events *cpuhw = this_cpu_ptr(&cpu_hw_events);
2292         struct perf_event *event;
2293         int found, active;
2294
2295         if (cpuhw->n_limited)
2296                 freeze_limited_counters(cpuhw, mfspr(SPRN_PMC5),
2297                                         mfspr(SPRN_PMC6));
2298
2299         perf_read_regs(regs);
2300
2301         /* Read all the PMCs since we'll need them a bunch of times */
2302         for (i = 0; i < ppmu->n_counter; ++i)
2303                 cpuhw->pmcs[i] = read_pmc(i + 1);
2304
2305         /* Try to find what caused the IRQ */
2306         found = 0;
2307         for (i = 0; i < ppmu->n_counter; ++i) {
2308                 if (!pmc_overflow(cpuhw->pmcs[i]))
2309                         continue;
2310                 if (is_limited_pmc(i + 1))
2311                         continue; /* these won't generate IRQs */
2312                 /*
2313                  * We've found one that's overflowed.  For active
2314                  * counters we need to log this.  For inactive
2315                  * counters, we need to reset it anyway
2316                  */
2317                 found = 1;
2318                 active = 0;
2319                 for (j = 0; j < cpuhw->n_events; ++j) {
2320                         event = cpuhw->event[j];
2321                         if (event->hw.idx == (i + 1)) {
2322                                 active = 1;
2323                                 record_and_restart(event, cpuhw->pmcs[i], regs);
2324                                 break;
2325                         }
2326                 }
2327                 if (!active)
2328                         /* reset non active counters that have overflowed */
2329                         write_pmc(i + 1, 0);
2330         }
2331         if (!found && pvr_version_is(PVR_POWER7)) {
2332                 /* check active counters for special buggy p7 overflow */
2333                 for (i = 0; i < cpuhw->n_events; ++i) {
2334                         event = cpuhw->event[i];
2335                         if (!event->hw.idx || is_limited_pmc(event->hw.idx))
2336                                 continue;
2337                         if (pmc_overflow_power7(cpuhw->pmcs[event->hw.idx - 1])) {
2338                                 /* event has overflowed in a buggy way*/
2339                                 found = 1;
2340                                 record_and_restart(event,
2341                                                    cpuhw->pmcs[event->hw.idx - 1],
2342                                                    regs);
2343                         }
2344                 }
2345         }
2346         if (unlikely(!found) && !arch_irq_disabled_regs(regs))
2347                 printk_ratelimited(KERN_WARNING "Can't find PMC that caused IRQ\n");
2348
2349         /*
2350          * Reset MMCR0 to its normal value.  This will set PMXE and
2351          * clear FC (freeze counters) and PMAO (perf mon alert occurred)
2352          * and thus allow interrupts to occur again.
2353          * XXX might want to use MSR.PM to keep the events frozen until
2354          * we get back out of this interrupt.
2355          */
2356         write_mmcr0(cpuhw, cpuhw->mmcr.mmcr0);
2357
2358         /* Clear the cpuhw->pmcs */
2359         memset(&cpuhw->pmcs, 0, sizeof(cpuhw->pmcs));
2360
2361 }
2362
2363 static void perf_event_interrupt(struct pt_regs *regs)
2364 {
2365         u64 start_clock = sched_clock();
2366
2367         __perf_event_interrupt(regs);
2368         perf_sample_event_took(sched_clock() - start_clock);
2369 }
2370
2371 static int power_pmu_prepare_cpu(unsigned int cpu)
2372 {
2373         struct cpu_hw_events *cpuhw = &per_cpu(cpu_hw_events, cpu);
2374
2375         if (ppmu) {
2376                 memset(cpuhw, 0, sizeof(*cpuhw));
2377                 cpuhw->mmcr.mmcr0 = MMCR0_FC;
2378         }
2379         return 0;
2380 }
2381
2382 int register_power_pmu(struct power_pmu *pmu)
2383 {
2384         if (ppmu)
2385                 return -EBUSY;          /* something's already registered */
2386
2387         ppmu = pmu;
2388         pr_info("%s performance monitor hardware support registered\n",
2389                 pmu->name);
2390
2391         power_pmu.attr_groups = ppmu->attr_groups;
2392         power_pmu.capabilities |= (ppmu->capabilities & PERF_PMU_CAP_EXTENDED_REGS);
2393
2394 #ifdef MSR_HV
2395         /*
2396          * Use FCHV to ignore kernel events if MSR.HV is set.
2397          */
2398         if (mfmsr() & MSR_HV)
2399                 freeze_events_kernel = MMCR0_FCHV;
2400 #endif /* CONFIG_PPC64 */
2401
2402         perf_pmu_register(&power_pmu, "cpu", PERF_TYPE_RAW);
2403         cpuhp_setup_state(CPUHP_PERF_POWER, "perf/powerpc:prepare",
2404                           power_pmu_prepare_cpu, NULL);
2405         return 0;
2406 }
2407
2408 #ifdef CONFIG_PPC64
2409 static int __init init_ppc64_pmu(void)
2410 {
2411         /* run through all the pmu drivers one at a time */
2412         if (!init_power5_pmu())
2413                 return 0;
2414         else if (!init_power5p_pmu())
2415                 return 0;
2416         else if (!init_power6_pmu())
2417                 return 0;
2418         else if (!init_power7_pmu())
2419                 return 0;
2420         else if (!init_power8_pmu())
2421                 return 0;
2422         else if (!init_power9_pmu())
2423                 return 0;
2424         else if (!init_power10_pmu())
2425                 return 0;
2426         else if (!init_ppc970_pmu())
2427                 return 0;
2428         else
2429                 return init_generic_compat_pmu();
2430 }
2431 early_initcall(init_ppc64_pmu);
2432 #endif