arch/powerpc/kernel/head_8xx.S

   1 /* SPDX-License-Identifier: GPL-2.0-or-later */
   2 /*
   3  *  PowerPC version
   4  *    Copyright (C) 1995-1996 Gary Thomas (gdt@linuxppc.org)
   5  *  Rewritten by Cort Dougan (cort@cs.nmt.edu) for PReP
   6  *    Copyright (C) 1996 Cort Dougan <cort@cs.nmt.edu>
   7  *  Low-level exception handlers and MMU support
   8  *  rewritten by Paul Mackerras.
   9  *    Copyright (C) 1996 Paul Mackerras.
  10  *  MPC8xx modifications by Dan Malek
  11  *    Copyright (C) 1997 Dan Malek (dmalek@jlc.net).
  12  *
  13  *  This file contains low-level support and setup for PowerPC 8xx
  14  *  embedded processors, including trap and interrupt dispatch.
  15  */
  16
  17 #include <linux/init.h>
  18 #include <linux/magic.h>
  19 #include <linux/pgtable.h>
  20 #include <linux/sizes.h>
  21 #include <asm/processor.h>
  22 #include <asm/page.h>
  23 #include <asm/mmu.h>
  24 #include <asm/cache.h>
  25 #include <asm/cputable.h>
  26 #include <asm/thread_info.h>
  27 #include <asm/ppc_asm.h>
  28 #include <asm/asm-offsets.h>
  29 #include <asm/ptrace.h>
  30 #include <asm/export.h>
  31 #include <asm/code-patching-asm.h>
  32
  33 /*
  34  * Value for the bits that have fixed value in RPN entries.
  35  * Also used for tagging DAR for DTLBerror.
  36  */
  37 #define RPN_PATTERN     0x00f0
  38
  39 #include "head_32.h"
  40
  41 .macro compare_to_kernel_boundary scratch, addr
  42 #if CONFIG_TASK_SIZE <= 0x80000000 && CONFIG_PAGE_OFFSET >= 0x80000000
  43 /* By simply checking Address >= 0x80000000, we know if its a kernel address */
  44         not.    \scratch, \addr
  45 #else
  46         rlwinm  \scratch, \addr, 16, 0xfff8
  47         cmpli   cr0, \scratch, PAGE_OFFSET@h
  48 #endif
  49 .endm
  50
  51 #define PAGE_SHIFT_512K         19
  52 #define PAGE_SHIFT_8M           23
  53
  54         __HEAD
  55 _ENTRY(_stext);
  56 _ENTRY(_start);
  57
  58 /* MPC8xx
  59  * This port was done on an MBX board with an 860.  Right now I only
  60  * support an ELF compressed (zImage) boot from EPPC-Bug because the
  61  * code there loads up some registers before calling us:
  62  *   r3: ptr to board info data
  63  *   r4: initrd_start or if no initrd then 0
  64  *   r5: initrd_end - unused if r4 is 0
  65  *   r6: Start of command line string
  66  *   r7: End of command line string
  67  *
  68  * I decided to use conditional compilation instead of checking PVR and
  69  * adding more processor specific branches around code I don't need.
  70  * Since this is an embedded processor, I also appreciate any memory
  71  * savings I can get.
  72  *
  73  * The MPC8xx does not have any BATs, but it supports large page sizes.
  74  * We first initialize the MMU to support 8M byte pages, then load one
  75  * entry into each of the instruction and data TLBs to map the first
  76  * 8M 1:1.  I also mapped an additional I/O space 1:1 so we can get to
  77  * the "internal" processor registers before MMU_init is called.
  78  *
  79  *      -- Dan
  80  */
  81         .globl  __start
  82 __start:
  83         mr      r31,r3                  /* save device tree ptr */
  84
  85         /* We have to turn on the MMU right away so we get cache modes
  86          * set correctly.
  87          */
  88         bl      initial_mmu
  89
  90 /* We now have the lower 8 Meg mapped into TLB entries, and the caches
  91  * ready to work.
  92  */
  93
  94 turn_on_mmu:
  95         mfmsr   r0
  96         ori     r0,r0,MSR_DR|MSR_IR
  97         mtspr   SPRN_SRR1,r0
  98         lis     r0,start_here@h
  99         ori     r0,r0,start_here@l
 100         mtspr   SPRN_SRR0,r0
 101         rfi                             /* enables MMU */
 102
 103
 104 #ifdef CONFIG_PERF_EVENTS
 105         .align  4
 106
 107         .globl  itlb_miss_counter
 108 itlb_miss_counter:
 109         .space  4
 110
 111         .globl  dtlb_miss_counter
 112 dtlb_miss_counter:
 113         .space  4
 114
 115         .globl  instruction_counter
 116 instruction_counter:
 117         .space  4
 118 #endif
 119
 120 /* System reset */
 121         EXCEPTION(0x100, Reset, system_reset_exception)
 122
 123 /* Machine check */
 124         START_EXCEPTION(0x200, MachineCheck)
 125         EXCEPTION_PROLOG 0x200 MachineCheck handle_dar_dsisr=1
 126         prepare_transfer_to_handler
 127         bl      machine_check_exception
 128         b       interrupt_return
 129
 130 /* External interrupt */
 131         EXCEPTION(0x500, HardwareInterrupt, do_IRQ)
 132
 133 /* Alignment exception */
 134         START_EXCEPTION(0x600, Alignment)
 135         EXCEPTION_PROLOG 0x600 Alignment handle_dar_dsisr=1
 136         prepare_transfer_to_handler
 137         bl      alignment_exception
 138         REST_NVGPRS(r1)
 139         b       interrupt_return
 140
 141 /* Program check exception */
 142         START_EXCEPTION(0x700, ProgramCheck)
 143         EXCEPTION_PROLOG 0x700 ProgramCheck
 144         prepare_transfer_to_handler
 145         bl      program_check_exception
 146         REST_NVGPRS(r1)
 147         b       interrupt_return
 148
 149 /* Decrementer */
 150         EXCEPTION(0x900, Decrementer, timer_interrupt)
 151
 152 /* System call */
 153         START_EXCEPTION(0xc00, SystemCall)
 154         SYSCALL_ENTRY   0xc00
 155
 156 /* Single step - not used on 601 */
 157         EXCEPTION(0xd00, SingleStep, single_step_exception)
 158
 159 /* On the MPC8xx, this is a software emulation interrupt.  It occurs
 160  * for all unimplemented and illegal instructions.
 161  */
 162         START_EXCEPTION(0x1000, SoftEmu)
 163         EXCEPTION_PROLOG 0x1000 SoftEmu
 164         prepare_transfer_to_handler
 165         bl      emulation_assist_interrupt
 166         REST_NVGPRS(r1)
 167         b       interrupt_return
 168
 169 /*
 170  * For the MPC8xx, this is a software tablewalk to load the instruction
 171  * TLB.  The task switch loads the M_TWB register with the pointer to the first
 172  * level table.
 173  * If we discover there is no second level table (value is zero) or if there
 174  * is an invalid pte, we load that into the TLB, which causes another fault
 175  * into the TLB Error interrupt where we can handle such problems.
 176  * We have to use the MD_xxx registers for the tablewalk because the
 177  * equivalent MI_xxx registers only perform the attribute functions.
 178  */
 179
 180 #ifdef CONFIG_8xx_CPU15
 181 #define INVALIDATE_ADJACENT_PAGES_CPU15(addr, tmp)      \
 182         addi    tmp, addr, PAGE_SIZE;   \
 183         tlbie   tmp;                    \
 184         addi    tmp, addr, -PAGE_SIZE;  \
 185         tlbie   tmp
 186 #else
 187 #define INVALIDATE_ADJACENT_PAGES_CPU15(addr, tmp)
 188 #endif
 189
 190         START_EXCEPTION(0x1100, InstructionTLBMiss)
 191         mtspr   SPRN_SPRG_SCRATCH2, r10
 192         mtspr   SPRN_M_TW, r11
 193
 194         /* If we are faulting a kernel address, we have to use the
 195          * kernel page tables.
 196          */
 197         mfspr   r10, SPRN_SRR0  /* Get effective address of fault */
 198         INVALIDATE_ADJACENT_PAGES_CPU15(r10, r11)
 199         mtspr   SPRN_MD_EPN, r10
 200 #ifdef CONFIG_MODULES
 201         mfcr    r11
 202         compare_to_kernel_boundary r10, r10
 203 #endif
 204         mfspr   r10, SPRN_M_TWB /* Get level 1 table */
 205 #ifdef CONFIG_MODULES
 206         blt+    3f
 207         rlwinm  r10, r10, 0, 20, 31
 208         oris    r10, r10, (swapper_pg_dir - PAGE_OFFSET)@ha
 209 3:
 210         mtcr    r11
 211 #endif
 212         lwz     r11, (swapper_pg_dir-PAGE_OFFSET)@l(r10)        /* Get level 1 entry */
 213         mtspr   SPRN_MD_TWC, r11
 214         mfspr   r10, SPRN_MD_TWC
 215         lwz     r10, 0(r10)     /* Get the pte */
 216         rlwimi  r11, r10, 0, _PAGE_GUARDED | _PAGE_ACCESSED
 217         rlwimi  r11, r10, 32 - 9, _PMD_PAGE_512K
 218         mtspr   SPRN_MI_TWC, r11
 219         /* The Linux PTE won't go exactly into the MMU TLB.
 220          * Software indicator bits 20 and 23 must be clear.
 221          * Software indicator bits 22, 24, 25, 26, and 27 must be
 222          * set.  All other Linux PTE bits control the behavior
 223          * of the MMU.
 224          */
 225         rlwinm  r10, r10, 0, ~0x0f00    /* Clear bits 20-23 */
 226         rlwimi  r10, r10, 4, 0x0400     /* Copy _PAGE_EXEC into bit 21 */
 227         ori     r10, r10, RPN_PATTERN | 0x200 /* Set 22 and 24-27 */
 228         mtspr   SPRN_MI_RPN, r10        /* Update TLB entry */
 229
 230         /* Restore registers */
 231 0:      mfspr   r10, SPRN_SPRG_SCRATCH2
 232         mfspr   r11, SPRN_M_TW
 233         rfi
 234         patch_site      0b, patch__itlbmiss_exit_1
 235
 236 #ifdef CONFIG_PERF_EVENTS
 237         patch_site      0f, patch__itlbmiss_perf
 238 0:      lwz     r10, (itlb_miss_counter - PAGE_OFFSET)@l(0)
 239         addi    r10, r10, 1
 240         stw     r10, (itlb_miss_counter - PAGE_OFFSET)@l(0)
 241         mfspr   r10, SPRN_SPRG_SCRATCH2
 242         mfspr   r11, SPRN_M_TW
 243         rfi
 244 #endif
 245
 246         START_EXCEPTION(0x1200, DataStoreTLBMiss)
 247         mtspr   SPRN_SPRG_SCRATCH2, r10
 248         mtspr   SPRN_M_TW, r11
 249         mfcr    r11
 250
 251         /* If we are faulting a kernel address, we have to use the
 252          * kernel page tables.
 253          */
 254         mfspr   r10, SPRN_MD_EPN
 255         compare_to_kernel_boundary r10, r10
 256         mfspr   r10, SPRN_M_TWB /* Get level 1 table */
 257         blt+    3f
 258         rlwinm  r10, r10, 0, 20, 31
 259         oris    r10, r10, (swapper_pg_dir - PAGE_OFFSET)@ha
 260 3:
 261         mtcr    r11
 262         lwz     r11, (swapper_pg_dir-PAGE_OFFSET)@l(r10)        /* Get level 1 entry */
 263
 264         mtspr   SPRN_MD_TWC, r11
 265         mfspr   r10, SPRN_MD_TWC
 266         lwz     r10, 0(r10)     /* Get the pte */
 267
 268         /* Insert Guarded and Accessed flags into the TWC from the Linux PTE.
 269          * It is bit 27 of both the Linux PTE and the TWC (at least
 270          * I got that right :-).  It will be better when we can put
 271          * this into the Linux pgd/pmd and load it in the operation
 272          * above.
 273          */
 274         rlwimi  r11, r10, 0, _PAGE_GUARDED | _PAGE_ACCESSED
 275         rlwimi  r11, r10, 32 - 9, _PMD_PAGE_512K
 276         mtspr   SPRN_MD_TWC, r11
 277
 278         /* The Linux PTE won't go exactly into the MMU TLB.
 279          * Software indicator bits 24, 25, 26, and 27 must be
 280          * set.  All other Linux PTE bits control the behavior
 281          * of the MMU.
 282          */
 283         li      r11, RPN_PATTERN
 284         rlwimi  r10, r11, 0, 24, 27     /* Set 24-27 */
 285         mtspr   SPRN_MD_RPN, r10        /* Update TLB entry */
 286         mtspr   SPRN_DAR, r11           /* Tag DAR */
 287
 288         /* Restore registers */
 289
 290 0:      mfspr   r10, SPRN_SPRG_SCRATCH2
 291         mfspr   r11, SPRN_M_TW
 292         rfi
 293         patch_site      0b, patch__dtlbmiss_exit_1
 294
 295 #ifdef CONFIG_PERF_EVENTS
 296         patch_site      0f, patch__dtlbmiss_perf
 297 0:      lwz     r10, (dtlb_miss_counter - PAGE_OFFSET)@l(0)
 298         addi    r10, r10, 1
 299         stw     r10, (dtlb_miss_counter - PAGE_OFFSET)@l(0)
 300         mfspr   r10, SPRN_SPRG_SCRATCH2
 301         mfspr   r11, SPRN_M_TW
 302         rfi
 303 #endif
 304
 305 /* This is an instruction TLB error on the MPC8xx.  This could be due
 306  * to many reasons, such as executing guarded memory or illegal instruction
 307  * addresses.  There is nothing to do but handle a big time error fault.
 308  */
 309         START_EXCEPTION(0x1300, InstructionTLBError)
 310         /* 0x400 is InstructionAccess exception, needed by bad_page_fault() */
 311         EXCEPTION_PROLOG 0x400 InstructionTLBError
 312         andis.  r5,r9,DSISR_SRR1_MATCH_32S@h /* Filter relevant SRR1 bits */
 313         andis.  r10,r9,SRR1_ISI_NOPT@h
 314         beq+    .Litlbie
 315         tlbie   r12
 316 .Litlbie:
 317         stw     r12, _DAR(r11)
 318         stw     r5, _DSISR(r11)
 319         prepare_transfer_to_handler
 320         bl      do_page_fault
 321         b       interrupt_return
 322
 323 /* This is the data TLB error on the MPC8xx.  This could be due to
 324  * many reasons, including a dirty update to a pte.  We bail out to
 325  * a higher level function that can handle it.
 326  */
 327         START_EXCEPTION(0x1400, DataTLBError)
 328         EXCEPTION_PROLOG_0 handle_dar_dsisr=1
 329         mfspr   r11, SPRN_DAR
 330         cmpwi   cr1, r11, RPN_PATTERN
 331         beq-    cr1, FixupDAR   /* must be a buggy dcbX, icbi insn. */
 332 DARFixed:/* Return from dcbx instruction bug workaround */
 333         EXCEPTION_PROLOG_1
 334         /* 0x300 is DataAccess exception, needed by bad_page_fault() */
 335         EXCEPTION_PROLOG_2 0x300 DataTLBError handle_dar_dsisr=1
 336         lwz     r4, _DAR(r11)
 337         lwz     r5, _DSISR(r11)
 338         andis.  r10,r5,DSISR_NOHPTE@h
 339         beq+    .Ldtlbie
 340         tlbie   r4
 341 .Ldtlbie:
 342         prepare_transfer_to_handler
 343         bl      do_page_fault
 344         b       interrupt_return
 345
 346 #ifdef CONFIG_VMAP_STACK
 347         vmap_stack_overflow_exception
 348 #endif
 349
 350 /* On the MPC8xx, these next four traps are used for development
 351  * support of breakpoints and such.  Someday I will get around to
 352  * using them.
 353  */
 354         START_EXCEPTION(0x1c00, DataBreakpoint)
 355         EXCEPTION_PROLOG_0 handle_dar_dsisr=1
 356         mfspr   r11, SPRN_SRR0
 357         cmplwi  cr1, r11, (.Ldtlbie - PAGE_OFFSET)@l
 358         cmplwi  cr7, r11, (.Litlbie - PAGE_OFFSET)@l
 359         cror    4*cr1+eq, 4*cr1+eq, 4*cr7+eq
 360         bne     cr1, 1f
 361         mtcr    r10
 362         mfspr   r10, SPRN_SPRG_SCRATCH0
 363         mfspr   r11, SPRN_SPRG_SCRATCH1
 364         rfi
 365
 366 1:      EXCEPTION_PROLOG_1
 367         EXCEPTION_PROLOG_2 0x1c00 DataBreakpoint handle_dar_dsisr=1
 368         mfspr   r4,SPRN_BAR
 369         stw     r4,_DAR(r11)
 370         prepare_transfer_to_handler
 371         bl      do_break
 372         REST_NVGPRS(r1)
 373         b       interrupt_return
 374
 375 #ifdef CONFIG_PERF_EVENTS
 376         START_EXCEPTION(0x1d00, InstructionBreakpoint)
 377         mtspr   SPRN_SPRG_SCRATCH0, r10
 378         lwz     r10, (instruction_counter - PAGE_OFFSET)@l(0)
 379         addi    r10, r10, -1
 380         stw     r10, (instruction_counter - PAGE_OFFSET)@l(0)
 381         lis     r10, 0xffff
 382         ori     r10, r10, 0x01
 383         mtspr   SPRN_COUNTA, r10
 384         mfspr   r10, SPRN_SPRG_SCRATCH0
 385         rfi
 386 #else
 387         EXCEPTION(0x1d00, Trap_1d, unknown_exception)
 388 #endif
 389         EXCEPTION(0x1e00, Trap_1e, unknown_exception)
 390         EXCEPTION(0x1f00, Trap_1f, unknown_exception)
 391
 392         __HEAD
 393         . = 0x2000
 394
 395 /* This is the procedure to calculate the data EA for buggy dcbx,dcbi instructions
 396  * by decoding the registers used by the dcbx instruction and adding them.
 397  * DAR is set to the calculated address.
 398  */
 399 FixupDAR:/* Entry point for dcbx workaround. */
 400         mtspr   SPRN_M_TW, r10
 401         /* fetch instruction from memory. */
 402         mfspr   r10, SPRN_SRR0
 403         mtspr   SPRN_MD_EPN, r10
 404         rlwinm  r11, r10, 16, 0xfff8
 405         cmpli   cr1, r11, PAGE_OFFSET@h
 406         mfspr   r11, SPRN_M_TWB /* Get level 1 table */
 407         blt+    cr1, 3f
 408
 409         /* create physical page address from effective address */
 410         tophys(r11, r10)
 411         mfspr   r11, SPRN_M_TWB /* Get level 1 table */
 412         rlwinm  r11, r11, 0, 20, 31
 413         oris    r11, r11, (swapper_pg_dir - PAGE_OFFSET)@ha
 414 3:
 415         lwz     r11, (swapper_pg_dir-PAGE_OFFSET)@l(r11)        /* Get the level 1 entry */
 416         mtspr   SPRN_MD_TWC, r11
 417         mtcrf   0x01, r11
 418         mfspr   r11, SPRN_MD_TWC
 419         lwz     r11, 0(r11)     /* Get the pte */
 420         bt      28,200f         /* bit 28 = Large page (8M) */
 421         /* concat physical page address(r11) and page offset(r10) */
 422         rlwimi  r11, r10, 0, 32 - PAGE_SHIFT, 31
 423 201:    lwz     r11,0(r11)
 424 /* Check if it really is a dcbx instruction. */
 425 /* dcbt and dcbtst does not generate DTLB Misses/Errors,
 426  * no need to include them here */
 427         xoris   r10, r11, 0x7c00        /* check if major OP code is 31 */
 428         rlwinm  r10, r10, 0, 21, 5
 429         cmpwi   cr1, r10, 2028  /* Is dcbz? */
 430         beq+    cr1, 142f
 431         cmpwi   cr1, r10, 940   /* Is dcbi? */
 432         beq+    cr1, 142f
 433         cmpwi   cr1, r10, 108   /* Is dcbst? */
 434         beq+    cr1, 144f               /* Fix up store bit! */
 435         cmpwi   cr1, r10, 172   /* Is dcbf? */
 436         beq+    cr1, 142f
 437         cmpwi   cr1, r10, 1964  /* Is icbi? */
 438         beq+    cr1, 142f
 439 141:    mfspr   r10,SPRN_M_TW
 440         b       DARFixed        /* Nope, go back to normal TLB processing */
 441
 442 200:
 443         /* concat physical page address(r11) and page offset(r10) */
 444         rlwimi  r11, r10, 0, 32 - PAGE_SHIFT_8M, 31
 445         b       201b
 446
 447 144:    mfspr   r10, SPRN_DSISR
 448         rlwinm  r10, r10,0,7,5  /* Clear store bit for buggy dcbst insn */
 449         mtspr   SPRN_DSISR, r10
 450 142:    /* continue, it was a dcbx, dcbi instruction. */
 451         mfctr   r10
 452         mtdar   r10                     /* save ctr reg in DAR */
 453         rlwinm  r10, r11, 24, 24, 28    /* offset into jump table for reg RB */
 454         addi    r10, r10, 150f@l        /* add start of table */
 455         mtctr   r10                     /* load ctr with jump address */
 456         xor     r10, r10, r10           /* sum starts at zero */
 457         bctr                            /* jump into table */
 458 150:
 459         add     r10, r10, r0    ;b      151f
 460         add     r10, r10, r1    ;b      151f
 461         add     r10, r10, r2    ;b      151f
 462         add     r10, r10, r3    ;b      151f
 463         add     r10, r10, r4    ;b      151f
 464         add     r10, r10, r5    ;b      151f
 465         add     r10, r10, r6    ;b      151f
 466         add     r10, r10, r7    ;b      151f
 467         add     r10, r10, r8    ;b      151f
 468         add     r10, r10, r9    ;b      151f
 469         mtctr   r11     ;b      154f    /* r10 needs special handling */
 470         mtctr   r11     ;b      153f    /* r11 needs special handling */
 471         add     r10, r10, r12   ;b      151f
 472         add     r10, r10, r13   ;b      151f
 473         add     r10, r10, r14   ;b      151f
 474         add     r10, r10, r15   ;b      151f
 475         add     r10, r10, r16   ;b      151f
 476         add     r10, r10, r17   ;b      151f
 477         add     r10, r10, r18   ;b      151f
 478         add     r10, r10, r19   ;b      151f
 479         add     r10, r10, r20   ;b      151f
 480         add     r10, r10, r21   ;b      151f
 481         add     r10, r10, r22   ;b      151f
 482         add     r10, r10, r23   ;b      151f
 483         add     r10, r10, r24   ;b      151f
 484         add     r10, r10, r25   ;b      151f
 485         add     r10, r10, r26   ;b      151f
 486         add     r10, r10, r27   ;b      151f
 487         add     r10, r10, r28   ;b      151f
 488         add     r10, r10, r29   ;b      151f
 489         add     r10, r10, r30   ;b      151f
 490         add     r10, r10, r31
 491 151:
 492         rlwinm  r11,r11,19,24,28        /* offset into jump table for reg RA */
 493         cmpwi   cr1, r11, 0
 494         beq     cr1, 152f               /* if reg RA is zero, don't add it */
 495         addi    r11, r11, 150b@l        /* add start of table */
 496         mtctr   r11                     /* load ctr with jump address */
 497         rlwinm  r11,r11,0,16,10         /* make sure we don't execute this more than once */
 498         bctr                            /* jump into table */
 499 152:
 500         mfdar   r11
 501         mtctr   r11                     /* restore ctr reg from DAR */
 502         mfspr   r11, SPRN_SPRG_THREAD
 503         stw     r10, DAR(r11)
 504         mfspr   r10, SPRN_DSISR
 505         stw     r10, DSISR(r11)
 506         mfspr   r10,SPRN_M_TW
 507         b       DARFixed                /* Go back to normal TLB handling */
 508
 509         /* special handling for r10,r11 since these are modified already */
 510 153:    mfspr   r11, SPRN_SPRG_SCRATCH1 /* load r11 from SPRN_SPRG_SCRATCH1 */
 511         add     r10, r10, r11   /* add it */
 512         mfctr   r11             /* restore r11 */
 513         b       151b
 514 154:    mfspr   r11, SPRN_SPRG_SCRATCH0 /* load r10 from SPRN_SPRG_SCRATCH0 */
 515         add     r10, r10, r11   /* add it */
 516         mfctr   r11             /* restore r11 */
 517         b       151b
 518
 519 /*
 520  * This is where the main kernel code starts.
 521  */
 522 start_here:
 523         /* ptr to current */
 524         lis     r2,init_task@h
 525         ori     r2,r2,init_task@l
 526
 527         /* ptr to phys current thread */
 528         tophys(r4,r2)
 529         addi    r4,r4,THREAD    /* init task's THREAD */
 530         mtspr   SPRN_SPRG_THREAD,r4
 531
 532         /* stack */
 533         lis     r1,init_thread_union@ha
 534         addi    r1,r1,init_thread_union@l
 535         lis     r0, STACK_END_MAGIC@h
 536         ori     r0, r0, STACK_END_MAGIC@l
 537         stw     r0, 0(r1)
 538         li      r0,0
 539         stwu    r0,THREAD_SIZE-STACK_FRAME_OVERHEAD(r1)
 540
 541         lis     r6, swapper_pg_dir@ha
 542         tophys(r6,r6)
 543         mtspr   SPRN_M_TWB, r6
 544
 545         bl      early_init      /* We have to do this with MMU on */
 546
 547 /*
 548  * Decide what sort of machine this is and initialize the MMU.
 549  */
 550 #ifdef CONFIG_KASAN
 551         bl      kasan_early_init
 552 #endif
 553         li      r3,0
 554         mr      r4,r31
 555         bl      machine_init
 556         bl      MMU_init
 557
 558 /*
 559  * Go back to running unmapped so we can load up new values
 560  * and change to using our exception vectors.
 561  * On the 8xx, all we have to do is invalidate the TLB to clear
 562  * the old 8M byte TLB mappings and load the page table base register.
 563  */
 564         /* The right way to do this would be to track it down through
 565          * init's THREAD like the context switch code does, but this is
 566          * easier......until someone changes init's static structures.
 567          */
 568         lis     r4,2f@h
 569         ori     r4,r4,2f@l
 570         tophys(r4,r4)
 571         li      r3,MSR_KERNEL & ~(MSR_IR|MSR_DR)
 572         mtspr   SPRN_SRR0,r4
 573         mtspr   SPRN_SRR1,r3
 574         rfi
 575 /* Load up the kernel context */
 576 2:
 577 #ifdef CONFIG_PIN_TLB_IMMR
 578         lis     r0, MD_TWAM@h
 579         oris    r0, r0, 0x1f00
 580         mtspr   SPRN_MD_CTR, r0
 581         LOAD_REG_IMMEDIATE(r0, VIRT_IMMR_BASE | MD_EVALID)
 582         tlbie   r0
 583         mtspr   SPRN_MD_EPN, r0
 584         LOAD_REG_IMMEDIATE(r0, MD_SVALID | MD_PS512K | MD_GUARDED)
 585         mtspr   SPRN_MD_TWC, r0
 586         mfspr   r0, SPRN_IMMR
 587         rlwinm  r0, r0, 0, 0xfff80000
 588         ori     r0, r0, 0xf0 | _PAGE_DIRTY | _PAGE_SPS | _PAGE_SH | \
 589                         _PAGE_NO_CACHE | _PAGE_PRESENT
 590         mtspr   SPRN_MD_RPN, r0
 591         lis     r0, (MD_TWAM | MD_RSV4I)@h
 592         mtspr   SPRN_MD_CTR, r0
 593 #endif
 594 #if !defined(CONFIG_PIN_TLB_DATA) && !defined(CONFIG_PIN_TLB_IMMR)
 595         lis     r0, MD_TWAM@h
 596         mtspr   SPRN_MD_CTR, r0
 597 #endif
 598         tlbia                   /* Clear all TLB entries */
 599         sync                    /* wait for tlbia/tlbie to finish */
 600
 601         /* set up the PTE pointers for the Abatron bdiGDB.
 602         */
 603         lis     r5, abatron_pteptrs@h
 604         ori     r5, r5, abatron_pteptrs@l
 605         stw     r5, 0xf0(0)     /* Must match your Abatron config file */
 606         tophys(r5,r5)
 607         lis     r6, swapper_pg_dir@h
 608         ori     r6, r6, swapper_pg_dir@l
 609         stw     r6, 0(r5)
 610
 611 /* Now turn on the MMU for real! */
 612         li      r4,MSR_KERNEL
 613         lis     r3,start_kernel@h
 614         ori     r3,r3,start_kernel@l
 615         mtspr   SPRN_SRR0,r3
 616         mtspr   SPRN_SRR1,r4
 617         rfi                     /* enable MMU and jump to start_kernel */
 618
 619 /* Set up the initial MMU state so we can do the first level of
 620  * kernel initialization.  This maps the first 8 MBytes of memory 1:1
 621  * virtual to physical.  Also, set the cache mode since that is defined
 622  * by TLB entries and perform any additional mapping (like of the IMMR).
 623  * If configured to pin some TLBs, we pin the first 8 Mbytes of kernel,
 624  * 24 Mbytes of data, and the 512k IMMR space.  Anything not covered by
 625  * these mappings is mapped by page tables.
 626  */
 627 initial_mmu:
 628         li      r8, 0
 629         mtspr   SPRN_MI_CTR, r8         /* remove PINNED ITLB entries */
 630         lis     r10, MD_TWAM@h
 631         mtspr   SPRN_MD_CTR, r10        /* remove PINNED DTLB entries */
 632
 633         tlbia                   /* Invalidate all TLB entries */
 634
 635         lis     r8, MI_APG_INIT@h       /* Set protection modes */
 636         ori     r8, r8, MI_APG_INIT@l
 637         mtspr   SPRN_MI_AP, r8
 638         lis     r8, MD_APG_INIT@h
 639         ori     r8, r8, MD_APG_INIT@l
 640         mtspr   SPRN_MD_AP, r8
 641
 642         /* Map the lower RAM (up to 32 Mbytes) into the ITLB and DTLB */
 643         lis     r8, MI_RSV4I@h
 644         ori     r8, r8, 0x1c00
 645         oris    r12, r10, MD_RSV4I@h
 646         ori     r12, r12, 0x1c00
 647         li      r9, 4                           /* up to 4 pages of 8M */
 648         mtctr   r9
 649         lis     r9, KERNELBASE@h                /* Create vaddr for TLB */
 650         li      r10, MI_PS8MEG | _PMD_ACCESSED | MI_SVALID
 651         li      r11, MI_BOOTINIT                /* Create RPN for address 0 */
 652 1:
 653         mtspr   SPRN_MI_CTR, r8 /* Set instruction MMU control */
 654         addi    r8, r8, 0x100
 655         ori     r0, r9, MI_EVALID               /* Mark it valid */
 656         mtspr   SPRN_MI_EPN, r0
 657         mtspr   SPRN_MI_TWC, r10
 658         mtspr   SPRN_MI_RPN, r11                /* Store TLB entry */
 659         mtspr   SPRN_MD_CTR, r12
 660         addi    r12, r12, 0x100
 661         mtspr   SPRN_MD_EPN, r0
 662         mtspr   SPRN_MD_TWC, r10
 663         mtspr   SPRN_MD_RPN, r11
 664         addis   r9, r9, 0x80
 665         addis   r11, r11, 0x80
 666
 667         bdnz    1b
 668
 669         /* Since the cache is enabled according to the information we
 670          * just loaded into the TLB, invalidate and enable the caches here.
 671          * We should probably check/set other modes....later.
 672          */
 673         lis     r8, IDC_INVALL@h
 674         mtspr   SPRN_IC_CST, r8
 675         mtspr   SPRN_DC_CST, r8
 676         lis     r8, IDC_ENABLE@h
 677         mtspr   SPRN_IC_CST, r8
 678         mtspr   SPRN_DC_CST, r8
 679         /* Disable debug mode entry on breakpoints */
 680         mfspr   r8, SPRN_DER
 681 #ifdef CONFIG_PERF_EVENTS
 682         rlwinm  r8, r8, 0, ~0xc
 683 #else
 684         rlwinm  r8, r8, 0, ~0x8
 685 #endif
 686         mtspr   SPRN_DER, r8
 687         blr
 688
 689 _GLOBAL(mmu_pin_tlb)
 690         lis     r9, (1f - PAGE_OFFSET)@h
 691         ori     r9, r9, (1f - PAGE_OFFSET)@l
 692         mfmsr   r10
 693         mflr    r11
 694         li      r12, MSR_KERNEL & ~(MSR_IR | MSR_DR | MSR_RI)
 695         rlwinm  r0, r10, 0, ~MSR_RI
 696         rlwinm  r0, r0, 0, ~MSR_EE
 697         mtmsr   r0
 698         isync
 699         .align  4
 700         mtspr   SPRN_SRR0, r9
 701         mtspr   SPRN_SRR1, r12
 702         rfi
 703 1:
 704         li      r5, 0
 705         lis     r6, MD_TWAM@h
 706         mtspr   SPRN_MI_CTR, r5
 707         mtspr   SPRN_MD_CTR, r6
 708         tlbia
 709
 710         LOAD_REG_IMMEDIATE(r5, 28 << 8)
 711         LOAD_REG_IMMEDIATE(r6, PAGE_OFFSET)
 712         LOAD_REG_IMMEDIATE(r7, MI_SVALID | MI_PS8MEG | _PMD_ACCESSED)
 713         LOAD_REG_IMMEDIATE(r8, 0xf0 | _PAGE_RO | _PAGE_SPS | _PAGE_SH | _PAGE_PRESENT)
 714         LOAD_REG_ADDR(r9, _sinittext)
 715         li      r0, 4
 716         mtctr   r0
 717
 718 2:      ori     r0, r6, MI_EVALID
 719         mtspr   SPRN_MI_CTR, r5
 720         mtspr   SPRN_MI_EPN, r0
 721         mtspr   SPRN_MI_TWC, r7
 722         mtspr   SPRN_MI_RPN, r8
 723         addi    r5, r5, 0x100
 724         addis   r6, r6, SZ_8M@h
 725         addis   r8, r8, SZ_8M@h
 726         cmplw   r6, r9
 727         bdnzt   lt, 2b
 728         lis     r0, MI_RSV4I@h
 729         mtspr   SPRN_MI_CTR, r0
 730
 731         LOAD_REG_IMMEDIATE(r5, 28 << 8 | MD_TWAM)
 732 #ifdef CONFIG_PIN_TLB_DATA
 733         LOAD_REG_IMMEDIATE(r6, PAGE_OFFSET)
 734         LOAD_REG_IMMEDIATE(r7, MI_SVALID | MI_PS8MEG | _PMD_ACCESSED)
 735 #ifdef CONFIG_PIN_TLB_IMMR
 736         li      r0, 3
 737 #else
 738         li      r0, 4
 739 #endif
 740         mtctr   r0
 741         cmpwi   r4, 0
 742         beq     4f
 743         LOAD_REG_IMMEDIATE(r8, 0xf0 | _PAGE_RO | _PAGE_SPS | _PAGE_SH | _PAGE_PRESENT)
 744         LOAD_REG_ADDR(r9, _sinittext)
 745
 746 2:      ori     r0, r6, MD_EVALID
 747         mtspr   SPRN_MD_CTR, r5
 748         mtspr   SPRN_MD_EPN, r0
 749         mtspr   SPRN_MD_TWC, r7
 750         mtspr   SPRN_MD_RPN, r8
 751         addi    r5, r5, 0x100
 752         addis   r6, r6, SZ_8M@h
 753         addis   r8, r8, SZ_8M@h
 754         cmplw   r6, r9
 755         bdnzt   lt, 2b
 756
 757 4:      LOAD_REG_IMMEDIATE(r8, 0xf0 | _PAGE_SPS | _PAGE_SH | _PAGE_PRESENT)
 758 2:      ori     r0, r6, MD_EVALID
 759         mtspr   SPRN_MD_CTR, r5
 760         mtspr   SPRN_MD_EPN, r0
 761         mtspr   SPRN_MD_TWC, r7
 762         mtspr   SPRN_MD_RPN, r8
 763         addi    r5, r5, 0x100
 764         addis   r6, r6, SZ_8M@h
 765         addis   r8, r8, SZ_8M@h
 766         cmplw   r6, r3
 767         bdnzt   lt, 2b
 768 #endif
 769 #ifdef CONFIG_PIN_TLB_IMMR
 770         LOAD_REG_IMMEDIATE(r0, VIRT_IMMR_BASE | MD_EVALID)
 771         LOAD_REG_IMMEDIATE(r7, MD_SVALID | MD_PS512K | MD_GUARDED | _PMD_ACCESSED)
 772         mfspr   r8, SPRN_IMMR
 773         rlwinm  r8, r8, 0, 0xfff80000
 774         ori     r8, r8, 0xf0 | _PAGE_DIRTY | _PAGE_SPS | _PAGE_SH | \
 775                         _PAGE_NO_CACHE | _PAGE_PRESENT
 776         mtspr   SPRN_MD_CTR, r5
 777         mtspr   SPRN_MD_EPN, r0
 778         mtspr   SPRN_MD_TWC, r7
 779         mtspr   SPRN_MD_RPN, r8
 780 #endif
 781 #if defined(CONFIG_PIN_TLB_IMMR) || defined(CONFIG_PIN_TLB_DATA)
 782         lis     r0, (MD_RSV4I | MD_TWAM)@h
 783         mtspr   SPRN_MI_CTR, r0
 784 #endif
 785         mtspr   SPRN_SRR1, r10
 786         mtspr   SPRN_SRR0, r11
 787         rfi
 788
 789 /*
 790  * We put a few things here that have to be page-aligned.
 791  * This stuff goes at the beginning of the data segment,
 792  * which is page-aligned.
 793  */
 794         .data
 795         .globl  sdata
 796 sdata:
 797         .globl  empty_zero_page
 798         .align  PAGE_SHIFT
 799 empty_zero_page:
 800         .space  PAGE_SIZE
 801 EXPORT_SYMBOL(empty_zero_page)
 802
 803         .globl  swapper_pg_dir
 804 swapper_pg_dir:
 805         .space  PGD_TABLE_SIZE
 806
 807 /* Room for two PTE table pointers, usually the kernel and current user
 808  * pointer to their respective root page table (pgdir).
 809  */
 810         .globl  abatron_pteptrs
 811 abatron_pteptrs:
 812         .space  8