arch/powerpc/kernel/head_8xx.S

   1 /*
   2  *  PowerPC version
   3  *    Copyright (C) 1995-1996 Gary Thomas (gdt@linuxppc.org)
   4  *  Rewritten by Cort Dougan (cort@cs.nmt.edu) for PReP
   5  *    Copyright (C) 1996 Cort Dougan <cort@cs.nmt.edu>
   6  *  Low-level exception handlers and MMU support
   7  *  rewritten by Paul Mackerras.
   8  *    Copyright (C) 1996 Paul Mackerras.
   9  *  MPC8xx modifications by Dan Malek
  10  *    Copyright (C) 1997 Dan Malek (dmalek@jlc.net).
  11  *
  12  *  This file contains low-level support and setup for PowerPC 8xx
  13  *  embedded processors, including trap and interrupt dispatch.
  14  *
  15  *  This program is free software; you can redistribute it and/or
  16  *  modify it under the terms of the GNU General Public License
  17  *  as published by the Free Software Foundation; either version
  18  *  2 of the License, or (at your option) any later version.
  19  *
  20  */
  21
  22 #include <linux/init.h>
  23 #include <asm/processor.h>
  24 #include <asm/page.h>
  25 #include <asm/mmu.h>
  26 #include <asm/cache.h>
  27 #include <asm/pgtable.h>
  28 #include <asm/cputable.h>
  29 #include <asm/thread_info.h>
  30 #include <asm/ppc_asm.h>
  31 #include <asm/asm-offsets.h>
  32 #include <asm/ptrace.h>
  33
  34 /* Macro to make the code more readable. */
  35 #ifdef CONFIG_8xx_CPU6
  36 #define SPRN_MI_TWC_ADDR        0x2b80
  37 #define SPRN_MI_RPN_ADDR        0x2d80
  38 #define SPRN_MD_TWC_ADDR        0x3b80
  39 #define SPRN_MD_RPN_ADDR        0x3d80
  40
  41 #define MTSPR_CPU6(spr, reg, treg)      \
  42         li      treg, spr##_ADDR;       \
  43         stw     treg, 12(r0);           \
  44         lwz     treg, 12(r0);           \
  45         mtspr   spr, reg
  46 #else
  47 #define MTSPR_CPU6(spr, reg, treg)      \
  48         mtspr   spr, reg
  49 #endif
  50
  51 /*
  52  * Value for the bits that have fixed value in RPN entries.
  53  * Also used for tagging DAR for DTLBerror.
  54  */
  55 #ifdef CONFIG_PPC_16K_PAGES
  56 #define RPN_PATTERN     (0x00f0 | MD_SPS16K)
  57 #else
  58 #define RPN_PATTERN     0x00f0
  59 #endif
  60
  61         __HEAD
  62 _ENTRY(_stext);
  63 _ENTRY(_start);
  64
  65 /* MPC8xx
  66  * This port was done on an MBX board with an 860.  Right now I only
  67  * support an ELF compressed (zImage) boot from EPPC-Bug because the
  68  * code there loads up some registers before calling us:
  69  *   r3: ptr to board info data
  70  *   r4: initrd_start or if no initrd then 0
  71  *   r5: initrd_end - unused if r4 is 0
  72  *   r6: Start of command line string
  73  *   r7: End of command line string
  74  *
  75  * I decided to use conditional compilation instead of checking PVR and
  76  * adding more processor specific branches around code I don't need.
  77  * Since this is an embedded processor, I also appreciate any memory
  78  * savings I can get.
  79  *
  80  * The MPC8xx does not have any BATs, but it supports large page sizes.
  81  * We first initialize the MMU to support 8M byte pages, then load one
  82  * entry into each of the instruction and data TLBs to map the first
  83  * 8M 1:1.  I also mapped an additional I/O space 1:1 so we can get to
  84  * the "internal" processor registers before MMU_init is called.
  85  *
  86  *      -- Dan
  87  */
  88         .globl  __start
  89 __start:
  90         mr      r31,r3                  /* save device tree ptr */
  91
  92         /* We have to turn on the MMU right away so we get cache modes
  93          * set correctly.
  94          */
  95         bl      initial_mmu
  96
  97 /* We now have the lower 8 Meg mapped into TLB entries, and the caches
  98  * ready to work.
  99  */
 100
 101 turn_on_mmu:
 102         mfmsr   r0
 103         ori     r0,r0,MSR_DR|MSR_IR
 104         mtspr   SPRN_SRR1,r0
 105         lis     r0,start_here@h
 106         ori     r0,r0,start_here@l
 107         mtspr   SPRN_SRR0,r0
 108         SYNC
 109         rfi                             /* enables MMU */
 110
 111 /*
 112  * Exception entry code.  This code runs with address translation
 113  * turned off, i.e. using physical addresses.
 114  * We assume sprg3 has the physical address of the current
 115  * task's thread_struct.
 116  */
 117 #define EXCEPTION_PROLOG        \
 118         EXCEPTION_PROLOG_0;     \
 119         EXCEPTION_PROLOG_1;     \
 120         EXCEPTION_PROLOG_2
 121
 122 #define EXCEPTION_PROLOG_0      \
 123         mtspr   SPRN_SPRG_SCRATCH0,r10; \
 124         mtspr   SPRN_SPRG_SCRATCH1,r11; \
 125         mfcr    r10
 126
 127 #define EXCEPTION_PROLOG_1      \
 128         mfspr   r11,SPRN_SRR1;          /* check whether user or kernel */ \
 129         andi.   r11,r11,MSR_PR; \
 130         tophys(r11,r1);                 /* use tophys(r1) if kernel */ \
 131         beq     1f;             \
 132         mfspr   r11,SPRN_SPRG_THREAD;   \
 133         lwz     r11,THREAD_INFO-THREAD(r11);    \
 134         addi    r11,r11,THREAD_SIZE;    \
 135         tophys(r11,r11);        \
 136 1:      subi    r11,r11,INT_FRAME_SIZE  /* alloc exc. frame */
 137
 138
 139 #define EXCEPTION_PROLOG_2      \
 140         CLR_TOP32(r11);         \
 141         stw     r10,_CCR(r11);          /* save registers */ \
 142         stw     r12,GPR12(r11); \
 143         stw     r9,GPR9(r11);   \
 144         mfspr   r10,SPRN_SPRG_SCRATCH0; \
 145         stw     r10,GPR10(r11); \
 146         mfspr   r12,SPRN_SPRG_SCRATCH1; \
 147         stw     r12,GPR11(r11); \
 148         mflr    r10;            \
 149         stw     r10,_LINK(r11); \
 150         mfspr   r12,SPRN_SRR0;  \
 151         mfspr   r9,SPRN_SRR1;   \
 152         stw     r1,GPR1(r11);   \
 153         stw     r1,0(r11);      \
 154         tovirt(r1,r11);                 /* set new kernel sp */ \
 155         li      r10,MSR_KERNEL & ~(MSR_IR|MSR_DR); /* can take exceptions */ \
 156         MTMSRD(r10);                    /* (except for mach check in rtas) */ \
 157         stw     r0,GPR0(r11);   \
 158         SAVE_4GPRS(3, r11);     \
 159         SAVE_2GPRS(7, r11)
 160
 161 /*
 162  * Exception exit code.
 163  */
 164 #define EXCEPTION_EPILOG_0      \
 165         mtcr    r10;            \
 166         mfspr   r10,SPRN_SPRG_SCRATCH0; \
 167         mfspr   r11,SPRN_SPRG_SCRATCH1
 168
 169 /*
 170  * Note: code which follows this uses cr0.eq (set if from kernel),
 171  * r11, r12 (SRR0), and r9 (SRR1).
 172  *
 173  * Note2: once we have set r1 we are in a position to take exceptions
 174  * again, and we could thus set MSR:RI at that point.
 175  */
 176
 177 /*
 178  * Exception vectors.
 179  */
 180 #define EXCEPTION(n, label, hdlr, xfer)         \
 181         . = n;                                  \
 182 label:                                          \
 183         EXCEPTION_PROLOG;                       \
 184         addi    r3,r1,STACK_FRAME_OVERHEAD;     \
 185         xfer(n, hdlr)
 186
 187 #define EXC_XFER_TEMPLATE(n, hdlr, trap, copyee, tfer, ret)     \
 188         li      r10,trap;                                       \
 189         stw     r10,_TRAP(r11);                                 \
 190         li      r10,MSR_KERNEL;                                 \
 191         copyee(r10, r9);                                        \
 192         bl      tfer;                                           \
 193 i##n:                                                           \
 194         .long   hdlr;                                           \
 195         .long   ret
 196
 197 #define COPY_EE(d, s)           rlwimi d,s,0,16,16
 198 #define NOCOPY(d, s)
 199
 200 #define EXC_XFER_STD(n, hdlr)           \
 201         EXC_XFER_TEMPLATE(n, hdlr, n, NOCOPY, transfer_to_handler_full, \
 202                           ret_from_except_full)
 203
 204 #define EXC_XFER_LITE(n, hdlr)          \
 205         EXC_XFER_TEMPLATE(n, hdlr, n+1, NOCOPY, transfer_to_handler, \
 206                           ret_from_except)
 207
 208 #define EXC_XFER_EE(n, hdlr)            \
 209         EXC_XFER_TEMPLATE(n, hdlr, n, COPY_EE, transfer_to_handler_full, \
 210                           ret_from_except_full)
 211
 212 #define EXC_XFER_EE_LITE(n, hdlr)       \
 213         EXC_XFER_TEMPLATE(n, hdlr, n+1, COPY_EE, transfer_to_handler, \
 214                           ret_from_except)
 215
 216 /* System reset */
 217         EXCEPTION(0x100, Reset, unknown_exception, EXC_XFER_STD)
 218
 219 /* Machine check */
 220         . = 0x200
 221 MachineCheck:
 222         EXCEPTION_PROLOG
 223         mfspr r4,SPRN_DAR
 224         stw r4,_DAR(r11)
 225         li r5,RPN_PATTERN
 226         mtspr SPRN_DAR,r5       /* Tag DAR, to be used in DTLB Error */
 227         mfspr r5,SPRN_DSISR
 228         stw r5,_DSISR(r11)
 229         addi r3,r1,STACK_FRAME_OVERHEAD
 230         EXC_XFER_STD(0x200, machine_check_exception)
 231
 232 /* Data access exception.
 233  * This is "never generated" by the MPC8xx.
 234  */
 235         . = 0x300
 236 DataAccess:
 237
 238 /* Instruction access exception.
 239  * This is "never generated" by the MPC8xx.
 240  */
 241         . = 0x400
 242 InstructionAccess:
 243
 244 /* External interrupt */
 245         EXCEPTION(0x500, HardwareInterrupt, do_IRQ, EXC_XFER_LITE)
 246
 247 /* Alignment exception */
 248         . = 0x600
 249 Alignment:
 250         EXCEPTION_PROLOG
 251         mfspr   r4,SPRN_DAR
 252         stw     r4,_DAR(r11)
 253         li      r5,RPN_PATTERN
 254         mtspr   SPRN_DAR,r5     /* Tag DAR, to be used in DTLB Error */
 255         mfspr   r5,SPRN_DSISR
 256         stw     r5,_DSISR(r11)
 257         addi    r3,r1,STACK_FRAME_OVERHEAD
 258         EXC_XFER_EE(0x600, alignment_exception)
 259
 260 /* Program check exception */
 261         EXCEPTION(0x700, ProgramCheck, program_check_exception, EXC_XFER_STD)
 262
 263 /* No FPU on MPC8xx.  This exception is not supposed to happen.
 264 */
 265         EXCEPTION(0x800, FPUnavailable, unknown_exception, EXC_XFER_STD)
 266
 267 /* Decrementer */
 268         EXCEPTION(0x900, Decrementer, timer_interrupt, EXC_XFER_LITE)
 269
 270         EXCEPTION(0xa00, Trap_0a, unknown_exception, EXC_XFER_EE)
 271         EXCEPTION(0xb00, Trap_0b, unknown_exception, EXC_XFER_EE)
 272
 273 /* System call */
 274         . = 0xc00
 275 SystemCall:
 276         EXCEPTION_PROLOG
 277         EXC_XFER_EE_LITE(0xc00, DoSyscall)
 278
 279 /* Single step - not used on 601 */
 280         EXCEPTION(0xd00, SingleStep, single_step_exception, EXC_XFER_STD)
 281         EXCEPTION(0xe00, Trap_0e, unknown_exception, EXC_XFER_EE)
 282         EXCEPTION(0xf00, Trap_0f, unknown_exception, EXC_XFER_EE)
 283
 284 /* On the MPC8xx, this is a software emulation interrupt.  It occurs
 285  * for all unimplemented and illegal instructions.
 286  */
 287         EXCEPTION(0x1000, SoftEmu, SoftwareEmulation, EXC_XFER_STD)
 288
 289         . = 0x1100
 290 /*
 291  * For the MPC8xx, this is a software tablewalk to load the instruction
 292  * TLB.  The task switch loads the M_TW register with the pointer to the first
 293  * level table.
 294  * If we discover there is no second level table (value is zero) or if there
 295  * is an invalid pte, we load that into the TLB, which causes another fault
 296  * into the TLB Error interrupt where we can handle such problems.
 297  * We have to use the MD_xxx registers for the tablewalk because the
 298  * equivalent MI_xxx registers only perform the attribute functions.
 299  */
 300
 301 #ifdef CONFIG_8xx_CPU15
 302 #define INVALIDATE_ADJACENT_PAGES_CPU15(tmp, addr)      \
 303         addi    tmp, addr, PAGE_SIZE;   \
 304         tlbie   tmp;                    \
 305         addi    tmp, addr, -PAGE_SIZE;  \
 306         tlbie   tmp
 307 #else
 308 #define INVALIDATE_ADJACENT_PAGES_CPU15(tmp, addr)
 309 #endif
 310
 311 InstructionTLBMiss:
 312 #ifdef CONFIG_8xx_CPU6
 313         mtspr   SPRN_DAR, r3
 314 #endif
 315         EXCEPTION_PROLOG_0
 316         mtspr   SPRN_SPRG_SCRATCH2, r10
 317         mfspr   r10, SPRN_SRR0  /* Get effective address of fault */
 318         INVALIDATE_ADJACENT_PAGES_CPU15(r11, r10)
 319
 320         /* If we are faulting a kernel address, we have to use the
 321          * kernel page tables.
 322          */
 323 #ifdef CONFIG_MODULES
 324         /* Only modules will cause ITLB Misses as we always
 325          * pin the first 8MB of kernel memory */
 326         andis.  r11, r10, 0x8000        /* Address >= 0x80000000 */
 327 #endif
 328         mfspr   r11, SPRN_M_TW  /* Get level 1 table */
 329 #ifdef CONFIG_MODULES
 330         beq     3f
 331         lis     r11, (swapper_pg_dir-PAGE_OFFSET)@ha
 332 3:
 333 #endif
 334         /* Insert level 1 index */
 335         rlwimi  r11, r10, 32 - ((PAGE_SHIFT - 2) << 1), (PAGE_SHIFT - 2) << 1, 29
 336         lwz     r11, (swapper_pg_dir-PAGE_OFFSET)@l(r11)        /* Get the level 1 entry */
 337
 338         /* Load the MI_TWC with the attributes for this "segment." */
 339         MTSPR_CPU6(SPRN_MI_TWC, r11, r3)        /* Set segment attributes */
 340         rlwinm  r11, r11,0,0,19 /* Extract page descriptor page address */
 341         /* Extract level 2 index */
 342         rlwinm  r10, r10, 32 - (PAGE_SHIFT - 2), 32 - PAGE_SHIFT, 29
 343         lwzx    r10, r10, r11   /* Get the pte */
 344
 345 #ifdef CONFIG_SWAP
 346         rlwinm  r11, r10, 32-5, _PAGE_PRESENT
 347         and     r11, r11, r10
 348         rlwimi  r10, r11, 0, _PAGE_PRESENT
 349 #endif
 350         li      r11, RPN_PATTERN
 351         /* The Linux PTE won't go exactly into the MMU TLB.
 352          * Software indicator bits 21 and 28 must be clear.
 353          * Software indicator bits 24, 25, 26, and 27 must be
 354          * set.  All other Linux PTE bits control the behavior
 355          * of the MMU.
 356          */
 357         rlwimi  r10, r11, 0, 0x07f8     /* Set 24-27, clear 21-23,28 */
 358         MTSPR_CPU6(SPRN_MI_RPN, r10, r3)        /* Update TLB entry */
 359
 360         /* Restore registers */
 361 #ifdef CONFIG_8xx_CPU6
 362         mfspr   r3, SPRN_DAR
 363         mtspr   SPRN_DAR, r11   /* Tag DAR */
 364 #endif
 365         mfspr   r10, SPRN_SPRG_SCRATCH2
 366         EXCEPTION_EPILOG_0
 367         rfi
 368
 369         . = 0x1200
 370 DataStoreTLBMiss:
 371 #ifdef CONFIG_8xx_CPU6
 372         mtspr   SPRN_DAR, r3
 373 #endif
 374         EXCEPTION_PROLOG_0
 375         mtspr   SPRN_SPRG_SCRATCH2, r10
 376         mfspr   r10, SPRN_MD_EPN
 377
 378         /* If we are faulting a kernel address, we have to use the
 379          * kernel page tables.
 380          */
 381         andis.  r11, r10, 0x8000
 382         mfspr   r11, SPRN_M_TW  /* Get level 1 table */
 383         beq     3f
 384         lis     r11, (swapper_pg_dir-PAGE_OFFSET)@ha
 385 3:
 386         /* Insert level 1 index */
 387         rlwimi  r11, r10, 32 - ((PAGE_SHIFT - 2) << 1), (PAGE_SHIFT - 2) << 1, 29
 388         lwz     r11, (swapper_pg_dir-PAGE_OFFSET)@l(r11)        /* Get the level 1 entry */
 389
 390         /* We have a pte table, so load fetch the pte from the table.
 391          */
 392         /* Extract level 2 index */
 393         rlwinm  r10, r10, 32 - (PAGE_SHIFT - 2), 32 - PAGE_SHIFT, 29
 394         rlwimi  r10, r11, 0, 0, 32 - PAGE_SHIFT - 1     /* Add level 2 base */
 395         lwz     r10, 0(r10)     /* Get the pte */
 396
 397         /* Insert the Guarded flag into the TWC from the Linux PTE.
 398          * It is bit 27 of both the Linux PTE and the TWC (at least
 399          * I got that right :-).  It will be better when we can put
 400          * this into the Linux pgd/pmd and load it in the operation
 401          * above.
 402          */
 403         rlwimi  r11, r10, 0, 27, 27
 404         /* Insert the WriteThru flag into the TWC from the Linux PTE.
 405          * It is bit 25 in the Linux PTE and bit 30 in the TWC
 406          */
 407         rlwimi  r11, r10, 32-5, 30, 30
 408         MTSPR_CPU6(SPRN_MD_TWC, r11, r3)
 409
 410         /* Both _PAGE_ACCESSED and _PAGE_PRESENT has to be set.
 411          * We also need to know if the insn is a load/store, so:
 412          * Clear _PAGE_PRESENT and load that which will
 413          * trap into DTLB Error with store bit set accordinly.
 414          */
 415         /* PRESENT=0x1, ACCESSED=0x20
 416          * r11 = ((r10 & PRESENT) & ((r10 & ACCESSED) >> 5));
 417          * r10 = (r10 & ~PRESENT) | r11;
 418          */
 419 #ifdef CONFIG_SWAP
 420         rlwinm  r11, r10, 32-5, _PAGE_PRESENT
 421         and     r11, r11, r10
 422         rlwimi  r10, r11, 0, _PAGE_PRESENT
 423 #endif
 424         /* The Linux PTE won't go exactly into the MMU TLB.
 425          * Software indicator bits 22 and 28 must be clear.
 426          * Software indicator bits 24, 25, 26, and 27 must be
 427          * set.  All other Linux PTE bits control the behavior
 428          * of the MMU.
 429          */
 430         li      r11, RPN_PATTERN
 431         rlwimi  r10, r11, 0, 24, 28     /* Set 24-27, clear 28 */
 432         MTSPR_CPU6(SPRN_MD_RPN, r10, r3)        /* Update TLB entry */
 433
 434         /* Restore registers */
 435 #ifdef CONFIG_8xx_CPU6
 436         mfspr   r3, SPRN_DAR
 437 #endif
 438         mtspr   SPRN_DAR, r11   /* Tag DAR */
 439         mfspr   r10, SPRN_SPRG_SCRATCH2
 440         EXCEPTION_EPILOG_0
 441         rfi
 442
 443 /* This is an instruction TLB error on the MPC8xx.  This could be due
 444  * to many reasons, such as executing guarded memory or illegal instruction
 445  * addresses.  There is nothing to do but handle a big time error fault.
 446  */
 447         . = 0x1300
 448 InstructionTLBError:
 449         EXCEPTION_PROLOG
 450         mr      r4,r12
 451         mr      r5,r9
 452         andis.  r10,r5,0x4000
 453         beq+    1f
 454         tlbie   r4
 455         /* 0x400 is InstructionAccess exception, needed by bad_page_fault() */
 456 1:      EXC_XFER_LITE(0x400, handle_page_fault)
 457
 458 /* This is the data TLB error on the MPC8xx.  This could be due to
 459  * many reasons, including a dirty update to a pte.  We bail out to
 460  * a higher level function that can handle it.
 461  */
 462         . = 0x1400
 463 DataTLBError:
 464         EXCEPTION_PROLOG_0
 465
 466         mfspr   r11, SPRN_DAR
 467         cmpwi   cr0, r11, RPN_PATTERN
 468         beq-    FixupDAR        /* must be a buggy dcbX, icbi insn. */
 469 DARFixed:/* Return from dcbx instruction bug workaround */
 470         EXCEPTION_PROLOG_1
 471         EXCEPTION_PROLOG_2
 472         mfspr   r5,SPRN_DSISR
 473         stw     r5,_DSISR(r11)
 474         mfspr   r4,SPRN_DAR
 475         andis.  r10,r5,0x4000
 476         beq+    1f
 477         tlbie   r4
 478 1:      li      r10,RPN_PATTERN
 479         mtspr   SPRN_DAR,r10    /* Tag DAR, to be used in DTLB Error */
 480         /* 0x300 is DataAccess exception, needed by bad_page_fault() */
 481         EXC_XFER_LITE(0x300, handle_page_fault)
 482
 483         EXCEPTION(0x1500, Trap_15, unknown_exception, EXC_XFER_EE)
 484         EXCEPTION(0x1600, Trap_16, unknown_exception, EXC_XFER_EE)
 485         EXCEPTION(0x1700, Trap_17, unknown_exception, EXC_XFER_EE)
 486         EXCEPTION(0x1800, Trap_18, unknown_exception, EXC_XFER_EE)
 487         EXCEPTION(0x1900, Trap_19, unknown_exception, EXC_XFER_EE)
 488         EXCEPTION(0x1a00, Trap_1a, unknown_exception, EXC_XFER_EE)
 489         EXCEPTION(0x1b00, Trap_1b, unknown_exception, EXC_XFER_EE)
 490
 491 /* On the MPC8xx, these next four traps are used for development
 492  * support of breakpoints and such.  Someday I will get around to
 493  * using them.
 494  */
 495         EXCEPTION(0x1c00, Trap_1c, unknown_exception, EXC_XFER_EE)
 496         EXCEPTION(0x1d00, Trap_1d, unknown_exception, EXC_XFER_EE)
 497         EXCEPTION(0x1e00, Trap_1e, unknown_exception, EXC_XFER_EE)
 498         EXCEPTION(0x1f00, Trap_1f, unknown_exception, EXC_XFER_EE)
 499
 500         . = 0x2000
 501
 502 /* This is the procedure to calculate the data EA for buggy dcbx,dcbi instructions
 503  * by decoding the registers used by the dcbx instruction and adding them.
 504  * DAR is set to the calculated address.
 505  */
 506  /* define if you don't want to use self modifying code */
 507 #define NO_SELF_MODIFYING_CODE
 508 FixupDAR:/* Entry point for dcbx workaround. */
 509         mtspr   SPRN_SPRG_SCRATCH2, r10
 510         /* fetch instruction from memory. */
 511         mfspr   r10, SPRN_SRR0
 512         andis.  r11, r10, 0x8000        /* Address >= 0x80000000 */
 513         mfspr   r11, SPRN_M_TW  /* Get level 1 table */
 514         beq     3f
 515         lis     r11, (swapper_pg_dir-PAGE_OFFSET)@ha
 516         /* Insert level 1 index */
 517 3:      rlwimi  r11, r10, 32 - ((PAGE_SHIFT - 2) << 1), (PAGE_SHIFT - 2) << 1, 29
 518         lwz     r11, (swapper_pg_dir-PAGE_OFFSET)@l(r11)        /* Get the level 1 entry */
 519         rlwinm  r11, r11,0,0,19 /* Extract page descriptor page address */
 520         /* Insert level 2 index */
 521         rlwimi  r11, r10, 32 - (PAGE_SHIFT - 2), 32 - PAGE_SHIFT, 29
 522         lwz     r11, 0(r11)     /* Get the pte */
 523         /* concat physical page address(r11) and page offset(r10) */
 524         rlwimi  r11, r10, 0, 32 - PAGE_SHIFT, 31
 525         lwz     r11,0(r11)
 526 /* Check if it really is a dcbx instruction. */
 527 /* dcbt and dcbtst does not generate DTLB Misses/Errors,
 528  * no need to include them here */
 529         xoris   r10, r11, 0x7c00        /* check if major OP code is 31 */
 530         rlwinm  r10, r10, 0, 21, 5
 531         cmpwi   cr0, r10, 2028  /* Is dcbz? */
 532         beq+    142f
 533         cmpwi   cr0, r10, 940   /* Is dcbi? */
 534         beq+    142f
 535         cmpwi   cr0, r10, 108   /* Is dcbst? */
 536         beq+    144f            /* Fix up store bit! */
 537         cmpwi   cr0, r10, 172   /* Is dcbf? */
 538         beq+    142f
 539         cmpwi   cr0, r10, 1964  /* Is icbi? */
 540         beq+    142f
 541 141:    mfspr   r10,SPRN_SPRG_SCRATCH2
 542         b       DARFixed        /* Nope, go back to normal TLB processing */
 543
 544 144:    mfspr   r10, SPRN_DSISR
 545         rlwinm  r10, r10,0,7,5  /* Clear store bit for buggy dcbst insn */
 546         mtspr   SPRN_DSISR, r10
 547 142:    /* continue, it was a dcbx, dcbi instruction. */
 548 #ifndef NO_SELF_MODIFYING_CODE
 549         andis.  r10,r11,0x1f    /* test if reg RA is r0 */
 550         li      r10,modified_instr@l
 551         dcbtst  r0,r10          /* touch for store */
 552         rlwinm  r11,r11,0,0,20  /* Zero lower 10 bits */
 553         oris    r11,r11,640     /* Transform instr. to a "add r10,RA,RB" */
 554         ori     r11,r11,532
 555         stw     r11,0(r10)      /* store add/and instruction */
 556         dcbf    0,r10           /* flush new instr. to memory. */
 557         icbi    0,r10           /* invalidate instr. cache line */
 558         mfspr   r11, SPRN_SPRG_SCRATCH1 /* restore r11 */
 559         mfspr   r10, SPRN_SPRG_SCRATCH0 /* restore r10 */
 560         isync                   /* Wait until new instr is loaded from memory */
 561 modified_instr:
 562         .space  4               /* this is where the add instr. is stored */
 563         bne+    143f
 564         subf    r10,r0,r10      /* r10=r10-r0, only if reg RA is r0 */
 565 143:    mtdar   r10             /* store faulting EA in DAR */
 566         mfspr   r10,SPRN_SPRG_SCRATCH2
 567         b       DARFixed        /* Go back to normal TLB handling */
 568 #else
 569         mfctr   r10
 570         mtdar   r10                     /* save ctr reg in DAR */
 571         rlwinm  r10, r11, 24, 24, 28    /* offset into jump table for reg RB */
 572         addi    r10, r10, 150f@l        /* add start of table */
 573         mtctr   r10                     /* load ctr with jump address */
 574         xor     r10, r10, r10           /* sum starts at zero */
 575         bctr                            /* jump into table */
 576 150:
 577         add     r10, r10, r0    ;b      151f
 578         add     r10, r10, r1    ;b      151f
 579         add     r10, r10, r2    ;b      151f
 580         add     r10, r10, r3    ;b      151f
 581         add     r10, r10, r4    ;b      151f
 582         add     r10, r10, r5    ;b      151f
 583         add     r10, r10, r6    ;b      151f
 584         add     r10, r10, r7    ;b      151f
 585         add     r10, r10, r8    ;b      151f
 586         add     r10, r10, r9    ;b      151f
 587         mtctr   r11     ;b      154f    /* r10 needs special handling */
 588         mtctr   r11     ;b      153f    /* r11 needs special handling */
 589         add     r10, r10, r12   ;b      151f
 590         add     r10, r10, r13   ;b      151f
 591         add     r10, r10, r14   ;b      151f
 592         add     r10, r10, r15   ;b      151f
 593         add     r10, r10, r16   ;b      151f
 594         add     r10, r10, r17   ;b      151f
 595         add     r10, r10, r18   ;b      151f
 596         add     r10, r10, r19   ;b      151f
 597         add     r10, r10, r20   ;b      151f
 598         add     r10, r10, r21   ;b      151f
 599         add     r10, r10, r22   ;b      151f
 600         add     r10, r10, r23   ;b      151f
 601         add     r10, r10, r24   ;b      151f
 602         add     r10, r10, r25   ;b      151f
 603         add     r10, r10, r26   ;b      151f
 604         add     r10, r10, r27   ;b      151f
 605         add     r10, r10, r28   ;b      151f
 606         add     r10, r10, r29   ;b      151f
 607         add     r10, r10, r30   ;b      151f
 608         add     r10, r10, r31
 609 151:
 610         rlwinm. r11,r11,19,24,28        /* offset into jump table for reg RA */
 611         beq     152f                    /* if reg RA is zero, don't add it */
 612         addi    r11, r11, 150b@l        /* add start of table */
 613         mtctr   r11                     /* load ctr with jump address */
 614         rlwinm  r11,r11,0,16,10         /* make sure we don't execute this more than once */
 615         bctr                            /* jump into table */
 616 152:
 617         mfdar   r11
 618         mtctr   r11                     /* restore ctr reg from DAR */
 619         mtdar   r10                     /* save fault EA to DAR */
 620         mfspr   r10,SPRN_SPRG_SCRATCH2
 621         b       DARFixed                /* Go back to normal TLB handling */
 622
 623         /* special handling for r10,r11 since these are modified already */
 624 153:    mfspr   r11, SPRN_SPRG_SCRATCH1 /* load r11 from SPRN_SPRG_SCRATCH1 */
 625         add     r10, r10, r11   /* add it */
 626         mfctr   r11             /* restore r11 */
 627         b       151b
 628 154:    mfspr   r11, SPRN_SPRG_SCRATCH0 /* load r10 from SPRN_SPRG_SCRATCH0 */
 629         add     r10, r10, r11   /* add it */
 630         mfctr   r11             /* restore r11 */
 631         b       151b
 632 #endif
 633
 634 /*
 635  * This is where the main kernel code starts.
 636  */
 637 start_here:
 638         /* ptr to current */
 639         lis     r2,init_task@h
 640         ori     r2,r2,init_task@l
 641
 642         /* ptr to phys current thread */
 643         tophys(r4,r2)
 644         addi    r4,r4,THREAD    /* init task's THREAD */
 645         mtspr   SPRN_SPRG_THREAD,r4
 646
 647         /* stack */
 648         lis     r1,init_thread_union@ha
 649         addi    r1,r1,init_thread_union@l
 650         li      r0,0
 651         stwu    r0,THREAD_SIZE-STACK_FRAME_OVERHEAD(r1)
 652
 653         bl      early_init      /* We have to do this with MMU on */
 654
 655 /*
 656  * Decide what sort of machine this is and initialize the MMU.
 657  */
 658         li      r3,0
 659         mr      r4,r31
 660         bl      machine_init
 661         bl      MMU_init
 662
 663 /*
 664  * Go back to running unmapped so we can load up new values
 665  * and change to using our exception vectors.
 666  * On the 8xx, all we have to do is invalidate the TLB to clear
 667  * the old 8M byte TLB mappings and load the page table base register.
 668  */
 669         /* The right way to do this would be to track it down through
 670          * init's THREAD like the context switch code does, but this is
 671          * easier......until someone changes init's static structures.
 672          */
 673         lis     r6, swapper_pg_dir@ha
 674         tophys(r6,r6)
 675 #ifdef CONFIG_8xx_CPU6
 676         lis     r4, cpu6_errata_word@h
 677         ori     r4, r4, cpu6_errata_word@l
 678         li      r3, 0x3f80
 679         stw     r3, 12(r4)
 680         lwz     r3, 12(r4)
 681 #endif
 682         mtspr   SPRN_M_TW, r6
 683         lis     r4,2f@h
 684         ori     r4,r4,2f@l
 685         tophys(r4,r4)
 686         li      r3,MSR_KERNEL & ~(MSR_IR|MSR_DR)
 687         mtspr   SPRN_SRR0,r4
 688         mtspr   SPRN_SRR1,r3
 689         rfi
 690 /* Load up the kernel context */
 691 2:
 692         SYNC                    /* Force all PTE updates to finish */
 693         tlbia                   /* Clear all TLB entries */
 694         sync                    /* wait for tlbia/tlbie to finish */
 695         TLBSYNC                 /* ... on all CPUs */
 696
 697         /* set up the PTE pointers for the Abatron bdiGDB.
 698         */
 699         tovirt(r6,r6)
 700         lis     r5, abatron_pteptrs@h
 701         ori     r5, r5, abatron_pteptrs@l
 702         stw     r5, 0xf0(r0)    /* Must match your Abatron config file */
 703         tophys(r5,r5)
 704         stw     r6, 0(r5)
 705
 706 /* Now turn on the MMU for real! */
 707         li      r4,MSR_KERNEL
 708         lis     r3,start_kernel@h
 709         ori     r3,r3,start_kernel@l
 710         mtspr   SPRN_SRR0,r3
 711         mtspr   SPRN_SRR1,r4
 712         rfi                     /* enable MMU and jump to start_kernel */
 713
 714 /* Set up the initial MMU state so we can do the first level of
 715  * kernel initialization.  This maps the first 8 MBytes of memory 1:1
 716  * virtual to physical.  Also, set the cache mode since that is defined
 717  * by TLB entries and perform any additional mapping (like of the IMMR).
 718  * If configured to pin some TLBs, we pin the first 8 Mbytes of kernel,
 719  * 24 Mbytes of data, and the 8M IMMR space.  Anything not covered by
 720  * these mappings is mapped by page tables.
 721  */
 722 initial_mmu:
 723         tlbia                   /* Invalidate all TLB entries */
 724 /* Always pin the first 8 MB ITLB to prevent ITLB
 725    misses while mucking around with SRR0/SRR1 in asm
 726 */
 727         lis     r8, MI_RSV4I@h
 728         ori     r8, r8, 0x1c00
 729
 730         mtspr   SPRN_MI_CTR, r8 /* Set instruction MMU control */
 731
 732 #ifdef CONFIG_PIN_TLB
 733         lis     r10, (MD_RSV4I | MD_RESETVAL)@h
 734         ori     r10, r10, 0x1c00
 735         mr      r8, r10
 736 #else
 737         lis     r10, MD_RESETVAL@h
 738 #endif
 739 #ifndef CONFIG_8xx_COPYBACK
 740         oris    r10, r10, MD_WTDEF@h
 741 #endif
 742         mtspr   SPRN_MD_CTR, r10        /* Set data TLB control */
 743
 744         /* Now map the lower 8 Meg into the TLBs.  For this quick hack,
 745          * we can load the instruction and data TLB registers with the
 746          * same values.
 747          */
 748         lis     r8, KERNELBASE@h        /* Create vaddr for TLB */
 749         ori     r8, r8, MI_EVALID       /* Mark it valid */
 750         mtspr   SPRN_MI_EPN, r8
 751         mtspr   SPRN_MD_EPN, r8
 752         li      r8, MI_PS8MEG           /* Set 8M byte page */
 753         ori     r8, r8, MI_SVALID       /* Make it valid */
 754         mtspr   SPRN_MI_TWC, r8
 755         mtspr   SPRN_MD_TWC, r8
 756         li      r8, MI_BOOTINIT         /* Create RPN for address 0 */
 757         mtspr   SPRN_MI_RPN, r8         /* Store TLB entry */
 758         mtspr   SPRN_MD_RPN, r8
 759         lis     r8, MI_Kp@h             /* Set the protection mode */
 760         mtspr   SPRN_MI_AP, r8
 761         mtspr   SPRN_MD_AP, r8
 762
 763         /* Map another 8 MByte at the IMMR to get the processor
 764          * internal registers (among other things).
 765          */
 766 #ifdef CONFIG_PIN_TLB
 767         addi    r10, r10, 0x0100
 768         mtspr   SPRN_MD_CTR, r10
 769 #endif
 770         mfspr   r9, 638                 /* Get current IMMR */
 771         andis.  r9, r9, 0xff80          /* Get 8Mbyte boundary */
 772
 773         mr      r8, r9                  /* Create vaddr for TLB */
 774         ori     r8, r8, MD_EVALID       /* Mark it valid */
 775         mtspr   SPRN_MD_EPN, r8
 776         li      r8, MD_PS8MEG           /* Set 8M byte page */
 777         ori     r8, r8, MD_SVALID       /* Make it valid */
 778         mtspr   SPRN_MD_TWC, r8
 779         mr      r8, r9                  /* Create paddr for TLB */
 780         ori     r8, r8, MI_BOOTINIT|0x2 /* Inhibit cache -- Cort */
 781         mtspr   SPRN_MD_RPN, r8
 782
 783 #ifdef CONFIG_PIN_TLB
 784         /* Map two more 8M kernel data pages.
 785         */
 786         addi    r10, r10, 0x0100
 787         mtspr   SPRN_MD_CTR, r10
 788
 789         lis     r8, KERNELBASE@h        /* Create vaddr for TLB */
 790         addis   r8, r8, 0x0080          /* Add 8M */
 791         ori     r8, r8, MI_EVALID       /* Mark it valid */
 792         mtspr   SPRN_MD_EPN, r8
 793         li      r9, MI_PS8MEG           /* Set 8M byte page */
 794         ori     r9, r9, MI_SVALID       /* Make it valid */
 795         mtspr   SPRN_MD_TWC, r9
 796         li      r11, MI_BOOTINIT        /* Create RPN for address 0 */
 797         addis   r11, r11, 0x0080        /* Add 8M */
 798         mtspr   SPRN_MD_RPN, r11
 799
 800         addi    r10, r10, 0x0100
 801         mtspr   SPRN_MD_CTR, r10
 802
 803         addis   r8, r8, 0x0080          /* Add 8M */
 804         mtspr   SPRN_MD_EPN, r8
 805         mtspr   SPRN_MD_TWC, r9
 806         addis   r11, r11, 0x0080        /* Add 8M */
 807         mtspr   SPRN_MD_RPN, r11
 808 #endif
 809
 810         /* Since the cache is enabled according to the information we
 811          * just loaded into the TLB, invalidate and enable the caches here.
 812          * We should probably check/set other modes....later.
 813          */
 814         lis     r8, IDC_INVALL@h
 815         mtspr   SPRN_IC_CST, r8
 816         mtspr   SPRN_DC_CST, r8
 817         lis     r8, IDC_ENABLE@h
 818         mtspr   SPRN_IC_CST, r8
 819 #ifdef CONFIG_8xx_COPYBACK
 820         mtspr   SPRN_DC_CST, r8
 821 #else
 822         /* For a debug option, I left this here to easily enable
 823          * the write through cache mode
 824          */
 825         lis     r8, DC_SFWT@h
 826         mtspr   SPRN_DC_CST, r8
 827         lis     r8, IDC_ENABLE@h
 828         mtspr   SPRN_DC_CST, r8
 829 #endif
 830         blr
 831
 832
 833 /*
 834  * Set up to use a given MMU context.
 835  * r3 is context number, r4 is PGD pointer.
 836  *
 837  * We place the physical address of the new task page directory loaded
 838  * into the MMU base register, and set the ASID compare register with
 839  * the new "context."
 840  */
 841 _GLOBAL(set_context)
 842
 843 #ifdef CONFIG_BDI_SWITCH
 844         /* Context switch the PTE pointer for the Abatron BDI2000.
 845          * The PGDIR is passed as second argument.
 846          */
 847         lis     r5, KERNELBASE@h
 848         lwz     r5, 0xf0(r5)
 849         stw     r4, 0x4(r5)
 850 #endif
 851
 852         /* Register M_TW will contain base address of level 1 table minus the
 853          * lower part of the kernel PGDIR base address, so that all accesses to
 854          * level 1 table are done relative to lower part of kernel PGDIR base
 855          * address.
 856          */
 857         li      r5, (swapper_pg_dir-PAGE_OFFSET)@l
 858         sub     r4, r4, r5
 859         tophys  (r4, r4)
 860 #ifdef CONFIG_8xx_CPU6
 861         lis     r6, cpu6_errata_word@h
 862         ori     r6, r6, cpu6_errata_word@l
 863         li      r7, 0x3f80
 864         stw     r7, 12(r6)
 865         lwz     r7, 12(r6)
 866 #endif
 867         mtspr   SPRN_M_TW, r4           /* Update pointeur to level 1 table */
 868 #ifdef CONFIG_8xx_CPU6
 869         li      r7, 0x3380
 870         stw     r7, 12(r6)
 871         lwz     r7, 12(r6)
 872 #endif
 873         mtspr   SPRN_M_CASID, r3        /* Update context */
 874         SYNC
 875         blr
 876
 877 #ifdef CONFIG_8xx_CPU6
 878 /* It's here because it is unique to the 8xx.
 879  * It is important we get called with interrupts disabled.  I used to
 880  * do that, but it appears that all code that calls this already had
 881  * interrupt disabled.
 882  */
 883         .globl  set_dec_cpu6
 884 set_dec_cpu6:
 885         lis     r7, cpu6_errata_word@h
 886         ori     r7, r7, cpu6_errata_word@l
 887         li      r4, 0x2c00
 888         stw     r4, 8(r7)
 889         lwz     r4, 8(r7)
 890         mtspr   22, r3          /* Update Decrementer */
 891         SYNC
 892         blr
 893 #endif
 894
 895 /*
 896  * We put a few things here that have to be page-aligned.
 897  * This stuff goes at the beginning of the data segment,
 898  * which is page-aligned.
 899  */
 900         .data
 901         .globl  sdata
 902 sdata:
 903         .globl  empty_zero_page
 904         .align  PAGE_SHIFT
 905 empty_zero_page:
 906         .space  PAGE_SIZE
 907
 908         .globl  swapper_pg_dir
 909 swapper_pg_dir:
 910         .space  PGD_TABLE_SIZE
 911
 912 /* Room for two PTE table poiners, usually the kernel and current user
 913  * pointer to their respective root page table (pgdir).
 914  */
 915 abatron_pteptrs:
 916         .space  8
 917
 918 #ifdef CONFIG_8xx_CPU6
 919         .globl  cpu6_errata_word
 920 cpu6_errata_word:
 921         .space  16
 922 #endif
 923