arch/powerpc/kernel/head_32.S

   1 /*
   2  *  PowerPC version
   3  *    Copyright (C) 1995-1996 Gary Thomas (gdt@linuxppc.org)
   4  *
   5  *  Rewritten by Cort Dougan (cort@cs.nmt.edu) for PReP
   6  *    Copyright (C) 1996 Cort Dougan <cort@cs.nmt.edu>
   7  *  Adapted for Power Macintosh by Paul Mackerras.
   8  *  Low-level exception handlers and MMU support
   9  *  rewritten by Paul Mackerras.
  10  *    Copyright (C) 1996 Paul Mackerras.
  11  *  MPC8xx modifications Copyright (C) 1997 Dan Malek (dmalek@jlc.net).
  12  *
  13  *  This file contains the low-level support and setup for the
  14  *  PowerPC platform, including trap and interrupt dispatch.
  15  *  (The PPC 8xx embedded CPUs use head_8xx.S instead.)
  16  *
  17  *  This program is free software; you can redistribute it and/or
  18  *  modify it under the terms of the GNU General Public License
  19  *  as published by the Free Software Foundation; either version
  20  *  2 of the License, or (at your option) any later version.
  21  *
  22  */
  23
  24 #include <linux/init.h>
  25 #include <asm/reg.h>
  26 #include <asm/page.h>
  27 #include <asm/mmu.h>
  28 #include <asm/pgtable.h>
  29 #include <asm/cputable.h>
  30 #include <asm/cache.h>
  31 #include <asm/thread_info.h>
  32 #include <asm/ppc_asm.h>
  33 #include <asm/asm-offsets.h>
  34 #include <asm/ptrace.h>
  35 #include <asm/bug.h>
  36 #include <asm/kvm_book3s_asm.h>
  37 #include <asm/export.h>
  38 #include <asm/feature-fixups.h>
  39
  40 /* 601 only have IBAT; cr0.eq is set on 601 when using this macro */
  41 #define LOAD_BAT(n, reg, RA, RB)        \
  42         /* see the comment for clear_bats() -- Cort */ \
  43         li      RA,0;                   \
  44         mtspr   SPRN_IBAT##n##U,RA;     \
  45         mtspr   SPRN_DBAT##n##U,RA;     \
  46         lwz     RA,(n*16)+0(reg);       \
  47         lwz     RB,(n*16)+4(reg);       \
  48         mtspr   SPRN_IBAT##n##U,RA;     \
  49         mtspr   SPRN_IBAT##n##L,RB;     \
  50         beq     1f;                     \
  51         lwz     RA,(n*16)+8(reg);       \
  52         lwz     RB,(n*16)+12(reg);      \
  53         mtspr   SPRN_DBAT##n##U,RA;     \
  54         mtspr   SPRN_DBAT##n##L,RB;     \
  55 1:
  56
  57         __HEAD
  58         .stabs  "arch/powerpc/kernel/",N_SO,0,0,0f
  59         .stabs  "head_32.S",N_SO,0,0,0f
  60 0:
  61 _ENTRY(_stext);
  62
  63 /*
  64  * _start is defined this way because the XCOFF loader in the OpenFirmware
  65  * on the powermac expects the entry point to be a procedure descriptor.
  66  */
  67 _ENTRY(_start);
  68         /*
  69          * These are here for legacy reasons, the kernel used to
  70          * need to look like a coff function entry for the pmac
  71          * but we're always started by some kind of bootloader now.
  72          *  -- Cort
  73          */
  74         nop     /* used by __secondary_hold on prep (mtx) and chrp smp */
  75         nop     /* used by __secondary_hold on prep (mtx) and chrp smp */
  76         nop
  77
  78 /* PMAC
  79  * Enter here with the kernel text, data and bss loaded starting at
  80  * 0, running with virtual == physical mapping.
  81  * r5 points to the prom entry point (the client interface handler
  82  * address).  Address translation is turned on, with the prom
  83  * managing the hash table.  Interrupts are disabled.  The stack
  84  * pointer (r1) points to just below the end of the half-meg region
  85  * from 0x380000 - 0x400000, which is mapped in already.
  86  *
  87  * If we are booted from MacOS via BootX, we enter with the kernel
  88  * image loaded somewhere, and the following values in registers:
  89  *  r3: 'BooX' (0x426f6f58)
  90  *  r4: virtual address of boot_infos_t
  91  *  r5: 0
  92  *
  93  * PREP
  94  * This is jumped to on prep systems right after the kernel is relocated
  95  * to its proper place in memory by the boot loader.  The expected layout
  96  * of the regs is:
  97  *   r3: ptr to residual data
  98  *   r4: initrd_start or if no initrd then 0
  99  *   r5: initrd_end - unused if r4 is 0
 100  *   r6: Start of command line string
 101  *   r7: End of command line string
 102  *
 103  * This just gets a minimal mmu environment setup so we can call
 104  * start_here() to do the real work.
 105  * -- Cort
 106  */
 107
 108         .globl  __start
 109 __start:
 110 /*
 111  * We have to do any OF calls before we map ourselves to KERNELBASE,
 112  * because OF may have I/O devices mapped into that area
 113  * (particularly on CHRP).
 114  */
 115         cmpwi   0,r5,0
 116         beq     1f
 117
 118 #ifdef CONFIG_PPC_OF_BOOT_TRAMPOLINE
 119         /* find out where we are now */
 120         bcl     20,31,$+4
 121 0:      mflr    r8                      /* r8 = runtime addr here */
 122         addis   r8,r8,(_stext - 0b)@ha
 123         addi    r8,r8,(_stext - 0b)@l   /* current runtime base addr */
 124         bl      prom_init
 125 #endif /* CONFIG_PPC_OF_BOOT_TRAMPOLINE */
 126
 127         /* We never return. We also hit that trap if trying to boot
 128          * from OF while CONFIG_PPC_OF_BOOT_TRAMPOLINE isn't selected */
 129         trap
 130
 131 /*
 132  * Check for BootX signature when supporting PowerMac and branch to
 133  * appropriate trampoline if it's present
 134  */
 135 #ifdef CONFIG_PPC_PMAC
 136 1:      lis     r31,0x426f
 137         ori     r31,r31,0x6f58
 138         cmpw    0,r3,r31
 139         bne     1f
 140         bl      bootx_init
 141         trap
 142 #endif /* CONFIG_PPC_PMAC */
 143
 144 1:      mr      r31,r3                  /* save device tree ptr */
 145         li      r24,0                   /* cpu # */
 146
 147 /*
 148  * early_init() does the early machine identification and does
 149  * the necessary low-level setup and clears the BSS
 150  *  -- Cort <cort@fsmlabs.com>
 151  */
 152         bl      early_init
 153
 154 /* Switch MMU off, clear BATs and flush TLB. At this point, r3 contains
 155  * the physical address we are running at, returned by early_init()
 156  */
 157         bl      mmu_off
 158 __after_mmu_off:
 159         bl      clear_bats
 160         bl      flush_tlbs
 161
 162         bl      initial_bats
 163 #if defined(CONFIG_BOOTX_TEXT)
 164         bl      setup_disp_bat
 165 #endif
 166 #ifdef CONFIG_PPC_EARLY_DEBUG_CPM
 167         bl      setup_cpm_bat
 168 #endif
 169 #ifdef CONFIG_PPC_EARLY_DEBUG_USBGECKO
 170         bl      setup_usbgecko_bat
 171 #endif
 172
 173 /*
 174  * Call setup_cpu for CPU 0 and initialize 6xx Idle
 175  */
 176         bl      reloc_offset
 177         li      r24,0                   /* cpu# */
 178         bl      call_setup_cpu          /* Call setup_cpu for this CPU */
 179 #ifdef CONFIG_PPC_BOOK3S_32
 180         bl      reloc_offset
 181         bl      init_idle_6xx
 182 #endif /* CONFIG_PPC_BOOK3S_32 */
 183
 184
 185 /*
 186  * We need to run with _start at physical address 0.
 187  * On CHRP, we are loaded at 0x10000 since OF on CHRP uses
 188  * the exception vectors at 0 (and therefore this copy
 189  * overwrites OF's exception vectors with our own).
 190  * The MMU is off at this point.
 191  */
 192         bl      reloc_offset
 193         mr      r26,r3
 194         addis   r4,r3,KERNELBASE@h      /* current address of _start */
 195         lis     r5,PHYSICAL_START@h
 196         cmplw   0,r4,r5                 /* already running at PHYSICAL_START? */
 197         bne     relocate_kernel
 198 /*
 199  * we now have the 1st 16M of ram mapped with the bats.
 200  * prep needs the mmu to be turned on here, but pmac already has it on.
 201  * this shouldn't bother the pmac since it just gets turned on again
 202  * as we jump to our code at KERNELBASE. -- Cort
 203  * Actually no, pmac doesn't have it on any more. BootX enters with MMU
 204  * off, and in other cases, we now turn it off before changing BATs above.
 205  */
 206 turn_on_mmu:
 207         mfmsr   r0
 208         ori     r0,r0,MSR_DR|MSR_IR
 209         mtspr   SPRN_SRR1,r0
 210         lis     r0,start_here@h
 211         ori     r0,r0,start_here@l
 212         mtspr   SPRN_SRR0,r0
 213         SYNC
 214         RFI                             /* enables MMU */
 215
 216 /*
 217  * We need __secondary_hold as a place to hold the other cpus on
 218  * an SMP machine, even when we are running a UP kernel.
 219  */
 220         . = 0xc0                        /* for prep bootloader */
 221         li      r3,1                    /* MTX only has 1 cpu */
 222         .globl  __secondary_hold
 223 __secondary_hold:
 224         /* tell the master we're here */
 225         stw     r3,__secondary_hold_acknowledge@l(0)
 226 #ifdef CONFIG_SMP
 227 100:    lwz     r4,0(0)
 228         /* wait until we're told to start */
 229         cmpw    0,r4,r3
 230         bne     100b
 231         /* our cpu # was at addr 0 - go */
 232         mr      r24,r3                  /* cpu # */
 233         b       __secondary_start
 234 #else
 235         b       .
 236 #endif /* CONFIG_SMP */
 237
 238         .globl  __secondary_hold_spinloop
 239 __secondary_hold_spinloop:
 240         .long   0
 241         .globl  __secondary_hold_acknowledge
 242 __secondary_hold_acknowledge:
 243         .long   -1
 244
 245 /*
 246  * Exception entry code.  This code runs with address translation
 247  * turned off, i.e. using physical addresses.
 248  * We assume sprg3 has the physical address of the current
 249  * task's thread_struct.
 250  */
 251 #define EXCEPTION_PROLOG        \
 252         mtspr   SPRN_SPRG_SCRATCH0,r10; \
 253         mtspr   SPRN_SPRG_SCRATCH1,r11; \
 254         mfcr    r10;            \
 255         EXCEPTION_PROLOG_1;     \
 256         EXCEPTION_PROLOG_2
 257
 258 #define EXCEPTION_PROLOG_1      \
 259         mfspr   r11,SPRN_SRR1;          /* check whether user or kernel */ \
 260         andi.   r11,r11,MSR_PR; \
 261         tophys(r11,r1);                 /* use tophys(r1) if kernel */ \
 262         beq     1f;             \
 263         mfspr   r11,SPRN_SPRG_THREAD;   \
 264         lwz     r11,TASK_STACK-THREAD(r11);     \
 265         addi    r11,r11,THREAD_SIZE;    \
 266         tophys(r11,r11);        \
 267 1:      subi    r11,r11,INT_FRAME_SIZE  /* alloc exc. frame */
 268
 269
 270 #define EXCEPTION_PROLOG_2      \
 271         stw     r10,_CCR(r11);          /* save registers */ \
 272         stw     r12,GPR12(r11); \
 273         stw     r9,GPR9(r11);   \
 274         mfspr   r10,SPRN_SPRG_SCRATCH0; \
 275         stw     r10,GPR10(r11); \
 276         mfspr   r12,SPRN_SPRG_SCRATCH1; \
 277         stw     r12,GPR11(r11); \
 278         mflr    r10;            \
 279         stw     r10,_LINK(r11); \
 280         mfspr   r12,SPRN_SRR0;  \
 281         mfspr   r9,SPRN_SRR1;   \
 282         stw     r1,GPR1(r11);   \
 283         stw     r1,0(r11);      \
 284         tovirt(r1,r11);                 /* set new kernel sp */ \
 285         li      r10,MSR_KERNEL & ~(MSR_IR|MSR_DR); /* can take exceptions */ \
 286         MTMSRD(r10);                    /* (except for mach check in rtas) */ \
 287         stw     r0,GPR0(r11);   \
 288         lis     r10,STACK_FRAME_REGS_MARKER@ha; /* exception frame marker */ \
 289         addi    r10,r10,STACK_FRAME_REGS_MARKER@l; \
 290         stw     r10,8(r11);     \
 291         SAVE_4GPRS(3, r11);     \
 292         SAVE_2GPRS(7, r11)
 293
 294 /*
 295  * Note: code which follows this uses cr0.eq (set if from kernel),
 296  * r11, r12 (SRR0), and r9 (SRR1).
 297  *
 298  * Note2: once we have set r1 we are in a position to take exceptions
 299  * again, and we could thus set MSR:RI at that point.
 300  */
 301
 302 /*
 303  * Exception vectors.
 304  */
 305 #define EXCEPTION(n, label, hdlr, xfer)         \
 306         . = n;                                  \
 307         DO_KVM n;                               \
 308 label:                                          \
 309         EXCEPTION_PROLOG;                       \
 310         addi    r3,r1,STACK_FRAME_OVERHEAD;     \
 311         xfer(n, hdlr)
 312
 313 #define EXC_XFER_TEMPLATE(n, hdlr, trap, copyee, tfer, ret)     \
 314         li      r10,trap;                                       \
 315         stw     r10,_TRAP(r11);                                 \
 316         li      r10,MSR_KERNEL;                                 \
 317         copyee(r10, r9);                                        \
 318         bl      tfer;                                           \
 319 i##n:                                                           \
 320         .long   hdlr;                                           \
 321         .long   ret
 322
 323 #define COPY_EE(d, s)           rlwimi d,s,0,16,16
 324 #define NOCOPY(d, s)
 325
 326 #define EXC_XFER_STD(n, hdlr)           \
 327         EXC_XFER_TEMPLATE(n, hdlr, n, NOCOPY, transfer_to_handler_full, \
 328                           ret_from_except_full)
 329
 330 #define EXC_XFER_LITE(n, hdlr)          \
 331         EXC_XFER_TEMPLATE(n, hdlr, n+1, NOCOPY, transfer_to_handler, \
 332                           ret_from_except)
 333
 334 #define EXC_XFER_EE(n, hdlr)            \
 335         EXC_XFER_TEMPLATE(n, hdlr, n, COPY_EE, transfer_to_handler_full, \
 336                           ret_from_except_full)
 337
 338 #define EXC_XFER_EE_LITE(n, hdlr)       \
 339         EXC_XFER_TEMPLATE(n, hdlr, n+1, COPY_EE, transfer_to_handler, \
 340                           ret_from_except)
 341
 342 /* System reset */
 343 /* core99 pmac starts the seconary here by changing the vector, and
 344    putting it back to what it was (unknown_exception) when done.  */
 345         EXCEPTION(0x100, Reset, unknown_exception, EXC_XFER_STD)
 346
 347 /* Machine check */
 348 /*
 349  * On CHRP, this is complicated by the fact that we could get a
 350  * machine check inside RTAS, and we have no guarantee that certain
 351  * critical registers will have the values we expect.  The set of
 352  * registers that might have bad values includes all the GPRs
 353  * and all the BATs.  We indicate that we are in RTAS by putting
 354  * a non-zero value, the address of the exception frame to use,
 355  * in thread.rtas_sp.  The machine check handler checks thread.rtas_sp
 356  * and uses its value if it is non-zero.
 357  * (Other exception handlers assume that r1 is a valid kernel stack
 358  * pointer when we take an exception from supervisor mode.)
 359  *      -- paulus.
 360  */
 361         . = 0x200
 362         DO_KVM  0x200
 363         mtspr   SPRN_SPRG_SCRATCH0,r10
 364         mtspr   SPRN_SPRG_SCRATCH1,r11
 365         mfcr    r10
 366 #ifdef CONFIG_PPC_CHRP
 367         mfspr   r11, SPRN_SPRG_THREAD
 368         lwz     r11, RTAS_SP(r11)
 369         cmpwi   cr1, r11, 0
 370         bne     cr1, 7f
 371 #endif /* CONFIG_PPC_CHRP */
 372         EXCEPTION_PROLOG_1
 373 7:      EXCEPTION_PROLOG_2
 374         addi    r3,r1,STACK_FRAME_OVERHEAD
 375 #ifdef CONFIG_PPC_CHRP
 376         bne     cr1,1f
 377 #endif
 378         EXC_XFER_STD(0x200, machine_check_exception)
 379 #ifdef CONFIG_PPC_CHRP
 380 1:      b       machine_check_in_rtas
 381 #endif
 382
 383 /* Data access exception. */
 384         . = 0x300
 385         DO_KVM  0x300
 386 DataAccess:
 387         EXCEPTION_PROLOG
 388         mfspr   r10,SPRN_DSISR
 389         stw     r10,_DSISR(r11)
 390         andis.  r0,r10,(DSISR_BAD_FAULT_32S|DSISR_DABRMATCH)@h
 391         bne     1f                      /* if not, try to put a PTE */
 392         mfspr   r4,SPRN_DAR             /* into the hash table */
 393         rlwinm  r3,r10,32-15,21,21      /* DSISR_STORE -> _PAGE_RW */
 394 BEGIN_MMU_FTR_SECTION
 395         bl      hash_page
 396 END_MMU_FTR_SECTION_IFSET(MMU_FTR_HPTE_TABLE)
 397 1:      lwz     r5,_DSISR(r11)          /* get DSISR value */
 398         mfspr   r4,SPRN_DAR
 399         EXC_XFER_LITE(0x300, handle_page_fault)
 400
 401
 402 /* Instruction access exception. */
 403         . = 0x400
 404         DO_KVM  0x400
 405 InstructionAccess:
 406         EXCEPTION_PROLOG
 407         andis.  r0,r9,SRR1_ISI_NOPT@h   /* no pte found? */
 408         beq     1f                      /* if so, try to put a PTE */
 409         li      r3,0                    /* into the hash table */
 410         mr      r4,r12                  /* SRR0 is fault address */
 411 BEGIN_MMU_FTR_SECTION
 412         bl      hash_page
 413 END_MMU_FTR_SECTION_IFSET(MMU_FTR_HPTE_TABLE)
 414 1:      mr      r4,r12
 415         andis.  r5,r9,DSISR_SRR1_MATCH_32S@h /* Filter relevant SRR1 bits */
 416         EXC_XFER_LITE(0x400, handle_page_fault)
 417
 418 /* External interrupt */
 419         EXCEPTION(0x500, HardwareInterrupt, do_IRQ, EXC_XFER_LITE)
 420
 421 /* Alignment exception */
 422         . = 0x600
 423         DO_KVM  0x600
 424 Alignment:
 425         EXCEPTION_PROLOG
 426         mfspr   r4,SPRN_DAR
 427         stw     r4,_DAR(r11)
 428         mfspr   r5,SPRN_DSISR
 429         stw     r5,_DSISR(r11)
 430         addi    r3,r1,STACK_FRAME_OVERHEAD
 431         EXC_XFER_EE(0x600, alignment_exception)
 432
 433 /* Program check exception */
 434         EXCEPTION(0x700, ProgramCheck, program_check_exception, EXC_XFER_STD)
 435
 436 /* Floating-point unavailable */
 437         . = 0x800
 438         DO_KVM  0x800
 439 FPUnavailable:
 440 BEGIN_FTR_SECTION
 441 /*
 442  * Certain Freescale cores don't have a FPU and treat fp instructions
 443  * as a FP Unavailable exception.  Redirect to illegal/emulation handling.
 444  */
 445         b       ProgramCheck
 446 END_FTR_SECTION_IFSET(CPU_FTR_FPU_UNAVAILABLE)
 447         EXCEPTION_PROLOG
 448         beq     1f
 449         bl      load_up_fpu             /* if from user, just load it up */
 450         b       fast_exception_return
 451 1:      addi    r3,r1,STACK_FRAME_OVERHEAD
 452         EXC_XFER_EE_LITE(0x800, kernel_fp_unavailable_exception)
 453
 454 /* Decrementer */
 455         EXCEPTION(0x900, Decrementer, timer_interrupt, EXC_XFER_LITE)
 456
 457         EXCEPTION(0xa00, Trap_0a, unknown_exception, EXC_XFER_EE)
 458         EXCEPTION(0xb00, Trap_0b, unknown_exception, EXC_XFER_EE)
 459
 460 /* System call */
 461         . = 0xc00
 462         DO_KVM  0xc00
 463 SystemCall:
 464         EXCEPTION_PROLOG
 465         EXC_XFER_EE_LITE(0xc00, DoSyscall)
 466
 467 /* Single step - not used on 601 */
 468         EXCEPTION(0xd00, SingleStep, single_step_exception, EXC_XFER_STD)
 469         EXCEPTION(0xe00, Trap_0e, unknown_exception, EXC_XFER_EE)
 470
 471 /*
 472  * The Altivec unavailable trap is at 0x0f20.  Foo.
 473  * We effectively remap it to 0x3000.
 474  * We include an altivec unavailable exception vector even if
 475  * not configured for Altivec, so that you can't panic a
 476  * non-altivec kernel running on a machine with altivec just
 477  * by executing an altivec instruction.
 478  */
 479         . = 0xf00
 480         DO_KVM  0xf00
 481         b       PerformanceMonitor
 482
 483         . = 0xf20
 484         DO_KVM  0xf20
 485         b       AltiVecUnavailable
 486
 487 /*
 488  * Handle TLB miss for instruction on 603/603e.
 489  * Note: we get an alternate set of r0 - r3 to use automatically.
 490  */
 491         . = 0x1000
 492 InstructionTLBMiss:
 493 /*
 494  * r0:  scratch
 495  * r1:  linux style pte ( later becomes ppc hardware pte )
 496  * r2:  ptr to linux-style pte
 497  * r3:  scratch
 498  */
 499         /* Get PTE (linux-style) and check access */
 500         mfspr   r3,SPRN_IMISS
 501 #if defined(CONFIG_MODULES) || defined(CONFIG_DEBUG_PAGEALLOC)
 502         lis     r1,PAGE_OFFSET@h                /* check if kernel address */
 503         cmplw   0,r1,r3
 504 #endif
 505         mfspr   r2, SPRN_SPRG_PGDIR
 506 #ifdef CONFIG_SWAP
 507         li      r1,_PAGE_PRESENT | _PAGE_ACCESSED | _PAGE_EXEC
 508 #else
 509         li      r1,_PAGE_PRESENT | _PAGE_EXEC
 510 #endif
 511 #if defined(CONFIG_MODULES) || defined(CONFIG_DEBUG_PAGEALLOC)
 512         bge-    112f
 513         lis     r2, (swapper_pg_dir - PAGE_OFFSET)@ha   /* if kernel address, use */
 514         addi    r2, r2, (swapper_pg_dir - PAGE_OFFSET)@l        /* kernel page table */
 515 #endif
 516 112:    rlwimi  r2,r3,12,20,29          /* insert top 10 bits of address */
 517         lwz     r2,0(r2)                /* get pmd entry */
 518         rlwinm. r2,r2,0,0,19            /* extract address of pte page */
 519         beq-    InstructionAddressInvalid       /* return if no mapping */
 520         rlwimi  r2,r3,22,20,29          /* insert next 10 bits of address */
 521         lwz     r0,0(r2)                /* get linux-style pte */
 522         andc.   r1,r1,r0                /* check access & ~permission */
 523         bne-    InstructionAddressInvalid /* return if access not permitted */
 524         /* Convert linux-style PTE to low word of PPC-style PTE */
 525         rlwimi  r0,r0,32-1,30,30        /* _PAGE_USER -> PP msb */
 526         ori     r1, r1, 0xe05           /* clear out reserved bits */
 527         andc    r1, r0, r1              /* PP = user? 2 : 0 */
 528 BEGIN_FTR_SECTION
 529         rlwinm  r1,r1,0,~_PAGE_COHERENT /* clear M (coherence not required) */
 530 END_FTR_SECTION_IFCLR(CPU_FTR_NEED_COHERENT)
 531         mtspr   SPRN_RPA,r1
 532         tlbli   r3
 533         mfspr   r3,SPRN_SRR1            /* Need to restore CR0 */
 534         mtcrf   0x80,r3
 535         rfi
 536 InstructionAddressInvalid:
 537         mfspr   r3,SPRN_SRR1
 538         rlwinm  r1,r3,9,6,6     /* Get load/store bit */
 539
 540         addis   r1,r1,0x2000
 541         mtspr   SPRN_DSISR,r1   /* (shouldn't be needed) */
 542         andi.   r2,r3,0xFFFF    /* Clear upper bits of SRR1 */
 543         or      r2,r2,r1
 544         mtspr   SPRN_SRR1,r2
 545         mfspr   r1,SPRN_IMISS   /* Get failing address */
 546         rlwinm. r2,r2,0,31,31   /* Check for little endian access */
 547         rlwimi  r2,r2,1,30,30   /* change 1 -> 3 */
 548         xor     r1,r1,r2
 549         mtspr   SPRN_DAR,r1     /* Set fault address */
 550         mfmsr   r0              /* Restore "normal" registers */
 551         xoris   r0,r0,MSR_TGPR>>16
 552         mtcrf   0x80,r3         /* Restore CR0 */
 553         mtmsr   r0
 554         b       InstructionAccess
 555
 556 /*
 557  * Handle TLB miss for DATA Load operation on 603/603e
 558  */
 559         . = 0x1100
 560 DataLoadTLBMiss:
 561 /*
 562  * r0:  scratch
 563  * r1:  linux style pte ( later becomes ppc hardware pte )
 564  * r2:  ptr to linux-style pte
 565  * r3:  scratch
 566  */
 567         /* Get PTE (linux-style) and check access */
 568         mfspr   r3,SPRN_DMISS
 569         lis     r1,PAGE_OFFSET@h                /* check if kernel address */
 570         cmplw   0,r1,r3
 571         mfspr   r2, SPRN_SPRG_PGDIR
 572 #ifdef CONFIG_SWAP
 573         li      r1, _PAGE_PRESENT | _PAGE_ACCESSED
 574 #else
 575         li      r1, _PAGE_PRESENT
 576 #endif
 577         bge-    112f
 578         lis     r2, (swapper_pg_dir - PAGE_OFFSET)@ha   /* if kernel address, use */
 579         addi    r2, r2, (swapper_pg_dir - PAGE_OFFSET)@l        /* kernel page table */
 580 112:    rlwimi  r2,r3,12,20,29          /* insert top 10 bits of address */
 581         lwz     r2,0(r2)                /* get pmd entry */
 582         rlwinm. r2,r2,0,0,19            /* extract address of pte page */
 583         beq-    DataAddressInvalid      /* return if no mapping */
 584         rlwimi  r2,r3,22,20,29          /* insert next 10 bits of address */
 585         lwz     r0,0(r2)                /* get linux-style pte */
 586         andc.   r1,r1,r0                /* check access & ~permission */
 587         bne-    DataAddressInvalid      /* return if access not permitted */
 588         /*
 589          * NOTE! We are assuming this is not an SMP system, otherwise
 590          * we would need to update the pte atomically with lwarx/stwcx.
 591          */
 592         /* Convert linux-style PTE to low word of PPC-style PTE */
 593         rlwinm  r1,r0,32-10,31,31       /* _PAGE_RW -> PP lsb */
 594         rlwimi  r0,r0,32-1,30,30        /* _PAGE_USER -> PP msb */
 595         rlwimi  r0,r0,32-1,31,31        /* _PAGE_USER -> PP lsb */
 596         ori     r1,r1,0xe04             /* clear out reserved bits */
 597         andc    r1,r0,r1                /* PP = user? rw? 2: 3: 0 */
 598 BEGIN_FTR_SECTION
 599         rlwinm  r1,r1,0,~_PAGE_COHERENT /* clear M (coherence not required) */
 600 END_FTR_SECTION_IFCLR(CPU_FTR_NEED_COHERENT)
 601         mtspr   SPRN_RPA,r1
 602         mfspr   r2,SPRN_SRR1            /* Need to restore CR0 */
 603         mtcrf   0x80,r2
 604 BEGIN_MMU_FTR_SECTION
 605         li      r0,1
 606         mfspr   r1,SPRN_SPRG_603_LRU
 607         rlwinm  r2,r3,20,27,31          /* Get Address bits 15:19 */
 608         slw     r0,r0,r2
 609         xor     r1,r0,r1
 610         srw     r0,r1,r2
 611         mtspr   SPRN_SPRG_603_LRU,r1
 612         mfspr   r2,SPRN_SRR1
 613         rlwimi  r2,r0,31-14,14,14
 614         mtspr   SPRN_SRR1,r2
 615 END_MMU_FTR_SECTION_IFSET(MMU_FTR_NEED_DTLB_SW_LRU)
 616         tlbld   r3
 617         rfi
 618 DataAddressInvalid:
 619         mfspr   r3,SPRN_SRR1
 620         rlwinm  r1,r3,9,6,6     /* Get load/store bit */
 621         addis   r1,r1,0x2000
 622         mtspr   SPRN_DSISR,r1
 623         andi.   r2,r3,0xFFFF    /* Clear upper bits of SRR1 */
 624         mtspr   SPRN_SRR1,r2
 625         mfspr   r1,SPRN_DMISS   /* Get failing address */
 626         rlwinm. r2,r2,0,31,31   /* Check for little endian access */
 627         beq     20f             /* Jump if big endian */
 628         xori    r1,r1,3
 629 20:     mtspr   SPRN_DAR,r1     /* Set fault address */
 630         mfmsr   r0              /* Restore "normal" registers */
 631         xoris   r0,r0,MSR_TGPR>>16
 632         mtcrf   0x80,r3         /* Restore CR0 */
 633         mtmsr   r0
 634         b       DataAccess
 635
 636 /*
 637  * Handle TLB miss for DATA Store on 603/603e
 638  */
 639         . = 0x1200
 640 DataStoreTLBMiss:
 641 /*
 642  * r0:  scratch
 643  * r1:  linux style pte ( later becomes ppc hardware pte )
 644  * r2:  ptr to linux-style pte
 645  * r3:  scratch
 646  */
 647         /* Get PTE (linux-style) and check access */
 648         mfspr   r3,SPRN_DMISS
 649         lis     r1,PAGE_OFFSET@h                /* check if kernel address */
 650         cmplw   0,r1,r3
 651         mfspr   r2, SPRN_SPRG_PGDIR
 652 #ifdef CONFIG_SWAP
 653         li      r1, _PAGE_RW | _PAGE_PRESENT | _PAGE_ACCESSED
 654 #else
 655         li      r1, _PAGE_RW | _PAGE_PRESENT
 656 #endif
 657         bge-    112f
 658         lis     r2, (swapper_pg_dir - PAGE_OFFSET)@ha   /* if kernel address, use */
 659         addi    r2, r2, (swapper_pg_dir - PAGE_OFFSET)@l        /* kernel page table */
 660 112:    rlwimi  r2,r3,12,20,29          /* insert top 10 bits of address */
 661         lwz     r2,0(r2)                /* get pmd entry */
 662         rlwinm. r2,r2,0,0,19            /* extract address of pte page */
 663         beq-    DataAddressInvalid      /* return if no mapping */
 664         rlwimi  r2,r3,22,20,29          /* insert next 10 bits of address */
 665         lwz     r0,0(r2)                /* get linux-style pte */
 666         andc.   r1,r1,r0                /* check access & ~permission */
 667         bne-    DataAddressInvalid      /* return if access not permitted */
 668         /*
 669          * NOTE! We are assuming this is not an SMP system, otherwise
 670          * we would need to update the pte atomically with lwarx/stwcx.
 671          */
 672         /* Convert linux-style PTE to low word of PPC-style PTE */
 673         rlwimi  r0,r0,32-1,30,30        /* _PAGE_USER -> PP msb */
 674         li      r1,0xe05                /* clear out reserved bits & PP lsb */
 675         andc    r1,r0,r1                /* PP = user? 2: 0 */
 676 BEGIN_FTR_SECTION
 677         rlwinm  r1,r1,0,~_PAGE_COHERENT /* clear M (coherence not required) */
 678 END_FTR_SECTION_IFCLR(CPU_FTR_NEED_COHERENT)
 679         mtspr   SPRN_RPA,r1
 680         mfspr   r2,SPRN_SRR1            /* Need to restore CR0 */
 681         mtcrf   0x80,r2
 682 BEGIN_MMU_FTR_SECTION
 683         li      r0,1
 684         mfspr   r1,SPRN_SPRG_603_LRU
 685         rlwinm  r2,r3,20,27,31          /* Get Address bits 15:19 */
 686         slw     r0,r0,r2
 687         xor     r1,r0,r1
 688         srw     r0,r1,r2
 689         mtspr   SPRN_SPRG_603_LRU,r1
 690         mfspr   r2,SPRN_SRR1
 691         rlwimi  r2,r0,31-14,14,14
 692         mtspr   SPRN_SRR1,r2
 693 END_MMU_FTR_SECTION_IFSET(MMU_FTR_NEED_DTLB_SW_LRU)
 694         tlbld   r3
 695         rfi
 696
 697 #ifndef CONFIG_ALTIVEC
 698 #define altivec_assist_exception        unknown_exception
 699 #endif
 700
 701         EXCEPTION(0x1300, Trap_13, instruction_breakpoint_exception, EXC_XFER_EE)
 702         EXCEPTION(0x1400, SMI, SMIException, EXC_XFER_EE)
 703         EXCEPTION(0x1500, Trap_15, unknown_exception, EXC_XFER_EE)
 704         EXCEPTION(0x1600, Trap_16, altivec_assist_exception, EXC_XFER_EE)
 705         EXCEPTION(0x1700, Trap_17, TAUException, EXC_XFER_STD)
 706         EXCEPTION(0x1800, Trap_18, unknown_exception, EXC_XFER_EE)
 707         EXCEPTION(0x1900, Trap_19, unknown_exception, EXC_XFER_EE)
 708         EXCEPTION(0x1a00, Trap_1a, unknown_exception, EXC_XFER_EE)
 709         EXCEPTION(0x1b00, Trap_1b, unknown_exception, EXC_XFER_EE)
 710         EXCEPTION(0x1c00, Trap_1c, unknown_exception, EXC_XFER_EE)
 711         EXCEPTION(0x1d00, Trap_1d, unknown_exception, EXC_XFER_EE)
 712         EXCEPTION(0x1e00, Trap_1e, unknown_exception, EXC_XFER_EE)
 713         EXCEPTION(0x1f00, Trap_1f, unknown_exception, EXC_XFER_EE)
 714         EXCEPTION(0x2000, RunMode, RunModeException, EXC_XFER_EE)
 715         EXCEPTION(0x2100, Trap_21, unknown_exception, EXC_XFER_EE)
 716         EXCEPTION(0x2200, Trap_22, unknown_exception, EXC_XFER_EE)
 717         EXCEPTION(0x2300, Trap_23, unknown_exception, EXC_XFER_EE)
 718         EXCEPTION(0x2400, Trap_24, unknown_exception, EXC_XFER_EE)
 719         EXCEPTION(0x2500, Trap_25, unknown_exception, EXC_XFER_EE)
 720         EXCEPTION(0x2600, Trap_26, unknown_exception, EXC_XFER_EE)
 721         EXCEPTION(0x2700, Trap_27, unknown_exception, EXC_XFER_EE)
 722         EXCEPTION(0x2800, Trap_28, unknown_exception, EXC_XFER_EE)
 723         EXCEPTION(0x2900, Trap_29, unknown_exception, EXC_XFER_EE)
 724         EXCEPTION(0x2a00, Trap_2a, unknown_exception, EXC_XFER_EE)
 725         EXCEPTION(0x2b00, Trap_2b, unknown_exception, EXC_XFER_EE)
 726         EXCEPTION(0x2c00, Trap_2c, unknown_exception, EXC_XFER_EE)
 727         EXCEPTION(0x2d00, Trap_2d, unknown_exception, EXC_XFER_EE)
 728         EXCEPTION(0x2e00, Trap_2e, unknown_exception, EXC_XFER_EE)
 729         EXCEPTION(0x2f00, Trap_2f, unknown_exception, EXC_XFER_EE)
 730
 731         . = 0x3000
 732
 733 AltiVecUnavailable:
 734         EXCEPTION_PROLOG
 735 #ifdef CONFIG_ALTIVEC
 736         beq     1f
 737         bl      load_up_altivec         /* if from user, just load it up */
 738         b       fast_exception_return
 739 #endif /* CONFIG_ALTIVEC */
 740 1:      addi    r3,r1,STACK_FRAME_OVERHEAD
 741         EXC_XFER_EE_LITE(0xf20, altivec_unavailable_exception)
 742
 743 PerformanceMonitor:
 744         EXCEPTION_PROLOG
 745         addi    r3,r1,STACK_FRAME_OVERHEAD
 746         EXC_XFER_STD(0xf00, performance_monitor_exception)
 747
 748
 749 /*
 750  * This code is jumped to from the startup code to copy
 751  * the kernel image to physical address PHYSICAL_START.
 752  */
 753 relocate_kernel:
 754         addis   r9,r26,klimit@ha        /* fetch klimit */
 755         lwz     r25,klimit@l(r9)
 756         addis   r25,r25,-KERNELBASE@h
 757         lis     r3,PHYSICAL_START@h     /* Destination base address */
 758         li      r6,0                    /* Destination offset */
 759         li      r5,0x4000               /* # bytes of memory to copy */
 760         bl      copy_and_flush          /* copy the first 0x4000 bytes */
 761         addi    r0,r3,4f@l              /* jump to the address of 4f */
 762         mtctr   r0                      /* in copy and do the rest. */
 763         bctr                            /* jump to the copy */
 764 4:      mr      r5,r25
 765         bl      copy_and_flush          /* copy the rest */
 766         b       turn_on_mmu
 767
 768 /*
 769  * Copy routine used to copy the kernel to start at physical address 0
 770  * and flush and invalidate the caches as needed.
 771  * r3 = dest addr, r4 = source addr, r5 = copy limit, r6 = start offset
 772  * on exit, r3, r4, r5 are unchanged, r6 is updated to be >= r5.
 773  */
 774 _ENTRY(copy_and_flush)
 775         addi    r5,r5,-4
 776         addi    r6,r6,-4
 777 4:      li      r0,L1_CACHE_BYTES/4
 778         mtctr   r0
 779 3:      addi    r6,r6,4                 /* copy a cache line */
 780         lwzx    r0,r6,r4
 781         stwx    r0,r6,r3
 782         bdnz    3b
 783         dcbst   r6,r3                   /* write it to memory */
 784         sync
 785         icbi    r6,r3                   /* flush the icache line */
 786         cmplw   0,r6,r5
 787         blt     4b
 788         sync                            /* additional sync needed on g4 */
 789         isync
 790         addi    r5,r5,4
 791         addi    r6,r6,4
 792         blr
 793
 794 #ifdef CONFIG_SMP
 795         .globl __secondary_start_mpc86xx
 796 __secondary_start_mpc86xx:
 797         mfspr   r3, SPRN_PIR
 798         stw     r3, __secondary_hold_acknowledge@l(0)
 799         mr      r24, r3                 /* cpu # */
 800         b       __secondary_start
 801
 802         .globl  __secondary_start_pmac_0
 803 __secondary_start_pmac_0:
 804         /* NB the entries for cpus 0, 1, 2 must each occupy 8 bytes. */
 805         li      r24,0
 806         b       1f
 807         li      r24,1
 808         b       1f
 809         li      r24,2
 810         b       1f
 811         li      r24,3
 812 1:
 813         /* on powersurge, we come in here with IR=0 and DR=1, and DBAT 0
 814            set to map the 0xf0000000 - 0xffffffff region */
 815         mfmsr   r0
 816         rlwinm  r0,r0,0,28,26           /* clear DR (0x10) */
 817         SYNC
 818         mtmsr   r0
 819         isync
 820
 821         .globl  __secondary_start
 822 __secondary_start:
 823         /* Copy some CPU settings from CPU 0 */
 824         bl      __restore_cpu_setup
 825
 826         lis     r3,-KERNELBASE@h
 827         mr      r4,r24
 828         bl      call_setup_cpu          /* Call setup_cpu for this CPU */
 829 #ifdef CONFIG_PPC_BOOK3S_32
 830         lis     r3,-KERNELBASE@h
 831         bl      init_idle_6xx
 832 #endif /* CONFIG_PPC_BOOK3S_32 */
 833
 834         /* get current's stack and current */
 835         lis     r2,secondary_current@ha
 836         tophys(r2,r2)
 837         lwz     r2,secondary_current@l(r2)
 838         tophys(r1,r2)
 839         lwz     r1,TASK_STACK(r1)
 840
 841         /* stack */
 842         addi    r1,r1,THREAD_SIZE-STACK_FRAME_OVERHEAD
 843         li      r0,0
 844         tophys(r3,r1)
 845         stw     r0,0(r3)
 846
 847         /* load up the MMU */
 848         bl      load_up_mmu
 849
 850         /* ptr to phys current thread */
 851         tophys(r4,r2)
 852         addi    r4,r4,THREAD    /* phys address of our thread_struct */
 853         mtspr   SPRN_SPRG_THREAD,r4
 854         lis     r4, (swapper_pg_dir - PAGE_OFFSET)@h
 855         ori     r4, r4, (swapper_pg_dir - PAGE_OFFSET)@l
 856         mtspr   SPRN_SPRG_PGDIR, r4
 857
 858         /* enable MMU and jump to start_secondary */
 859         li      r4,MSR_KERNEL
 860         lis     r3,start_secondary@h
 861         ori     r3,r3,start_secondary@l
 862         mtspr   SPRN_SRR0,r3
 863         mtspr   SPRN_SRR1,r4
 864         SYNC
 865         RFI
 866 #endif /* CONFIG_SMP */
 867
 868 #ifdef CONFIG_KVM_BOOK3S_HANDLER
 869 #include "../kvm/book3s_rmhandlers.S"
 870 #endif
 871
 872 /*
 873  * Those generic dummy functions are kept for CPUs not
 874  * included in CONFIG_PPC_BOOK3S_32
 875  */
 876 #if !defined(CONFIG_PPC_BOOK3S_32)
 877 _ENTRY(__save_cpu_setup)
 878         blr
 879 _ENTRY(__restore_cpu_setup)
 880         blr
 881 #endif /* !defined(CONFIG_PPC_BOOK3S_32) */
 882
 883
 884 /*
 885  * Load stuff into the MMU.  Intended to be called with
 886  * IR=0 and DR=0.
 887  */
 888 load_up_mmu:
 889         sync                    /* Force all PTE updates to finish */
 890         isync
 891         tlbia                   /* Clear all TLB entries */
 892         sync                    /* wait for tlbia/tlbie to finish */
 893         TLBSYNC                 /* ... on all CPUs */
 894         /* Load the SDR1 register (hash table base & size) */
 895         lis     r6,_SDR1@ha
 896         tophys(r6,r6)
 897         lwz     r6,_SDR1@l(r6)
 898         mtspr   SPRN_SDR1,r6
 899         li      r0,16           /* load up segment register values */
 900         mtctr   r0              /* for context 0 */
 901         lis     r3,0x2000       /* Ku = 1, VSID = 0 */
 902         li      r4,0
 903 3:      mtsrin  r3,r4
 904         addi    r3,r3,0x111     /* increment VSID */
 905         addis   r4,r4,0x1000    /* address of next segment */
 906         bdnz    3b
 907
 908 /* Load the BAT registers with the values set up by MMU_init.
 909    MMU_init takes care of whether we're on a 601 or not. */
 910         mfpvr   r3
 911         srwi    r3,r3,16
 912         cmpwi   r3,1
 913         lis     r3,BATS@ha
 914         addi    r3,r3,BATS@l
 915         tophys(r3,r3)
 916         LOAD_BAT(0,r3,r4,r5)
 917         LOAD_BAT(1,r3,r4,r5)
 918         LOAD_BAT(2,r3,r4,r5)
 919         LOAD_BAT(3,r3,r4,r5)
 920 BEGIN_MMU_FTR_SECTION
 921         LOAD_BAT(4,r3,r4,r5)
 922         LOAD_BAT(5,r3,r4,r5)
 923         LOAD_BAT(6,r3,r4,r5)
 924         LOAD_BAT(7,r3,r4,r5)
 925 END_MMU_FTR_SECTION_IFSET(MMU_FTR_USE_HIGH_BATS)
 926         blr
 927
 928 /*
 929  * This is where the main kernel code starts.
 930  */
 931 start_here:
 932         /* ptr to current */
 933         lis     r2,init_task@h
 934         ori     r2,r2,init_task@l
 935         /* Set up for using our exception vectors */
 936         /* ptr to phys current thread */
 937         tophys(r4,r2)
 938         addi    r4,r4,THREAD    /* init task's THREAD */
 939         mtspr   SPRN_SPRG_THREAD,r4
 940         lis     r4, (swapper_pg_dir - PAGE_OFFSET)@h
 941         ori     r4, r4, (swapper_pg_dir - PAGE_OFFSET)@l
 942         mtspr   SPRN_SPRG_PGDIR, r4
 943
 944         /* stack */
 945         lis     r1,init_thread_union@ha
 946         addi    r1,r1,init_thread_union@l
 947         li      r0,0
 948         stwu    r0,THREAD_SIZE-STACK_FRAME_OVERHEAD(r1)
 949 /*
 950  * Do early platform-specific initialization,
 951  * and set up the MMU.
 952  */
 953         li      r3,0
 954         mr      r4,r31
 955         bl      machine_init
 956         bl      __save_cpu_setup
 957         bl      MMU_init
 958
 959 /*
 960  * Go back to running unmapped so we can load up new values
 961  * for SDR1 (hash table pointer) and the segment registers
 962  * and change to using our exception vectors.
 963  */
 964         lis     r4,2f@h
 965         ori     r4,r4,2f@l
 966         tophys(r4,r4)
 967         li      r3,MSR_KERNEL & ~(MSR_IR|MSR_DR)
 968         mtspr   SPRN_SRR0,r4
 969         mtspr   SPRN_SRR1,r3
 970         SYNC
 971         RFI
 972 /* Load up the kernel context */
 973 2:      bl      load_up_mmu
 974
 975 #ifdef CONFIG_BDI_SWITCH
 976         /* Add helper information for the Abatron bdiGDB debugger.
 977          * We do this here because we know the mmu is disabled, and
 978          * will be enabled for real in just a few instructions.
 979          */
 980         lis     r5, abatron_pteptrs@h
 981         ori     r5, r5, abatron_pteptrs@l
 982         stw     r5, 0xf0(r0)    /* This much match your Abatron config */
 983         lis     r6, swapper_pg_dir@h
 984         ori     r6, r6, swapper_pg_dir@l
 985         tophys(r5, r5)
 986         stw     r6, 0(r5)
 987 #endif /* CONFIG_BDI_SWITCH */
 988
 989 /* Now turn on the MMU for real! */
 990         li      r4,MSR_KERNEL
 991         lis     r3,start_kernel@h
 992         ori     r3,r3,start_kernel@l
 993         mtspr   SPRN_SRR0,r3
 994         mtspr   SPRN_SRR1,r4
 995         SYNC
 996         RFI
 997
 998 /*
 999  * void switch_mmu_context(struct mm_struct *prev, struct mm_struct *next);
1000  *
1001  * Set up the segment registers for a new context.
1002  */
1003 _ENTRY(switch_mmu_context)
1004         lwz     r3,MMCONTEXTID(r4)
1005         cmpwi   cr0,r3,0
1006         blt-    4f
1007         mulli   r3,r3,897       /* multiply context by skew factor */
1008         rlwinm  r3,r3,4,8,27    /* VSID = (context & 0xfffff) << 4 */
1009         addis   r3,r3,0x6000    /* Set Ks, Ku bits */
1010         li      r0,NUM_USER_SEGMENTS
1011         mtctr   r0
1012
1013         lwz     r4, MM_PGD(r4)
1014 #ifdef CONFIG_BDI_SWITCH
1015         /* Context switch the PTE pointer for the Abatron BDI2000.
1016          * The PGDIR is passed as second argument.
1017          */
1018         lis     r5, abatron_pteptrs@ha
1019         stw     r4, abatron_pteptrs@l + 0x4(r5)
1020 #endif
1021         tophys(r4, r4)
1022         mtspr   SPRN_SPRG_PGDIR, r4
1023         li      r4,0
1024         isync
1025 3:
1026         mtsrin  r3,r4
1027         addi    r3,r3,0x111     /* next VSID */
1028         rlwinm  r3,r3,0,8,3     /* clear out any overflow from VSID field */
1029         addis   r4,r4,0x1000    /* address of next segment */
1030         bdnz    3b
1031         sync
1032         isync
1033         blr
1034 4:      trap
1035         EMIT_BUG_ENTRY 4b,__FILE__,__LINE__,0
1036         blr
1037 EXPORT_SYMBOL(switch_mmu_context)
1038
1039 /*
1040  * An undocumented "feature" of 604e requires that the v bit
1041  * be cleared before changing BAT values.
1042  *
1043  * Also, newer IBM firmware does not clear bat3 and 4 so
1044  * this makes sure it's done.
1045  *  -- Cort
1046  */
1047 clear_bats:
1048         li      r10,0
1049         mfspr   r9,SPRN_PVR
1050         rlwinm  r9,r9,16,16,31          /* r9 = 1 for 601, 4 for 604 */
1051         cmpwi   r9, 1
1052         beq     1f
1053
1054         mtspr   SPRN_DBAT0U,r10
1055         mtspr   SPRN_DBAT0L,r10
1056         mtspr   SPRN_DBAT1U,r10
1057         mtspr   SPRN_DBAT1L,r10
1058         mtspr   SPRN_DBAT2U,r10
1059         mtspr   SPRN_DBAT2L,r10
1060         mtspr   SPRN_DBAT3U,r10
1061         mtspr   SPRN_DBAT3L,r10
1062 1:
1063         mtspr   SPRN_IBAT0U,r10
1064         mtspr   SPRN_IBAT0L,r10
1065         mtspr   SPRN_IBAT1U,r10
1066         mtspr   SPRN_IBAT1L,r10
1067         mtspr   SPRN_IBAT2U,r10
1068         mtspr   SPRN_IBAT2L,r10
1069         mtspr   SPRN_IBAT3U,r10
1070         mtspr   SPRN_IBAT3L,r10
1071 BEGIN_MMU_FTR_SECTION
1072         /* Here's a tweak: at this point, CPU setup have
1073          * not been called yet, so HIGH_BAT_EN may not be
1074          * set in HID0 for the 745x processors. However, it
1075          * seems that doesn't affect our ability to actually
1076          * write to these SPRs.
1077          */
1078         mtspr   SPRN_DBAT4U,r10
1079         mtspr   SPRN_DBAT4L,r10
1080         mtspr   SPRN_DBAT5U,r10
1081         mtspr   SPRN_DBAT5L,r10
1082         mtspr   SPRN_DBAT6U,r10
1083         mtspr   SPRN_DBAT6L,r10
1084         mtspr   SPRN_DBAT7U,r10
1085         mtspr   SPRN_DBAT7L,r10
1086         mtspr   SPRN_IBAT4U,r10
1087         mtspr   SPRN_IBAT4L,r10
1088         mtspr   SPRN_IBAT5U,r10
1089         mtspr   SPRN_IBAT5L,r10
1090         mtspr   SPRN_IBAT6U,r10
1091         mtspr   SPRN_IBAT6L,r10
1092         mtspr   SPRN_IBAT7U,r10
1093         mtspr   SPRN_IBAT7L,r10
1094 END_MMU_FTR_SECTION_IFSET(MMU_FTR_USE_HIGH_BATS)
1095         blr
1096
1097 _ENTRY(update_bats)
1098         lis     r4, 1f@h
1099         ori     r4, r4, 1f@l
1100         tophys(r4, r4)
1101         mfmsr   r6
1102         mflr    r7
1103         li      r3, MSR_KERNEL & ~(MSR_IR | MSR_DR)
1104         rlwinm  r0, r6, 0, ~MSR_RI
1105         rlwinm  r0, r0, 0, ~MSR_EE
1106         mtmsr   r0
1107         mtspr   SPRN_SRR0, r4
1108         mtspr   SPRN_SRR1, r3
1109         SYNC
1110         RFI
1111 1:      bl      clear_bats
1112         lis     r3, BATS@ha
1113         addi    r3, r3, BATS@l
1114         tophys(r3, r3)
1115         LOAD_BAT(0, r3, r4, r5)
1116         LOAD_BAT(1, r3, r4, r5)
1117         LOAD_BAT(2, r3, r4, r5)
1118         LOAD_BAT(3, r3, r4, r5)
1119 BEGIN_MMU_FTR_SECTION
1120         LOAD_BAT(4, r3, r4, r5)
1121         LOAD_BAT(5, r3, r4, r5)
1122         LOAD_BAT(6, r3, r4, r5)
1123         LOAD_BAT(7, r3, r4, r5)
1124 END_MMU_FTR_SECTION_IFSET(MMU_FTR_USE_HIGH_BATS)
1125         li      r3, MSR_KERNEL & ~(MSR_IR | MSR_DR | MSR_RI)
1126         mtmsr   r3
1127         mtspr   SPRN_SRR0, r7
1128         mtspr   SPRN_SRR1, r6
1129         SYNC
1130         RFI
1131
1132 flush_tlbs:
1133         lis     r10, 0x40
1134 1:      addic.  r10, r10, -0x1000
1135         tlbie   r10
1136         bgt     1b
1137         sync
1138         blr
1139
1140 mmu_off:
1141         addi    r4, r3, __after_mmu_off - _start
1142         mfmsr   r3
1143         andi.   r0,r3,MSR_DR|MSR_IR             /* MMU enabled? */
1144         beqlr
1145         andc    r3,r3,r0
1146         mtspr   SPRN_SRR0,r4
1147         mtspr   SPRN_SRR1,r3
1148         sync
1149         RFI
1150
1151 /*
1152  * On 601, we use 3 BATs to map up to 24M of RAM at _PAGE_OFFSET
1153  * (we keep one for debugging) and on others, we use one 256M BAT.
1154  */
1155 initial_bats:
1156         lis     r11,PAGE_OFFSET@h
1157         mfspr   r9,SPRN_PVR
1158         rlwinm  r9,r9,16,16,31          /* r9 = 1 for 601, 4 for 604 */
1159         cmpwi   0,r9,1
1160         bne     4f
1161         ori     r11,r11,4               /* set up BAT registers for 601 */
1162         li      r8,0x7f                 /* valid, block length = 8MB */
1163         mtspr   SPRN_IBAT0U,r11         /* N.B. 601 has valid bit in */
1164         mtspr   SPRN_IBAT0L,r8          /* lower BAT register */
1165         addis   r11,r11,0x800000@h
1166         addis   r8,r8,0x800000@h
1167         mtspr   SPRN_IBAT1U,r11
1168         mtspr   SPRN_IBAT1L,r8
1169         addis   r11,r11,0x800000@h
1170         addis   r8,r8,0x800000@h
1171         mtspr   SPRN_IBAT2U,r11
1172         mtspr   SPRN_IBAT2L,r8
1173         isync
1174         blr
1175
1176 4:      tophys(r8,r11)
1177 #ifdef CONFIG_SMP
1178         ori     r8,r8,0x12              /* R/W access, M=1 */
1179 #else
1180         ori     r8,r8,2                 /* R/W access */
1181 #endif /* CONFIG_SMP */
1182         ori     r11,r11,BL_256M<<2|0x2  /* set up BAT registers for 604 */
1183
1184         mtspr   SPRN_DBAT0L,r8          /* N.B. 6xx (not 601) have valid */
1185         mtspr   SPRN_DBAT0U,r11         /* bit in upper BAT register */
1186         mtspr   SPRN_IBAT0L,r8
1187         mtspr   SPRN_IBAT0U,r11
1188         isync
1189         blr
1190
1191
1192 #ifdef CONFIG_BOOTX_TEXT
1193 setup_disp_bat:
1194         /*
1195          * setup the display bat prepared for us in prom.c
1196          */
1197         mflr    r8
1198         bl      reloc_offset
1199         mtlr    r8
1200         addis   r8,r3,disp_BAT@ha
1201         addi    r8,r8,disp_BAT@l
1202         cmpwi   cr0,r8,0
1203         beqlr
1204         lwz     r11,0(r8)
1205         lwz     r8,4(r8)
1206         mfspr   r9,SPRN_PVR
1207         rlwinm  r9,r9,16,16,31          /* r9 = 1 for 601, 4 for 604 */
1208         cmpwi   0,r9,1
1209         beq     1f
1210         mtspr   SPRN_DBAT3L,r8
1211         mtspr   SPRN_DBAT3U,r11
1212         blr
1213 1:      mtspr   SPRN_IBAT3L,r8
1214         mtspr   SPRN_IBAT3U,r11
1215         blr
1216 #endif /* CONFIG_BOOTX_TEXT */
1217
1218 #ifdef CONFIG_PPC_EARLY_DEBUG_CPM
1219 setup_cpm_bat:
1220         lis     r8, 0xf000
1221         ori     r8, r8, 0x002a
1222         mtspr   SPRN_DBAT1L, r8
1223
1224         lis     r11, 0xf000
1225         ori     r11, r11, (BL_1M << 2) | 2
1226         mtspr   SPRN_DBAT1U, r11
1227
1228         blr
1229 #endif
1230
1231 #ifdef CONFIG_PPC_EARLY_DEBUG_USBGECKO
1232 setup_usbgecko_bat:
1233         /* prepare a BAT for early io */
1234 #if defined(CONFIG_GAMECUBE)
1235         lis     r8, 0x0c00
1236 #elif defined(CONFIG_WII)
1237         lis     r8, 0x0d00
1238 #else
1239 #error Invalid platform for USB Gecko based early debugging.
1240 #endif
1241         /*
1242          * The virtual address used must match the virtual address
1243          * associated to the fixmap entry FIX_EARLY_DEBUG_BASE.
1244          */
1245         lis     r11, 0xfffe     /* top 128K */
1246         ori     r8, r8, 0x002a  /* uncached, guarded ,rw */
1247         ori     r11, r11, 0x2   /* 128K, Vs=1, Vp=0 */
1248         mtspr   SPRN_DBAT1L, r8
1249         mtspr   SPRN_DBAT1U, r11
1250         blr
1251 #endif
1252
1253 #ifdef CONFIG_8260
1254 /* Jump into the system reset for the rom.
1255  * We first disable the MMU, and then jump to the ROM reset address.
1256  *
1257  * r3 is the board info structure, r4 is the location for starting.
1258  * I use this for building a small kernel that can load other kernels,
1259  * rather than trying to write or rely on a rom monitor that can tftp load.
1260  */
1261        .globl  m8260_gorom
1262 m8260_gorom:
1263         mfmsr   r0
1264         rlwinm  r0,r0,0,17,15   /* clear MSR_EE in r0 */
1265         sync
1266         mtmsr   r0
1267         sync
1268         mfspr   r11, SPRN_HID0
1269         lis     r10, 0
1270         ori     r10,r10,HID0_ICE|HID0_DCE
1271         andc    r11, r11, r10
1272         mtspr   SPRN_HID0, r11
1273         isync
1274         li      r5, MSR_ME|MSR_RI
1275         lis     r6,2f@h
1276         addis   r6,r6,-KERNELBASE@h
1277         ori     r6,r6,2f@l
1278         mtspr   SPRN_SRR0,r6
1279         mtspr   SPRN_SRR1,r5
1280         isync
1281         sync
1282         rfi
1283 2:
1284         mtlr    r4
1285         blr
1286 #endif
1287
1288
1289 /*
1290  * We put a few things here that have to be page-aligned.
1291  * This stuff goes at the beginning of the data segment,
1292  * which is page-aligned.
1293  */
1294         .data
1295         .globl  sdata
1296 sdata:
1297         .globl  empty_zero_page
1298 empty_zero_page:
1299         .space  4096
1300 EXPORT_SYMBOL(empty_zero_page)
1301
1302         .globl  swapper_pg_dir
1303 swapper_pg_dir:
1304         .space  PGD_TABLE_SIZE
1305
1306 /* Room for two PTE pointers, usually the kernel and current user pointers
1307  * to their respective root page table.
1308  */
1309 abatron_pteptrs:
1310         .space  8