arch/mips/mm/tlbex.c

   1 /*
   2  * This file is subject to the terms and conditions of the GNU General Public
   3  * License.  See the file "COPYING" in the main directory of this archive
   4  * for more details.
   5  *
   6  * Synthesize TLB refill handlers at runtime.
   7  *
   8  * Copyright (C) 2004, 2005, 2006, 2008  Thiemo Seufer
   9  * Copyright (C) 2005, 2007, 2008, 2009  Maciej W. Rozycki
  10  * Copyright (C) 2006  Ralf Baechle (ralf@linux-mips.org)
  11  * Copyright (C) 2008, 2009 Cavium Networks, Inc.
  12  * Copyright (C) 2011  MIPS Technologies, Inc.
  13  *
  14  * ... and the days got worse and worse and now you see
  15  * I've gone completly out of my mind.
  16  *
  17  * They're coming to take me a away haha
  18  * they're coming to take me a away hoho hihi haha
  19  * to the funny farm where code is beautiful all the time ...
  20  *
  21  * (Condolences to Napoleon XIV)
  22  */
  23
  24 #include <linux/bug.h>
  25 #include <linux/kernel.h>
  26 #include <linux/types.h>
  27 #include <linux/smp.h>
  28 #include <linux/string.h>
  29 #include <linux/cache.h>
  30
  31 #include <asm/cacheflush.h>
  32 #include <asm/cpu-type.h>
  33 #include <asm/pgtable.h>
  34 #include <asm/war.h>
  35 #include <asm/uasm.h>
  36 #include <asm/setup.h>
  37
  38 /*
  39  * TLB load/store/modify handlers.
  40  *
  41  * Only the fastpath gets synthesized at runtime, the slowpath for
  42  * do_page_fault remains normal asm.
  43  */
  44 extern void tlb_do_page_fault_0(void);
  45 extern void tlb_do_page_fault_1(void);
  46
  47 struct work_registers {
  48         int r1;
  49         int r2;
  50         int r3;
  51 };
  52
  53 struct tlb_reg_save {
  54         unsigned long a;
  55         unsigned long b;
  56 } ____cacheline_aligned_in_smp;
  57
  58 static struct tlb_reg_save handler_reg_save[NR_CPUS];
  59
  60 static inline int r45k_bvahwbug(void)
  61 {
  62         /* XXX: We should probe for the presence of this bug, but we don't. */
  63         return 0;
  64 }
  65
  66 static inline int r4k_250MHZhwbug(void)
  67 {
  68         /* XXX: We should probe for the presence of this bug, but we don't. */
  69         return 0;
  70 }
  71
  72 static inline int __maybe_unused bcm1250_m3_war(void)
  73 {
  74         return BCM1250_M3_WAR;
  75 }
  76
  77 static inline int __maybe_unused r10000_llsc_war(void)
  78 {
  79         return R10000_LLSC_WAR;
  80 }
  81
  82 static int use_bbit_insns(void)
  83 {
  84         switch (current_cpu_type()) {
  85         case CPU_CAVIUM_OCTEON:
  86         case CPU_CAVIUM_OCTEON_PLUS:
  87         case CPU_CAVIUM_OCTEON2:
  88         case CPU_CAVIUM_OCTEON3:
  89                 return 1;
  90         default:
  91                 return 0;
  92         }
  93 }
  94
  95 static int use_lwx_insns(void)
  96 {
  97         switch (current_cpu_type()) {
  98         case CPU_CAVIUM_OCTEON2:
  99         case CPU_CAVIUM_OCTEON3:
 100                 return 1;
 101         default:
 102                 return 0;
 103         }
 104 }
 105 #if defined(CONFIG_CAVIUM_OCTEON_CVMSEG_SIZE) && \
 106     CONFIG_CAVIUM_OCTEON_CVMSEG_SIZE > 0
 107 static bool scratchpad_available(void)
 108 {
 109         return true;
 110 }
 111 static int scratchpad_offset(int i)
 112 {
 113         /*
 114          * CVMSEG starts at address -32768 and extends for
 115          * CAVIUM_OCTEON_CVMSEG_SIZE 128 byte cache lines.
 116          */
 117         i += 1; /* Kernel use starts at the top and works down. */
 118         return CONFIG_CAVIUM_OCTEON_CVMSEG_SIZE * 128 - (8 * i) - 32768;
 119 }
 120 #else
 121 static bool scratchpad_available(void)
 122 {
 123         return false;
 124 }
 125 static int scratchpad_offset(int i)
 126 {
 127         BUG();
 128         /* Really unreachable, but evidently some GCC want this. */
 129         return 0;
 130 }
 131 #endif
 132 /*
 133  * Found by experiment: At least some revisions of the 4kc throw under
 134  * some circumstances a machine check exception, triggered by invalid
 135  * values in the index register.  Delaying the tlbp instruction until
 136  * after the next branch,  plus adding an additional nop in front of
 137  * tlbwi/tlbwr avoids the invalid index register values. Nobody knows
 138  * why; it's not an issue caused by the core RTL.
 139  *
 140  */
 141 static int m4kc_tlbp_war(void)
 142 {
 143         return (current_cpu_data.processor_id & 0xffff00) ==
 144                (PRID_COMP_MIPS | PRID_IMP_4KC);
 145 }
 146
 147 /* Handle labels (which must be positive integers). */
 148 enum label_id {
 149         label_second_part = 1,
 150         label_leave,
 151         label_vmalloc,
 152         label_vmalloc_done,
 153         label_tlbw_hazard_0,
 154         label_split = label_tlbw_hazard_0 + 8,
 155         label_tlbl_goaround1,
 156         label_tlbl_goaround2,
 157         label_nopage_tlbl,
 158         label_nopage_tlbs,
 159         label_nopage_tlbm,
 160         label_smp_pgtable_change,
 161         label_r3000_write_probe_fail,
 162         label_large_segbits_fault,
 163 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
 164         label_tlb_huge_update,
 165 #endif
 166 };
 167
 168 UASM_L_LA(_second_part)
 169 UASM_L_LA(_leave)
 170 UASM_L_LA(_vmalloc)
 171 UASM_L_LA(_vmalloc_done)
 172 /* _tlbw_hazard_x is handled differently.  */
 173 UASM_L_LA(_split)
 174 UASM_L_LA(_tlbl_goaround1)
 175 UASM_L_LA(_tlbl_goaround2)
 176 UASM_L_LA(_nopage_tlbl)
 177 UASM_L_LA(_nopage_tlbs)
 178 UASM_L_LA(_nopage_tlbm)
 179 UASM_L_LA(_smp_pgtable_change)
 180 UASM_L_LA(_r3000_write_probe_fail)
 181 UASM_L_LA(_large_segbits_fault)
 182 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
 183 UASM_L_LA(_tlb_huge_update)
 184 #endif
 185
 186 static int hazard_instance;
 187
 188 static void uasm_bgezl_hazard(u32 **p, struct uasm_reloc **r, int instance)
 189 {
 190         switch (instance) {
 191         case 0 ... 7:
 192                 uasm_il_bgezl(p, r, 0, label_tlbw_hazard_0 + instance);
 193                 return;
 194         default:
 195                 BUG();
 196         }
 197 }
 198
 199 static void uasm_bgezl_label(struct uasm_label **l, u32 **p, int instance)
 200 {
 201         switch (instance) {
 202         case 0 ... 7:
 203                 uasm_build_label(l, *p, label_tlbw_hazard_0 + instance);
 204                 break;
 205         default:
 206                 BUG();
 207         }
 208 }
 209
 210 /*
 211  * pgtable bits are assigned dynamically depending on processor feature
 212  * and statically based on kernel configuration.  This spits out the actual
 213  * values the kernel is using.  Required to make sense from disassembled
 214  * TLB exception handlers.
 215  */
 216 static void output_pgtable_bits_defines(void)
 217 {
 218 #define pr_define(fmt, ...)                                     \
 219         pr_debug("#define " fmt, ##__VA_ARGS__)
 220
 221         pr_debug("#include <asm/asm.h>\n");
 222         pr_debug("#include <asm/regdef.h>\n");
 223         pr_debug("\n");
 224
 225         pr_define("_PAGE_PRESENT_SHIFT %d\n", _PAGE_PRESENT_SHIFT);
 226         pr_define("_PAGE_READ_SHIFT %d\n", _PAGE_READ_SHIFT);
 227         pr_define("_PAGE_WRITE_SHIFT %d\n", _PAGE_WRITE_SHIFT);
 228         pr_define("_PAGE_ACCESSED_SHIFT %d\n", _PAGE_ACCESSED_SHIFT);
 229         pr_define("_PAGE_MODIFIED_SHIFT %d\n", _PAGE_MODIFIED_SHIFT);
 230 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
 231         pr_define("_PAGE_HUGE_SHIFT %d\n", _PAGE_HUGE_SHIFT);
 232         pr_define("_PAGE_SPLITTING_SHIFT %d\n", _PAGE_SPLITTING_SHIFT);
 233 #endif
 234         if (cpu_has_rixi) {
 235 #ifdef _PAGE_NO_EXEC_SHIFT
 236                 pr_define("_PAGE_NO_EXEC_SHIFT %d\n", _PAGE_NO_EXEC_SHIFT);
 237 #endif
 238 #ifdef _PAGE_NO_READ_SHIFT
 239                 pr_define("_PAGE_NO_READ_SHIFT %d\n", _PAGE_NO_READ_SHIFT);
 240 #endif
 241         }
 242         pr_define("_PAGE_GLOBAL_SHIFT %d\n", _PAGE_GLOBAL_SHIFT);
 243         pr_define("_PAGE_VALID_SHIFT %d\n", _PAGE_VALID_SHIFT);
 244         pr_define("_PAGE_DIRTY_SHIFT %d\n", _PAGE_DIRTY_SHIFT);
 245         pr_define("_PFN_SHIFT %d\n", _PFN_SHIFT);
 246         pr_debug("\n");
 247 }
 248
 249 static inline void dump_handler(const char *symbol, const u32 *handler, int count)
 250 {
 251         int i;
 252
 253         pr_debug("LEAF(%s)\n", symbol);
 254
 255         pr_debug("\t.set push\n");
 256         pr_debug("\t.set noreorder\n");
 257
 258         for (i = 0; i < count; i++)
 259                 pr_debug("\t.word\t0x%08x\t\t# %p\n", handler[i], &handler[i]);
 260
 261         pr_debug("\t.set\tpop\n");
 262
 263         pr_debug("\tEND(%s)\n", symbol);
 264 }
 265
 266 /* The only general purpose registers allowed in TLB handlers. */
 267 #define K0              26
 268 #define K1              27
 269
 270 /* Some CP0 registers */
 271 #define C0_INDEX        0, 0
 272 #define C0_ENTRYLO0     2, 0
 273 #define C0_TCBIND       2, 2
 274 #define C0_ENTRYLO1     3, 0
 275 #define C0_CONTEXT      4, 0
 276 #define C0_PAGEMASK     5, 0
 277 #define C0_BADVADDR     8, 0
 278 #define C0_ENTRYHI      10, 0
 279 #define C0_EPC          14, 0
 280 #define C0_XCONTEXT     20, 0
 281
 282 #ifdef CONFIG_64BIT
 283 # define GET_CONTEXT(buf, reg) UASM_i_MFC0(buf, reg, C0_XCONTEXT)
 284 #else
 285 # define GET_CONTEXT(buf, reg) UASM_i_MFC0(buf, reg, C0_CONTEXT)
 286 #endif
 287
 288 /* The worst case length of the handler is around 18 instructions for
 289  * R3000-style TLBs and up to 63 instructions for R4000-style TLBs.
 290  * Maximum space available is 32 instructions for R3000 and 64
 291  * instructions for R4000.
 292  *
 293  * We deliberately chose a buffer size of 128, so we won't scribble
 294  * over anything important on overflow before we panic.
 295  */
 296 static u32 tlb_handler[128];
 297
 298 /* simply assume worst case size for labels and relocs */
 299 static struct uasm_label labels[128];
 300 static struct uasm_reloc relocs[128];
 301
 302 static int check_for_high_segbits;
 303
 304 static unsigned int kscratch_used_mask;
 305
 306 static inline int __maybe_unused c0_kscratch(void)
 307 {
 308         switch (current_cpu_type()) {
 309         case CPU_XLP:
 310         case CPU_XLR:
 311                 return 22;
 312         default:
 313                 return 31;
 314         }
 315 }
 316
 317 static int allocate_kscratch(void)
 318 {
 319         int r;
 320         unsigned int a = cpu_data[0].kscratch_mask & ~kscratch_used_mask;
 321
 322         r = ffs(a);
 323
 324         if (r == 0)
 325                 return -1;
 326
 327         r--; /* make it zero based */
 328
 329         kscratch_used_mask |= (1 << r);
 330
 331         return r;
 332 }
 333
 334 static int scratch_reg;
 335 static int pgd_reg;
 336 enum vmalloc64_mode {not_refill, refill_scratch, refill_noscratch};
 337
 338 static struct work_registers build_get_work_registers(u32 **p)
 339 {
 340         struct work_registers r;
 341
 342         if (scratch_reg >= 0) {
 343                 /* Save in CPU local C0_KScratch? */
 344                 UASM_i_MTC0(p, 1, c0_kscratch(), scratch_reg);
 345                 r.r1 = K0;
 346                 r.r2 = K1;
 347                 r.r3 = 1;
 348                 return r;
 349         }
 350
 351         if (num_possible_cpus() > 1) {
 352                 /* Get smp_processor_id */
 353                 UASM_i_CPUID_MFC0(p, K0, SMP_CPUID_REG);
 354                 UASM_i_SRL_SAFE(p, K0, K0, SMP_CPUID_REGSHIFT);
 355
 356                 /* handler_reg_save index in K0 */
 357                 UASM_i_SLL(p, K0, K0, ilog2(sizeof(struct tlb_reg_save)));
 358
 359                 UASM_i_LA(p, K1, (long)&handler_reg_save);
 360                 UASM_i_ADDU(p, K0, K0, K1);
 361         } else {
 362                 UASM_i_LA(p, K0, (long)&handler_reg_save);
 363         }
 364         /* K0 now points to save area, save $1 and $2  */
 365         UASM_i_SW(p, 1, offsetof(struct tlb_reg_save, a), K0);
 366         UASM_i_SW(p, 2, offsetof(struct tlb_reg_save, b), K0);
 367
 368         r.r1 = K1;
 369         r.r2 = 1;
 370         r.r3 = 2;
 371         return r;
 372 }
 373
 374 static void build_restore_work_registers(u32 **p)
 375 {
 376         if (scratch_reg >= 0) {
 377                 UASM_i_MFC0(p, 1, c0_kscratch(), scratch_reg);
 378                 return;
 379         }
 380         /* K0 already points to save area, restore $1 and $2  */
 381         UASM_i_LW(p, 1, offsetof(struct tlb_reg_save, a), K0);
 382         UASM_i_LW(p, 2, offsetof(struct tlb_reg_save, b), K0);
 383 }
 384
 385 #ifndef CONFIG_MIPS_PGD_C0_CONTEXT
 386
 387 /*
 388  * CONFIG_MIPS_PGD_C0_CONTEXT implies 64 bit and lack of pgd_current,
 389  * we cannot do r3000 under these circumstances.
 390  *
 391  * Declare pgd_current here instead of including mmu_context.h to avoid type
 392  * conflicts for tlbmiss_handler_setup_pgd
 393  */
 394 extern unsigned long pgd_current[];
 395
 396 /*
 397  * The R3000 TLB handler is simple.
 398  */
 399 static void build_r3000_tlb_refill_handler(void)
 400 {
 401         long pgdc = (long)pgd_current;
 402         u32 *p;
 403
 404         memset(tlb_handler, 0, sizeof(tlb_handler));
 405         p = tlb_handler;
 406
 407         uasm_i_mfc0(&p, K0, C0_BADVADDR);
 408         uasm_i_lui(&p, K1, uasm_rel_hi(pgdc)); /* cp0 delay */
 409         uasm_i_lw(&p, K1, uasm_rel_lo(pgdc), K1);
 410         uasm_i_srl(&p, K0, K0, 22); /* load delay */
 411         uasm_i_sll(&p, K0, K0, 2);
 412         uasm_i_addu(&p, K1, K1, K0);
 413         uasm_i_mfc0(&p, K0, C0_CONTEXT);
 414         uasm_i_lw(&p, K1, 0, K1); /* cp0 delay */
 415         uasm_i_andi(&p, K0, K0, 0xffc); /* load delay */
 416         uasm_i_addu(&p, K1, K1, K0);
 417         uasm_i_lw(&p, K0, 0, K1);
 418         uasm_i_nop(&p); /* load delay */
 419         uasm_i_mtc0(&p, K0, C0_ENTRYLO0);
 420         uasm_i_mfc0(&p, K1, C0_EPC); /* cp0 delay */
 421         uasm_i_tlbwr(&p); /* cp0 delay */
 422         uasm_i_jr(&p, K1);
 423         uasm_i_rfe(&p); /* branch delay */
 424
 425         if (p > tlb_handler + 32)
 426                 panic("TLB refill handler space exceeded");
 427
 428         pr_debug("Wrote TLB refill handler (%u instructions).\n",
 429                  (unsigned int)(p - tlb_handler));
 430
 431         memcpy((void *)ebase, tlb_handler, 0x80);
 432
 433         dump_handler("r3000_tlb_refill", (u32 *)ebase, 32);
 434 }
 435 #endif /* CONFIG_MIPS_PGD_C0_CONTEXT */
 436
 437 /*
 438  * The R4000 TLB handler is much more complicated. We have two
 439  * consecutive handler areas with 32 instructions space each.
 440  * Since they aren't used at the same time, we can overflow in the
 441  * other one.To keep things simple, we first assume linear space,
 442  * then we relocate it to the final handler layout as needed.
 443  */
 444 static u32 final_handler[64];
 445
 446 /*
 447  * Hazards
 448  *
 449  * From the IDT errata for the QED RM5230 (Nevada), processor revision 1.0:
 450  * 2. A timing hazard exists for the TLBP instruction.
 451  *
 452  *      stalling_instruction
 453  *      TLBP
 454  *
 455  * The JTLB is being read for the TLBP throughout the stall generated by the
 456  * previous instruction. This is not really correct as the stalling instruction
 457  * can modify the address used to access the JTLB.  The failure symptom is that
 458  * the TLBP instruction will use an address created for the stalling instruction
 459  * and not the address held in C0_ENHI and thus report the wrong results.
 460  *
 461  * The software work-around is to not allow the instruction preceding the TLBP
 462  * to stall - make it an NOP or some other instruction guaranteed not to stall.
 463  *
 464  * Errata 2 will not be fixed.  This errata is also on the R5000.
 465  *
 466  * As if we MIPS hackers wouldn't know how to nop pipelines happy ...
 467  */
 468 static void __maybe_unused build_tlb_probe_entry(u32 **p)
 469 {
 470         switch (current_cpu_type()) {
 471         /* Found by experiment: R4600 v2.0/R4700 needs this, too.  */
 472         case CPU_R4600:
 473         case CPU_R4700:
 474         case CPU_R5000:
 475         case CPU_NEVADA:
 476                 uasm_i_nop(p);
 477                 uasm_i_tlbp(p);
 478                 break;
 479
 480         default:
 481                 uasm_i_tlbp(p);
 482                 break;
 483         }
 484 }
 485
 486 /*
 487  * Write random or indexed TLB entry, and care about the hazards from
 488  * the preceding mtc0 and for the following eret.
 489  */
 490 enum tlb_write_entry { tlb_random, tlb_indexed };
 491
 492 static void build_tlb_write_entry(u32 **p, struct uasm_label **l,
 493                                   struct uasm_reloc **r,
 494                                   enum tlb_write_entry wmode)
 495 {
 496         void(*tlbw)(u32 **) = NULL;
 497
 498         switch (wmode) {
 499         case tlb_random: tlbw = uasm_i_tlbwr; break;
 500         case tlb_indexed: tlbw = uasm_i_tlbwi; break;
 501         }
 502
 503         if (cpu_has_mips_r2) {
 504                 /*
 505                  * The architecture spec says an ehb is required here,
 506                  * but a number of cores do not have the hazard and
 507                  * using an ehb causes an expensive pipeline stall.
 508                  */
 509                 switch (current_cpu_type()) {
 510                 case CPU_M14KC:
 511                 case CPU_74K:
 512                 case CPU_1074K:
 513                 case CPU_PROAPTIV:
 514                 case CPU_P5600:
 515                         break;
 516
 517                 default:
 518                         uasm_i_ehb(p);
 519                         break;
 520                 }
 521                 tlbw(p);
 522                 return;
 523         }
 524
 525         switch (current_cpu_type()) {
 526         case CPU_R4000PC:
 527         case CPU_R4000SC:
 528         case CPU_R4000MC:
 529         case CPU_R4400PC:
 530         case CPU_R4400SC:
 531         case CPU_R4400MC:
 532                 /*
 533                  * This branch uses up a mtc0 hazard nop slot and saves
 534                  * two nops after the tlbw instruction.
 535                  */
 536                 uasm_bgezl_hazard(p, r, hazard_instance);
 537                 tlbw(p);
 538                 uasm_bgezl_label(l, p, hazard_instance);
 539                 hazard_instance++;
 540                 uasm_i_nop(p);
 541                 break;
 542
 543         case CPU_R4600:
 544         case CPU_R4700:
 545                 uasm_i_nop(p);
 546                 tlbw(p);
 547                 uasm_i_nop(p);
 548                 break;
 549
 550         case CPU_R5000:
 551         case CPU_NEVADA:
 552                 uasm_i_nop(p); /* QED specifies 2 nops hazard */
 553                 uasm_i_nop(p); /* QED specifies 2 nops hazard */
 554                 tlbw(p);
 555                 break;
 556
 557         case CPU_R4300:
 558         case CPU_5KC:
 559         case CPU_TX49XX:
 560         case CPU_PR4450:
 561         case CPU_XLR:
 562                 uasm_i_nop(p);
 563                 tlbw(p);
 564                 break;
 565
 566         case CPU_R10000:
 567         case CPU_R12000:
 568         case CPU_R14000:
 569         case CPU_4KC:
 570         case CPU_4KEC:
 571         case CPU_M14KC:
 572         case CPU_M14KEC:
 573         case CPU_SB1:
 574         case CPU_SB1A:
 575         case CPU_4KSC:
 576         case CPU_20KC:
 577         case CPU_25KF:
 578         case CPU_BMIPS32:
 579         case CPU_BMIPS3300:
 580         case CPU_BMIPS4350:
 581         case CPU_BMIPS4380:
 582         case CPU_BMIPS5000:
 583         case CPU_LOONGSON2:
 584         case CPU_R5500:
 585                 if (m4kc_tlbp_war())
 586                         uasm_i_nop(p);
 587         case CPU_ALCHEMY:
 588                 tlbw(p);
 589                 break;
 590
 591         case CPU_RM7000:
 592                 uasm_i_nop(p);
 593                 uasm_i_nop(p);
 594                 uasm_i_nop(p);
 595                 uasm_i_nop(p);
 596                 tlbw(p);
 597                 break;
 598
 599         case CPU_VR4111:
 600         case CPU_VR4121:
 601         case CPU_VR4122:
 602         case CPU_VR4181:
 603         case CPU_VR4181A:
 604                 uasm_i_nop(p);
 605                 uasm_i_nop(p);
 606                 tlbw(p);
 607                 uasm_i_nop(p);
 608                 uasm_i_nop(p);
 609                 break;
 610
 611         case CPU_VR4131:
 612         case CPU_VR4133:
 613         case CPU_R5432:
 614                 uasm_i_nop(p);
 615                 uasm_i_nop(p);
 616                 tlbw(p);
 617                 break;
 618
 619         case CPU_JZRISC:
 620                 tlbw(p);
 621                 uasm_i_nop(p);
 622                 break;
 623
 624         default:
 625                 panic("No TLB refill handler yet (CPU type: %d)",
 626                       current_cpu_data.cputype);
 627                 break;
 628         }
 629 }
 630
 631 static __maybe_unused void build_convert_pte_to_entrylo(u32 **p,
 632                                                         unsigned int reg)
 633 {
 634         if (cpu_has_rixi) {
 635                 UASM_i_ROTR(p, reg, reg, ilog2(_PAGE_GLOBAL));
 636         } else {
 637 #ifdef CONFIG_64BIT_PHYS_ADDR
 638                 uasm_i_dsrl_safe(p, reg, reg, ilog2(_PAGE_GLOBAL));
 639 #else
 640                 UASM_i_SRL(p, reg, reg, ilog2(_PAGE_GLOBAL));
 641 #endif
 642         }
 643 }
 644
 645 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
 646
 647 static void build_restore_pagemask(u32 **p, struct uasm_reloc **r,
 648                                    unsigned int tmp, enum label_id lid,
 649                                    int restore_scratch)
 650 {
 651         if (restore_scratch) {
 652                 /* Reset default page size */
 653                 if (PM_DEFAULT_MASK >> 16) {
 654                         uasm_i_lui(p, tmp, PM_DEFAULT_MASK >> 16);
 655                         uasm_i_ori(p, tmp, tmp, PM_DEFAULT_MASK & 0xffff);
 656                         uasm_i_mtc0(p, tmp, C0_PAGEMASK);
 657                         uasm_il_b(p, r, lid);
 658                 } else if (PM_DEFAULT_MASK) {
 659                         uasm_i_ori(p, tmp, 0, PM_DEFAULT_MASK);
 660                         uasm_i_mtc0(p, tmp, C0_PAGEMASK);
 661                         uasm_il_b(p, r, lid);
 662                 } else {
 663                         uasm_i_mtc0(p, 0, C0_PAGEMASK);
 664                         uasm_il_b(p, r, lid);
 665                 }
 666                 if (scratch_reg >= 0)
 667                         UASM_i_MFC0(p, 1, c0_kscratch(), scratch_reg);
 668                 else
 669                         UASM_i_LW(p, 1, scratchpad_offset(0), 0);
 670         } else {
 671                 /* Reset default page size */
 672                 if (PM_DEFAULT_MASK >> 16) {
 673                         uasm_i_lui(p, tmp, PM_DEFAULT_MASK >> 16);
 674                         uasm_i_ori(p, tmp, tmp, PM_DEFAULT_MASK & 0xffff);
 675                         uasm_il_b(p, r, lid);
 676                         uasm_i_mtc0(p, tmp, C0_PAGEMASK);
 677                 } else if (PM_DEFAULT_MASK) {
 678                         uasm_i_ori(p, tmp, 0, PM_DEFAULT_MASK);
 679                         uasm_il_b(p, r, lid);
 680                         uasm_i_mtc0(p, tmp, C0_PAGEMASK);
 681                 } else {
 682                         uasm_il_b(p, r, lid);
 683                         uasm_i_mtc0(p, 0, C0_PAGEMASK);
 684                 }
 685         }
 686 }
 687
 688 static void build_huge_tlb_write_entry(u32 **p, struct uasm_label **l,
 689                                        struct uasm_reloc **r,
 690                                        unsigned int tmp,
 691                                        enum tlb_write_entry wmode,
 692                                        int restore_scratch)
 693 {
 694         /* Set huge page tlb entry size */
 695         uasm_i_lui(p, tmp, PM_HUGE_MASK >> 16);
 696         uasm_i_ori(p, tmp, tmp, PM_HUGE_MASK & 0xffff);
 697         uasm_i_mtc0(p, tmp, C0_PAGEMASK);
 698
 699         build_tlb_write_entry(p, l, r, wmode);
 700
 701         build_restore_pagemask(p, r, tmp, label_leave, restore_scratch);
 702 }
 703
 704 /*
 705  * Check if Huge PTE is present, if so then jump to LABEL.
 706  */
 707 static void
 708 build_is_huge_pte(u32 **p, struct uasm_reloc **r, unsigned int tmp,
 709                   unsigned int pmd, int lid)
 710 {
 711         UASM_i_LW(p, tmp, 0, pmd);
 712         if (use_bbit_insns()) {
 713                 uasm_il_bbit1(p, r, tmp, ilog2(_PAGE_HUGE), lid);
 714         } else {
 715                 uasm_i_andi(p, tmp, tmp, _PAGE_HUGE);
 716                 uasm_il_bnez(p, r, tmp, lid);
 717         }
 718 }
 719
 720 static void build_huge_update_entries(u32 **p, unsigned int pte,
 721                                       unsigned int tmp)
 722 {
 723         int small_sequence;
 724
 725         /*
 726          * A huge PTE describes an area the size of the
 727          * configured huge page size. This is twice the
 728          * of the large TLB entry size we intend to use.
 729          * A TLB entry half the size of the configured
 730          * huge page size is configured into entrylo0
 731          * and entrylo1 to cover the contiguous huge PTE
 732          * address space.
 733          */
 734         small_sequence = (HPAGE_SIZE >> 7) < 0x10000;
 735
 736         /* We can clobber tmp.  It isn't used after this.*/
 737         if (!small_sequence)
 738                 uasm_i_lui(p, tmp, HPAGE_SIZE >> (7 + 16));
 739
 740         build_convert_pte_to_entrylo(p, pte);
 741         UASM_i_MTC0(p, pte, C0_ENTRYLO0); /* load it */
 742         /* convert to entrylo1 */
 743         if (small_sequence)
 744                 UASM_i_ADDIU(p, pte, pte, HPAGE_SIZE >> 7);
 745         else
 746                 UASM_i_ADDU(p, pte, pte, tmp);
 747
 748         UASM_i_MTC0(p, pte, C0_ENTRYLO1); /* load it */
 749 }
 750
 751 static void build_huge_handler_tail(u32 **p, struct uasm_reloc **r,
 752                                     struct uasm_label **l,
 753                                     unsigned int pte,
 754                                     unsigned int ptr)
 755 {
 756 #ifdef CONFIG_SMP
 757         UASM_i_SC(p, pte, 0, ptr);
 758         uasm_il_beqz(p, r, pte, label_tlb_huge_update);
 759         UASM_i_LW(p, pte, 0, ptr); /* Needed because SC killed our PTE */
 760 #else
 761         UASM_i_SW(p, pte, 0, ptr);
 762 #endif
 763         build_huge_update_entries(p, pte, ptr);
 764         build_huge_tlb_write_entry(p, l, r, pte, tlb_indexed, 0);
 765 }
 766 #endif /* CONFIG_MIPS_HUGE_TLB_SUPPORT */
 767
 768 #ifdef CONFIG_64BIT
 769 /*
 770  * TMP and PTR are scratch.
 771  * TMP will be clobbered, PTR will hold the pmd entry.
 772  */
 773 static void
 774 build_get_pmde64(u32 **p, struct uasm_label **l, struct uasm_reloc **r,
 775                  unsigned int tmp, unsigned int ptr)
 776 {
 777 #ifndef CONFIG_MIPS_PGD_C0_CONTEXT
 778         long pgdc = (long)pgd_current;
 779 #endif
 780         /*
 781          * The vmalloc handling is not in the hotpath.
 782          */
 783         uasm_i_dmfc0(p, tmp, C0_BADVADDR);
 784
 785         if (check_for_high_segbits) {
 786                 /*
 787                  * The kernel currently implicitely assumes that the
 788                  * MIPS SEGBITS parameter for the processor is
 789                  * (PGDIR_SHIFT+PGDIR_BITS) or less, and will never
 790                  * allocate virtual addresses outside the maximum
 791                  * range for SEGBITS = (PGDIR_SHIFT+PGDIR_BITS). But
 792                  * that doesn't prevent user code from accessing the
 793                  * higher xuseg addresses.  Here, we make sure that
 794                  * everything but the lower xuseg addresses goes down
 795                  * the module_alloc/vmalloc path.
 796                  */
 797                 uasm_i_dsrl_safe(p, ptr, tmp, PGDIR_SHIFT + PGD_ORDER + PAGE_SHIFT - 3);
 798                 uasm_il_bnez(p, r, ptr, label_vmalloc);
 799         } else {
 800                 uasm_il_bltz(p, r, tmp, label_vmalloc);
 801         }
 802         /* No uasm_i_nop needed here, since the next insn doesn't touch TMP. */
 803
 804         if (pgd_reg != -1) {
 805                 /* pgd is in pgd_reg */
 806                 UASM_i_MFC0(p, ptr, c0_kscratch(), pgd_reg);
 807         } else {
 808 #if defined(CONFIG_MIPS_PGD_C0_CONTEXT)
 809                 /*
 810                  * &pgd << 11 stored in CONTEXT [23..63].
 811                  */
 812                 UASM_i_MFC0(p, ptr, C0_CONTEXT);
 813
 814                 /* Clear lower 23 bits of context. */
 815                 uasm_i_dins(p, ptr, 0, 0, 23);
 816
 817                 /* 1 0  1 0 1  << 6  xkphys cached */
 818                 uasm_i_ori(p, ptr, ptr, 0x540);
 819                 uasm_i_drotr(p, ptr, ptr, 11);
 820 #elif defined(CONFIG_SMP)
 821                 UASM_i_CPUID_MFC0(p, ptr, SMP_CPUID_REG);
 822                 uasm_i_dsrl_safe(p, ptr, ptr, SMP_CPUID_PTRSHIFT);
 823                 UASM_i_LA_mostly(p, tmp, pgdc);
 824                 uasm_i_daddu(p, ptr, ptr, tmp);
 825                 uasm_i_dmfc0(p, tmp, C0_BADVADDR);
 826                 uasm_i_ld(p, ptr, uasm_rel_lo(pgdc), ptr);
 827 #else
 828                 UASM_i_LA_mostly(p, ptr, pgdc);
 829                 uasm_i_ld(p, ptr, uasm_rel_lo(pgdc), ptr);
 830 #endif
 831         }
 832
 833         uasm_l_vmalloc_done(l, *p);
 834
 835         /* get pgd offset in bytes */
 836         uasm_i_dsrl_safe(p, tmp, tmp, PGDIR_SHIFT - 3);
 837
 838         uasm_i_andi(p, tmp, tmp, (PTRS_PER_PGD - 1)<<3);
 839         uasm_i_daddu(p, ptr, ptr, tmp); /* add in pgd offset */
 840 #ifndef __PAGETABLE_PMD_FOLDED
 841         uasm_i_dmfc0(p, tmp, C0_BADVADDR); /* get faulting address */
 842         uasm_i_ld(p, ptr, 0, ptr); /* get pmd pointer */
 843         uasm_i_dsrl_safe(p, tmp, tmp, PMD_SHIFT-3); /* get pmd offset in bytes */
 844         uasm_i_andi(p, tmp, tmp, (PTRS_PER_PMD - 1)<<3);
 845         uasm_i_daddu(p, ptr, ptr, tmp); /* add in pmd offset */
 846 #endif
 847 }
 848
 849 /*
 850  * BVADDR is the faulting address, PTR is scratch.
 851  * PTR will hold the pgd for vmalloc.
 852  */
 853 static void
 854 build_get_pgd_vmalloc64(u32 **p, struct uasm_label **l, struct uasm_reloc **r,
 855                         unsigned int bvaddr, unsigned int ptr,
 856                         enum vmalloc64_mode mode)
 857 {
 858         long swpd = (long)swapper_pg_dir;
 859         int single_insn_swpd;
 860         int did_vmalloc_branch = 0;
 861
 862         single_insn_swpd = uasm_in_compat_space_p(swpd) && !uasm_rel_lo(swpd);
 863
 864         uasm_l_vmalloc(l, *p);
 865
 866         if (mode != not_refill && check_for_high_segbits) {
 867                 if (single_insn_swpd) {
 868                         uasm_il_bltz(p, r, bvaddr, label_vmalloc_done);
 869                         uasm_i_lui(p, ptr, uasm_rel_hi(swpd));
 870                         did_vmalloc_branch = 1;
 871                         /* fall through */
 872                 } else {
 873                         uasm_il_bgez(p, r, bvaddr, label_large_segbits_fault);
 874                 }
 875         }
 876         if (!did_vmalloc_branch) {
 877                 if (uasm_in_compat_space_p(swpd) && !uasm_rel_lo(swpd)) {
 878                         uasm_il_b(p, r, label_vmalloc_done);
 879                         uasm_i_lui(p, ptr, uasm_rel_hi(swpd));
 880                 } else {
 881                         UASM_i_LA_mostly(p, ptr, swpd);
 882                         uasm_il_b(p, r, label_vmalloc_done);
 883                         if (uasm_in_compat_space_p(swpd))
 884                                 uasm_i_addiu(p, ptr, ptr, uasm_rel_lo(swpd));
 885                         else
 886                                 uasm_i_daddiu(p, ptr, ptr, uasm_rel_lo(swpd));
 887                 }
 888         }
 889         if (mode != not_refill && check_for_high_segbits) {
 890                 uasm_l_large_segbits_fault(l, *p);
 891                 /*
 892                  * We get here if we are an xsseg address, or if we are
 893                  * an xuseg address above (PGDIR_SHIFT+PGDIR_BITS) boundary.
 894                  *
 895                  * Ignoring xsseg (assume disabled so would generate
 896                  * (address errors?), the only remaining possibility
 897                  * is the upper xuseg addresses.  On processors with
 898                  * TLB_SEGBITS <= PGDIR_SHIFT+PGDIR_BITS, these
 899                  * addresses would have taken an address error. We try
 900                  * to mimic that here by taking a load/istream page
 901                  * fault.
 902                  */
 903                 UASM_i_LA(p, ptr, (unsigned long)tlb_do_page_fault_0);
 904                 uasm_i_jr(p, ptr);
 905
 906                 if (mode == refill_scratch) {
 907                         if (scratch_reg >= 0)
 908                                 UASM_i_MFC0(p, 1, c0_kscratch(), scratch_reg);
 909                         else
 910                                 UASM_i_LW(p, 1, scratchpad_offset(0), 0);
 911                 } else {
 912                         uasm_i_nop(p);
 913                 }
 914         }
 915 }
 916
 917 #else /* !CONFIG_64BIT */
 918
 919 /*
 920  * TMP and PTR are scratch.
 921  * TMP will be clobbered, PTR will hold the pgd entry.
 922  */
 923 static void __maybe_unused
 924 build_get_pgde32(u32 **p, unsigned int tmp, unsigned int ptr)
 925 {
 926         if (pgd_reg != -1) {
 927                 /* pgd is in pgd_reg */
 928                 uasm_i_mfc0(p, ptr, c0_kscratch(), pgd_reg);
 929                 uasm_i_mfc0(p, tmp, C0_BADVADDR); /* get faulting address */
 930         } else {
 931                 long pgdc = (long)pgd_current;
 932
 933                 /* 32 bit SMP has smp_processor_id() stored in CONTEXT. */
 934 #ifdef CONFIG_SMP
 935                 uasm_i_mfc0(p, ptr, SMP_CPUID_REG);
 936                 UASM_i_LA_mostly(p, tmp, pgdc);
 937                 uasm_i_srl(p, ptr, ptr, SMP_CPUID_PTRSHIFT);
 938                 uasm_i_addu(p, ptr, tmp, ptr);
 939 #else
 940                 UASM_i_LA_mostly(p, ptr, pgdc);
 941 #endif
 942                 uasm_i_mfc0(p, tmp, C0_BADVADDR); /* get faulting address */
 943                 uasm_i_lw(p, ptr, uasm_rel_lo(pgdc), ptr);
 944         }
 945         uasm_i_srl(p, tmp, tmp, PGDIR_SHIFT); /* get pgd only bits */
 946         uasm_i_sll(p, tmp, tmp, PGD_T_LOG2);
 947         uasm_i_addu(p, ptr, ptr, tmp); /* add in pgd offset */
 948 }
 949
 950 #endif /* !CONFIG_64BIT */
 951
 952 static void build_adjust_context(u32 **p, unsigned int ctx)
 953 {
 954         unsigned int shift = 4 - (PTE_T_LOG2 + 1) + PAGE_SHIFT - 12;
 955         unsigned int mask = (PTRS_PER_PTE / 2 - 1) << (PTE_T_LOG2 + 1);
 956
 957         switch (current_cpu_type()) {
 958         case CPU_VR41XX:
 959         case CPU_VR4111:
 960         case CPU_VR4121:
 961         case CPU_VR4122:
 962         case CPU_VR4131:
 963         case CPU_VR4181:
 964         case CPU_VR4181A:
 965         case CPU_VR4133:
 966                 shift += 2;
 967                 break;
 968
 969         default:
 970                 break;
 971         }
 972
 973         if (shift)
 974                 UASM_i_SRL(p, ctx, ctx, shift);
 975         uasm_i_andi(p, ctx, ctx, mask);
 976 }
 977
 978 static void build_get_ptep(u32 **p, unsigned int tmp, unsigned int ptr)
 979 {
 980         /*
 981          * Bug workaround for the Nevada. It seems as if under certain
 982          * circumstances the move from cp0_context might produce a
 983          * bogus result when the mfc0 instruction and its consumer are
 984          * in a different cacheline or a load instruction, probably any
 985          * memory reference, is between them.
 986          */
 987         switch (current_cpu_type()) {
 988         case CPU_NEVADA:
 989                 UASM_i_LW(p, ptr, 0, ptr);
 990                 GET_CONTEXT(p, tmp); /* get context reg */
 991                 break;
 992
 993         default:
 994                 GET_CONTEXT(p, tmp); /* get context reg */
 995                 UASM_i_LW(p, ptr, 0, ptr);
 996                 break;
 997         }
 998
 999         build_adjust_context(p, tmp);
1000         UASM_i_ADDU(p, ptr, ptr, tmp); /* add in offset */
1001 }
1002
1003 static void build_update_entries(u32 **p, unsigned int tmp, unsigned int ptep)
1004 {
1005         /*
1006          * 64bit address support (36bit on a 32bit CPU) in a 32bit
1007          * Kernel is a special case. Only a few CPUs use it.
1008          */
1009 #ifdef CONFIG_64BIT_PHYS_ADDR
1010         if (cpu_has_64bits) {
1011                 uasm_i_ld(p, tmp, 0, ptep); /* get even pte */
1012                 uasm_i_ld(p, ptep, sizeof(pte_t), ptep); /* get odd pte */
1013                 if (cpu_has_rixi) {
1014                         UASM_i_ROTR(p, tmp, tmp, ilog2(_PAGE_GLOBAL));
1015                         UASM_i_MTC0(p, tmp, C0_ENTRYLO0); /* load it */
1016                         UASM_i_ROTR(p, ptep, ptep, ilog2(_PAGE_GLOBAL));
1017                 } else {
1018                         uasm_i_dsrl_safe(p, tmp, tmp, ilog2(_PAGE_GLOBAL)); /* convert to entrylo0 */
1019                         UASM_i_MTC0(p, tmp, C0_ENTRYLO0); /* load it */
1020                         uasm_i_dsrl_safe(p, ptep, ptep, ilog2(_PAGE_GLOBAL)); /* convert to entrylo1 */
1021                 }
1022                 UASM_i_MTC0(p, ptep, C0_ENTRYLO1); /* load it */
1023         } else {
1024                 int pte_off_even = sizeof(pte_t) / 2;
1025                 int pte_off_odd = pte_off_even + sizeof(pte_t);
1026
1027                 /* The pte entries are pre-shifted */
1028                 uasm_i_lw(p, tmp, pte_off_even, ptep); /* get even pte */
1029                 UASM_i_MTC0(p, tmp, C0_ENTRYLO0); /* load it */
1030                 uasm_i_lw(p, ptep, pte_off_odd, ptep); /* get odd pte */
1031                 UASM_i_MTC0(p, ptep, C0_ENTRYLO1); /* load it */
1032         }
1033 #else
1034         UASM_i_LW(p, tmp, 0, ptep); /* get even pte */
1035         UASM_i_LW(p, ptep, sizeof(pte_t), ptep); /* get odd pte */
1036         if (r45k_bvahwbug())
1037                 build_tlb_probe_entry(p);
1038         if (cpu_has_rixi) {
1039                 UASM_i_ROTR(p, tmp, tmp, ilog2(_PAGE_GLOBAL));
1040                 if (r4k_250MHZhwbug())
1041                         UASM_i_MTC0(p, 0, C0_ENTRYLO0);
1042                 UASM_i_MTC0(p, tmp, C0_ENTRYLO0); /* load it */
1043                 UASM_i_ROTR(p, ptep, ptep, ilog2(_PAGE_GLOBAL));
1044         } else {
1045                 UASM_i_SRL(p, tmp, tmp, ilog2(_PAGE_GLOBAL)); /* convert to entrylo0 */
1046                 if (r4k_250MHZhwbug())
1047                         UASM_i_MTC0(p, 0, C0_ENTRYLO0);
1048                 UASM_i_MTC0(p, tmp, C0_ENTRYLO0); /* load it */
1049                 UASM_i_SRL(p, ptep, ptep, ilog2(_PAGE_GLOBAL)); /* convert to entrylo1 */
1050                 if (r45k_bvahwbug())
1051                         uasm_i_mfc0(p, tmp, C0_INDEX);
1052         }
1053         if (r4k_250MHZhwbug())
1054                 UASM_i_MTC0(p, 0, C0_ENTRYLO1);
1055         UASM_i_MTC0(p, ptep, C0_ENTRYLO1); /* load it */
1056 #endif
1057 }
1058
1059 struct mips_huge_tlb_info {
1060         int huge_pte;
1061         int restore_scratch;
1062 };
1063
1064 static struct mips_huge_tlb_info
1065 build_fast_tlb_refill_handler (u32 **p, struct uasm_label **l,
1066                                struct uasm_reloc **r, unsigned int tmp,
1067                                unsigned int ptr, int c0_scratch_reg)
1068 {
1069         struct mips_huge_tlb_info rv;
1070         unsigned int even, odd;
1071         int vmalloc_branch_delay_filled = 0;
1072         const int scratch = 1; /* Our extra working register */
1073
1074         rv.huge_pte = scratch;
1075         rv.restore_scratch = 0;
1076
1077         if (check_for_high_segbits) {
1078                 UASM_i_MFC0(p, tmp, C0_BADVADDR);
1079
1080                 if (pgd_reg != -1)
1081                         UASM_i_MFC0(p, ptr, c0_kscratch(), pgd_reg);
1082                 else
1083                         UASM_i_MFC0(p, ptr, C0_CONTEXT);
1084
1085                 if (c0_scratch_reg >= 0)
1086                         UASM_i_MTC0(p, scratch, c0_kscratch(), c0_scratch_reg);
1087                 else
1088                         UASM_i_SW(p, scratch, scratchpad_offset(0), 0);
1089
1090                 uasm_i_dsrl_safe(p, scratch, tmp,
1091                                  PGDIR_SHIFT + PGD_ORDER + PAGE_SHIFT - 3);
1092                 uasm_il_bnez(p, r, scratch, label_vmalloc);
1093
1094                 if (pgd_reg == -1) {
1095                         vmalloc_branch_delay_filled = 1;
1096                         /* Clear lower 23 bits of context. */
1097                         uasm_i_dins(p, ptr, 0, 0, 23);
1098                 }
1099         } else {
1100                 if (pgd_reg != -1)
1101                         UASM_i_MFC0(p, ptr, c0_kscratch(), pgd_reg);
1102                 else
1103                         UASM_i_MFC0(p, ptr, C0_CONTEXT);
1104
1105                 UASM_i_MFC0(p, tmp, C0_BADVADDR);
1106
1107                 if (c0_scratch_reg >= 0)
1108                         UASM_i_MTC0(p, scratch, c0_kscratch(), c0_scratch_reg);
1109                 else
1110                         UASM_i_SW(p, scratch, scratchpad_offset(0), 0);
1111
1112                 if (pgd_reg == -1)
1113                         /* Clear lower 23 bits of context. */
1114                         uasm_i_dins(p, ptr, 0, 0, 23);
1115
1116                 uasm_il_bltz(p, r, tmp, label_vmalloc);
1117         }
1118
1119         if (pgd_reg == -1) {
1120                 vmalloc_branch_delay_filled = 1;
1121                 /* 1 0  1 0 1  << 6  xkphys cached */
1122                 uasm_i_ori(p, ptr, ptr, 0x540);
1123                 uasm_i_drotr(p, ptr, ptr, 11);
1124         }
1125
1126 #ifdef __PAGETABLE_PMD_FOLDED
1127 #define LOC_PTEP scratch
1128 #else
1129 #define LOC_PTEP ptr
1130 #endif
1131
1132         if (!vmalloc_branch_delay_filled)
1133                 /* get pgd offset in bytes */
1134                 uasm_i_dsrl_safe(p, scratch, tmp, PGDIR_SHIFT - 3);
1135
1136         uasm_l_vmalloc_done(l, *p);
1137
1138         /*
1139          *                         tmp          ptr
1140          * fall-through case =   badvaddr  *pgd_current
1141          * vmalloc case      =   badvaddr  swapper_pg_dir
1142          */
1143
1144         if (vmalloc_branch_delay_filled)
1145                 /* get pgd offset in bytes */
1146                 uasm_i_dsrl_safe(p, scratch, tmp, PGDIR_SHIFT - 3);
1147
1148 #ifdef __PAGETABLE_PMD_FOLDED
1149         GET_CONTEXT(p, tmp); /* get context reg */
1150 #endif
1151         uasm_i_andi(p, scratch, scratch, (PTRS_PER_PGD - 1) << 3);
1152
1153         if (use_lwx_insns()) {
1154                 UASM_i_LWX(p, LOC_PTEP, scratch, ptr);
1155         } else {
1156                 uasm_i_daddu(p, ptr, ptr, scratch); /* add in pgd offset */
1157                 uasm_i_ld(p, LOC_PTEP, 0, ptr); /* get pmd pointer */
1158         }
1159
1160 #ifndef __PAGETABLE_PMD_FOLDED
1161         /* get pmd offset in bytes */
1162         uasm_i_dsrl_safe(p, scratch, tmp, PMD_SHIFT - 3);
1163         uasm_i_andi(p, scratch, scratch, (PTRS_PER_PMD - 1) << 3);
1164         GET_CONTEXT(p, tmp); /* get context reg */
1165
1166         if (use_lwx_insns()) {
1167                 UASM_i_LWX(p, scratch, scratch, ptr);
1168         } else {
1169                 uasm_i_daddu(p, ptr, ptr, scratch); /* add in pmd offset */
1170                 UASM_i_LW(p, scratch, 0, ptr);
1171         }
1172 #endif
1173         /* Adjust the context during the load latency. */
1174         build_adjust_context(p, tmp);
1175
1176 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
1177         uasm_il_bbit1(p, r, scratch, ilog2(_PAGE_HUGE), label_tlb_huge_update);
1178         /*
1179          * The in the LWX case we don't want to do the load in the
1180          * delay slot.  It cannot issue in the same cycle and may be
1181          * speculative and unneeded.
1182          */
1183         if (use_lwx_insns())
1184                 uasm_i_nop(p);
1185 #endif /* CONFIG_MIPS_HUGE_TLB_SUPPORT */
1186
1187
1188         /* build_update_entries */
1189         if (use_lwx_insns()) {
1190                 even = ptr;
1191                 odd = tmp;
1192                 UASM_i_LWX(p, even, scratch, tmp);
1193                 UASM_i_ADDIU(p, tmp, tmp, sizeof(pte_t));
1194                 UASM_i_LWX(p, odd, scratch, tmp);
1195         } else {
1196                 UASM_i_ADDU(p, ptr, scratch, tmp); /* add in offset */
1197                 even = tmp;
1198                 odd = ptr;
1199                 UASM_i_LW(p, even, 0, ptr); /* get even pte */
1200                 UASM_i_LW(p, odd, sizeof(pte_t), ptr); /* get odd pte */
1201         }
1202         if (cpu_has_rixi) {
1203                 uasm_i_drotr(p, even, even, ilog2(_PAGE_GLOBAL));
1204                 UASM_i_MTC0(p, even, C0_ENTRYLO0); /* load it */
1205                 uasm_i_drotr(p, odd, odd, ilog2(_PAGE_GLOBAL));
1206         } else {
1207                 uasm_i_dsrl_safe(p, even, even, ilog2(_PAGE_GLOBAL));
1208                 UASM_i_MTC0(p, even, C0_ENTRYLO0); /* load it */
1209                 uasm_i_dsrl_safe(p, odd, odd, ilog2(_PAGE_GLOBAL));
1210         }
1211         UASM_i_MTC0(p, odd, C0_ENTRYLO1); /* load it */
1212
1213         if (c0_scratch_reg >= 0) {
1214                 UASM_i_MFC0(p, scratch, c0_kscratch(), c0_scratch_reg);
1215                 build_tlb_write_entry(p, l, r, tlb_random);
1216                 uasm_l_leave(l, *p);
1217                 rv.restore_scratch = 1;
1218         } else if (PAGE_SHIFT == 14 || PAGE_SHIFT == 13)  {
1219                 build_tlb_write_entry(p, l, r, tlb_random);
1220                 uasm_l_leave(l, *p);
1221                 UASM_i_LW(p, scratch, scratchpad_offset(0), 0);
1222         } else {
1223                 UASM_i_LW(p, scratch, scratchpad_offset(0), 0);
1224                 build_tlb_write_entry(p, l, r, tlb_random);
1225                 uasm_l_leave(l, *p);
1226                 rv.restore_scratch = 1;
1227         }
1228
1229         uasm_i_eret(p); /* return from trap */
1230
1231         return rv;
1232 }
1233
1234 /*
1235  * For a 64-bit kernel, we are using the 64-bit XTLB refill exception
1236  * because EXL == 0.  If we wrap, we can also use the 32 instruction
1237  * slots before the XTLB refill exception handler which belong to the
1238  * unused TLB refill exception.
1239  */
1240 #define MIPS64_REFILL_INSNS 32
1241
1242 static void build_r4000_tlb_refill_handler(void)
1243 {
1244         u32 *p = tlb_handler;
1245         struct uasm_label *l = labels;
1246         struct uasm_reloc *r = relocs;
1247         u32 *f;
1248         unsigned int final_len;
1249         struct mips_huge_tlb_info htlb_info __maybe_unused;
1250         enum vmalloc64_mode vmalloc_mode __maybe_unused;
1251
1252         memset(tlb_handler, 0, sizeof(tlb_handler));
1253         memset(labels, 0, sizeof(labels));
1254         memset(relocs, 0, sizeof(relocs));
1255         memset(final_handler, 0, sizeof(final_handler));
1256
1257         if ((scratch_reg >= 0 || scratchpad_available()) && use_bbit_insns()) {
1258                 htlb_info = build_fast_tlb_refill_handler(&p, &l, &r, K0, K1,
1259                                                           scratch_reg);
1260                 vmalloc_mode = refill_scratch;
1261         } else {
1262                 htlb_info.huge_pte = K0;
1263                 htlb_info.restore_scratch = 0;
1264                 vmalloc_mode = refill_noscratch;
1265                 /*
1266                  * create the plain linear handler
1267                  */
1268                 if (bcm1250_m3_war()) {
1269                         unsigned int segbits = 44;
1270
1271                         uasm_i_dmfc0(&p, K0, C0_BADVADDR);
1272                         uasm_i_dmfc0(&p, K1, C0_ENTRYHI);
1273                         uasm_i_xor(&p, K0, K0, K1);
1274                         uasm_i_dsrl_safe(&p, K1, K0, 62);
1275                         uasm_i_dsrl_safe(&p, K0, K0, 12 + 1);
1276                         uasm_i_dsll_safe(&p, K0, K0, 64 + 12 + 1 - segbits);
1277                         uasm_i_or(&p, K0, K0, K1);
1278                         uasm_il_bnez(&p, &r, K0, label_leave);
1279                         /* No need for uasm_i_nop */
1280                 }
1281
1282 #ifdef CONFIG_64BIT
1283                 build_get_pmde64(&p, &l, &r, K0, K1); /* get pmd in K1 */
1284 #else
1285                 build_get_pgde32(&p, K0, K1); /* get pgd in K1 */
1286 #endif
1287
1288 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
1289                 build_is_huge_pte(&p, &r, K0, K1, label_tlb_huge_update);
1290 #endif
1291
1292                 build_get_ptep(&p, K0, K1);
1293                 build_update_entries(&p, K0, K1);
1294                 build_tlb_write_entry(&p, &l, &r, tlb_random);
1295                 uasm_l_leave(&l, p);
1296                 uasm_i_eret(&p); /* return from trap */
1297         }
1298 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
1299         uasm_l_tlb_huge_update(&l, p);
1300         build_huge_update_entries(&p, htlb_info.huge_pte, K1);
1301         build_huge_tlb_write_entry(&p, &l, &r, K0, tlb_random,
1302                                    htlb_info.restore_scratch);
1303 #endif
1304
1305 #ifdef CONFIG_64BIT
1306         build_get_pgd_vmalloc64(&p, &l, &r, K0, K1, vmalloc_mode);
1307 #endif
1308
1309         /*
1310          * Overflow check: For the 64bit handler, we need at least one
1311          * free instruction slot for the wrap-around branch. In worst
1312          * case, if the intended insertion point is a delay slot, we
1313          * need three, with the second nop'ed and the third being
1314          * unused.
1315          */
1316         switch (boot_cpu_type()) {
1317         default:
1318                 if (sizeof(long) == 4) {
1319         case CPU_LOONGSON2:
1320                 /* Loongson2 ebase is different than r4k, we have more space */
1321                         if ((p - tlb_handler) > 64)
1322                                 panic("TLB refill handler space exceeded");
1323                         /*
1324                          * Now fold the handler in the TLB refill handler space.
1325                          */
1326                         f = final_handler;
1327                         /* Simplest case, just copy the handler. */
1328                         uasm_copy_handler(relocs, labels, tlb_handler, p, f);
1329                         final_len = p - tlb_handler;
1330                         break;
1331                 } else {
1332                         if (((p - tlb_handler) > (MIPS64_REFILL_INSNS * 2) - 1)
1333                             || (((p - tlb_handler) > (MIPS64_REFILL_INSNS * 2) - 3)
1334                                 && uasm_insn_has_bdelay(relocs,
1335                                                         tlb_handler + MIPS64_REFILL_INSNS - 3)))
1336                                 panic("TLB refill handler space exceeded");
1337                         /*
1338                          * Now fold the handler in the TLB refill handler space.
1339                          */
1340                         f = final_handler + MIPS64_REFILL_INSNS;
1341                         if ((p - tlb_handler) <= MIPS64_REFILL_INSNS) {
1342                                 /* Just copy the handler. */
1343                                 uasm_copy_handler(relocs, labels, tlb_handler, p, f);
1344                                 final_len = p - tlb_handler;
1345                         } else {
1346 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
1347                                 const enum label_id ls = label_tlb_huge_update;
1348 #else
1349                                 const enum label_id ls = label_vmalloc;
1350 #endif
1351                                 u32 *split;
1352                                 int ov = 0;
1353                                 int i;
1354
1355                                 for (i = 0; i < ARRAY_SIZE(labels) && labels[i].lab != ls; i++)
1356                                         ;
1357                                 BUG_ON(i == ARRAY_SIZE(labels));
1358                                 split = labels[i].addr;
1359
1360                                 /*
1361                                  * See if we have overflown one way or the other.
1362                                  */
1363                                 if (split > tlb_handler + MIPS64_REFILL_INSNS ||
1364                                     split < p - MIPS64_REFILL_INSNS)
1365                                         ov = 1;
1366
1367                                 if (ov) {
1368                                         /*
1369                                          * Split two instructions before the end.  One
1370                                          * for the branch and one for the instruction
1371                                          * in the delay slot.
1372                                          */
1373                                         split = tlb_handler + MIPS64_REFILL_INSNS - 2;
1374
1375                                         /*
1376                                          * If the branch would fall in a delay slot,
1377                                          * we must back up an additional instruction
1378                                          * so that it is no longer in a delay slot.
1379                                          */
1380                                         if (uasm_insn_has_bdelay(relocs, split - 1))
1381                                                 split--;
1382                                 }
1383                                 /* Copy first part of the handler. */
1384                                 uasm_copy_handler(relocs, labels, tlb_handler, split, f);
1385                                 f += split - tlb_handler;
1386
1387                                 if (ov) {
1388                                         /* Insert branch. */
1389                                         uasm_l_split(&l, final_handler);
1390                                         uasm_il_b(&f, &r, label_split);
1391                                         if (uasm_insn_has_bdelay(relocs, split))
1392                                                 uasm_i_nop(&f);
1393                                         else {
1394                                                 uasm_copy_handler(relocs, labels,
1395                                                                   split, split + 1, f);
1396                                                 uasm_move_labels(labels, f, f + 1, -1);
1397                                                 f++;
1398                                                 split++;
1399                                         }
1400                                 }
1401
1402                                 /* Copy the rest of the handler. */
1403                                 uasm_copy_handler(relocs, labels, split, p, final_handler);
1404                                 final_len = (f - (final_handler + MIPS64_REFILL_INSNS)) +
1405                                             (p - split);
1406                         }
1407                 }
1408                 break;
1409         }
1410
1411         uasm_resolve_relocs(relocs, labels);
1412         pr_debug("Wrote TLB refill handler (%u instructions).\n",
1413                  final_len);
1414
1415         memcpy((void *)ebase, final_handler, 0x100);
1416
1417         dump_handler("r4000_tlb_refill", (u32 *)ebase, 64);
1418 }
1419
1420 extern u32 handle_tlbl[], handle_tlbl_end[];
1421 extern u32 handle_tlbs[], handle_tlbs_end[];
1422 extern u32 handle_tlbm[], handle_tlbm_end[];
1423 extern u32 tlbmiss_handler_setup_pgd[], tlbmiss_handler_setup_pgd_end[];
1424
1425 static void build_setup_pgd(void)
1426 {
1427         const int a0 = 4;
1428         const int __maybe_unused a1 = 5;
1429         const int __maybe_unused a2 = 6;
1430         u32 *p = tlbmiss_handler_setup_pgd;
1431         const int tlbmiss_handler_setup_pgd_size =
1432                 tlbmiss_handler_setup_pgd_end - tlbmiss_handler_setup_pgd;
1433 #ifndef CONFIG_MIPS_PGD_C0_CONTEXT
1434         long pgdc = (long)pgd_current;
1435 #endif
1436
1437         memset(tlbmiss_handler_setup_pgd, 0, tlbmiss_handler_setup_pgd_size *
1438                                         sizeof(tlbmiss_handler_setup_pgd[0]));
1439         memset(labels, 0, sizeof(labels));
1440         memset(relocs, 0, sizeof(relocs));
1441         pgd_reg = allocate_kscratch();
1442 #ifdef CONFIG_MIPS_PGD_C0_CONTEXT
1443         if (pgd_reg == -1) {
1444                 struct uasm_label *l = labels;
1445                 struct uasm_reloc *r = relocs;
1446
1447                 /* PGD << 11 in c0_Context */
1448                 /*
1449                  * If it is a ckseg0 address, convert to a physical
1450                  * address.  Shifting right by 29 and adding 4 will
1451                  * result in zero for these addresses.
1452                  *
1453                  */
1454                 UASM_i_SRA(&p, a1, a0, 29);
1455                 UASM_i_ADDIU(&p, a1, a1, 4);
1456                 uasm_il_bnez(&p, &r, a1, label_tlbl_goaround1);
1457                 uasm_i_nop(&p);
1458                 uasm_i_dinsm(&p, a0, 0, 29, 64 - 29);
1459                 uasm_l_tlbl_goaround1(&l, p);
1460                 UASM_i_SLL(&p, a0, a0, 11);
1461                 uasm_i_jr(&p, 31);
1462                 UASM_i_MTC0(&p, a0, C0_CONTEXT);
1463         } else {
1464                 /* PGD in c0_KScratch */
1465                 uasm_i_jr(&p, 31);
1466                 UASM_i_MTC0(&p, a0, c0_kscratch(), pgd_reg);
1467         }
1468 #else
1469 #ifdef CONFIG_SMP
1470         /* Save PGD to pgd_current[smp_processor_id()] */
1471         UASM_i_CPUID_MFC0(&p, a1, SMP_CPUID_REG);
1472         UASM_i_SRL_SAFE(&p, a1, a1, SMP_CPUID_PTRSHIFT);
1473         UASM_i_LA_mostly(&p, a2, pgdc);
1474         UASM_i_ADDU(&p, a2, a2, a1);
1475         UASM_i_SW(&p, a0, uasm_rel_lo(pgdc), a2);
1476 #else
1477         UASM_i_LA_mostly(&p, a2, pgdc);
1478         UASM_i_SW(&p, a0, uasm_rel_lo(pgdc), a2);
1479 #endif /* SMP */
1480         uasm_i_jr(&p, 31);
1481
1482         /* if pgd_reg is allocated, save PGD also to scratch register */
1483         if (pgd_reg != -1)
1484                 UASM_i_MTC0(&p, a0, c0_kscratch(), pgd_reg);
1485         else
1486                 uasm_i_nop(&p);
1487 #endif
1488         if (p >= tlbmiss_handler_setup_pgd_end)
1489                 panic("tlbmiss_handler_setup_pgd space exceeded");
1490
1491         uasm_resolve_relocs(relocs, labels);
1492         pr_debug("Wrote tlbmiss_handler_setup_pgd (%u instructions).\n",
1493                  (unsigned int)(p - tlbmiss_handler_setup_pgd));
1494
1495         dump_handler("tlbmiss_handler", tlbmiss_handler_setup_pgd,
1496                                         tlbmiss_handler_setup_pgd_size);
1497 }
1498
1499 static void
1500 iPTE_LW(u32 **p, unsigned int pte, unsigned int ptr)
1501 {
1502 #ifdef CONFIG_SMP
1503 # ifdef CONFIG_64BIT_PHYS_ADDR
1504         if (cpu_has_64bits)
1505                 uasm_i_lld(p, pte, 0, ptr);
1506         else
1507 # endif
1508                 UASM_i_LL(p, pte, 0, ptr);
1509 #else
1510 # ifdef CONFIG_64BIT_PHYS_ADDR
1511         if (cpu_has_64bits)
1512                 uasm_i_ld(p, pte, 0, ptr);
1513         else
1514 # endif
1515                 UASM_i_LW(p, pte, 0, ptr);
1516 #endif
1517 }
1518
1519 static void
1520 iPTE_SW(u32 **p, struct uasm_reloc **r, unsigned int pte, unsigned int ptr,
1521         unsigned int mode)
1522 {
1523 #ifdef CONFIG_64BIT_PHYS_ADDR
1524         unsigned int hwmode = mode & (_PAGE_VALID | _PAGE_DIRTY);
1525 #endif
1526
1527         uasm_i_ori(p, pte, pte, mode);
1528 #ifdef CONFIG_SMP
1529 # ifdef CONFIG_64BIT_PHYS_ADDR
1530         if (cpu_has_64bits)
1531                 uasm_i_scd(p, pte, 0, ptr);
1532         else
1533 # endif
1534                 UASM_i_SC(p, pte, 0, ptr);
1535
1536         if (r10000_llsc_war())
1537                 uasm_il_beqzl(p, r, pte, label_smp_pgtable_change);
1538         else
1539                 uasm_il_beqz(p, r, pte, label_smp_pgtable_change);
1540
1541 # ifdef CONFIG_64BIT_PHYS_ADDR
1542         if (!cpu_has_64bits) {
1543                 /* no uasm_i_nop needed */
1544                 uasm_i_ll(p, pte, sizeof(pte_t) / 2, ptr);
1545                 uasm_i_ori(p, pte, pte, hwmode);
1546                 uasm_i_sc(p, pte, sizeof(pte_t) / 2, ptr);
1547                 uasm_il_beqz(p, r, pte, label_smp_pgtable_change);
1548                 /* no uasm_i_nop needed */
1549                 uasm_i_lw(p, pte, 0, ptr);
1550         } else
1551                 uasm_i_nop(p);
1552 # else
1553         uasm_i_nop(p);
1554 # endif
1555 #else
1556 # ifdef CONFIG_64BIT_PHYS_ADDR
1557         if (cpu_has_64bits)
1558                 uasm_i_sd(p, pte, 0, ptr);
1559         else
1560 # endif
1561                 UASM_i_SW(p, pte, 0, ptr);
1562
1563 # ifdef CONFIG_64BIT_PHYS_ADDR
1564         if (!cpu_has_64bits) {
1565                 uasm_i_lw(p, pte, sizeof(pte_t) / 2, ptr);
1566                 uasm_i_ori(p, pte, pte, hwmode);
1567                 uasm_i_sw(p, pte, sizeof(pte_t) / 2, ptr);
1568                 uasm_i_lw(p, pte, 0, ptr);
1569         }
1570 # endif
1571 #endif
1572 }
1573
1574 /*
1575  * Check if PTE is present, if not then jump to LABEL. PTR points to
1576  * the page table where this PTE is located, PTE will be re-loaded
1577  * with it's original value.
1578  */
1579 static void
1580 build_pte_present(u32 **p, struct uasm_reloc **r,
1581                   int pte, int ptr, int scratch, enum label_id lid)
1582 {
1583         int t = scratch >= 0 ? scratch : pte;
1584
1585         if (cpu_has_rixi) {
1586                 if (use_bbit_insns()) {
1587                         uasm_il_bbit0(p, r, pte, ilog2(_PAGE_PRESENT), lid);
1588                         uasm_i_nop(p);
1589                 } else {
1590                         uasm_i_andi(p, t, pte, _PAGE_PRESENT);
1591                         uasm_il_beqz(p, r, t, lid);
1592                         if (pte == t)
1593                                 /* You lose the SMP race :-(*/
1594                                 iPTE_LW(p, pte, ptr);
1595                 }
1596         } else {
1597                 uasm_i_andi(p, t, pte, _PAGE_PRESENT | _PAGE_READ);
1598                 uasm_i_xori(p, t, t, _PAGE_PRESENT | _PAGE_READ);
1599                 uasm_il_bnez(p, r, t, lid);
1600                 if (pte == t)
1601                         /* You lose the SMP race :-(*/
1602                         iPTE_LW(p, pte, ptr);
1603         }
1604 }
1605
1606 /* Make PTE valid, store result in PTR. */
1607 static void
1608 build_make_valid(u32 **p, struct uasm_reloc **r, unsigned int pte,
1609                  unsigned int ptr)
1610 {
1611         unsigned int mode = _PAGE_VALID | _PAGE_ACCESSED;
1612
1613         iPTE_SW(p, r, pte, ptr, mode);
1614 }
1615
1616 /*
1617  * Check if PTE can be written to, if not branch to LABEL. Regardless
1618  * restore PTE with value from PTR when done.
1619  */
1620 static void
1621 build_pte_writable(u32 **p, struct uasm_reloc **r,
1622                    unsigned int pte, unsigned int ptr, int scratch,
1623                    enum label_id lid)
1624 {
1625         int t = scratch >= 0 ? scratch : pte;
1626
1627         uasm_i_andi(p, t, pte, _PAGE_PRESENT | _PAGE_WRITE);
1628         uasm_i_xori(p, t, t, _PAGE_PRESENT | _PAGE_WRITE);
1629         uasm_il_bnez(p, r, t, lid);
1630         if (pte == t)
1631                 /* You lose the SMP race :-(*/
1632                 iPTE_LW(p, pte, ptr);
1633         else
1634                 uasm_i_nop(p);
1635 }
1636
1637 /* Make PTE writable, update software status bits as well, then store
1638  * at PTR.
1639  */
1640 static void
1641 build_make_write(u32 **p, struct uasm_reloc **r, unsigned int pte,
1642                  unsigned int ptr)
1643 {
1644         unsigned int mode = (_PAGE_ACCESSED | _PAGE_MODIFIED | _PAGE_VALID
1645                              | _PAGE_DIRTY);
1646
1647         iPTE_SW(p, r, pte, ptr, mode);
1648 }
1649
1650 /*
1651  * Check if PTE can be modified, if not branch to LABEL. Regardless
1652  * restore PTE with value from PTR when done.
1653  */
1654 static void
1655 build_pte_modifiable(u32 **p, struct uasm_reloc **r,
1656                      unsigned int pte, unsigned int ptr, int scratch,
1657                      enum label_id lid)
1658 {
1659         if (use_bbit_insns()) {
1660                 uasm_il_bbit0(p, r, pte, ilog2(_PAGE_WRITE), lid);
1661                 uasm_i_nop(p);
1662         } else {
1663                 int t = scratch >= 0 ? scratch : pte;
1664                 uasm_i_andi(p, t, pte, _PAGE_WRITE);
1665                 uasm_il_beqz(p, r, t, lid);
1666                 if (pte == t)
1667                         /* You lose the SMP race :-(*/
1668                         iPTE_LW(p, pte, ptr);
1669         }
1670 }
1671
1672 #ifndef CONFIG_MIPS_PGD_C0_CONTEXT
1673
1674
1675 /*
1676  * R3000 style TLB load/store/modify handlers.
1677  */
1678
1679 /*
1680  * This places the pte into ENTRYLO0 and writes it with tlbwi.
1681  * Then it returns.
1682  */
1683 static void
1684 build_r3000_pte_reload_tlbwi(u32 **p, unsigned int pte, unsigned int tmp)
1685 {
1686         uasm_i_mtc0(p, pte, C0_ENTRYLO0); /* cp0 delay */
1687         uasm_i_mfc0(p, tmp, C0_EPC); /* cp0 delay */
1688         uasm_i_tlbwi(p);
1689         uasm_i_jr(p, tmp);
1690         uasm_i_rfe(p); /* branch delay */
1691 }
1692
1693 /*
1694  * This places the pte into ENTRYLO0 and writes it with tlbwi
1695  * or tlbwr as appropriate.  This is because the index register
1696  * may have the probe fail bit set as a result of a trap on a
1697  * kseg2 access, i.e. without refill.  Then it returns.
1698  */
1699 static void
1700 build_r3000_tlb_reload_write(u32 **p, struct uasm_label **l,
1701                              struct uasm_reloc **r, unsigned int pte,
1702                              unsigned int tmp)
1703 {
1704         uasm_i_mfc0(p, tmp, C0_INDEX);
1705         uasm_i_mtc0(p, pte, C0_ENTRYLO0); /* cp0 delay */
1706         uasm_il_bltz(p, r, tmp, label_r3000_write_probe_fail); /* cp0 delay */
1707         uasm_i_mfc0(p, tmp, C0_EPC); /* branch delay */
1708         uasm_i_tlbwi(p); /* cp0 delay */
1709         uasm_i_jr(p, tmp);
1710         uasm_i_rfe(p); /* branch delay */
1711         uasm_l_r3000_write_probe_fail(l, *p);
1712         uasm_i_tlbwr(p); /* cp0 delay */
1713         uasm_i_jr(p, tmp);
1714         uasm_i_rfe(p); /* branch delay */
1715 }
1716
1717 static void
1718 build_r3000_tlbchange_handler_head(u32 **p, unsigned int pte,
1719                                    unsigned int ptr)
1720 {
1721         long pgdc = (long)pgd_current;
1722
1723         uasm_i_mfc0(p, pte, C0_BADVADDR);
1724         uasm_i_lui(p, ptr, uasm_rel_hi(pgdc)); /* cp0 delay */
1725         uasm_i_lw(p, ptr, uasm_rel_lo(pgdc), ptr);
1726         uasm_i_srl(p, pte, pte, 22); /* load delay */
1727         uasm_i_sll(p, pte, pte, 2);
1728         uasm_i_addu(p, ptr, ptr, pte);
1729         uasm_i_mfc0(p, pte, C0_CONTEXT);
1730         uasm_i_lw(p, ptr, 0, ptr); /* cp0 delay */
1731         uasm_i_andi(p, pte, pte, 0xffc); /* load delay */
1732         uasm_i_addu(p, ptr, ptr, pte);
1733         uasm_i_lw(p, pte, 0, ptr);
1734         uasm_i_tlbp(p); /* load delay */
1735 }
1736
1737 static void build_r3000_tlb_load_handler(void)
1738 {
1739         u32 *p = handle_tlbl;
1740         const int handle_tlbl_size = handle_tlbl_end - handle_tlbl;
1741         struct uasm_label *l = labels;
1742         struct uasm_reloc *r = relocs;
1743
1744         memset(handle_tlbl, 0, handle_tlbl_size * sizeof(handle_tlbl[0]));
1745         memset(labels, 0, sizeof(labels));
1746         memset(relocs, 0, sizeof(relocs));
1747
1748         build_r3000_tlbchange_handler_head(&p, K0, K1);
1749         build_pte_present(&p, &r, K0, K1, -1, label_nopage_tlbl);
1750         uasm_i_nop(&p); /* load delay */
1751         build_make_valid(&p, &r, K0, K1);
1752         build_r3000_tlb_reload_write(&p, &l, &r, K0, K1);
1753
1754         uasm_l_nopage_tlbl(&l, p);
1755         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_0 & 0x0fffffff);
1756         uasm_i_nop(&p);
1757
1758         if (p >= handle_tlbl_end)
1759                 panic("TLB load handler fastpath space exceeded");
1760
1761         uasm_resolve_relocs(relocs, labels);
1762         pr_debug("Wrote TLB load handler fastpath (%u instructions).\n",
1763                  (unsigned int)(p - handle_tlbl));
1764
1765         dump_handler("r3000_tlb_load", handle_tlbl, handle_tlbl_size);
1766 }
1767
1768 static void build_r3000_tlb_store_handler(void)
1769 {
1770         u32 *p = handle_tlbs;
1771         const int handle_tlbs_size = handle_tlbs_end - handle_tlbs;
1772         struct uasm_label *l = labels;
1773         struct uasm_reloc *r = relocs;
1774
1775         memset(handle_tlbs, 0, handle_tlbs_size * sizeof(handle_tlbs[0]));
1776         memset(labels, 0, sizeof(labels));
1777         memset(relocs, 0, sizeof(relocs));
1778
1779         build_r3000_tlbchange_handler_head(&p, K0, K1);
1780         build_pte_writable(&p, &r, K0, K1, -1, label_nopage_tlbs);
1781         uasm_i_nop(&p); /* load delay */
1782         build_make_write(&p, &r, K0, K1);
1783         build_r3000_tlb_reload_write(&p, &l, &r, K0, K1);
1784
1785         uasm_l_nopage_tlbs(&l, p);
1786         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_1 & 0x0fffffff);
1787         uasm_i_nop(&p);
1788
1789         if (p >= handle_tlbs_end)
1790                 panic("TLB store handler fastpath space exceeded");
1791
1792         uasm_resolve_relocs(relocs, labels);
1793         pr_debug("Wrote TLB store handler fastpath (%u instructions).\n",
1794                  (unsigned int)(p - handle_tlbs));
1795
1796         dump_handler("r3000_tlb_store", handle_tlbs, handle_tlbs_size);
1797 }
1798
1799 static void build_r3000_tlb_modify_handler(void)
1800 {
1801         u32 *p = handle_tlbm;
1802         const int handle_tlbm_size = handle_tlbm_end - handle_tlbm;
1803         struct uasm_label *l = labels;
1804         struct uasm_reloc *r = relocs;
1805
1806         memset(handle_tlbm, 0, handle_tlbm_size * sizeof(handle_tlbm[0]));
1807         memset(labels, 0, sizeof(labels));
1808         memset(relocs, 0, sizeof(relocs));
1809
1810         build_r3000_tlbchange_handler_head(&p, K0, K1);
1811         build_pte_modifiable(&p, &r, K0, K1,  -1, label_nopage_tlbm);
1812         uasm_i_nop(&p); /* load delay */
1813         build_make_write(&p, &r, K0, K1);
1814         build_r3000_pte_reload_tlbwi(&p, K0, K1);
1815
1816         uasm_l_nopage_tlbm(&l, p);
1817         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_1 & 0x0fffffff);
1818         uasm_i_nop(&p);
1819
1820         if (p >= handle_tlbm_end)
1821                 panic("TLB modify handler fastpath space exceeded");
1822
1823         uasm_resolve_relocs(relocs, labels);
1824         pr_debug("Wrote TLB modify handler fastpath (%u instructions).\n",
1825                  (unsigned int)(p - handle_tlbm));
1826
1827         dump_handler("r3000_tlb_modify", handle_tlbm, handle_tlbm_size);
1828 }
1829 #endif /* CONFIG_MIPS_PGD_C0_CONTEXT */
1830
1831 /*
1832  * R4000 style TLB load/store/modify handlers.
1833  */
1834 static struct work_registers
1835 build_r4000_tlbchange_handler_head(u32 **p, struct uasm_label **l,
1836                                    struct uasm_reloc **r)
1837 {
1838         struct work_registers wr = build_get_work_registers(p);
1839
1840 #ifdef CONFIG_64BIT
1841         build_get_pmde64(p, l, r, wr.r1, wr.r2); /* get pmd in ptr */
1842 #else
1843         build_get_pgde32(p, wr.r1, wr.r2); /* get pgd in ptr */
1844 #endif
1845
1846 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
1847         /*
1848          * For huge tlb entries, pmd doesn't contain an address but
1849          * instead contains the tlb pte. Check the PAGE_HUGE bit and
1850          * see if we need to jump to huge tlb processing.
1851          */
1852         build_is_huge_pte(p, r, wr.r1, wr.r2, label_tlb_huge_update);
1853 #endif
1854
1855         UASM_i_MFC0(p, wr.r1, C0_BADVADDR);
1856         UASM_i_LW(p, wr.r2, 0, wr.r2);
1857         UASM_i_SRL(p, wr.r1, wr.r1, PAGE_SHIFT + PTE_ORDER - PTE_T_LOG2);
1858         uasm_i_andi(p, wr.r1, wr.r1, (PTRS_PER_PTE - 1) << PTE_T_LOG2);
1859         UASM_i_ADDU(p, wr.r2, wr.r2, wr.r1);
1860
1861 #ifdef CONFIG_SMP
1862         uasm_l_smp_pgtable_change(l, *p);
1863 #endif
1864         iPTE_LW(p, wr.r1, wr.r2); /* get even pte */
1865         if (!m4kc_tlbp_war())
1866                 build_tlb_probe_entry(p);
1867         return wr;
1868 }
1869
1870 static void
1871 build_r4000_tlbchange_handler_tail(u32 **p, struct uasm_label **l,
1872                                    struct uasm_reloc **r, unsigned int tmp,
1873                                    unsigned int ptr)
1874 {
1875         uasm_i_ori(p, ptr, ptr, sizeof(pte_t));
1876         uasm_i_xori(p, ptr, ptr, sizeof(pte_t));
1877         build_update_entries(p, tmp, ptr);
1878         build_tlb_write_entry(p, l, r, tlb_indexed);
1879         uasm_l_leave(l, *p);
1880         build_restore_work_registers(p);
1881         uasm_i_eret(p); /* return from trap */
1882
1883 #ifdef CONFIG_64BIT
1884         build_get_pgd_vmalloc64(p, l, r, tmp, ptr, not_refill);
1885 #endif
1886 }
1887
1888 static void build_r4000_tlb_load_handler(void)
1889 {
1890         u32 *p = handle_tlbl;
1891         const int handle_tlbl_size = handle_tlbl_end - handle_tlbl;
1892         struct uasm_label *l = labels;
1893         struct uasm_reloc *r = relocs;
1894         struct work_registers wr;
1895
1896         memset(handle_tlbl, 0, handle_tlbl_size * sizeof(handle_tlbl[0]));
1897         memset(labels, 0, sizeof(labels));
1898         memset(relocs, 0, sizeof(relocs));
1899
1900         if (bcm1250_m3_war()) {
1901                 unsigned int segbits = 44;
1902
1903                 uasm_i_dmfc0(&p, K0, C0_BADVADDR);
1904                 uasm_i_dmfc0(&p, K1, C0_ENTRYHI);
1905                 uasm_i_xor(&p, K0, K0, K1);
1906                 uasm_i_dsrl_safe(&p, K1, K0, 62);
1907                 uasm_i_dsrl_safe(&p, K0, K0, 12 + 1);
1908                 uasm_i_dsll_safe(&p, K0, K0, 64 + 12 + 1 - segbits);
1909                 uasm_i_or(&p, K0, K0, K1);
1910                 uasm_il_bnez(&p, &r, K0, label_leave);
1911                 /* No need for uasm_i_nop */
1912         }
1913
1914         wr = build_r4000_tlbchange_handler_head(&p, &l, &r);
1915         build_pte_present(&p, &r, wr.r1, wr.r2, wr.r3, label_nopage_tlbl);
1916         if (m4kc_tlbp_war())
1917                 build_tlb_probe_entry(&p);
1918
1919         if (cpu_has_rixi) {
1920                 /*
1921                  * If the page is not _PAGE_VALID, RI or XI could not
1922                  * have triggered it.  Skip the expensive test..
1923                  */
1924                 if (use_bbit_insns()) {
1925                         uasm_il_bbit0(&p, &r, wr.r1, ilog2(_PAGE_VALID),
1926                                       label_tlbl_goaround1);
1927                 } else {
1928                         uasm_i_andi(&p, wr.r3, wr.r1, _PAGE_VALID);
1929                         uasm_il_beqz(&p, &r, wr.r3, label_tlbl_goaround1);
1930                 }
1931                 uasm_i_nop(&p);
1932
1933                 uasm_i_tlbr(&p);
1934
1935                 switch (current_cpu_type()) {
1936                 default:
1937                         if (cpu_has_mips_r2) {
1938                                 uasm_i_ehb(&p);
1939
1940                 case CPU_CAVIUM_OCTEON:
1941                 case CPU_CAVIUM_OCTEON_PLUS:
1942                 case CPU_CAVIUM_OCTEON2:
1943                                 break;
1944                         }
1945                 }
1946
1947                 /* Examine  entrylo 0 or 1 based on ptr. */
1948                 if (use_bbit_insns()) {
1949                         uasm_i_bbit0(&p, wr.r2, ilog2(sizeof(pte_t)), 8);
1950                 } else {
1951                         uasm_i_andi(&p, wr.r3, wr.r2, sizeof(pte_t));
1952                         uasm_i_beqz(&p, wr.r3, 8);
1953                 }
1954                 /* load it in the delay slot*/
1955                 UASM_i_MFC0(&p, wr.r3, C0_ENTRYLO0);
1956                 /* load it if ptr is odd */
1957                 UASM_i_MFC0(&p, wr.r3, C0_ENTRYLO1);
1958                 /*
1959                  * If the entryLo (now in wr.r3) is valid (bit 1), RI or
1960                  * XI must have triggered it.
1961                  */
1962                 if (use_bbit_insns()) {
1963                         uasm_il_bbit1(&p, &r, wr.r3, 1, label_nopage_tlbl);
1964                         uasm_i_nop(&p);
1965                         uasm_l_tlbl_goaround1(&l, p);
1966                 } else {
1967                         uasm_i_andi(&p, wr.r3, wr.r3, 2);
1968                         uasm_il_bnez(&p, &r, wr.r3, label_nopage_tlbl);
1969                         uasm_i_nop(&p);
1970                 }
1971                 uasm_l_tlbl_goaround1(&l, p);
1972         }
1973         build_make_valid(&p, &r, wr.r1, wr.r2);
1974         build_r4000_tlbchange_handler_tail(&p, &l, &r, wr.r1, wr.r2);
1975
1976 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
1977         /*
1978          * This is the entry point when build_r4000_tlbchange_handler_head
1979          * spots a huge page.
1980          */
1981         uasm_l_tlb_huge_update(&l, p);
1982         iPTE_LW(&p, wr.r1, wr.r2);
1983         build_pte_present(&p, &r, wr.r1, wr.r2, wr.r3, label_nopage_tlbl);
1984         build_tlb_probe_entry(&p);
1985
1986         if (cpu_has_rixi) {
1987                 /*
1988                  * If the page is not _PAGE_VALID, RI or XI could not
1989                  * have triggered it.  Skip the expensive test..
1990                  */
1991                 if (use_bbit_insns()) {
1992                         uasm_il_bbit0(&p, &r, wr.r1, ilog2(_PAGE_VALID),
1993                                       label_tlbl_goaround2);
1994                 } else {
1995                         uasm_i_andi(&p, wr.r3, wr.r1, _PAGE_VALID);
1996                         uasm_il_beqz(&p, &r, wr.r3, label_tlbl_goaround2);
1997                 }
1998                 uasm_i_nop(&p);
1999
2000                 uasm_i_tlbr(&p);
2001
2002                 switch (current_cpu_type()) {
2003                 default:
2004                         if (cpu_has_mips_r2) {
2005                                 uasm_i_ehb(&p);
2006
2007                 case CPU_CAVIUM_OCTEON:
2008                 case CPU_CAVIUM_OCTEON_PLUS:
2009                 case CPU_CAVIUM_OCTEON2:
2010                                 break;
2011                         }
2012                 }
2013
2014                 /* Examine  entrylo 0 or 1 based on ptr. */
2015                 if (use_bbit_insns()) {
2016                         uasm_i_bbit0(&p, wr.r2, ilog2(sizeof(pte_t)), 8);
2017                 } else {
2018                         uasm_i_andi(&p, wr.r3, wr.r2, sizeof(pte_t));
2019                         uasm_i_beqz(&p, wr.r3, 8);
2020                 }
2021                 /* load it in the delay slot*/
2022                 UASM_i_MFC0(&p, wr.r3, C0_ENTRYLO0);
2023                 /* load it if ptr is odd */
2024                 UASM_i_MFC0(&p, wr.r3, C0_ENTRYLO1);
2025                 /*
2026                  * If the entryLo (now in wr.r3) is valid (bit 1), RI or
2027                  * XI must have triggered it.
2028                  */
2029                 if (use_bbit_insns()) {
2030                         uasm_il_bbit0(&p, &r, wr.r3, 1, label_tlbl_goaround2);
2031                 } else {
2032                         uasm_i_andi(&p, wr.r3, wr.r3, 2);
2033                         uasm_il_beqz(&p, &r, wr.r3, label_tlbl_goaround2);
2034                 }
2035                 if (PM_DEFAULT_MASK == 0)
2036                         uasm_i_nop(&p);
2037                 /*
2038                  * We clobbered C0_PAGEMASK, restore it.  On the other branch
2039                  * it is restored in build_huge_tlb_write_entry.
2040                  */
2041                 build_restore_pagemask(&p, &r, wr.r3, label_nopage_tlbl, 0);
2042
2043                 uasm_l_tlbl_goaround2(&l, p);
2044         }
2045         uasm_i_ori(&p, wr.r1, wr.r1, (_PAGE_ACCESSED | _PAGE_VALID));
2046         build_huge_handler_tail(&p, &r, &l, wr.r1, wr.r2);
2047 #endif
2048
2049         uasm_l_nopage_tlbl(&l, p);
2050         build_restore_work_registers(&p);
2051 #ifdef CONFIG_CPU_MICROMIPS
2052         if ((unsigned long)tlb_do_page_fault_0 & 1) {
2053                 uasm_i_lui(&p, K0, uasm_rel_hi((long)tlb_do_page_fault_0));
2054                 uasm_i_addiu(&p, K0, K0, uasm_rel_lo((long)tlb_do_page_fault_0));
2055                 uasm_i_jr(&p, K0);
2056         } else
2057 #endif
2058         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_0 & 0x0fffffff);
2059         uasm_i_nop(&p);
2060
2061         if (p >= handle_tlbl_end)
2062                 panic("TLB load handler fastpath space exceeded");
2063
2064         uasm_resolve_relocs(relocs, labels);
2065         pr_debug("Wrote TLB load handler fastpath (%u instructions).\n",
2066                  (unsigned int)(p - handle_tlbl));
2067
2068         dump_handler("r4000_tlb_load", handle_tlbl, handle_tlbl_size);
2069 }
2070
2071 static void build_r4000_tlb_store_handler(void)
2072 {
2073         u32 *p = handle_tlbs;
2074         const int handle_tlbs_size = handle_tlbs_end - handle_tlbs;
2075         struct uasm_label *l = labels;
2076         struct uasm_reloc *r = relocs;
2077         struct work_registers wr;
2078
2079         memset(handle_tlbs, 0, handle_tlbs_size * sizeof(handle_tlbs[0]));
2080         memset(labels, 0, sizeof(labels));
2081         memset(relocs, 0, sizeof(relocs));
2082
2083         wr = build_r4000_tlbchange_handler_head(&p, &l, &r);
2084         build_pte_writable(&p, &r, wr.r1, wr.r2, wr.r3, label_nopage_tlbs);
2085         if (m4kc_tlbp_war())
2086                 build_tlb_probe_entry(&p);
2087         build_make_write(&p, &r, wr.r1, wr.r2);
2088         build_r4000_tlbchange_handler_tail(&p, &l, &r, wr.r1, wr.r2);
2089
2090 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
2091         /*
2092          * This is the entry point when
2093          * build_r4000_tlbchange_handler_head spots a huge page.
2094          */
2095         uasm_l_tlb_huge_update(&l, p);
2096         iPTE_LW(&p, wr.r1, wr.r2);
2097         build_pte_writable(&p, &r, wr.r1, wr.r2, wr.r3, label_nopage_tlbs);
2098         build_tlb_probe_entry(&p);
2099         uasm_i_ori(&p, wr.r1, wr.r1,
2100                    _PAGE_ACCESSED | _PAGE_MODIFIED | _PAGE_VALID | _PAGE_DIRTY);
2101         build_huge_handler_tail(&p, &r, &l, wr.r1, wr.r2);
2102 #endif
2103
2104         uasm_l_nopage_tlbs(&l, p);
2105         build_restore_work_registers(&p);
2106 #ifdef CONFIG_CPU_MICROMIPS
2107         if ((unsigned long)tlb_do_page_fault_1 & 1) {
2108                 uasm_i_lui(&p, K0, uasm_rel_hi((long)tlb_do_page_fault_1));
2109                 uasm_i_addiu(&p, K0, K0, uasm_rel_lo((long)tlb_do_page_fault_1));
2110                 uasm_i_jr(&p, K0);
2111         } else
2112 #endif
2113         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_1 & 0x0fffffff);
2114         uasm_i_nop(&p);
2115
2116         if (p >= handle_tlbs_end)
2117                 panic("TLB store handler fastpath space exceeded");
2118
2119         uasm_resolve_relocs(relocs, labels);
2120         pr_debug("Wrote TLB store handler fastpath (%u instructions).\n",
2121                  (unsigned int)(p - handle_tlbs));
2122
2123         dump_handler("r4000_tlb_store", handle_tlbs, handle_tlbs_size);
2124 }
2125
2126 static void build_r4000_tlb_modify_handler(void)
2127 {
2128         u32 *p = handle_tlbm;
2129         const int handle_tlbm_size = handle_tlbm_end - handle_tlbm;
2130         struct uasm_label *l = labels;
2131         struct uasm_reloc *r = relocs;
2132         struct work_registers wr;
2133
2134         memset(handle_tlbm, 0, handle_tlbm_size * sizeof(handle_tlbm[0]));
2135         memset(labels, 0, sizeof(labels));
2136         memset(relocs, 0, sizeof(relocs));
2137
2138         wr = build_r4000_tlbchange_handler_head(&p, &l, &r);
2139         build_pte_modifiable(&p, &r, wr.r1, wr.r2, wr.r3, label_nopage_tlbm);
2140         if (m4kc_tlbp_war())
2141                 build_tlb_probe_entry(&p);
2142         /* Present and writable bits set, set accessed and dirty bits. */
2143         build_make_write(&p, &r, wr.r1, wr.r2);
2144         build_r4000_tlbchange_handler_tail(&p, &l, &r, wr.r1, wr.r2);
2145
2146 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
2147         /*
2148          * This is the entry point when
2149          * build_r4000_tlbchange_handler_head spots a huge page.
2150          */
2151         uasm_l_tlb_huge_update(&l, p);
2152         iPTE_LW(&p, wr.r1, wr.r2);
2153         build_pte_modifiable(&p, &r, wr.r1, wr.r2,  wr.r3, label_nopage_tlbm);
2154         build_tlb_probe_entry(&p);
2155         uasm_i_ori(&p, wr.r1, wr.r1,
2156                    _PAGE_ACCESSED | _PAGE_MODIFIED | _PAGE_VALID | _PAGE_DIRTY);
2157         build_huge_handler_tail(&p, &r, &l, wr.r1, wr.r2);
2158 #endif
2159
2160         uasm_l_nopage_tlbm(&l, p);
2161         build_restore_work_registers(&p);
2162 #ifdef CONFIG_CPU_MICROMIPS
2163         if ((unsigned long)tlb_do_page_fault_1 & 1) {
2164                 uasm_i_lui(&p, K0, uasm_rel_hi((long)tlb_do_page_fault_1));
2165                 uasm_i_addiu(&p, K0, K0, uasm_rel_lo((long)tlb_do_page_fault_1));
2166                 uasm_i_jr(&p, K0);
2167         } else
2168 #endif
2169         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_1 & 0x0fffffff);
2170         uasm_i_nop(&p);
2171
2172         if (p >= handle_tlbm_end)
2173                 panic("TLB modify handler fastpath space exceeded");
2174
2175         uasm_resolve_relocs(relocs, labels);
2176         pr_debug("Wrote TLB modify handler fastpath (%u instructions).\n",
2177                  (unsigned int)(p - handle_tlbm));
2178
2179         dump_handler("r4000_tlb_modify", handle_tlbm, handle_tlbm_size);
2180 }
2181
2182 static void flush_tlb_handlers(void)
2183 {
2184         local_flush_icache_range((unsigned long)handle_tlbl,
2185                            (unsigned long)handle_tlbl_end);
2186         local_flush_icache_range((unsigned long)handle_tlbs,
2187                            (unsigned long)handle_tlbs_end);
2188         local_flush_icache_range((unsigned long)handle_tlbm,
2189                            (unsigned long)handle_tlbm_end);
2190         local_flush_icache_range((unsigned long)tlbmiss_handler_setup_pgd,
2191                            (unsigned long)tlbmiss_handler_setup_pgd_end);
2192 }
2193
2194 void build_tlb_refill_handler(void)
2195 {
2196         /*
2197          * The refill handler is generated per-CPU, multi-node systems
2198          * may have local storage for it. The other handlers are only
2199          * needed once.
2200          */
2201         static int run_once = 0;
2202
2203         output_pgtable_bits_defines();
2204
2205 #ifdef CONFIG_64BIT
2206         check_for_high_segbits = current_cpu_data.vmbits > (PGDIR_SHIFT + PGD_ORDER + PAGE_SHIFT - 3);
2207 #endif
2208
2209         switch (current_cpu_type()) {
2210         case CPU_R2000:
2211         case CPU_R3000:
2212         case CPU_R3000A:
2213         case CPU_R3081E:
2214         case CPU_TX3912:
2215         case CPU_TX3922:
2216         case CPU_TX3927:
2217 #ifndef CONFIG_MIPS_PGD_C0_CONTEXT
2218                 if (cpu_has_local_ebase)
2219                         build_r3000_tlb_refill_handler();
2220                 if (!run_once) {
2221                         if (!cpu_has_local_ebase)
2222                                 build_r3000_tlb_refill_handler();
2223                         build_setup_pgd();
2224                         build_r3000_tlb_load_handler();
2225                         build_r3000_tlb_store_handler();
2226                         build_r3000_tlb_modify_handler();
2227                         flush_tlb_handlers();
2228                         run_once++;
2229                 }
2230 #else
2231                 panic("No R3000 TLB refill handler");
2232 #endif
2233                 break;
2234
2235         case CPU_R6000:
2236         case CPU_R6000A:
2237                 panic("No R6000 TLB refill handler yet");
2238                 break;
2239
2240         case CPU_R8000:
2241                 panic("No R8000 TLB refill handler yet");
2242                 break;
2243
2244         default:
2245                 if (!run_once) {
2246                         scratch_reg = allocate_kscratch();
2247                         build_setup_pgd();
2248                         build_r4000_tlb_load_handler();
2249                         build_r4000_tlb_store_handler();
2250                         build_r4000_tlb_modify_handler();
2251                         if (!cpu_has_local_ebase)
2252                                 build_r4000_tlb_refill_handler();
2253                         flush_tlb_handlers();
2254                         run_once++;
2255                 }
2256                 if (cpu_has_local_ebase)
2257                         build_r4000_tlb_refill_handler();
2258         }
2259 }