arch/mips/include/asm/cpu-features.h

   1 /*
   2  * This file is subject to the terms and conditions of the GNU General Public
   3  * License.  See the file "COPYING" in the main directory of this archive
   4  * for more details.
   5  *
   6  * Copyright (C) 2003, 2004 Ralf Baechle
   7  * Copyright (C) 2004  Maciej W. Rozycki
   8  */
   9 #ifndef __ASM_CPU_FEATURES_H
  10 #define __ASM_CPU_FEATURES_H
  11
  12 #include <asm/cpu.h>
  13 #include <asm/cpu-info.h>
  14 #include <cpu-feature-overrides.h>
  15
  16 /*
  17  * SMP assumption: Options of CPU 0 are a superset of all processors.
  18  * This is true for all known MIPS systems.
  19  */
  20 #ifndef cpu_has_tlb
  21 #define cpu_has_tlb             (cpu_data[0].options & MIPS_CPU_TLB)
  22 #endif
  23 #ifndef cpu_has_ftlb
  24 #define cpu_has_ftlb            (cpu_data[0].options & MIPS_CPU_FTLB)
  25 #endif
  26 #ifndef cpu_has_tlbinv
  27 #define cpu_has_tlbinv          (cpu_data[0].options & MIPS_CPU_TLBINV)
  28 #endif
  29 #ifndef cpu_has_segments
  30 #define cpu_has_segments        (cpu_data[0].options & MIPS_CPU_SEGMENTS)
  31 #endif
  32 #ifndef cpu_has_eva
  33 #define cpu_has_eva             (cpu_data[0].options & MIPS_CPU_EVA)
  34 #endif
  35 #ifndef cpu_has_htw
  36 #define cpu_has_htw             (cpu_data[0].options & MIPS_CPU_HTW)
  37 #endif
  38 #ifndef cpu_has_ldpte
  39 #define cpu_has_ldpte           (cpu_data[0].options & MIPS_CPU_LDPTE)
  40 #endif
  41 #ifndef cpu_has_rixiex
  42 #define cpu_has_rixiex          (cpu_data[0].options & MIPS_CPU_RIXIEX)
  43 #endif
  44 #ifndef cpu_has_maar
  45 #define cpu_has_maar            (cpu_data[0].options & MIPS_CPU_MAAR)
  46 #endif
  47 #ifndef cpu_has_rw_llb
  48 #define cpu_has_rw_llb          (cpu_data[0].options & MIPS_CPU_RW_LLB)
  49 #endif
  50
  51 /*
  52  * For the moment we don't consider R6000 and R8000 so we can assume that
  53  * anything that doesn't support R4000-style exceptions and interrupts is
  54  * R3000-like.  Users should still treat these two macro definitions as
  55  * opaque.
  56  */
  57 #ifndef cpu_has_3kex
  58 #define cpu_has_3kex            (!cpu_has_4kex)
  59 #endif
  60 #ifndef cpu_has_4kex
  61 #define cpu_has_4kex            (cpu_data[0].options & MIPS_CPU_4KEX)
  62 #endif
  63 #ifndef cpu_has_3k_cache
  64 #define cpu_has_3k_cache        (cpu_data[0].options & MIPS_CPU_3K_CACHE)
  65 #endif
  66 #define cpu_has_6k_cache        0
  67 #define cpu_has_8k_cache        0
  68 #ifndef cpu_has_4k_cache
  69 #define cpu_has_4k_cache        (cpu_data[0].options & MIPS_CPU_4K_CACHE)
  70 #endif
  71 #ifndef cpu_has_tx39_cache
  72 #define cpu_has_tx39_cache      (cpu_data[0].options & MIPS_CPU_TX39_CACHE)
  73 #endif
  74 #ifndef cpu_has_octeon_cache
  75 #define cpu_has_octeon_cache    0
  76 #endif
  77 /* Don't override `cpu_has_fpu' to 1 or the "nofpu" option won't work.  */
  78 #ifndef cpu_has_fpu
  79 #define cpu_has_fpu             (current_cpu_data.options & MIPS_CPU_FPU)
  80 #define raw_cpu_has_fpu         (raw_current_cpu_data.options & MIPS_CPU_FPU)
  81 #else
  82 #define raw_cpu_has_fpu         cpu_has_fpu
  83 #endif
  84 #ifndef cpu_has_32fpr
  85 #define cpu_has_32fpr           (cpu_data[0].options & MIPS_CPU_32FPR)
  86 #endif
  87 #ifndef cpu_has_counter
  88 #define cpu_has_counter         (cpu_data[0].options & MIPS_CPU_COUNTER)
  89 #endif
  90 #ifndef cpu_has_watch
  91 #define cpu_has_watch           (cpu_data[0].options & MIPS_CPU_WATCH)
  92 #endif
  93 #ifndef cpu_has_divec
  94 #define cpu_has_divec           (cpu_data[0].options & MIPS_CPU_DIVEC)
  95 #endif
  96 #ifndef cpu_has_vce
  97 #define cpu_has_vce             (cpu_data[0].options & MIPS_CPU_VCE)
  98 #endif
  99 #ifndef cpu_has_cache_cdex_p
 100 #define cpu_has_cache_cdex_p    (cpu_data[0].options & MIPS_CPU_CACHE_CDEX_P)
 101 #endif
 102 #ifndef cpu_has_cache_cdex_s
 103 #define cpu_has_cache_cdex_s    (cpu_data[0].options & MIPS_CPU_CACHE_CDEX_S)
 104 #endif
 105 #ifndef cpu_has_prefetch
 106 #define cpu_has_prefetch        (cpu_data[0].options & MIPS_CPU_PREFETCH)
 107 #endif
 108 #ifndef cpu_has_mcheck
 109 #define cpu_has_mcheck          (cpu_data[0].options & MIPS_CPU_MCHECK)
 110 #endif
 111 #ifndef cpu_has_ejtag
 112 #define cpu_has_ejtag           (cpu_data[0].options & MIPS_CPU_EJTAG)
 113 #endif
 114 #ifndef cpu_has_llsc
 115 #define cpu_has_llsc            (cpu_data[0].options & MIPS_CPU_LLSC)
 116 #endif
 117 #ifndef cpu_has_bp_ghist
 118 #define cpu_has_bp_ghist        (cpu_data[0].options & MIPS_CPU_BP_GHIST)
 119 #endif
 120 #ifndef kernel_uses_llsc
 121 #define kernel_uses_llsc        cpu_has_llsc
 122 #endif
 123 #ifndef cpu_has_mips16
 124 #define cpu_has_mips16          (cpu_data[0].ases & MIPS_ASE_MIPS16)
 125 #endif
 126 #ifndef cpu_has_mdmx
 127 #define cpu_has_mdmx            (cpu_data[0].ases & MIPS_ASE_MDMX)
 128 #endif
 129 #ifndef cpu_has_mips3d
 130 #define cpu_has_mips3d          (cpu_data[0].ases & MIPS_ASE_MIPS3D)
 131 #endif
 132 #ifndef cpu_has_smartmips
 133 #define cpu_has_smartmips       (cpu_data[0].ases & MIPS_ASE_SMARTMIPS)
 134 #endif
 135
 136 #ifndef cpu_has_rixi
 137 #define cpu_has_rixi            (cpu_data[0].options & MIPS_CPU_RIXI)
 138 #endif
 139
 140 #ifndef cpu_has_mmips
 141 # ifdef CONFIG_SYS_SUPPORTS_MICROMIPS
 142 #  define cpu_has_mmips         (cpu_data[0].options & MIPS_CPU_MICROMIPS)
 143 # else
 144 #  define cpu_has_mmips         0
 145 # endif
 146 #endif
 147
 148 #ifndef cpu_has_xpa
 149 #define cpu_has_xpa             (cpu_data[0].options & MIPS_CPU_XPA)
 150 #endif
 151 #ifndef cpu_has_vtag_icache
 152 #define cpu_has_vtag_icache     (cpu_data[0].icache.flags & MIPS_CACHE_VTAG)
 153 #endif
 154 #ifndef cpu_has_dc_aliases
 155 #define cpu_has_dc_aliases      (cpu_data[0].dcache.flags & MIPS_CACHE_ALIASES)
 156 #endif
 157 #ifndef cpu_has_ic_fills_f_dc
 158 #define cpu_has_ic_fills_f_dc   (cpu_data[0].icache.flags & MIPS_CACHE_IC_F_DC)
 159 #endif
 160 #ifndef cpu_has_pindexed_dcache
 161 #define cpu_has_pindexed_dcache (cpu_data[0].dcache.flags & MIPS_CACHE_PINDEX)
 162 #endif
 163 #ifndef cpu_has_local_ebase
 164 #define cpu_has_local_ebase     1
 165 #endif
 166
 167 /*
 168  * I-Cache snoops remote store.  This only matters on SMP.  Some multiprocessors
 169  * such as the R10000 have I-Caches that snoop local stores; the embedded ones
 170  * don't.  For maintaining I-cache coherency this means we need to flush the
 171  * D-cache all the way back to whever the I-cache does refills from, so the
 172  * I-cache has a chance to see the new data at all.  Then we have to flush the
 173  * I-cache also.
 174  * Note we may have been rescheduled and may no longer be running on the CPU
 175  * that did the store so we can't optimize this into only doing the flush on
 176  * the local CPU.
 177  */
 178 #ifndef cpu_icache_snoops_remote_store
 179 #ifdef CONFIG_SMP
 180 #define cpu_icache_snoops_remote_store  (cpu_data[0].icache.flags & MIPS_IC_SNOOPS_REMOTE)
 181 #else
 182 #define cpu_icache_snoops_remote_store  1
 183 #endif
 184 #endif
 185
 186 #ifndef cpu_has_mips_1
 187 # define cpu_has_mips_1         (!cpu_has_mips_r6)
 188 #endif
 189 #ifndef cpu_has_mips_2
 190 # define cpu_has_mips_2         (cpu_data[0].isa_level & MIPS_CPU_ISA_II)
 191 #endif
 192 #ifndef cpu_has_mips_3
 193 # define cpu_has_mips_3         (cpu_data[0].isa_level & MIPS_CPU_ISA_III)
 194 #endif
 195 #ifndef cpu_has_mips_4
 196 # define cpu_has_mips_4         (cpu_data[0].isa_level & MIPS_CPU_ISA_IV)
 197 #endif
 198 #ifndef cpu_has_mips_5
 199 # define cpu_has_mips_5         (cpu_data[0].isa_level & MIPS_CPU_ISA_V)
 200 #endif
 201 #ifndef cpu_has_mips32r1
 202 # define cpu_has_mips32r1       (cpu_data[0].isa_level & MIPS_CPU_ISA_M32R1)
 203 #endif
 204 #ifndef cpu_has_mips32r2
 205 # define cpu_has_mips32r2       (cpu_data[0].isa_level & MIPS_CPU_ISA_M32R2)
 206 #endif
 207 #ifndef cpu_has_mips32r6
 208 # define cpu_has_mips32r6       (cpu_data[0].isa_level & MIPS_CPU_ISA_M32R6)
 209 #endif
 210 #ifndef cpu_has_mips64r1
 211 # define cpu_has_mips64r1       (cpu_data[0].isa_level & MIPS_CPU_ISA_M64R1)
 212 #endif
 213 #ifndef cpu_has_mips64r2
 214 # define cpu_has_mips64r2       (cpu_data[0].isa_level & MIPS_CPU_ISA_M64R2)
 215 #endif
 216 #ifndef cpu_has_mips64r6
 217 # define cpu_has_mips64r6       (cpu_data[0].isa_level & MIPS_CPU_ISA_M64R6)
 218 #endif
 219
 220 /*
 221  * Shortcuts ...
 222  */
 223 #define cpu_has_mips_2_3_4_5    (cpu_has_mips_2 | cpu_has_mips_3_4_5)
 224 #define cpu_has_mips_3_4_5      (cpu_has_mips_3 | cpu_has_mips_4_5)
 225 #define cpu_has_mips_4_5        (cpu_has_mips_4 | cpu_has_mips_5)
 226
 227 #define cpu_has_mips_2_3_4_5_r  (cpu_has_mips_2 | cpu_has_mips_3_4_5_r)
 228 #define cpu_has_mips_3_4_5_r    (cpu_has_mips_3 | cpu_has_mips_4_5_r)
 229 #define cpu_has_mips_4_5_r      (cpu_has_mips_4 | cpu_has_mips_5_r)
 230 #define cpu_has_mips_5_r        (cpu_has_mips_5 | cpu_has_mips_r)
 231
 232 #define cpu_has_mips_3_4_5_64_r2_r6                                     \
 233                                 (cpu_has_mips_3 | cpu_has_mips_4_5_64_r2_r6)
 234 #define cpu_has_mips_4_5_64_r2_r6                                       \
 235                                 (cpu_has_mips_4_5 | cpu_has_mips64r1 |  \
 236                                  cpu_has_mips_r2 | cpu_has_mips_r6)
 237
 238 #define cpu_has_mips32  (cpu_has_mips32r1 | cpu_has_mips32r2 | cpu_has_mips32r6)
 239 #define cpu_has_mips64  (cpu_has_mips64r1 | cpu_has_mips64r2 | cpu_has_mips64r6)
 240 #define cpu_has_mips_r1 (cpu_has_mips32r1 | cpu_has_mips64r1)
 241 #define cpu_has_mips_r2 (cpu_has_mips32r2 | cpu_has_mips64r2)
 242 #define cpu_has_mips_r6 (cpu_has_mips32r6 | cpu_has_mips64r6)
 243 #define cpu_has_mips_r  (cpu_has_mips32r1 | cpu_has_mips32r2 | \
 244                          cpu_has_mips32r6 | cpu_has_mips64r1 | \
 245                          cpu_has_mips64r2 | cpu_has_mips64r6)
 246
 247 /* MIPSR2 and MIPSR6 have a lot of similarities */
 248 #define cpu_has_mips_r2_r6      (cpu_has_mips_r2 | cpu_has_mips_r6)
 249
 250 /*
 251  * cpu_has_mips_r2_exec_hazard - return if IHB is required on current processor
 252  *
 253  * Returns non-zero value if the current processor implementation requires
 254  * an IHB instruction to deal with an instruction hazard as per MIPS R2
 255  * architecture specification, zero otherwise.
 256  */
 257 #ifndef cpu_has_mips_r2_exec_hazard
 258 #define cpu_has_mips_r2_exec_hazard                                     \
 259 ({                                                                      \
 260         int __res;                                                      \
 261                                                                         \
 262         switch (current_cpu_type()) {                                   \
 263         case CPU_M14KC:                                                 \
 264         case CPU_74K:                                                   \
 265         case CPU_1074K:                                                 \
 266         case CPU_PROAPTIV:                                              \
 267         case CPU_P5600:                                                 \
 268         case CPU_M5150:                                                 \
 269         case CPU_QEMU_GENERIC:                                          \
 270         case CPU_CAVIUM_OCTEON:                                         \
 271         case CPU_CAVIUM_OCTEON_PLUS:                                    \
 272         case CPU_CAVIUM_OCTEON2:                                        \
 273         case CPU_CAVIUM_OCTEON3:                                        \
 274                 __res = 0;                                              \
 275                 break;                                                  \
 276                                                                         \
 277         default:                                                        \
 278                 __res = 1;                                              \
 279         }                                                               \
 280                                                                         \
 281         __res;                                                          \
 282 })
 283 #endif
 284
 285 /*
 286  * MIPS32, MIPS64, VR5500, IDT32332, IDT32334 and maybe a few other
 287  * pre-MIPS32/MIPS64 processors have CLO, CLZ.  The IDT RC64574 is 64-bit and
 288  * has CLO and CLZ but not DCLO nor DCLZ.  For 64-bit kernels
 289  * cpu_has_clo_clz also indicates the availability of DCLO and DCLZ.
 290  */
 291 #ifndef cpu_has_clo_clz
 292 #define cpu_has_clo_clz cpu_has_mips_r
 293 #endif
 294
 295 /*
 296  * MIPS32 R2, MIPS64 R2, Loongson 3A and Octeon have WSBH.
 297  * MIPS64 R2, Loongson 3A and Octeon have WSBH, DSBH and DSHD.
 298  * This indicates the availability of WSBH and in case of 64 bit CPUs also
 299  * DSBH and DSHD.
 300  */
 301 #ifndef cpu_has_wsbh
 302 #define cpu_has_wsbh            cpu_has_mips_r2
 303 #endif
 304
 305 #ifndef cpu_has_dsp
 306 #define cpu_has_dsp             (cpu_data[0].ases & MIPS_ASE_DSP)
 307 #endif
 308
 309 #ifndef cpu_has_dsp2
 310 #define cpu_has_dsp2            (cpu_data[0].ases & MIPS_ASE_DSP2P)
 311 #endif
 312
 313 #ifndef cpu_has_dsp3
 314 #define cpu_has_dsp3            (cpu_data[0].ases & MIPS_ASE_DSP3)
 315 #endif
 316
 317 #ifndef cpu_has_mipsmt
 318 #define cpu_has_mipsmt          (cpu_data[0].ases & MIPS_ASE_MIPSMT)
 319 #endif
 320
 321 #ifndef cpu_has_vp
 322 #define cpu_has_vp              (cpu_data[0].options & MIPS_CPU_VP)
 323 #endif
 324
 325 #ifndef cpu_has_userlocal
 326 #define cpu_has_userlocal       (cpu_data[0].options & MIPS_CPU_ULRI)
 327 #endif
 328
 329 #ifdef CONFIG_32BIT
 330 # ifndef cpu_has_nofpuex
 331 # define cpu_has_nofpuex        (cpu_data[0].options & MIPS_CPU_NOFPUEX)
 332 # endif
 333 # ifndef cpu_has_64bits
 334 # define cpu_has_64bits         (cpu_data[0].isa_level & MIPS_CPU_ISA_64BIT)
 335 # endif
 336 # ifndef cpu_has_64bit_zero_reg
 337 # define cpu_has_64bit_zero_reg (cpu_data[0].isa_level & MIPS_CPU_ISA_64BIT)
 338 # endif
 339 # ifndef cpu_has_64bit_gp_regs
 340 # define cpu_has_64bit_gp_regs          0
 341 # endif
 342 # ifndef cpu_has_64bit_addresses
 343 # define cpu_has_64bit_addresses        0
 344 # endif
 345 # ifndef cpu_vmbits
 346 # define cpu_vmbits 31
 347 # endif
 348 #endif
 349
 350 #ifdef CONFIG_64BIT
 351 # ifndef cpu_has_nofpuex
 352 # define cpu_has_nofpuex                0
 353 # endif
 354 # ifndef cpu_has_64bits
 355 # define cpu_has_64bits                 1
 356 # endif
 357 # ifndef cpu_has_64bit_zero_reg
 358 # define cpu_has_64bit_zero_reg         1
 359 # endif
 360 # ifndef cpu_has_64bit_gp_regs
 361 # define cpu_has_64bit_gp_regs          1
 362 # endif
 363 # ifndef cpu_has_64bit_addresses
 364 # define cpu_has_64bit_addresses        1
 365 # endif
 366 # ifndef cpu_vmbits
 367 # define cpu_vmbits cpu_data[0].vmbits
 368 # define __NEED_VMBITS_PROBE
 369 # endif
 370 #endif
 371
 372 #if defined(CONFIG_CPU_MIPSR2_IRQ_VI) && !defined(cpu_has_vint)
 373 # define cpu_has_vint           (cpu_data[0].options & MIPS_CPU_VINT)
 374 #elif !defined(cpu_has_vint)
 375 # define cpu_has_vint                   0
 376 #endif
 377
 378 #if defined(CONFIG_CPU_MIPSR2_IRQ_EI) && !defined(cpu_has_veic)
 379 # define cpu_has_veic           (cpu_data[0].options & MIPS_CPU_VEIC)
 380 #elif !defined(cpu_has_veic)
 381 # define cpu_has_veic                   0
 382 #endif
 383
 384 #ifndef cpu_has_inclusive_pcaches
 385 #define cpu_has_inclusive_pcaches       (cpu_data[0].options & MIPS_CPU_INCLUSIVE_CACHES)
 386 #endif
 387
 388 #ifndef cpu_dcache_line_size
 389 #define cpu_dcache_line_size()  cpu_data[0].dcache.linesz
 390 #endif
 391 #ifndef cpu_icache_line_size
 392 #define cpu_icache_line_size()  cpu_data[0].icache.linesz
 393 #endif
 394 #ifndef cpu_scache_line_size
 395 #define cpu_scache_line_size()  cpu_data[0].scache.linesz
 396 #endif
 397
 398 #ifndef cpu_hwrena_impl_bits
 399 #define cpu_hwrena_impl_bits            0
 400 #endif
 401
 402 #ifndef cpu_has_perf_cntr_intr_bit
 403 #define cpu_has_perf_cntr_intr_bit      (cpu_data[0].options & MIPS_CPU_PCI)
 404 #endif
 405
 406 #ifndef cpu_has_vz
 407 #define cpu_has_vz              (cpu_data[0].ases & MIPS_ASE_VZ)
 408 #endif
 409
 410 #if defined(CONFIG_CPU_HAS_MSA) && !defined(cpu_has_msa)
 411 # define cpu_has_msa            (cpu_data[0].ases & MIPS_ASE_MSA)
 412 #elif !defined(cpu_has_msa)
 413 # define cpu_has_msa            0
 414 #endif
 415
 416 #ifndef cpu_has_fre
 417 # define cpu_has_fre            (cpu_data[0].options & MIPS_CPU_FRE)
 418 #endif
 419
 420 #ifndef cpu_has_cdmm
 421 # define cpu_has_cdmm           (cpu_data[0].options & MIPS_CPU_CDMM)
 422 #endif
 423
 424 #ifndef cpu_has_small_pages
 425 # define cpu_has_small_pages    (cpu_data[0].options & MIPS_CPU_SP)
 426 #endif
 427
 428 #ifndef cpu_has_nan_legacy
 429 #define cpu_has_nan_legacy      (cpu_data[0].options & MIPS_CPU_NAN_LEGACY)
 430 #endif
 431 #ifndef cpu_has_nan_2008
 432 #define cpu_has_nan_2008        (cpu_data[0].options & MIPS_CPU_NAN_2008)
 433 #endif
 434
 435 #endif /* __ASM_CPU_FEATURES_H */