Merge tag 'arm64-upstream' of git://git.kernel.org/pub/scm/linux/kernel/git/arm64...
[linux-2.6-microblaze.git] / arch / arm64 / include / asm / sysreg.h
1 /* SPDX-License-Identifier: GPL-2.0-only */
2 /*
3  * Macros for accessing system registers with older binutils.
4  *
5  * Copyright (C) 2014 ARM Ltd.
6  * Author: Catalin Marinas <catalin.marinas@arm.com>
7  */
8
9 #ifndef __ASM_SYSREG_H
10 #define __ASM_SYSREG_H
11
12 #include <linux/bits.h>
13 #include <linux/stringify.h>
14
15 /*
16  * ARMv8 ARM reserves the following encoding for system registers:
17  * (Ref: ARMv8 ARM, Section: "System instruction class encoding overview",
18  *  C5.2, version:ARM DDI 0487A.f)
19  *      [20-19] : Op0
20  *      [18-16] : Op1
21  *      [15-12] : CRn
22  *      [11-8]  : CRm
23  *      [7-5]   : Op2
24  */
25 #define Op0_shift       19
26 #define Op0_mask        0x3
27 #define Op1_shift       16
28 #define Op1_mask        0x7
29 #define CRn_shift       12
30 #define CRn_mask        0xf
31 #define CRm_shift       8
32 #define CRm_mask        0xf
33 #define Op2_shift       5
34 #define Op2_mask        0x7
35
36 #define sys_reg(op0, op1, crn, crm, op2) \
37         (((op0) << Op0_shift) | ((op1) << Op1_shift) | \
38          ((crn) << CRn_shift) | ((crm) << CRm_shift) | \
39          ((op2) << Op2_shift))
40
41 #define sys_insn        sys_reg
42
43 #define sys_reg_Op0(id) (((id) >> Op0_shift) & Op0_mask)
44 #define sys_reg_Op1(id) (((id) >> Op1_shift) & Op1_mask)
45 #define sys_reg_CRn(id) (((id) >> CRn_shift) & CRn_mask)
46 #define sys_reg_CRm(id) (((id) >> CRm_shift) & CRm_mask)
47 #define sys_reg_Op2(id) (((id) >> Op2_shift) & Op2_mask)
48
49 #ifndef CONFIG_BROKEN_GAS_INST
50
51 #ifdef __ASSEMBLY__
52 // The space separator is omitted so that __emit_inst(x) can be parsed as
53 // either an assembler directive or an assembler macro argument.
54 #define __emit_inst(x)                  .inst(x)
55 #else
56 #define __emit_inst(x)                  ".inst " __stringify((x)) "\n\t"
57 #endif
58
59 #else  /* CONFIG_BROKEN_GAS_INST */
60
61 #ifndef CONFIG_CPU_BIG_ENDIAN
62 #define __INSTR_BSWAP(x)                (x)
63 #else  /* CONFIG_CPU_BIG_ENDIAN */
64 #define __INSTR_BSWAP(x)                ((((x) << 24) & 0xff000000)     | \
65                                          (((x) <<  8) & 0x00ff0000)     | \
66                                          (((x) >>  8) & 0x0000ff00)     | \
67                                          (((x) >> 24) & 0x000000ff))
68 #endif  /* CONFIG_CPU_BIG_ENDIAN */
69
70 #ifdef __ASSEMBLY__
71 #define __emit_inst(x)                  .long __INSTR_BSWAP(x)
72 #else  /* __ASSEMBLY__ */
73 #define __emit_inst(x)                  ".long " __stringify(__INSTR_BSWAP(x)) "\n\t"
74 #endif  /* __ASSEMBLY__ */
75
76 #endif  /* CONFIG_BROKEN_GAS_INST */
77
78 /*
79  * Instructions for modifying PSTATE fields.
80  * As per Arm ARM for v8-A, Section "C.5.1.3 op0 == 0b00, architectural hints,
81  * barriers and CLREX, and PSTATE access", ARM DDI 0487 C.a, system instructions
82  * for accessing PSTATE fields have the following encoding:
83  *      Op0 = 0, CRn = 4
84  *      Op1, Op2 encodes the PSTATE field modified and defines the constraints.
85  *      CRm = Imm4 for the instruction.
86  *      Rt = 0x1f
87  */
88 #define pstate_field(op1, op2)          ((op1) << Op1_shift | (op2) << Op2_shift)
89 #define PSTATE_Imm_shift                CRm_shift
90
91 #define PSTATE_PAN                      pstate_field(0, 4)
92 #define PSTATE_UAO                      pstate_field(0, 3)
93 #define PSTATE_SSBS                     pstate_field(3, 1)
94 #define PSTATE_TCO                      pstate_field(3, 4)
95
96 #define SET_PSTATE_PAN(x)               __emit_inst(0xd500401f | PSTATE_PAN | ((!!x) << PSTATE_Imm_shift))
97 #define SET_PSTATE_UAO(x)               __emit_inst(0xd500401f | PSTATE_UAO | ((!!x) << PSTATE_Imm_shift))
98 #define SET_PSTATE_SSBS(x)              __emit_inst(0xd500401f | PSTATE_SSBS | ((!!x) << PSTATE_Imm_shift))
99 #define SET_PSTATE_TCO(x)               __emit_inst(0xd500401f | PSTATE_TCO | ((!!x) << PSTATE_Imm_shift))
100
101 #define set_pstate_pan(x)               asm volatile(SET_PSTATE_PAN(x))
102 #define set_pstate_uao(x)               asm volatile(SET_PSTATE_UAO(x))
103 #define set_pstate_ssbs(x)              asm volatile(SET_PSTATE_SSBS(x))
104
105 #define __SYS_BARRIER_INSN(CRm, op2, Rt) \
106         __emit_inst(0xd5000000 | sys_insn(0, 3, 3, (CRm), (op2)) | ((Rt) & 0x1f))
107
108 #define SB_BARRIER_INSN                 __SYS_BARRIER_INSN(0, 7, 31)
109
110 #define SYS_DC_ISW                      sys_insn(1, 0, 7, 6, 2)
111 #define SYS_DC_CSW                      sys_insn(1, 0, 7, 10, 2)
112 #define SYS_DC_CISW                     sys_insn(1, 0, 7, 14, 2)
113
114 /*
115  * System registers, organised loosely by encoding but grouped together
116  * where the architected name contains an index. e.g. ID_MMFR<n>_EL1.
117  */
118 #define SYS_OSDTRRX_EL1                 sys_reg(2, 0, 0, 0, 2)
119 #define SYS_MDCCINT_EL1                 sys_reg(2, 0, 0, 2, 0)
120 #define SYS_MDSCR_EL1                   sys_reg(2, 0, 0, 2, 2)
121 #define SYS_OSDTRTX_EL1                 sys_reg(2, 0, 0, 3, 2)
122 #define SYS_OSECCR_EL1                  sys_reg(2, 0, 0, 6, 2)
123 #define SYS_DBGBVRn_EL1(n)              sys_reg(2, 0, 0, n, 4)
124 #define SYS_DBGBCRn_EL1(n)              sys_reg(2, 0, 0, n, 5)
125 #define SYS_DBGWVRn_EL1(n)              sys_reg(2, 0, 0, n, 6)
126 #define SYS_DBGWCRn_EL1(n)              sys_reg(2, 0, 0, n, 7)
127 #define SYS_MDRAR_EL1                   sys_reg(2, 0, 1, 0, 0)
128 #define SYS_OSLAR_EL1                   sys_reg(2, 0, 1, 0, 4)
129 #define SYS_OSLSR_EL1                   sys_reg(2, 0, 1, 1, 4)
130 #define SYS_OSDLR_EL1                   sys_reg(2, 0, 1, 3, 4)
131 #define SYS_DBGPRCR_EL1                 sys_reg(2, 0, 1, 4, 4)
132 #define SYS_DBGCLAIMSET_EL1             sys_reg(2, 0, 7, 8, 6)
133 #define SYS_DBGCLAIMCLR_EL1             sys_reg(2, 0, 7, 9, 6)
134 #define SYS_DBGAUTHSTATUS_EL1           sys_reg(2, 0, 7, 14, 6)
135 #define SYS_MDCCSR_EL0                  sys_reg(2, 3, 0, 1, 0)
136 #define SYS_DBGDTR_EL0                  sys_reg(2, 3, 0, 4, 0)
137 #define SYS_DBGDTRRX_EL0                sys_reg(2, 3, 0, 5, 0)
138 #define SYS_DBGDTRTX_EL0                sys_reg(2, 3, 0, 5, 0)
139 #define SYS_DBGVCR32_EL2                sys_reg(2, 4, 0, 7, 0)
140
141 #define SYS_MIDR_EL1                    sys_reg(3, 0, 0, 0, 0)
142 #define SYS_MPIDR_EL1                   sys_reg(3, 0, 0, 0, 5)
143 #define SYS_REVIDR_EL1                  sys_reg(3, 0, 0, 0, 6)
144
145 #define SYS_ID_PFR0_EL1                 sys_reg(3, 0, 0, 1, 0)
146 #define SYS_ID_PFR1_EL1                 sys_reg(3, 0, 0, 1, 1)
147 #define SYS_ID_PFR2_EL1                 sys_reg(3, 0, 0, 3, 4)
148 #define SYS_ID_DFR0_EL1                 sys_reg(3, 0, 0, 1, 2)
149 #define SYS_ID_DFR1_EL1                 sys_reg(3, 0, 0, 3, 5)
150 #define SYS_ID_AFR0_EL1                 sys_reg(3, 0, 0, 1, 3)
151 #define SYS_ID_MMFR0_EL1                sys_reg(3, 0, 0, 1, 4)
152 #define SYS_ID_MMFR1_EL1                sys_reg(3, 0, 0, 1, 5)
153 #define SYS_ID_MMFR2_EL1                sys_reg(3, 0, 0, 1, 6)
154 #define SYS_ID_MMFR3_EL1                sys_reg(3, 0, 0, 1, 7)
155 #define SYS_ID_MMFR4_EL1                sys_reg(3, 0, 0, 2, 6)
156 #define SYS_ID_MMFR5_EL1                sys_reg(3, 0, 0, 3, 6)
157
158 #define SYS_ID_ISAR0_EL1                sys_reg(3, 0, 0, 2, 0)
159 #define SYS_ID_ISAR1_EL1                sys_reg(3, 0, 0, 2, 1)
160 #define SYS_ID_ISAR2_EL1                sys_reg(3, 0, 0, 2, 2)
161 #define SYS_ID_ISAR3_EL1                sys_reg(3, 0, 0, 2, 3)
162 #define SYS_ID_ISAR4_EL1                sys_reg(3, 0, 0, 2, 4)
163 #define SYS_ID_ISAR5_EL1                sys_reg(3, 0, 0, 2, 5)
164 #define SYS_ID_ISAR6_EL1                sys_reg(3, 0, 0, 2, 7)
165
166 #define SYS_MVFR0_EL1                   sys_reg(3, 0, 0, 3, 0)
167 #define SYS_MVFR1_EL1                   sys_reg(3, 0, 0, 3, 1)
168 #define SYS_MVFR2_EL1                   sys_reg(3, 0, 0, 3, 2)
169
170 #define SYS_ID_AA64PFR0_EL1             sys_reg(3, 0, 0, 4, 0)
171 #define SYS_ID_AA64PFR1_EL1             sys_reg(3, 0, 0, 4, 1)
172 #define SYS_ID_AA64ZFR0_EL1             sys_reg(3, 0, 0, 4, 4)
173
174 #define SYS_ID_AA64DFR0_EL1             sys_reg(3, 0, 0, 5, 0)
175 #define SYS_ID_AA64DFR1_EL1             sys_reg(3, 0, 0, 5, 1)
176
177 #define SYS_ID_AA64AFR0_EL1             sys_reg(3, 0, 0, 5, 4)
178 #define SYS_ID_AA64AFR1_EL1             sys_reg(3, 0, 0, 5, 5)
179
180 #define SYS_ID_AA64ISAR0_EL1            sys_reg(3, 0, 0, 6, 0)
181 #define SYS_ID_AA64ISAR1_EL1            sys_reg(3, 0, 0, 6, 1)
182
183 #define SYS_ID_AA64MMFR0_EL1            sys_reg(3, 0, 0, 7, 0)
184 #define SYS_ID_AA64MMFR1_EL1            sys_reg(3, 0, 0, 7, 1)
185 #define SYS_ID_AA64MMFR2_EL1            sys_reg(3, 0, 0, 7, 2)
186
187 #define SYS_SCTLR_EL1                   sys_reg(3, 0, 1, 0, 0)
188 #define SYS_ACTLR_EL1                   sys_reg(3, 0, 1, 0, 1)
189 #define SYS_CPACR_EL1                   sys_reg(3, 0, 1, 0, 2)
190 #define SYS_RGSR_EL1                    sys_reg(3, 0, 1, 0, 5)
191 #define SYS_GCR_EL1                     sys_reg(3, 0, 1, 0, 6)
192
193 #define SYS_ZCR_EL1                     sys_reg(3, 0, 1, 2, 0)
194
195 #define SYS_TTBR0_EL1                   sys_reg(3, 0, 2, 0, 0)
196 #define SYS_TTBR1_EL1                   sys_reg(3, 0, 2, 0, 1)
197 #define SYS_TCR_EL1                     sys_reg(3, 0, 2, 0, 2)
198
199 #define SYS_APIAKEYLO_EL1               sys_reg(3, 0, 2, 1, 0)
200 #define SYS_APIAKEYHI_EL1               sys_reg(3, 0, 2, 1, 1)
201 #define SYS_APIBKEYLO_EL1               sys_reg(3, 0, 2, 1, 2)
202 #define SYS_APIBKEYHI_EL1               sys_reg(3, 0, 2, 1, 3)
203
204 #define SYS_APDAKEYLO_EL1               sys_reg(3, 0, 2, 2, 0)
205 #define SYS_APDAKEYHI_EL1               sys_reg(3, 0, 2, 2, 1)
206 #define SYS_APDBKEYLO_EL1               sys_reg(3, 0, 2, 2, 2)
207 #define SYS_APDBKEYHI_EL1               sys_reg(3, 0, 2, 2, 3)
208
209 #define SYS_APGAKEYLO_EL1               sys_reg(3, 0, 2, 3, 0)
210 #define SYS_APGAKEYHI_EL1               sys_reg(3, 0, 2, 3, 1)
211
212 #define SYS_SPSR_EL1                    sys_reg(3, 0, 4, 0, 0)
213 #define SYS_ELR_EL1                     sys_reg(3, 0, 4, 0, 1)
214
215 #define SYS_ICC_PMR_EL1                 sys_reg(3, 0, 4, 6, 0)
216
217 #define SYS_AFSR0_EL1                   sys_reg(3, 0, 5, 1, 0)
218 #define SYS_AFSR1_EL1                   sys_reg(3, 0, 5, 1, 1)
219 #define SYS_ESR_EL1                     sys_reg(3, 0, 5, 2, 0)
220
221 #define SYS_ERRIDR_EL1                  sys_reg(3, 0, 5, 3, 0)
222 #define SYS_ERRSELR_EL1                 sys_reg(3, 0, 5, 3, 1)
223 #define SYS_ERXFR_EL1                   sys_reg(3, 0, 5, 4, 0)
224 #define SYS_ERXCTLR_EL1                 sys_reg(3, 0, 5, 4, 1)
225 #define SYS_ERXSTATUS_EL1               sys_reg(3, 0, 5, 4, 2)
226 #define SYS_ERXADDR_EL1                 sys_reg(3, 0, 5, 4, 3)
227 #define SYS_ERXMISC0_EL1                sys_reg(3, 0, 5, 5, 0)
228 #define SYS_ERXMISC1_EL1                sys_reg(3, 0, 5, 5, 1)
229 #define SYS_TFSR_EL1                    sys_reg(3, 0, 5, 6, 0)
230 #define SYS_TFSRE0_EL1                  sys_reg(3, 0, 5, 6, 1)
231
232 #define SYS_FAR_EL1                     sys_reg(3, 0, 6, 0, 0)
233 #define SYS_PAR_EL1                     sys_reg(3, 0, 7, 4, 0)
234
235 #define SYS_PAR_EL1_F                   BIT(0)
236 #define SYS_PAR_EL1_FST                 GENMASK(6, 1)
237
238 /*** Statistical Profiling Extension ***/
239 /* ID registers */
240 #define SYS_PMSIDR_EL1                  sys_reg(3, 0, 9, 9, 7)
241 #define SYS_PMSIDR_EL1_FE_SHIFT         0
242 #define SYS_PMSIDR_EL1_FT_SHIFT         1
243 #define SYS_PMSIDR_EL1_FL_SHIFT         2
244 #define SYS_PMSIDR_EL1_ARCHINST_SHIFT   3
245 #define SYS_PMSIDR_EL1_LDS_SHIFT        4
246 #define SYS_PMSIDR_EL1_ERND_SHIFT       5
247 #define SYS_PMSIDR_EL1_INTERVAL_SHIFT   8
248 #define SYS_PMSIDR_EL1_INTERVAL_MASK    0xfUL
249 #define SYS_PMSIDR_EL1_MAXSIZE_SHIFT    12
250 #define SYS_PMSIDR_EL1_MAXSIZE_MASK     0xfUL
251 #define SYS_PMSIDR_EL1_COUNTSIZE_SHIFT  16
252 #define SYS_PMSIDR_EL1_COUNTSIZE_MASK   0xfUL
253
254 #define SYS_PMBIDR_EL1                  sys_reg(3, 0, 9, 10, 7)
255 #define SYS_PMBIDR_EL1_ALIGN_SHIFT      0
256 #define SYS_PMBIDR_EL1_ALIGN_MASK       0xfU
257 #define SYS_PMBIDR_EL1_P_SHIFT          4
258 #define SYS_PMBIDR_EL1_F_SHIFT          5
259
260 /* Sampling controls */
261 #define SYS_PMSCR_EL1                   sys_reg(3, 0, 9, 9, 0)
262 #define SYS_PMSCR_EL1_E0SPE_SHIFT       0
263 #define SYS_PMSCR_EL1_E1SPE_SHIFT       1
264 #define SYS_PMSCR_EL1_CX_SHIFT          3
265 #define SYS_PMSCR_EL1_PA_SHIFT          4
266 #define SYS_PMSCR_EL1_TS_SHIFT          5
267 #define SYS_PMSCR_EL1_PCT_SHIFT         6
268
269 #define SYS_PMSCR_EL2                   sys_reg(3, 4, 9, 9, 0)
270 #define SYS_PMSCR_EL2_E0HSPE_SHIFT      0
271 #define SYS_PMSCR_EL2_E2SPE_SHIFT       1
272 #define SYS_PMSCR_EL2_CX_SHIFT          3
273 #define SYS_PMSCR_EL2_PA_SHIFT          4
274 #define SYS_PMSCR_EL2_TS_SHIFT          5
275 #define SYS_PMSCR_EL2_PCT_SHIFT         6
276
277 #define SYS_PMSICR_EL1                  sys_reg(3, 0, 9, 9, 2)
278
279 #define SYS_PMSIRR_EL1                  sys_reg(3, 0, 9, 9, 3)
280 #define SYS_PMSIRR_EL1_RND_SHIFT        0
281 #define SYS_PMSIRR_EL1_INTERVAL_SHIFT   8
282 #define SYS_PMSIRR_EL1_INTERVAL_MASK    0xffffffUL
283
284 /* Filtering controls */
285 #define SYS_PMSFCR_EL1                  sys_reg(3, 0, 9, 9, 4)
286 #define SYS_PMSFCR_EL1_FE_SHIFT         0
287 #define SYS_PMSFCR_EL1_FT_SHIFT         1
288 #define SYS_PMSFCR_EL1_FL_SHIFT         2
289 #define SYS_PMSFCR_EL1_B_SHIFT          16
290 #define SYS_PMSFCR_EL1_LD_SHIFT         17
291 #define SYS_PMSFCR_EL1_ST_SHIFT         18
292
293 #define SYS_PMSEVFR_EL1                 sys_reg(3, 0, 9, 9, 5)
294 #define SYS_PMSEVFR_EL1_RES0            0x0000ffff00ff0f55UL
295
296 #define SYS_PMSLATFR_EL1                sys_reg(3, 0, 9, 9, 6)
297 #define SYS_PMSLATFR_EL1_MINLAT_SHIFT   0
298
299 /* Buffer controls */
300 #define SYS_PMBLIMITR_EL1               sys_reg(3, 0, 9, 10, 0)
301 #define SYS_PMBLIMITR_EL1_E_SHIFT       0
302 #define SYS_PMBLIMITR_EL1_FM_SHIFT      1
303 #define SYS_PMBLIMITR_EL1_FM_MASK       0x3UL
304 #define SYS_PMBLIMITR_EL1_FM_STOP_IRQ   (0 << SYS_PMBLIMITR_EL1_FM_SHIFT)
305
306 #define SYS_PMBPTR_EL1                  sys_reg(3, 0, 9, 10, 1)
307
308 /* Buffer error reporting */
309 #define SYS_PMBSR_EL1                   sys_reg(3, 0, 9, 10, 3)
310 #define SYS_PMBSR_EL1_COLL_SHIFT        16
311 #define SYS_PMBSR_EL1_S_SHIFT           17
312 #define SYS_PMBSR_EL1_EA_SHIFT          18
313 #define SYS_PMBSR_EL1_DL_SHIFT          19
314 #define SYS_PMBSR_EL1_EC_SHIFT          26
315 #define SYS_PMBSR_EL1_EC_MASK           0x3fUL
316
317 #define SYS_PMBSR_EL1_EC_BUF            (0x0UL << SYS_PMBSR_EL1_EC_SHIFT)
318 #define SYS_PMBSR_EL1_EC_FAULT_S1       (0x24UL << SYS_PMBSR_EL1_EC_SHIFT)
319 #define SYS_PMBSR_EL1_EC_FAULT_S2       (0x25UL << SYS_PMBSR_EL1_EC_SHIFT)
320
321 #define SYS_PMBSR_EL1_FAULT_FSC_SHIFT   0
322 #define SYS_PMBSR_EL1_FAULT_FSC_MASK    0x3fUL
323
324 #define SYS_PMBSR_EL1_BUF_BSC_SHIFT     0
325 #define SYS_PMBSR_EL1_BUF_BSC_MASK      0x3fUL
326
327 #define SYS_PMBSR_EL1_BUF_BSC_FULL      (0x1UL << SYS_PMBSR_EL1_BUF_BSC_SHIFT)
328
329 /*** End of Statistical Profiling Extension ***/
330
331 #define SYS_PMINTENSET_EL1              sys_reg(3, 0, 9, 14, 1)
332 #define SYS_PMINTENCLR_EL1              sys_reg(3, 0, 9, 14, 2)
333
334 #define SYS_PMMIR_EL1                   sys_reg(3, 0, 9, 14, 6)
335
336 #define SYS_MAIR_EL1                    sys_reg(3, 0, 10, 2, 0)
337 #define SYS_AMAIR_EL1                   sys_reg(3, 0, 10, 3, 0)
338
339 #define SYS_LORSA_EL1                   sys_reg(3, 0, 10, 4, 0)
340 #define SYS_LOREA_EL1                   sys_reg(3, 0, 10, 4, 1)
341 #define SYS_LORN_EL1                    sys_reg(3, 0, 10, 4, 2)
342 #define SYS_LORC_EL1                    sys_reg(3, 0, 10, 4, 3)
343 #define SYS_LORID_EL1                   sys_reg(3, 0, 10, 4, 7)
344
345 #define SYS_VBAR_EL1                    sys_reg(3, 0, 12, 0, 0)
346 #define SYS_DISR_EL1                    sys_reg(3, 0, 12, 1, 1)
347
348 #define SYS_ICC_IAR0_EL1                sys_reg(3, 0, 12, 8, 0)
349 #define SYS_ICC_EOIR0_EL1               sys_reg(3, 0, 12, 8, 1)
350 #define SYS_ICC_HPPIR0_EL1              sys_reg(3, 0, 12, 8, 2)
351 #define SYS_ICC_BPR0_EL1                sys_reg(3, 0, 12, 8, 3)
352 #define SYS_ICC_AP0Rn_EL1(n)            sys_reg(3, 0, 12, 8, 4 | n)
353 #define SYS_ICC_AP0R0_EL1               SYS_ICC_AP0Rn_EL1(0)
354 #define SYS_ICC_AP0R1_EL1               SYS_ICC_AP0Rn_EL1(1)
355 #define SYS_ICC_AP0R2_EL1               SYS_ICC_AP0Rn_EL1(2)
356 #define SYS_ICC_AP0R3_EL1               SYS_ICC_AP0Rn_EL1(3)
357 #define SYS_ICC_AP1Rn_EL1(n)            sys_reg(3, 0, 12, 9, n)
358 #define SYS_ICC_AP1R0_EL1               SYS_ICC_AP1Rn_EL1(0)
359 #define SYS_ICC_AP1R1_EL1               SYS_ICC_AP1Rn_EL1(1)
360 #define SYS_ICC_AP1R2_EL1               SYS_ICC_AP1Rn_EL1(2)
361 #define SYS_ICC_AP1R3_EL1               SYS_ICC_AP1Rn_EL1(3)
362 #define SYS_ICC_DIR_EL1                 sys_reg(3, 0, 12, 11, 1)
363 #define SYS_ICC_RPR_EL1                 sys_reg(3, 0, 12, 11, 3)
364 #define SYS_ICC_SGI1R_EL1               sys_reg(3, 0, 12, 11, 5)
365 #define SYS_ICC_ASGI1R_EL1              sys_reg(3, 0, 12, 11, 6)
366 #define SYS_ICC_SGI0R_EL1               sys_reg(3, 0, 12, 11, 7)
367 #define SYS_ICC_IAR1_EL1                sys_reg(3, 0, 12, 12, 0)
368 #define SYS_ICC_EOIR1_EL1               sys_reg(3, 0, 12, 12, 1)
369 #define SYS_ICC_HPPIR1_EL1              sys_reg(3, 0, 12, 12, 2)
370 #define SYS_ICC_BPR1_EL1                sys_reg(3, 0, 12, 12, 3)
371 #define SYS_ICC_CTLR_EL1                sys_reg(3, 0, 12, 12, 4)
372 #define SYS_ICC_SRE_EL1                 sys_reg(3, 0, 12, 12, 5)
373 #define SYS_ICC_IGRPEN0_EL1             sys_reg(3, 0, 12, 12, 6)
374 #define SYS_ICC_IGRPEN1_EL1             sys_reg(3, 0, 12, 12, 7)
375
376 #define SYS_CONTEXTIDR_EL1              sys_reg(3, 0, 13, 0, 1)
377 #define SYS_TPIDR_EL1                   sys_reg(3, 0, 13, 0, 4)
378
379 #define SYS_SCXTNUM_EL1                 sys_reg(3, 0, 13, 0, 7)
380
381 #define SYS_CNTKCTL_EL1                 sys_reg(3, 0, 14, 1, 0)
382
383 #define SYS_CCSIDR_EL1                  sys_reg(3, 1, 0, 0, 0)
384 #define SYS_CLIDR_EL1                   sys_reg(3, 1, 0, 0, 1)
385 #define SYS_GMID_EL1                    sys_reg(3, 1, 0, 0, 4)
386 #define SYS_AIDR_EL1                    sys_reg(3, 1, 0, 0, 7)
387
388 #define SYS_CSSELR_EL1                  sys_reg(3, 2, 0, 0, 0)
389
390 #define SYS_CTR_EL0                     sys_reg(3, 3, 0, 0, 1)
391 #define SYS_DCZID_EL0                   sys_reg(3, 3, 0, 0, 7)
392
393 #define SYS_RNDR_EL0                    sys_reg(3, 3, 2, 4, 0)
394 #define SYS_RNDRRS_EL0                  sys_reg(3, 3, 2, 4, 1)
395
396 #define SYS_PMCR_EL0                    sys_reg(3, 3, 9, 12, 0)
397 #define SYS_PMCNTENSET_EL0              sys_reg(3, 3, 9, 12, 1)
398 #define SYS_PMCNTENCLR_EL0              sys_reg(3, 3, 9, 12, 2)
399 #define SYS_PMOVSCLR_EL0                sys_reg(3, 3, 9, 12, 3)
400 #define SYS_PMSWINC_EL0                 sys_reg(3, 3, 9, 12, 4)
401 #define SYS_PMSELR_EL0                  sys_reg(3, 3, 9, 12, 5)
402 #define SYS_PMCEID0_EL0                 sys_reg(3, 3, 9, 12, 6)
403 #define SYS_PMCEID1_EL0                 sys_reg(3, 3, 9, 12, 7)
404 #define SYS_PMCCNTR_EL0                 sys_reg(3, 3, 9, 13, 0)
405 #define SYS_PMXEVTYPER_EL0              sys_reg(3, 3, 9, 13, 1)
406 #define SYS_PMXEVCNTR_EL0               sys_reg(3, 3, 9, 13, 2)
407 #define SYS_PMUSERENR_EL0               sys_reg(3, 3, 9, 14, 0)
408 #define SYS_PMOVSSET_EL0                sys_reg(3, 3, 9, 14, 3)
409
410 #define SYS_TPIDR_EL0                   sys_reg(3, 3, 13, 0, 2)
411 #define SYS_TPIDRRO_EL0                 sys_reg(3, 3, 13, 0, 3)
412
413 #define SYS_SCXTNUM_EL0                 sys_reg(3, 3, 13, 0, 7)
414
415 /* Definitions for system register interface to AMU for ARMv8.4 onwards */
416 #define SYS_AM_EL0(crm, op2)            sys_reg(3, 3, 13, (crm), (op2))
417 #define SYS_AMCR_EL0                    SYS_AM_EL0(2, 0)
418 #define SYS_AMCFGR_EL0                  SYS_AM_EL0(2, 1)
419 #define SYS_AMCGCR_EL0                  SYS_AM_EL0(2, 2)
420 #define SYS_AMUSERENR_EL0               SYS_AM_EL0(2, 3)
421 #define SYS_AMCNTENCLR0_EL0             SYS_AM_EL0(2, 4)
422 #define SYS_AMCNTENSET0_EL0             SYS_AM_EL0(2, 5)
423 #define SYS_AMCNTENCLR1_EL0             SYS_AM_EL0(3, 0)
424 #define SYS_AMCNTENSET1_EL0             SYS_AM_EL0(3, 1)
425
426 /*
427  * Group 0 of activity monitors (architected):
428  *                op0  op1  CRn   CRm       op2
429  * Counter:       11   011  1101  010:n<3>  n<2:0>
430  * Type:          11   011  1101  011:n<3>  n<2:0>
431  * n: 0-15
432  *
433  * Group 1 of activity monitors (auxiliary):
434  *                op0  op1  CRn   CRm       op2
435  * Counter:       11   011  1101  110:n<3>  n<2:0>
436  * Type:          11   011  1101  111:n<3>  n<2:0>
437  * n: 0-15
438  */
439
440 #define SYS_AMEVCNTR0_EL0(n)            SYS_AM_EL0(4 + ((n) >> 3), (n) & 7)
441 #define SYS_AMEVTYPER0_EL0(n)           SYS_AM_EL0(6 + ((n) >> 3), (n) & 7)
442 #define SYS_AMEVCNTR1_EL0(n)            SYS_AM_EL0(12 + ((n) >> 3), (n) & 7)
443 #define SYS_AMEVTYPER1_EL0(n)           SYS_AM_EL0(14 + ((n) >> 3), (n) & 7)
444
445 /* AMU v1: Fixed (architecturally defined) activity monitors */
446 #define SYS_AMEVCNTR0_CORE_EL0          SYS_AMEVCNTR0_EL0(0)
447 #define SYS_AMEVCNTR0_CONST_EL0         SYS_AMEVCNTR0_EL0(1)
448 #define SYS_AMEVCNTR0_INST_RET_EL0      SYS_AMEVCNTR0_EL0(2)
449 #define SYS_AMEVCNTR0_MEM_STALL         SYS_AMEVCNTR0_EL0(3)
450
451 #define SYS_CNTFRQ_EL0                  sys_reg(3, 3, 14, 0, 0)
452
453 #define SYS_CNTP_TVAL_EL0               sys_reg(3, 3, 14, 2, 0)
454 #define SYS_CNTP_CTL_EL0                sys_reg(3, 3, 14, 2, 1)
455 #define SYS_CNTP_CVAL_EL0               sys_reg(3, 3, 14, 2, 2)
456
457 #define SYS_CNTV_CTL_EL0                sys_reg(3, 3, 14, 3, 1)
458 #define SYS_CNTV_CVAL_EL0               sys_reg(3, 3, 14, 3, 2)
459
460 #define SYS_AARCH32_CNTP_TVAL           sys_reg(0, 0, 14, 2, 0)
461 #define SYS_AARCH32_CNTP_CTL            sys_reg(0, 0, 14, 2, 1)
462 #define SYS_AARCH32_CNTP_CVAL           sys_reg(0, 2, 0, 14, 0)
463
464 #define __PMEV_op2(n)                   ((n) & 0x7)
465 #define __CNTR_CRm(n)                   (0x8 | (((n) >> 3) & 0x3))
466 #define SYS_PMEVCNTRn_EL0(n)            sys_reg(3, 3, 14, __CNTR_CRm(n), __PMEV_op2(n))
467 #define __TYPER_CRm(n)                  (0xc | (((n) >> 3) & 0x3))
468 #define SYS_PMEVTYPERn_EL0(n)           sys_reg(3, 3, 14, __TYPER_CRm(n), __PMEV_op2(n))
469
470 #define SYS_PMCCFILTR_EL0               sys_reg(3, 3, 14, 15, 7)
471
472 #define SYS_ZCR_EL2                     sys_reg(3, 4, 1, 2, 0)
473 #define SYS_DACR32_EL2                  sys_reg(3, 4, 3, 0, 0)
474 #define SYS_SPSR_EL2                    sys_reg(3, 4, 4, 0, 0)
475 #define SYS_ELR_EL2                     sys_reg(3, 4, 4, 0, 1)
476 #define SYS_IFSR32_EL2                  sys_reg(3, 4, 5, 0, 1)
477 #define SYS_ESR_EL2                     sys_reg(3, 4, 5, 2, 0)
478 #define SYS_VSESR_EL2                   sys_reg(3, 4, 5, 2, 3)
479 #define SYS_FPEXC32_EL2                 sys_reg(3, 4, 5, 3, 0)
480 #define SYS_TFSR_EL2                    sys_reg(3, 4, 5, 6, 0)
481 #define SYS_FAR_EL2                     sys_reg(3, 4, 6, 0, 0)
482
483 #define SYS_VDISR_EL2                   sys_reg(3, 4, 12, 1,  1)
484 #define __SYS__AP0Rx_EL2(x)             sys_reg(3, 4, 12, 8, x)
485 #define SYS_ICH_AP0R0_EL2               __SYS__AP0Rx_EL2(0)
486 #define SYS_ICH_AP0R1_EL2               __SYS__AP0Rx_EL2(1)
487 #define SYS_ICH_AP0R2_EL2               __SYS__AP0Rx_EL2(2)
488 #define SYS_ICH_AP0R3_EL2               __SYS__AP0Rx_EL2(3)
489
490 #define __SYS__AP1Rx_EL2(x)             sys_reg(3, 4, 12, 9, x)
491 #define SYS_ICH_AP1R0_EL2               __SYS__AP1Rx_EL2(0)
492 #define SYS_ICH_AP1R1_EL2               __SYS__AP1Rx_EL2(1)
493 #define SYS_ICH_AP1R2_EL2               __SYS__AP1Rx_EL2(2)
494 #define SYS_ICH_AP1R3_EL2               __SYS__AP1Rx_EL2(3)
495
496 #define SYS_ICH_VSEIR_EL2               sys_reg(3, 4, 12, 9, 4)
497 #define SYS_ICC_SRE_EL2                 sys_reg(3, 4, 12, 9, 5)
498 #define SYS_ICH_HCR_EL2                 sys_reg(3, 4, 12, 11, 0)
499 #define SYS_ICH_VTR_EL2                 sys_reg(3, 4, 12, 11, 1)
500 #define SYS_ICH_MISR_EL2                sys_reg(3, 4, 12, 11, 2)
501 #define SYS_ICH_EISR_EL2                sys_reg(3, 4, 12, 11, 3)
502 #define SYS_ICH_ELRSR_EL2               sys_reg(3, 4, 12, 11, 5)
503 #define SYS_ICH_VMCR_EL2                sys_reg(3, 4, 12, 11, 7)
504
505 #define __SYS__LR0_EL2(x)               sys_reg(3, 4, 12, 12, x)
506 #define SYS_ICH_LR0_EL2                 __SYS__LR0_EL2(0)
507 #define SYS_ICH_LR1_EL2                 __SYS__LR0_EL2(1)
508 #define SYS_ICH_LR2_EL2                 __SYS__LR0_EL2(2)
509 #define SYS_ICH_LR3_EL2                 __SYS__LR0_EL2(3)
510 #define SYS_ICH_LR4_EL2                 __SYS__LR0_EL2(4)
511 #define SYS_ICH_LR5_EL2                 __SYS__LR0_EL2(5)
512 #define SYS_ICH_LR6_EL2                 __SYS__LR0_EL2(6)
513 #define SYS_ICH_LR7_EL2                 __SYS__LR0_EL2(7)
514
515 #define __SYS__LR8_EL2(x)               sys_reg(3, 4, 12, 13, x)
516 #define SYS_ICH_LR8_EL2                 __SYS__LR8_EL2(0)
517 #define SYS_ICH_LR9_EL2                 __SYS__LR8_EL2(1)
518 #define SYS_ICH_LR10_EL2                __SYS__LR8_EL2(2)
519 #define SYS_ICH_LR11_EL2                __SYS__LR8_EL2(3)
520 #define SYS_ICH_LR12_EL2                __SYS__LR8_EL2(4)
521 #define SYS_ICH_LR13_EL2                __SYS__LR8_EL2(5)
522 #define SYS_ICH_LR14_EL2                __SYS__LR8_EL2(6)
523 #define SYS_ICH_LR15_EL2                __SYS__LR8_EL2(7)
524
525 /* VHE encodings for architectural EL0/1 system registers */
526 #define SYS_SCTLR_EL12                  sys_reg(3, 5, 1, 0, 0)
527 #define SYS_CPACR_EL12                  sys_reg(3, 5, 1, 0, 2)
528 #define SYS_ZCR_EL12                    sys_reg(3, 5, 1, 2, 0)
529 #define SYS_TTBR0_EL12                  sys_reg(3, 5, 2, 0, 0)
530 #define SYS_TTBR1_EL12                  sys_reg(3, 5, 2, 0, 1)
531 #define SYS_TCR_EL12                    sys_reg(3, 5, 2, 0, 2)
532 #define SYS_SPSR_EL12                   sys_reg(3, 5, 4, 0, 0)
533 #define SYS_ELR_EL12                    sys_reg(3, 5, 4, 0, 1)
534 #define SYS_AFSR0_EL12                  sys_reg(3, 5, 5, 1, 0)
535 #define SYS_AFSR1_EL12                  sys_reg(3, 5, 5, 1, 1)
536 #define SYS_ESR_EL12                    sys_reg(3, 5, 5, 2, 0)
537 #define SYS_TFSR_EL12                   sys_reg(3, 5, 5, 6, 0)
538 #define SYS_FAR_EL12                    sys_reg(3, 5, 6, 0, 0)
539 #define SYS_MAIR_EL12                   sys_reg(3, 5, 10, 2, 0)
540 #define SYS_AMAIR_EL12                  sys_reg(3, 5, 10, 3, 0)
541 #define SYS_VBAR_EL12                   sys_reg(3, 5, 12, 0, 0)
542 #define SYS_CONTEXTIDR_EL12             sys_reg(3, 5, 13, 0, 1)
543 #define SYS_CNTKCTL_EL12                sys_reg(3, 5, 14, 1, 0)
544 #define SYS_CNTP_TVAL_EL02              sys_reg(3, 5, 14, 2, 0)
545 #define SYS_CNTP_CTL_EL02               sys_reg(3, 5, 14, 2, 1)
546 #define SYS_CNTP_CVAL_EL02              sys_reg(3, 5, 14, 2, 2)
547 #define SYS_CNTV_TVAL_EL02              sys_reg(3, 5, 14, 3, 0)
548 #define SYS_CNTV_CTL_EL02               sys_reg(3, 5, 14, 3, 1)
549 #define SYS_CNTV_CVAL_EL02              sys_reg(3, 5, 14, 3, 2)
550
551 /* Common SCTLR_ELx flags. */
552 #define SCTLR_ELx_DSSBS (BIT(44))
553 #define SCTLR_ELx_ATA   (BIT(43))
554
555 #define SCTLR_ELx_TCF_SHIFT     40
556 #define SCTLR_ELx_TCF_NONE      (UL(0x0) << SCTLR_ELx_TCF_SHIFT)
557 #define SCTLR_ELx_TCF_SYNC      (UL(0x1) << SCTLR_ELx_TCF_SHIFT)
558 #define SCTLR_ELx_TCF_ASYNC     (UL(0x2) << SCTLR_ELx_TCF_SHIFT)
559 #define SCTLR_ELx_TCF_MASK      (UL(0x3) << SCTLR_ELx_TCF_SHIFT)
560
561 #define SCTLR_ELx_ITFSB (BIT(37))
562 #define SCTLR_ELx_ENIA  (BIT(31))
563 #define SCTLR_ELx_ENIB  (BIT(30))
564 #define SCTLR_ELx_ENDA  (BIT(27))
565 #define SCTLR_ELx_EE    (BIT(25))
566 #define SCTLR_ELx_IESB  (BIT(21))
567 #define SCTLR_ELx_WXN   (BIT(19))
568 #define SCTLR_ELx_ENDB  (BIT(13))
569 #define SCTLR_ELx_I     (BIT(12))
570 #define SCTLR_ELx_SA    (BIT(3))
571 #define SCTLR_ELx_C     (BIT(2))
572 #define SCTLR_ELx_A     (BIT(1))
573 #define SCTLR_ELx_M     (BIT(0))
574
575 #define SCTLR_ELx_FLAGS (SCTLR_ELx_M  | SCTLR_ELx_A | SCTLR_ELx_C | \
576                          SCTLR_ELx_SA | SCTLR_ELx_I | SCTLR_ELx_IESB)
577
578 /* SCTLR_EL2 specific flags. */
579 #define SCTLR_EL2_RES1  ((BIT(4))  | (BIT(5))  | (BIT(11)) | (BIT(16)) | \
580                          (BIT(18)) | (BIT(22)) | (BIT(23)) | (BIT(28)) | \
581                          (BIT(29)))
582
583 #ifdef CONFIG_CPU_BIG_ENDIAN
584 #define ENDIAN_SET_EL2          SCTLR_ELx_EE
585 #else
586 #define ENDIAN_SET_EL2          0
587 #endif
588
589 #define INIT_SCTLR_EL2_MMU_OFF \
590         (SCTLR_EL2_RES1 | ENDIAN_SET_EL2)
591
592 /* SCTLR_EL1 specific flags. */
593 #define SCTLR_EL1_ATA0          (BIT(42))
594
595 #define SCTLR_EL1_TCF0_SHIFT    38
596 #define SCTLR_EL1_TCF0_NONE     (UL(0x0) << SCTLR_EL1_TCF0_SHIFT)
597 #define SCTLR_EL1_TCF0_SYNC     (UL(0x1) << SCTLR_EL1_TCF0_SHIFT)
598 #define SCTLR_EL1_TCF0_ASYNC    (UL(0x2) << SCTLR_EL1_TCF0_SHIFT)
599 #define SCTLR_EL1_TCF0_MASK     (UL(0x3) << SCTLR_EL1_TCF0_SHIFT)
600
601 #define SCTLR_EL1_BT1           (BIT(36))
602 #define SCTLR_EL1_BT0           (BIT(35))
603 #define SCTLR_EL1_UCI           (BIT(26))
604 #define SCTLR_EL1_E0E           (BIT(24))
605 #define SCTLR_EL1_SPAN          (BIT(23))
606 #define SCTLR_EL1_NTWE          (BIT(18))
607 #define SCTLR_EL1_NTWI          (BIT(16))
608 #define SCTLR_EL1_UCT           (BIT(15))
609 #define SCTLR_EL1_DZE           (BIT(14))
610 #define SCTLR_EL1_UMA           (BIT(9))
611 #define SCTLR_EL1_SED           (BIT(8))
612 #define SCTLR_EL1_ITD           (BIT(7))
613 #define SCTLR_EL1_CP15BEN       (BIT(5))
614 #define SCTLR_EL1_SA0           (BIT(4))
615
616 #define SCTLR_EL1_RES1  ((BIT(11)) | (BIT(20)) | (BIT(22)) | (BIT(28)) | \
617                          (BIT(29)))
618
619 #ifdef CONFIG_CPU_BIG_ENDIAN
620 #define ENDIAN_SET_EL1          (SCTLR_EL1_E0E | SCTLR_ELx_EE)
621 #else
622 #define ENDIAN_SET_EL1          0
623 #endif
624
625 #define INIT_SCTLR_EL1_MMU_OFF \
626         (ENDIAN_SET_EL1 | SCTLR_EL1_RES1)
627
628 #define INIT_SCTLR_EL1_MMU_ON \
629         (SCTLR_ELx_M    | SCTLR_ELx_C    | SCTLR_ELx_SA   | SCTLR_EL1_SA0   | \
630          SCTLR_EL1_SED  | SCTLR_ELx_I    | SCTLR_EL1_DZE  | SCTLR_EL1_UCT   | \
631          SCTLR_EL1_NTWE | SCTLR_ELx_IESB | SCTLR_EL1_SPAN | SCTLR_ELx_ITFSB | \
632          SCTLR_ELx_ATA  | SCTLR_EL1_ATA0 | ENDIAN_SET_EL1 | SCTLR_EL1_UCI   | \
633          SCTLR_EL1_RES1)
634
635 /* MAIR_ELx memory attributes (used by Linux) */
636 #define MAIR_ATTR_DEVICE_nGnRnE         UL(0x00)
637 #define MAIR_ATTR_DEVICE_nGnRE          UL(0x04)
638 #define MAIR_ATTR_DEVICE_GRE            UL(0x0c)
639 #define MAIR_ATTR_NORMAL_NC             UL(0x44)
640 #define MAIR_ATTR_NORMAL_WT             UL(0xbb)
641 #define MAIR_ATTR_NORMAL_TAGGED         UL(0xf0)
642 #define MAIR_ATTR_NORMAL                UL(0xff)
643 #define MAIR_ATTR_MASK                  UL(0xff)
644
645 /* Position the attr at the correct index */
646 #define MAIR_ATTRIDX(attr, idx)         ((attr) << ((idx) * 8))
647
648 /* id_aa64isar0 */
649 #define ID_AA64ISAR0_RNDR_SHIFT         60
650 #define ID_AA64ISAR0_TLB_SHIFT          56
651 #define ID_AA64ISAR0_TS_SHIFT           52
652 #define ID_AA64ISAR0_FHM_SHIFT          48
653 #define ID_AA64ISAR0_DP_SHIFT           44
654 #define ID_AA64ISAR0_SM4_SHIFT          40
655 #define ID_AA64ISAR0_SM3_SHIFT          36
656 #define ID_AA64ISAR0_SHA3_SHIFT         32
657 #define ID_AA64ISAR0_RDM_SHIFT          28
658 #define ID_AA64ISAR0_ATOMICS_SHIFT      20
659 #define ID_AA64ISAR0_CRC32_SHIFT        16
660 #define ID_AA64ISAR0_SHA2_SHIFT         12
661 #define ID_AA64ISAR0_SHA1_SHIFT         8
662 #define ID_AA64ISAR0_AES_SHIFT          4
663
664 #define ID_AA64ISAR0_TLB_RANGE_NI       0x0
665 #define ID_AA64ISAR0_TLB_RANGE          0x2
666
667 /* id_aa64isar1 */
668 #define ID_AA64ISAR1_I8MM_SHIFT         52
669 #define ID_AA64ISAR1_DGH_SHIFT          48
670 #define ID_AA64ISAR1_BF16_SHIFT         44
671 #define ID_AA64ISAR1_SPECRES_SHIFT      40
672 #define ID_AA64ISAR1_SB_SHIFT           36
673 #define ID_AA64ISAR1_FRINTTS_SHIFT      32
674 #define ID_AA64ISAR1_GPI_SHIFT          28
675 #define ID_AA64ISAR1_GPA_SHIFT          24
676 #define ID_AA64ISAR1_LRCPC_SHIFT        20
677 #define ID_AA64ISAR1_FCMA_SHIFT         16
678 #define ID_AA64ISAR1_JSCVT_SHIFT        12
679 #define ID_AA64ISAR1_API_SHIFT          8
680 #define ID_AA64ISAR1_APA_SHIFT          4
681 #define ID_AA64ISAR1_DPB_SHIFT          0
682
683 #define ID_AA64ISAR1_APA_NI                     0x0
684 #define ID_AA64ISAR1_APA_ARCHITECTED            0x1
685 #define ID_AA64ISAR1_APA_ARCH_EPAC              0x2
686 #define ID_AA64ISAR1_APA_ARCH_EPAC2             0x3
687 #define ID_AA64ISAR1_APA_ARCH_EPAC2_FPAC        0x4
688 #define ID_AA64ISAR1_APA_ARCH_EPAC2_FPAC_CMB    0x5
689 #define ID_AA64ISAR1_API_NI                     0x0
690 #define ID_AA64ISAR1_API_IMP_DEF                0x1
691 #define ID_AA64ISAR1_API_IMP_DEF_EPAC           0x2
692 #define ID_AA64ISAR1_API_IMP_DEF_EPAC2          0x3
693 #define ID_AA64ISAR1_API_IMP_DEF_EPAC2_FPAC     0x4
694 #define ID_AA64ISAR1_API_IMP_DEF_EPAC2_FPAC_CMB 0x5
695 #define ID_AA64ISAR1_GPA_NI                     0x0
696 #define ID_AA64ISAR1_GPA_ARCHITECTED            0x1
697 #define ID_AA64ISAR1_GPI_NI                     0x0
698 #define ID_AA64ISAR1_GPI_IMP_DEF                0x1
699
700 /* id_aa64pfr0 */
701 #define ID_AA64PFR0_CSV3_SHIFT          60
702 #define ID_AA64PFR0_CSV2_SHIFT          56
703 #define ID_AA64PFR0_DIT_SHIFT           48
704 #define ID_AA64PFR0_AMU_SHIFT           44
705 #define ID_AA64PFR0_MPAM_SHIFT          40
706 #define ID_AA64PFR0_SEL2_SHIFT          36
707 #define ID_AA64PFR0_SVE_SHIFT           32
708 #define ID_AA64PFR0_RAS_SHIFT           28
709 #define ID_AA64PFR0_GIC_SHIFT           24
710 #define ID_AA64PFR0_ASIMD_SHIFT         20
711 #define ID_AA64PFR0_FP_SHIFT            16
712 #define ID_AA64PFR0_EL3_SHIFT           12
713 #define ID_AA64PFR0_EL2_SHIFT           8
714 #define ID_AA64PFR0_EL1_SHIFT           4
715 #define ID_AA64PFR0_EL0_SHIFT           0
716
717 #define ID_AA64PFR0_AMU                 0x1
718 #define ID_AA64PFR0_SVE                 0x1
719 #define ID_AA64PFR0_RAS_V1              0x1
720 #define ID_AA64PFR0_FP_NI               0xf
721 #define ID_AA64PFR0_FP_SUPPORTED        0x0
722 #define ID_AA64PFR0_ASIMD_NI            0xf
723 #define ID_AA64PFR0_ASIMD_SUPPORTED     0x0
724 #define ID_AA64PFR0_EL1_64BIT_ONLY      0x1
725 #define ID_AA64PFR0_EL1_32BIT_64BIT     0x2
726 #define ID_AA64PFR0_EL0_64BIT_ONLY      0x1
727 #define ID_AA64PFR0_EL0_32BIT_64BIT     0x2
728
729 /* id_aa64pfr1 */
730 #define ID_AA64PFR1_MPAMFRAC_SHIFT      16
731 #define ID_AA64PFR1_RASFRAC_SHIFT       12
732 #define ID_AA64PFR1_MTE_SHIFT           8
733 #define ID_AA64PFR1_SSBS_SHIFT          4
734 #define ID_AA64PFR1_BT_SHIFT            0
735
736 #define ID_AA64PFR1_SSBS_PSTATE_NI      0
737 #define ID_AA64PFR1_SSBS_PSTATE_ONLY    1
738 #define ID_AA64PFR1_SSBS_PSTATE_INSNS   2
739 #define ID_AA64PFR1_BT_BTI              0x1
740
741 #define ID_AA64PFR1_MTE_NI              0x0
742 #define ID_AA64PFR1_MTE_EL0             0x1
743 #define ID_AA64PFR1_MTE                 0x2
744
745 /* id_aa64zfr0 */
746 #define ID_AA64ZFR0_F64MM_SHIFT         56
747 #define ID_AA64ZFR0_F32MM_SHIFT         52
748 #define ID_AA64ZFR0_I8MM_SHIFT          44
749 #define ID_AA64ZFR0_SM4_SHIFT           40
750 #define ID_AA64ZFR0_SHA3_SHIFT          32
751 #define ID_AA64ZFR0_BF16_SHIFT          20
752 #define ID_AA64ZFR0_BITPERM_SHIFT       16
753 #define ID_AA64ZFR0_AES_SHIFT           4
754 #define ID_AA64ZFR0_SVEVER_SHIFT        0
755
756 #define ID_AA64ZFR0_F64MM               0x1
757 #define ID_AA64ZFR0_F32MM               0x1
758 #define ID_AA64ZFR0_I8MM                0x1
759 #define ID_AA64ZFR0_BF16                0x1
760 #define ID_AA64ZFR0_SM4                 0x1
761 #define ID_AA64ZFR0_SHA3                0x1
762 #define ID_AA64ZFR0_BITPERM             0x1
763 #define ID_AA64ZFR0_AES                 0x1
764 #define ID_AA64ZFR0_AES_PMULL           0x2
765 #define ID_AA64ZFR0_SVEVER_SVE2         0x1
766
767 /* id_aa64mmfr0 */
768 #define ID_AA64MMFR0_ECV_SHIFT          60
769 #define ID_AA64MMFR0_FGT_SHIFT          56
770 #define ID_AA64MMFR0_EXS_SHIFT          44
771 #define ID_AA64MMFR0_TGRAN4_2_SHIFT     40
772 #define ID_AA64MMFR0_TGRAN64_2_SHIFT    36
773 #define ID_AA64MMFR0_TGRAN16_2_SHIFT    32
774 #define ID_AA64MMFR0_TGRAN4_SHIFT       28
775 #define ID_AA64MMFR0_TGRAN64_SHIFT      24
776 #define ID_AA64MMFR0_TGRAN16_SHIFT      20
777 #define ID_AA64MMFR0_BIGENDEL0_SHIFT    16
778 #define ID_AA64MMFR0_SNSMEM_SHIFT       12
779 #define ID_AA64MMFR0_BIGENDEL_SHIFT     8
780 #define ID_AA64MMFR0_ASID_SHIFT         4
781 #define ID_AA64MMFR0_PARANGE_SHIFT      0
782
783 #define ID_AA64MMFR0_TGRAN4_NI          0xf
784 #define ID_AA64MMFR0_TGRAN4_SUPPORTED   0x0
785 #define ID_AA64MMFR0_TGRAN64_NI         0xf
786 #define ID_AA64MMFR0_TGRAN64_SUPPORTED  0x0
787 #define ID_AA64MMFR0_TGRAN16_NI         0x0
788 #define ID_AA64MMFR0_TGRAN16_SUPPORTED  0x1
789 #define ID_AA64MMFR0_PARANGE_48         0x5
790 #define ID_AA64MMFR0_PARANGE_52         0x6
791
792 #ifdef CONFIG_ARM64_PA_BITS_52
793 #define ID_AA64MMFR0_PARANGE_MAX        ID_AA64MMFR0_PARANGE_52
794 #else
795 #define ID_AA64MMFR0_PARANGE_MAX        ID_AA64MMFR0_PARANGE_48
796 #endif
797
798 /* id_aa64mmfr1 */
799 #define ID_AA64MMFR1_ETS_SHIFT          36
800 #define ID_AA64MMFR1_TWED_SHIFT         32
801 #define ID_AA64MMFR1_XNX_SHIFT          28
802 #define ID_AA64MMFR1_SPECSEI_SHIFT      24
803 #define ID_AA64MMFR1_PAN_SHIFT          20
804 #define ID_AA64MMFR1_LOR_SHIFT          16
805 #define ID_AA64MMFR1_HPD_SHIFT          12
806 #define ID_AA64MMFR1_VHE_SHIFT          8
807 #define ID_AA64MMFR1_VMIDBITS_SHIFT     4
808 #define ID_AA64MMFR1_HADBS_SHIFT        0
809
810 #define ID_AA64MMFR1_VMIDBITS_8         0
811 #define ID_AA64MMFR1_VMIDBITS_16        2
812
813 /* id_aa64mmfr2 */
814 #define ID_AA64MMFR2_E0PD_SHIFT         60
815 #define ID_AA64MMFR2_EVT_SHIFT          56
816 #define ID_AA64MMFR2_BBM_SHIFT          52
817 #define ID_AA64MMFR2_TTL_SHIFT          48
818 #define ID_AA64MMFR2_FWB_SHIFT          40
819 #define ID_AA64MMFR2_IDS_SHIFT          36
820 #define ID_AA64MMFR2_AT_SHIFT           32
821 #define ID_AA64MMFR2_ST_SHIFT           28
822 #define ID_AA64MMFR2_NV_SHIFT           24
823 #define ID_AA64MMFR2_CCIDX_SHIFT        20
824 #define ID_AA64MMFR2_LVA_SHIFT          16
825 #define ID_AA64MMFR2_IESB_SHIFT         12
826 #define ID_AA64MMFR2_LSM_SHIFT          8
827 #define ID_AA64MMFR2_UAO_SHIFT          4
828 #define ID_AA64MMFR2_CNP_SHIFT          0
829
830 /* id_aa64dfr0 */
831 #define ID_AA64DFR0_DOUBLELOCK_SHIFT    36
832 #define ID_AA64DFR0_PMSVER_SHIFT        32
833 #define ID_AA64DFR0_CTX_CMPS_SHIFT      28
834 #define ID_AA64DFR0_WRPS_SHIFT          20
835 #define ID_AA64DFR0_BRPS_SHIFT          12
836 #define ID_AA64DFR0_PMUVER_SHIFT        8
837 #define ID_AA64DFR0_TRACEVER_SHIFT      4
838 #define ID_AA64DFR0_DEBUGVER_SHIFT      0
839
840 #define ID_AA64DFR0_PMUVER_8_0          0x1
841 #define ID_AA64DFR0_PMUVER_8_1          0x4
842 #define ID_AA64DFR0_PMUVER_8_4          0x5
843 #define ID_AA64DFR0_PMUVER_8_5          0x6
844 #define ID_AA64DFR0_PMUVER_IMP_DEF      0xf
845
846 #define ID_DFR0_PERFMON_SHIFT           24
847
848 #define ID_DFR0_PERFMON_8_1             0x4
849
850 #define ID_ISAR4_SWP_FRAC_SHIFT         28
851 #define ID_ISAR4_PSR_M_SHIFT            24
852 #define ID_ISAR4_SYNCH_PRIM_FRAC_SHIFT  20
853 #define ID_ISAR4_BARRIER_SHIFT          16
854 #define ID_ISAR4_SMC_SHIFT              12
855 #define ID_ISAR4_WRITEBACK_SHIFT        8
856 #define ID_ISAR4_WITHSHIFTS_SHIFT       4
857 #define ID_ISAR4_UNPRIV_SHIFT           0
858
859 #define ID_DFR1_MTPMU_SHIFT             0
860
861 #define ID_ISAR0_DIVIDE_SHIFT           24
862 #define ID_ISAR0_DEBUG_SHIFT            20
863 #define ID_ISAR0_COPROC_SHIFT           16
864 #define ID_ISAR0_CMPBRANCH_SHIFT        12
865 #define ID_ISAR0_BITFIELD_SHIFT         8
866 #define ID_ISAR0_BITCOUNT_SHIFT         4
867 #define ID_ISAR0_SWAP_SHIFT             0
868
869 #define ID_ISAR5_RDM_SHIFT              24
870 #define ID_ISAR5_CRC32_SHIFT            16
871 #define ID_ISAR5_SHA2_SHIFT             12
872 #define ID_ISAR5_SHA1_SHIFT             8
873 #define ID_ISAR5_AES_SHIFT              4
874 #define ID_ISAR5_SEVL_SHIFT             0
875
876 #define ID_ISAR6_I8MM_SHIFT             24
877 #define ID_ISAR6_BF16_SHIFT             20
878 #define ID_ISAR6_SPECRES_SHIFT          16
879 #define ID_ISAR6_SB_SHIFT               12
880 #define ID_ISAR6_FHM_SHIFT              8
881 #define ID_ISAR6_DP_SHIFT               4
882 #define ID_ISAR6_JSCVT_SHIFT            0
883
884 #define ID_MMFR0_INNERSHR_SHIFT         28
885 #define ID_MMFR0_FCSE_SHIFT             24
886 #define ID_MMFR0_AUXREG_SHIFT           20
887 #define ID_MMFR0_TCM_SHIFT              16
888 #define ID_MMFR0_SHARELVL_SHIFT         12
889 #define ID_MMFR0_OUTERSHR_SHIFT         8
890 #define ID_MMFR0_PMSA_SHIFT             4
891 #define ID_MMFR0_VMSA_SHIFT             0
892
893 #define ID_MMFR4_EVT_SHIFT              28
894 #define ID_MMFR4_CCIDX_SHIFT            24
895 #define ID_MMFR4_LSM_SHIFT              20
896 #define ID_MMFR4_HPDS_SHIFT             16
897 #define ID_MMFR4_CNP_SHIFT              12
898 #define ID_MMFR4_XNX_SHIFT              8
899 #define ID_MMFR4_AC2_SHIFT              4
900 #define ID_MMFR4_SPECSEI_SHIFT          0
901
902 #define ID_MMFR5_ETS_SHIFT              0
903
904 #define ID_PFR0_DIT_SHIFT               24
905 #define ID_PFR0_CSV2_SHIFT              16
906 #define ID_PFR0_STATE3_SHIFT            12
907 #define ID_PFR0_STATE2_SHIFT            8
908 #define ID_PFR0_STATE1_SHIFT            4
909 #define ID_PFR0_STATE0_SHIFT            0
910
911 #define ID_DFR0_PERFMON_SHIFT           24
912 #define ID_DFR0_MPROFDBG_SHIFT          20
913 #define ID_DFR0_MMAPTRC_SHIFT           16
914 #define ID_DFR0_COPTRC_SHIFT            12
915 #define ID_DFR0_MMAPDBG_SHIFT           8
916 #define ID_DFR0_COPSDBG_SHIFT           4
917 #define ID_DFR0_COPDBG_SHIFT            0
918
919 #define ID_PFR2_SSBS_SHIFT              4
920 #define ID_PFR2_CSV3_SHIFT              0
921
922 #define MVFR0_FPROUND_SHIFT             28
923 #define MVFR0_FPSHVEC_SHIFT             24
924 #define MVFR0_FPSQRT_SHIFT              20
925 #define MVFR0_FPDIVIDE_SHIFT            16
926 #define MVFR0_FPTRAP_SHIFT              12
927 #define MVFR0_FPDP_SHIFT                8
928 #define MVFR0_FPSP_SHIFT                4
929 #define MVFR0_SIMD_SHIFT                0
930
931 #define MVFR1_SIMDFMAC_SHIFT            28
932 #define MVFR1_FPHP_SHIFT                24
933 #define MVFR1_SIMDHP_SHIFT              20
934 #define MVFR1_SIMDSP_SHIFT              16
935 #define MVFR1_SIMDINT_SHIFT             12
936 #define MVFR1_SIMDLS_SHIFT              8
937 #define MVFR1_FPDNAN_SHIFT              4
938 #define MVFR1_FPFTZ_SHIFT               0
939
940 #define ID_PFR1_GIC_SHIFT               28
941 #define ID_PFR1_VIRT_FRAC_SHIFT         24
942 #define ID_PFR1_SEC_FRAC_SHIFT          20
943 #define ID_PFR1_GENTIMER_SHIFT          16
944 #define ID_PFR1_VIRTUALIZATION_SHIFT    12
945 #define ID_PFR1_MPROGMOD_SHIFT          8
946 #define ID_PFR1_SECURITY_SHIFT          4
947 #define ID_PFR1_PROGMOD_SHIFT           0
948
949 #if defined(CONFIG_ARM64_4K_PAGES)
950 #define ID_AA64MMFR0_TGRAN_SHIFT        ID_AA64MMFR0_TGRAN4_SHIFT
951 #define ID_AA64MMFR0_TGRAN_SUPPORTED    ID_AA64MMFR0_TGRAN4_SUPPORTED
952 #elif defined(CONFIG_ARM64_16K_PAGES)
953 #define ID_AA64MMFR0_TGRAN_SHIFT        ID_AA64MMFR0_TGRAN16_SHIFT
954 #define ID_AA64MMFR0_TGRAN_SUPPORTED    ID_AA64MMFR0_TGRAN16_SUPPORTED
955 #elif defined(CONFIG_ARM64_64K_PAGES)
956 #define ID_AA64MMFR0_TGRAN_SHIFT        ID_AA64MMFR0_TGRAN64_SHIFT
957 #define ID_AA64MMFR0_TGRAN_SUPPORTED    ID_AA64MMFR0_TGRAN64_SUPPORTED
958 #endif
959
960 #define MVFR2_FPMISC_SHIFT              4
961 #define MVFR2_SIMDMISC_SHIFT            0
962
963 #define DCZID_DZP_SHIFT                 4
964 #define DCZID_BS_SHIFT                  0
965
966 /*
967  * The ZCR_ELx_LEN_* definitions intentionally include bits [8:4] which
968  * are reserved by the SVE architecture for future expansion of the LEN
969  * field, with compatible semantics.
970  */
971 #define ZCR_ELx_LEN_SHIFT       0
972 #define ZCR_ELx_LEN_SIZE        9
973 #define ZCR_ELx_LEN_MASK        0x1ff
974
975 #define CPACR_EL1_ZEN_EL1EN     (BIT(16)) /* enable EL1 access */
976 #define CPACR_EL1_ZEN_EL0EN     (BIT(17)) /* enable EL0 access, if EL1EN set */
977 #define CPACR_EL1_ZEN           (CPACR_EL1_ZEN_EL1EN | CPACR_EL1_ZEN_EL0EN)
978
979 /* TCR EL1 Bit Definitions */
980 #define SYS_TCR_EL1_TCMA1       (BIT(58))
981 #define SYS_TCR_EL1_TCMA0       (BIT(57))
982
983 /* GCR_EL1 Definitions */
984 #define SYS_GCR_EL1_RRND        (BIT(16))
985 #define SYS_GCR_EL1_EXCL_MASK   0xffffUL
986
987 /* RGSR_EL1 Definitions */
988 #define SYS_RGSR_EL1_TAG_MASK   0xfUL
989 #define SYS_RGSR_EL1_SEED_SHIFT 8
990 #define SYS_RGSR_EL1_SEED_MASK  0xffffUL
991
992 /* GMID_EL1 field definitions */
993 #define SYS_GMID_EL1_BS_SHIFT   0
994 #define SYS_GMID_EL1_BS_SIZE    4
995
996 /* TFSR{,E0}_EL1 bit definitions */
997 #define SYS_TFSR_EL1_TF0_SHIFT  0
998 #define SYS_TFSR_EL1_TF1_SHIFT  1
999 #define SYS_TFSR_EL1_TF0        (UL(1) << SYS_TFSR_EL1_TF0_SHIFT)
1000 #define SYS_TFSR_EL1_TF1        (UL(1) << SYS_TFSR_EL1_TF1_SHIFT)
1001
1002 /* Safe value for MPIDR_EL1: Bit31:RES1, Bit30:U:0, Bit24:MT:0 */
1003 #define SYS_MPIDR_SAFE_VAL      (BIT(31))
1004
1005 #ifdef __ASSEMBLY__
1006
1007         .irp    num,0,1,2,3,4,5,6,7,8,9,10,11,12,13,14,15,16,17,18,19,20,21,22,23,24,25,26,27,28,29,30
1008         .equ    .L__reg_num_x\num, \num
1009         .endr
1010         .equ    .L__reg_num_xzr, 31
1011
1012         .macro  mrs_s, rt, sreg
1013          __emit_inst(0xd5200000|(\sreg)|(.L__reg_num_\rt))
1014         .endm
1015
1016         .macro  msr_s, sreg, rt
1017         __emit_inst(0xd5000000|(\sreg)|(.L__reg_num_\rt))
1018         .endm
1019
1020 #else
1021
1022 #include <linux/build_bug.h>
1023 #include <linux/types.h>
1024 #include <asm/alternative.h>
1025
1026 #define __DEFINE_MRS_MSR_S_REGNUM                               \
1027 "       .irp    num,0,1,2,3,4,5,6,7,8,9,10,11,12,13,14,15,16,17,18,19,20,21,22,23,24,25,26,27,28,29,30\n" \
1028 "       .equ    .L__reg_num_x\\num, \\num\n"                    \
1029 "       .endr\n"                                                \
1030 "       .equ    .L__reg_num_xzr, 31\n"
1031
1032 #define DEFINE_MRS_S                                            \
1033         __DEFINE_MRS_MSR_S_REGNUM                               \
1034 "       .macro  mrs_s, rt, sreg\n"                              \
1035         __emit_inst(0xd5200000|(\\sreg)|(.L__reg_num_\\rt))     \
1036 "       .endm\n"
1037
1038 #define DEFINE_MSR_S                                            \
1039         __DEFINE_MRS_MSR_S_REGNUM                               \
1040 "       .macro  msr_s, sreg, rt\n"                              \
1041         __emit_inst(0xd5000000|(\\sreg)|(.L__reg_num_\\rt))     \
1042 "       .endm\n"
1043
1044 #define UNDEFINE_MRS_S                                          \
1045 "       .purgem mrs_s\n"
1046
1047 #define UNDEFINE_MSR_S                                          \
1048 "       .purgem msr_s\n"
1049
1050 #define __mrs_s(v, r)                                           \
1051         DEFINE_MRS_S                                            \
1052 "       mrs_s " v ", " __stringify(r) "\n"                      \
1053         UNDEFINE_MRS_S
1054
1055 #define __msr_s(r, v)                                           \
1056         DEFINE_MSR_S                                            \
1057 "       msr_s " __stringify(r) ", " v "\n"                      \
1058         UNDEFINE_MSR_S
1059
1060 /*
1061  * Unlike read_cpuid, calls to read_sysreg are never expected to be
1062  * optimized away or replaced with synthetic values.
1063  */
1064 #define read_sysreg(r) ({                                       \
1065         u64 __val;                                              \
1066         asm volatile("mrs %0, " __stringify(r) : "=r" (__val)); \
1067         __val;                                                  \
1068 })
1069
1070 /*
1071  * The "Z" constraint normally means a zero immediate, but when combined with
1072  * the "%x0" template means XZR.
1073  */
1074 #define write_sysreg(v, r) do {                                 \
1075         u64 __val = (u64)(v);                                   \
1076         asm volatile("msr " __stringify(r) ", %x0"              \
1077                      : : "rZ" (__val));                         \
1078 } while (0)
1079
1080 /*
1081  * For registers without architectural names, or simply unsupported by
1082  * GAS.
1083  */
1084 #define read_sysreg_s(r) ({                                             \
1085         u64 __val;                                                      \
1086         asm volatile(__mrs_s("%0", r) : "=r" (__val));                  \
1087         __val;                                                          \
1088 })
1089
1090 #define write_sysreg_s(v, r) do {                                       \
1091         u64 __val = (u64)(v);                                           \
1092         asm volatile(__msr_s(r, "%x0") : : "rZ" (__val));               \
1093 } while (0)
1094
1095 /*
1096  * Modify bits in a sysreg. Bits in the clear mask are zeroed, then bits in the
1097  * set mask are set. Other bits are left as-is.
1098  */
1099 #define sysreg_clear_set(sysreg, clear, set) do {                       \
1100         u64 __scs_val = read_sysreg(sysreg);                            \
1101         u64 __scs_new = (__scs_val & ~(u64)(clear)) | (set);            \
1102         if (__scs_new != __scs_val)                                     \
1103                 write_sysreg(__scs_new, sysreg);                        \
1104 } while (0)
1105
1106 #define sysreg_clear_set_s(sysreg, clear, set) do {                     \
1107         u64 __scs_val = read_sysreg_s(sysreg);                          \
1108         u64 __scs_new = (__scs_val & ~(u64)(clear)) | (set);            \
1109         if (__scs_new != __scs_val)                                     \
1110                 write_sysreg_s(__scs_new, sysreg);                      \
1111 } while (0)
1112
1113 #define read_sysreg_par() ({                                            \
1114         u64 par;                                                        \
1115         asm(ALTERNATIVE("nop", "dmb sy", ARM64_WORKAROUND_1508412));    \
1116         par = read_sysreg(par_el1);                                     \
1117         asm(ALTERNATIVE("nop", "dmb sy", ARM64_WORKAROUND_1508412));    \
1118         par;                                                            \
1119 })
1120
1121 #endif
1122
1123 #endif  /* __ASM_SYSREG_H */